JP2003124391A - Manufacturing method for semiconductor package - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関するものであって、更に詳細には半導体パ
ッケージの再配線層と封止樹脂との密着性を改善した半
導体パッケージの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package, and more particularly to a method for manufacturing a semiconductor package having improved adhesion between a rewiring layer of the semiconductor package and a sealing resin. is there.
【０００２】[0002]
【従来の技術】従来、半導体パッケージ構造として、た
とえば半導体チップを樹脂により封止したパッケージ
（いわゆるDual Inline PackageやQuad Flat Package）
では、樹脂パッケージ周辺の側面に金属リード電極を配
置する周辺端子配置型が主流であった。2. Description of the Related Art Conventionally, as a semiconductor package structure, for example, a package in which a semiconductor chip is sealed with resin (so-called Dual Inline Package or Quad Flat Package)
Then, the peripheral terminal arrangement type in which the metal lead electrodes are arranged on the side surface around the resin package is the mainstream.
【０００３】これに対し、近年急速に普及している半導
体パッケージ構造として、たとえばＣＳＰ（チップスケ
ールパッケージ）と呼ばれる、パッケージの平坦な表面
に電極を平面上に配置した、いわゆるボールグリッドア
レイ（ＢＧＡ）技術の採用により、同一電極端子数を持
つ同一投影面積の半導体チップを、従来よりも小さい面
積で電子回路基板に高密度実装することを可能とするパ
ッケージ構造がある。On the other hand, as a semiconductor package structure which has been rapidly spread in recent years, for example, a so-called ball grid array (BGA), which is called a CSP (chip scale package), in which electrodes are arranged on a flat surface on a flat surface of the package. By adopting the technology, there is a package structure that enables semiconductor chips having the same number of electrode terminals and the same projected area to be mounted on an electronic circuit board at a high density in a smaller area than conventional.
【０００４】ＢＧＡタイプの半導体パッケージにおいて
は、パッケージの面積が半導体チップの面積にほぼ等し
い、いわゆるチップスケールパッケージ（ＣＳＰ）と呼
ばれる構造が、前述のＢＧＡ電極配置構造とともに開発
され、電子機器の小型軽量化に大きく貢献している。チ
ップスケールパッケージは、回路を形成したシリコンウ
ェハを切断し、個々の半導体チップについて個別にパッ
ケージ化工程を施し、パッケージを完成するものであ
る。In the BGA type semiconductor package, a structure called a so-called chip scale package (CSP), in which the area of the package is almost equal to the area of the semiconductor chip, was developed together with the above-mentioned BGA electrode arrangement structure to reduce the size and weight of electronic equipment. Has greatly contributed to The chip-scale package is a package in which a silicon wafer on which a circuit is formed is cut, and individual semiconductor chips are individually packaged to complete the package.
【０００５】これに対し、一般的に「ウェハレベルＣＳ
Ｐ」と呼ばれる製法においては、このシリコンウェハ上
に、絶縁層、再配線層、封止層等を形成し、はんだバン
プを形成する。そして最終工程においてウェハを所定の
チップ寸法に切断することでパッケージ構造を具備した
半導体チップを得ることができる。この製法ではウェハ
全面にこれらの回路を積層し、最終工程においてウェハ
をダイジングすることから、切断したチップそのものの
大きさが、パッケージの施された半導体チップとなり、
実装基板に対して最小投影面積を有する半導体チップを
得ることが可能となる。On the other hand, in general, "wafer level CS
In the manufacturing method called "P", an insulating layer, a rewiring layer, a sealing layer, etc. are formed on this silicon wafer to form solder bumps. Then, in the final step, the wafer is cut into a predetermined chip size to obtain a semiconductor chip having a package structure. In this manufacturing method, these circuits are stacked on the entire surface of the wafer, and the wafer is diced in the final step. Therefore, the size of the cut chip itself becomes a packaged semiconductor chip,
It is possible to obtain a semiconductor chip having a minimum projected area with respect to the mounting board.
【０００６】ウェハレベルＣＳＰの製造方法における特
徴は、パッケージを構成する部材を、すべてウェハの形
状において加工することにある。すなわち、絶縁層、再
配線層、封止樹脂層、はんだバンプ等は、すべてウェハ
をハンドリングすることで形成される。ウェハレベルＣ
ＳＰのうち、半導体チップ上の電極からはんだバンプ配
置位置まで、再配線と呼ばれる導電金属による配線を形
成する形態がある。図３に再配線を有するウェハレベル
ＣＳＰをチップに切断した状態の概略図を示す。図３に
おいて符号１１は再配線層、１２は封止樹脂層、１３は
それぞれの層の界面となる再配線層表面である。A characteristic of the manufacturing method of the wafer level CSP is that all the members constituting the package are processed in the shape of the wafer. That is, the insulating layer, the rewiring layer, the sealing resin layer, the solder bumps, etc. are all formed by handling the wafer. Wafer level C
Among SPs, there is a form in which conductive metal wiring called rewiring is formed from an electrode on a semiconductor chip to a solder bump arrangement position. FIG. 3 shows a schematic view of a wafer level CSP having rewirings cut into chips. In FIG. 3, reference numeral 11 is a rewiring layer, 12 is a sealing resin layer, and 13 is a rewiring layer surface which is an interface between the layers.
【０００７】この再配線層１１は、電気伝導度の高い金
属を、ウェハ上に形成したレジスト膜を所定形状にパタ
ーニングした開口部に形成する。この高電気伝導度を持
つ金属としては、銅が一般的に用いられる。また、銅か
らなる再配線層１１の形成方法としては、電解メッキ工
程が主として用いられている。再配線層１１を形成した
ウェハは、保護層となる樹脂層を、その後の工程でウェ
ハ全面に形成する。以後、この保護のための樹脂層を封
止樹脂層１２と呼ぶ。この際、はんだバンプを配置する
部位は、再配線層表面１３に達する開口部を形成し、開
口部には、例えば導電性のポストを形成し、その上には
んだバンプを形成する。ウェハ状態で加工を終了した
後、ウェハは所定のチップサイズに切断され、半導体パ
ッケージを得る。この半導体パッケージは、必要に応じ
て検査を行った後、回路基板に装着して電子回路を構成
する。The rewiring layer 11 is formed by forming a metal having high electric conductivity in an opening formed by patterning a resist film formed on a wafer into a predetermined shape. Copper is generally used as the metal having the high electric conductivity. An electrolytic plating process is mainly used as a method for forming the redistribution layer 11 made of copper. In the wafer on which the redistribution layer 11 is formed, a resin layer serving as a protective layer is formed on the entire surface of the wafer in a subsequent process. Hereinafter, the resin layer for protection will be referred to as a sealing resin layer 12. At this time, an opening reaching the rewiring layer surface 13 is formed in a portion where the solder bump is to be arranged, and for example, a conductive post is formed in the opening, and the solder bump is formed thereon. After finishing the processing in the wafer state, the wafer is cut into a predetermined chip size to obtain a semiconductor package. This semiconductor package is inspected as needed and then mounted on a circuit board to form an electronic circuit.
【０００８】[0008]
【発明が解決しようとする課題】このようにして製造さ
れた半導体パッケージは、銅などの金属からなる再配線
層１１と封止樹脂層１２との線膨張係数の差異や、封止
樹脂層１２を形成している樹脂の吸湿等の原因により、
実使用環境における温度上昇と下降の熱サイクルや樹脂
中の水分の気化により、再配線金属層と封止樹脂層の界
面において剥離が発生する場合がある。特に、はんだバ
ンプを溶融（リフロー）する際に、溶融はんだと再配線
金属表面との所謂濡れ性を改善するために再配線金属表
面に薄い金（Ａｕ）層を形成した場合、樹脂と金界面の
密着状態が悪くなり、図４に示すように、再配線層１１
と封止樹脂層１２の界面での剥離現象が顕著に現れ、半
導体パッケージの不良の原因となっていた。In the semiconductor package thus manufactured, the difference in the linear expansion coefficient between the rewiring layer 11 made of a metal such as copper and the encapsulating resin layer 12 and the encapsulating resin layer 12 are caused. Due to the moisture absorption of the resin forming the
Peeling may occur at the interface between the rewiring metal layer and the sealing resin layer due to thermal cycles of temperature rise and fall in the actual use environment and vaporization of water in the resin. In particular, when a thin gold (Au) layer is formed on the rewiring metal surface in order to improve the so-called wettability between the molten solder and the rewiring metal surface during melting (reflow) of the solder bump, the resin-gold interface Of the rewiring layer 11 as shown in FIG.
The peeling phenomenon at the interface between the sealing resin layer 12 and the sealing resin layer 12 remarkably appeared, which caused a defect in the semiconductor package.
【０００９】再配線金属表面と封止樹脂層の密着性は、
その界面が平滑である場合に顕著に低下することがあ
る。これは、異種材料が隣接する界面の密着力が、共有
結合や金属結合により原子レベルで結合している場合に
は問題となりにくいが、ファン・デル・ワールス力のレ
ベルである場合に、特に接合部分の表面状態、例えば金
属の表面酸化、異種材料・成分の存在、などにより著し
く密着力が低下する。この剥離現象は、実使用環境であ
る湿度および高温環境条件において、顕著に発生する。
したがって、このような剥離発生の可能性を未然に防止
しない限り、半導体パッケージとしての歩留まりは一定
水準を超えることはできない。The adhesion between the rewiring metal surface and the sealing resin layer is
When the interface is smooth, it may be significantly reduced. This is unlikely to be a problem when the adhesive force at the interface where different materials are adjacent to each other is bonded at the atomic level by a covalent bond or a metal bond, but especially when it is at the level of Van der Waals force. The surface strength of the part, for example, the surface oxidation of the metal, the presence of different materials / components, etc. significantly reduces the adhesion. This peeling phenomenon remarkably occurs under the humidity and high temperature environmental conditions that are the actual use environment.
Therefore, the yield as a semiconductor package cannot exceed a certain level unless such a possibility of peeling is prevented beforehand.
【００１０】本発明は前記事情に鑑みてなされたもの
で、半導体パッケージの再配線金属表面と、封止樹脂層
の密着性の改善を図り、半導体パッケージの不良の低減
を実現することができる方法の提供を目的としている。The present invention has been made in view of the above circumstances, and is a method capable of improving the adhesiveness between a rewiring metal surface of a semiconductor package and a sealing resin layer to reduce defects in the semiconductor package. The purpose is to provide.
【００１１】[0011]
【課題を解決するための手段】前記目的を達成するため
に、本発明は、電極が設けられたウェハ上に形成された
絶縁層と、この絶縁層上の前記電極に整合する領域に形
成された開口部を介して前記電極に接続された再配線層
と、前記ウェハ、前記絶縁層及び前記再配線層を封止す
る封止樹脂層とを有する半導体パッケージの製造方法に
おいて、再配線層が、電着めっき層表面の平坦性が確保
され、かつウェハ全面の電着層の厚さばらつきが小さく
なる最適電流密度において再配線層の一部を形成する第
１めっき工程と、該工程に続いて、最適電流密度の５倍
以上２０倍以下の電流密度において前記第１めっき工程
よりも短い時間めっきを施し、凹凸表面を有する再配線
層を形成する第２めっき工程とによって形成されること
を特徴とする半導体パッケージの製造方法を提供する。
本発明において、前記第２めっき工程で加える電気量
を、前記第１めっき工程で加える電気量よりも少なくす
ることが好ましい。To achieve the above object, the present invention provides an insulating layer formed on a wafer provided with an electrode, and an insulating layer formed on the insulating layer in a region matching the electrode. In the method for manufacturing a semiconductor package having a rewiring layer connected to the electrode through an opening and a sealing resin layer for sealing the wafer, the insulating layer and the rewiring layer, the rewiring layer is A first plating step of forming a part of the redistribution layer at an optimum current density which ensures the flatness of the surface of the electrodeposition layer and reduces the variation in the thickness of the electrodeposition layer on the entire surface of the wafer; And a second plating step of forming a rewiring layer having an uneven surface by performing plating for a shorter time than the first plating step at a current density of 5 times to 20 times the optimum current density. Characteristic semiconductor To provide a method of manufacturing a package.
In the present invention, the amount of electricity added in the second plating step is preferably smaller than the amount of electricity added in the first plating step.
【００１２】[0012]
【発明の実施の形態】図１と図２は、本発明の半導体パ
ッケージの製造方法の一実施形態を説明するための図で
あり、図１は半導体パッケージの断面図、図２は再配線
層と封止樹脂層の界面部分の拡大断面図である。この半
導体パッケージは、図１に示すように、電極２が形成さ
れたウェハ１上に形成された絶縁層３と、この絶縁層３
上の電極２に整合する領域に形成された開口部３ａを介
して電極に接続された再配線層４と、ウェハ１、絶縁層
３及び再配線層４を封止する封止樹脂層５とを有し、且
つはんだバンプ形成位置には、再配線層表面４に達する
ポスト６が形成され、このポスト上にはんだバンプ７が
設けられている。1 and 2 are views for explaining one embodiment of a method for manufacturing a semiconductor package according to the present invention. FIG. 1 is a sectional view of the semiconductor package, and FIG. 2 is a rewiring layer. FIG. 3 is an enlarged cross-sectional view of an interface portion between a sealing resin layer and a resin. This semiconductor package includes, as shown in FIG. 1, an insulating layer 3 formed on a wafer 1 having electrodes 2 formed thereon, and an insulating layer 3 formed on the wafer 1.
A rewiring layer 4 connected to the electrodes through an opening 3a formed in a region matching the upper electrode 2, and a sealing resin layer 5 for sealing the wafer 1, the insulating layer 3 and the rewiring layer 4. Further, a post 6 reaching the rewiring layer surface 4 is formed at the solder bump forming position, and the solder bump 7 is provided on this post.
【００１３】この半導体パッケージの再配線層４の表面
８は、図２に示すように、微細な凹凸が全面に形成され
ており、この凹凸になった再配線層表面８に封止樹脂層
５が強固に固着している。再配線層４は銅からなり、電
解めっき工程によって形成される。なお、この再配線層
表面８には、薄い金（Ａｕ）層を形成しても良い。この
金層の表面は、再配線層表面８の凹凸形状に沿って表面
に凹凸が形成される。再配線層４上は、ポリイミド樹
脂、エポキシ樹脂、シリコーン樹脂等からなる封止樹脂
層５によって封止されている。封止樹脂層５の下面は、
再配線層表面８の凹凸に強固に接合されている。As shown in FIG. 2, fine unevenness is formed on the entire surface 8 of the rewiring layer 4 of this semiconductor package, and the sealing resin layer 5 is formed on the rewiring layer surface 8 having the unevenness. Is firmly fixed. The redistribution layer 4 is made of copper and is formed by an electrolytic plating process. A thin gold (Au) layer may be formed on the rewiring layer surface 8. The surface of the gold layer has unevenness along the uneven shape of the rewiring layer surface 8. The rewiring layer 4 is sealed with a sealing resin layer 5 made of polyimide resin, epoxy resin, silicone resin, or the like. The lower surface of the sealing resin layer 5 is
It is firmly joined to the unevenness of the rewiring layer surface 8.
【００１４】この半導体パッケージの製造方法の一実施
形態を具体的に説明する。まず、集積回路及びその電
極、例えば、電極２が設けられたＳｉウェハ１の全面
（上面）に、電極に整合する位置に開口部３ａを有する
樹脂製の絶縁層３を形成する。絶縁層３は、例えばポリ
イミド樹脂、エポキシ樹脂またはシリコーン樹脂等から
なり、その厚さは、例えば５〜５０μｍ程度である。ま
た、絶縁層３は、例えば回転塗布法、印刷法、ラミネー
ト法等により形成することができる。開口部３ａは、例
えば、絶縁層３を構成するポリイミド等の膜をウェハ全
面に成膜した後に、フォトリソグラフィ技術を利用して
パターニングすることにより形成できる。なお、ウェハ
１の全面にＳｉＮなどのパッシベーション膜を形成し、
その上に絶縁層３を形成しても良い。An embodiment of the method of manufacturing the semiconductor package will be specifically described. First, an insulating layer 3 made of resin having an opening 3a at a position aligned with the electrode is formed on the entire surface (upper surface) of the Si wafer 1 provided with the integrated circuit and its electrode, for example, the electrode 2. The insulating layer 3 is made of, for example, a polyimide resin, an epoxy resin, a silicone resin, or the like, and its thickness is, for example, about 5 to 50 μm. The insulating layer 3 can be formed by, for example, a spin coating method, a printing method, a laminating method, or the like. The opening 3a can be formed, for example, by forming a film of polyimide or the like forming the insulating layer 3 on the entire surface of the wafer and then patterning the film using a photolithography technique. A passivation film such as SiN is formed on the entire surface of the wafer 1,
The insulating layer 3 may be formed thereon.
【００１５】次に、電解めっき用の薄いシード層（図示
せず）を絶縁層３の全面又は必要領域（後述の再配線層
４を形成する領域）に形成する。このシード層は、例え
ばスパッタ法により形成された銅（Ｃｕ）層、あるいは
銅（Ｃｕ）層及びクロム（Ｃｕ）層の積層体又はＣｕ層
及びＴｉ層の積層体などである。また無電解Ｃｕめっき
層であっても良く、蒸着法、塗布法又は化学気相成長
（ＣＶＤ）法等により形成された金属薄膜層であっても
良く、またこれらを組み合わせても良い。Next, a thin seed layer (not shown) for electrolytic plating is formed on the entire surface of the insulating layer 3 or in a necessary region (a region where a rewiring layer 4 described later is formed). The seed layer is, for example, a copper (Cu) layer formed by a sputtering method, a laminated body of a copper (Cu) layer and a chromium (Cu) layer, or a laminated body of a Cu layer and a Ti layer. Further, it may be an electroless Cu plating layer, a metal thin film layer formed by a vapor deposition method, a coating method, a chemical vapor deposition (CVD) method, or the like, or a combination thereof.
【００１６】次に、前記シード層上に図示しないレジス
ト膜を形成し、このレジスト膜をマスクとして露出した
シード層上に、電解めっきにより銅からなる再配線層４
を形成する。一般に電解めっきにおいては、その電着層
の表面平坦性を実用的なレベルで確保するため、所定の
電流密度以下で電着を行うことが重要である。このこと
により、表面凹凸の小さい、平滑表面を有する電着層を
得ている。しかし、このような平滑表面を有する銅再配
線層の表面に、はんだバンプ形成を容易とする目的で金
めっき層を設けた場合、その上に封止樹脂層を形成する
と、金層と樹脂層の界面における密着性が著しく低下
し、実使用環境において容易に剥離を発生する。一方、
最適電解めっき電流密度を著しく超えると、電着めっき
層の表面が荒れ、微細な凹凸が発生する。また、微細な
凹凸が形成される電流密度をさらに超えると、もはや電
着層は形成されず、微細粒子が電解液中に形成されてし
まい、本発明の目的達成のために利用することはできな
い。Next, a resist film (not shown) is formed on the seed layer, and the rewiring layer 4 made of copper is electrolytically plated on the exposed seed layer using the resist film as a mask.
To form. Generally, in electrolytic plating, it is important to carry out electrodeposition at a predetermined current density or less in order to secure the surface flatness of the electrodeposition layer at a practical level. As a result, an electrodeposition layer having a smooth surface with small surface irregularities is obtained. However, when a gold plating layer is provided on the surface of the copper redistribution layer having such a smooth surface for the purpose of facilitating solder bump formation, when the sealing resin layer is formed on the gold plating layer, the gold layer and the resin layer are formed. Adhesiveness at the interface of is significantly reduced, and peeling easily occurs in an actual use environment. on the other hand,
If the optimum electrolytic plating current density is significantly exceeded, the surface of the electrodeposition plated layer will become rough and fine irregularities will occur. Further, when the current density at which fine irregularities are formed is further exceeded, the electrodeposition layer is no longer formed, and fine particles are formed in the electrolytic solution, which cannot be used to achieve the object of the present invention. .
【００１７】本発明の特徴はこの再配線層４の形成にあ
り、電着めっき層の表面が荒れ、微細な凹凸が発生する
条件を利用し、封止樹脂層５との接合を改善するため
に、電流密度、電解時間及び電気量を変えた２つのめっ
き工程（第１めっき工程と第２めっき工程）を行う。The feature of the present invention resides in the formation of the rewiring layer 4, and in order to improve the bonding with the sealing resin layer 5 by utilizing the condition that the surface of the electrodeposition plated layer is roughened and fine irregularities are generated. Then, two plating steps (first plating step and second plating step) with different current densities, electrolysis times and amounts of electricity are performed.
【００１８】（第１めっき工程）前記シード層上に図示
しないレジスト膜を形成し、このレジスト膜をマスクと
して露出したシード層上に、電解めっきにより銅からな
る再配線層４の一部を形成する。この第１めっき工程に
おけるめっき条件は、従来より実施されている表面凹凸
の小さい、平滑表面を有する電着銅層が得られるような
電流密度とする。この第１めっき工程の最適電解めっき
電流密度は、電解液組成、液温などによって適宜選択さ
れ、また電解時間は、使用する電流密度によって所望の
銅層厚さが得られる時間とされ、通常は０．２〜４Ａ／
ｄｍ2程度、好ましくは２Ａ／ｄｍ2程度に設定される。
電流密度を前記範囲とする場合、めっき時間は３０分〜
３時間程度とされる。(First Plating Step) A resist film (not shown) is formed on the seed layer, and a part of the rewiring layer 4 made of copper is formed by electrolytic plating on the exposed seed layer using the resist film as a mask. To do. The plating condition in this first plating step is a current density that is conventionally used to obtain an electrodeposited copper layer having a smooth surface and small surface irregularities. The optimum electroplating current density in this first plating step is appropriately selected depending on the electrolytic solution composition, solution temperature, etc., and the electrolysis time is a time at which a desired copper layer thickness is obtained depending on the current density used, and is usually 0.2-4A /
dm 2 about, it is preferably set to about 2A / dm 2.
When the current density is within the above range, the plating time is 30 minutes to
It will be about 3 hours.
【００１９】（第２めっき工程）前記第１めっき工程に
続いて、第１めっき工程で用いた最適電解めっき電流密
度の５倍以上２０倍以下の電流密度によって、第１めっ
き工程で形成した平滑表面を有する銅層上に、凹凸な表
面８を有する再配線層４を形成する第２めっき工程を行
う。この第２めっき工程は、材料を同じ電解浴に浸漬し
たまま、電流密度を変更することによって実行可能であ
る。(Second Plating Step) Following the first plating step, the smoothness formed in the first plating step with a current density of 5 times to 20 times the optimum electrolytic plating current density used in the first plating step. A second plating step is performed to form the redistribution layer 4 having the uneven surface 8 on the copper layer having the surface. This second plating step can be carried out by changing the current density while keeping the material immersed in the same electrolytic bath.
【００２０】この第２めっき工程の電流密度は、５Ａ／
ｄｍ2〜６０Ａ／ｄｍ2、好ましくは１０〜４０Ａ／ｄｍ
2程度とし、めっき時間は１〜３０分、好ましくは２〜
１０分程度とする。また、この第２めっき工程で加える
電気量は、前記第１めっき工程で加える電気量よりも少
なくすることが好ましい。通常の銅めっきによる再配線
層形成に要する時間は１時間程度であり、この第２めっ
き工程のめっき時間を２〜１０分程度とすれば、全工程
に要する時間に対する該第２めっき工程で必要とする新
たな時間的デメリットは無視できる。The current density in this second plating step is 5 A /
dm 2 to 60 A / dm 2 , preferably 10 to 40 A / dm
2 and the plating time is 1 to 30 minutes, preferably 2 to
It is about 10 minutes. Further, the amount of electricity added in this second plating step is preferably smaller than the amount of electricity added in the first plating step. The time required to form the redistribution layer by ordinary copper plating is about 1 hour, and if the plating time of this second plating step is set to about 2 to 10 minutes, it is necessary for the second plating step with respect to the time required for all steps. You can ignore the new time demerit.
【００２１】この第２めっき工程によって、図２に示す
ように、表面に微細な凹凸が多数形成された再配線層４
が形成される。再配線層４の厚さは、例えば５〜５０μ
ｍ程度とすることができる。その後、再配線層４上に、
例えばＮｉめっき層及び金（Ａｕ）めっき層（いずれも
図示略）を形成して、後の工程で形成するはんだバンプ
の濡れ性の向上を図ること等も可能である。この場合、
銅の再配線層４の厚さに比べ、ニッケル層および金（Ａ
ｕ）層は充分薄いため、表面形状は、ほぼ再配線層表面
８と同一となる。再配線層４の形成後、レジスト膜を除
去し、ウェハ１面上に露出している不要なシード層をエ
ッチング等により除去して再配線層４以外の部分に絶縁
層３を露出させる。By the second plating step, as shown in FIG. 2, the rewiring layer 4 having a large number of fine irregularities formed on its surface is formed.
Is formed. The thickness of the redistribution layer 4 is, for example, 5 to 50 μm.
It can be about m. After that, on the rewiring layer 4,
For example, it is possible to form a Ni plating layer and a gold (Au) plating layer (both not shown) to improve the wettability of solder bumps formed in a later step. in this case,
Compared to the thickness of the copper redistribution layer 4, the nickel layer and the gold (A
Since the u) layer is sufficiently thin, the surface shape is almost the same as the rewiring layer surface 8. After the redistribution layer 4 is formed, the resist film is removed, and the unnecessary seed layer exposed on the surface of the wafer 1 is removed by etching or the like to expose the insulating layer 3 at a portion other than the redistribution layer 4.
【００２２】次に、絶縁層３および再配線層４を形成し
たウエハ１上に複数個の銅（Ｃｕ）ポスト等のメタルポ
スト６をめっきにより形成する。次いで、全てのメタル
ポスト８を覆うように、樹脂封止を行い、封止樹脂層５
を形成する。その後、封止樹脂層５の表面を研磨するこ
とにより、各メタルポスト６を露出させる。そして、こ
れらのメタルポスト６上にはんだバンプ７を形成し、図
１に示す半導体パッケージを作製する。Next, a plurality of metal posts 6 such as copper (Cu) posts are formed by plating on the wafer 1 on which the insulating layer 3 and the redistribution layer 4 have been formed. Next, resin encapsulation is performed so as to cover all the metal posts 8, and the encapsulation resin layer 5 is formed.
To form. Then, the metal post 6 is exposed by polishing the surface of the sealing resin layer 5. Then, solder bumps 7 are formed on these metal posts 6 to manufacture the semiconductor package shown in FIG.
【００２３】この半導体パッケージの製造方法によれ
ば、銅からなる再配線層４を形成する際、電着めっき層
表面の平坦性が確保され、かつウェハ全面の電着層の厚
さばらつきが小さくなる最適電流密度において再配線層
の一部を形成する第１めっき工程と、該工程に続いて、
最適電流密度の５倍以上２０倍以下の電流密度において
前記第１めっき工程よりも短い時間めっきを施す第２め
っき工程とによって、表面８に凹凸を有する再配線層４
を形成することによって、封止樹脂層５が該表面８に強
固に接合し、該表面上に薄い金（Ａｕ）層を形成した場
合であっても、再配線層４と封止樹脂層５の界面が強固
に接合される。特に、基板に実装した半導体パッケージ
が実使用環境の温度変化に対して経験する、基板と平行
な方向に発生する変位において、界面が平滑な場合には
剪断応力が界面に平行して作用するため、剥離が容易に
発生するが、本発明方法を用いることにより、同剪断応
力に対して垂直な界面が機械的性能を維持できるため、
従来の製法により製造される半導体パッケージと比較し
て、再配線層４と封止樹脂層５との界面に剥離を生じる
ことがなくなり、実使用環境での信頼性を飛躍的に向上
させることができる。この再配線層表面に凹凸を形成す
る方法は、従来と同様の電解めっき工程の最後に最適め
っき電流密度の５倍以上２０倍以下の電流密度に設定す
るだけで可能である。また、めっき浴からワークを取り
出すことなく、めっき工程の最後に所定時間めっき電流
を増大するという極めて平易な工程変更により実施可能
である。電流の増大は、最適電流密度でのめっき電源に
通電したまま、別の電源をめっき回路に並列に設け、電
流を通電することで容易に実現できるため、設備投資費
用を最小化することが可能である。したがって、本発明
方法は半導体チップの低コスト化の観点においても、有
利である。本発明方法で製造するウェハレベルでパッケ
ージされた半導体チップは剥離を発生しにくいため、電
子回路として使用した場合に信頼性が高く、電子装置と
しての耐久性を高めることが可能である。以下、本発明
の効果を実施例に基づいて説明する。According to this method of manufacturing a semiconductor package, when the redistribution layer 4 made of copper is formed, the flatness of the surface of the electrodeposition plating layer is ensured and the variation in the thickness of the electrodeposition layer on the entire surface of the wafer is small. The first plating step of forming a part of the redistribution layer at the optimum current density, and following the step,
The redistribution layer 4 having irregularities on the surface 8 by the second plating step of performing the plating for a shorter time than the first plating step at the current density of 5 times to 20 times the optimum current density.
By forming the sealing resin layer 5 firmly on the surface 8 and forming a thin gold (Au) layer on the surface, the rewiring layer 4 and the sealing resin layer 5 are formed. The interface is firmly joined. In particular, when the semiconductor package mounted on the board experiences a change in the temperature in the actual use environment and the displacement occurs in the direction parallel to the board, when the interface is smooth, shear stress acts in parallel with the interface. , Peeling easily occurs, but by using the method of the present invention, since the interface perpendicular to the shear stress can maintain mechanical performance,
As compared with the semiconductor package manufactured by the conventional manufacturing method, peeling does not occur at the interface between the rewiring layer 4 and the sealing resin layer 5, and the reliability in the actual use environment can be dramatically improved. it can. This method of forming irregularities on the surface of the redistribution layer can be performed only by setting a current density of 5 times or more and 20 times or less of the optimum plating current density at the end of the same electrolytic plating step as the conventional one. Further, it can be carried out by a very simple process change of increasing the plating current for a predetermined time at the end of the plating process without taking out the work from the plating bath. The increase in current can be easily realized by installing another power supply in parallel with the plating circuit while supplying current to the plating power supply with the optimum current density and supplying the current, thus minimizing the capital investment cost. Is. Therefore, the method of the present invention is also advantageous from the viewpoint of cost reduction of semiconductor chips. Since a semiconductor chip packaged at the wafer level manufactured by the method of the present invention is less likely to peel off, it has high reliability when used as an electronic circuit and can enhance durability as an electronic device. Hereinafter, the effects of the present invention will be described based on examples.
【００２４】[0024]
【実施例】（実施例１）Ｓｉウェハ上にポリイミドから
なる厚さ１０μｍの絶縁膜を形成し、この絶縁膜上にス
パッタ法により厚さ０．５μｍのリード層を形成した材
料に、次の比較例と実施例の条件で銅めっきを行って再
配線層を形成した。Example 1 A material having a 10 μm-thick insulating film made of polyimide formed on a Si wafer and having a 0.5 μm-thick lead layer formed on the insulating film by a sputtering method was prepared as follows. Copper was plated under the conditions of the comparative example and the example to form a redistribution layer.
【００２５】・比較例
硫酸銅２００ｇ／Ｌ、硫酸８０ｇ／Ｌを含む銅めっき浴
に前記材料を入れ、温度３０℃、電流密度１Ａ／ｄｍ2
で銅めっきを約１時間行い、厚さ１５μｍの再配線層を
形成した。この再配線層は、表面の凹凸が±２μｍの範
囲内に入っており、またウェハ全体でのめっき層厚のば
らつきは±５％であった。Comparative Example The above materials were put into a copper plating bath containing 200 g / L of copper sulfate and 80 g / L of sulfuric acid, and the temperature was 30 ° C. and the current density was 1 A / dm 2.
Copper plating was performed for about 1 hour to form a redistribution layer having a thickness of 15 μm. The surface roughness of this redistribution layer was within ± 2 μm, and the variation of the plating layer thickness on the entire wafer was ± 5%.
【００２６】・実施例１
比較例と同じ条件で銅めっき層を形成した（第１めっき
工程）後、電流密度を１５Ａ／ｍ2に上げて１．３分間
めっきを行った（第２めっき工程）。得られた銅めっき
層の表面の凹凸は±４μｍ程度であった。Example 1 After forming a copper plating layer under the same conditions as in the comparative example (first plating step), the current density was increased to 15 A / m 2 and plating was performed for 1.3 minutes (second plating step). ). The unevenness of the surface of the obtained copper plating layer was about ± 4 μm.
【００２７】前記のようにして再配線層を形成した比較
例と実施例１のそれぞれの再配線層上に、ニッケルめっ
き層（厚さ１μｍ）と金めっき層（厚さ０．１μｍ）を
形成した。これらの層は薄いため、金めっき層の表面形
状は再配線層表面と同じであった。次いで、金めっき層
上に回転塗布法によってポリイミド樹脂からなる封止樹
脂層を形成した。その後、それぞれのウェハを所定寸法
のチップに切断し、比較例の半導体パッケージ試料と実
施例１の半導体パッケージ試料を作製した。A nickel plating layer (thickness: 1 μm) and a gold plating layer (thickness: 0.1 μm) are formed on each of the rewiring layers of Comparative Example and Example 1 in which the rewiring layer is formed as described above. did. Since these layers were thin, the surface shape of the gold plating layer was the same as the surface of the redistribution layer. Then, a sealing resin layer made of a polyimide resin was formed on the gold plating layer by a spin coating method. After that, the respective wafers were cut into chips having a predetermined size, and a semiconductor package sample of Comparative Example and a semiconductor package sample of Example 1 were produced.
【００２８】前記の各半導体パッケージ試料を平山製作
所社製のプレッシャークッカー試験装置を用い２４０時
間までの時間で評価した（ＪＥＤＥＣ規格 ＪＥＳＤ２
２−Ａ１０２−Ｂ）。プレッシャークッカー試験の結
果、従来製法により製造した比較例の半導体パッケージ
試料は、試験開始から５０時間経過後、再配線層と封止
樹脂層の界面に剥離を生じ始め、２４０時間の処理後は
２０個の試料全てに剥離を生じた。これに対し、本発明
に従って作製した実施例１の半導体パッケージ試料は、
２０個の試料全てに剥離を生ずることなく、不良の発生
は認められなかった。Each of the above semiconductor package samples was evaluated using a pressure cooker tester manufactured by Hirayama Seisakusho for up to 240 hours (JEDEC standard JESD2).
2-A102-B). As a result of the pressure cooker test, the semiconductor package sample of the comparative example manufactured by the conventional manufacturing method started to peel off at the interface between the rewiring layer and the sealing resin layer after 50 hours from the start of the test, and after the treatment for 240 hours, 20 Peeling occurred in all of the samples. On the other hand, the semiconductor package sample of Example 1 manufactured according to the present invention is
No peeling occurred in all of the 20 samples and no defect was observed.
【００２９】（実施例２）本発明に従い再配線層を形成
し、該再配線層上にニッケル層と金層を形成したウェハ
は、表面に凹凸を有するため、めっき終了時、めっき液
が凹凸内部に残存することが分析により明らかになっ
た。そこで、めっき終了時のウェハ水洗時間を、前述の
実施例１におけるウェハ洗浄時間の３倍にし、それ以外
は前記実施例１と同様にして半導体パッケージ試料を作
製した（実施例２）。(Example 2) A wafer having a rewiring layer formed according to the present invention and a nickel layer and a gold layer formed on the rewiring layer has unevenness on the surface. Analysis revealed that it remained inside. Therefore, a semiconductor package sample was prepared in the same manner as in Example 1 except that the wafer washing time at the end of plating was set to be three times the wafer washing time in Example 1 described above (Example 2).
【００３０】得られた実施例２の半導体パッケージ試料
を、前記実施例１で用いたと同じプレッシャークッカー
試験により１０００時間まで評価した。比較例の半導体
パッケージ試料は、５００時間において剥離が発生し、
１０００時間の処理後は２０個の試料全てに剥離を生じ
た。これに対し、実施例２の半導体パッケージ試料は、
１０００時間の処理の後でも、２０個のサンプル全てに
おいて剥離を生ずることなく、不良の発生が認められな
かった。The obtained semiconductor package sample of Example 2 was evaluated up to 1000 hours by the same pressure cooker test as used in Example 1 above. In the semiconductor package sample of the comparative example, peeling occurred at 500 hours,
Peeling occurred in all 20 samples after 1000 hours of treatment. On the other hand, the semiconductor package sample of Example 2
After the treatment for 1000 hours, no peeling occurred in any of the 20 samples and no defect was observed.
【００３１】[0031]
【発明の効果】以上説明したように、本発明による半導
体パッケージの製造方法は、銅からなる再配線層を形成
する際、電着めっき層表面の平坦性が確保され、かつウ
ェハ全面の電着層の厚さばらつきが小さくなる最適電流
密度において再配線層の一部を形成する第１めっき工程
と、該工程に続いて、最適電流密度の５倍以上２０倍以
下の電流密度において前記第１めっき工程よりも短い時
間めっきを施す第２めっき工程とによって、表面に凹凸
を有する再配線層を形成することによって、封止樹脂層
が該表面に強固に接合し、該表面上に薄い金層を形成し
た場合であっても、再配線層と封止樹脂の界面が強固に
接合される。特に、基板に実装した半導体パッケージが
実使用環境の温度変化に対して経験する、基板と平行な
方向に発生する変位において、界面が平滑な場合には剪
断応力が界面に平行して作用するため剥離が容易に発生
するが、本発明方法を用いることにより、同剪断応力に
対して垂直な界面が機械的性能を維持できるため、従来
の製法により製造される半導体パッケージと比較して、
再配線層と封止樹脂層との界面に剥離を生じることがな
くなり、実使用環境での信頼性を飛躍的に向上させるこ
とができる。この再配線層表面に凹凸を形成する方法
は、従来と同様の電解めっき工程の最後に最適めっき電
流密度の５倍以上２０倍以下の電流密度に設定するだけ
で可能である。また、めっき浴からワークを取り出すこ
となく、めっき工程の最後に所定時間めっき電流を増大
するという極めて平易な工程変更により実施可能であ
る。電流の増大は、最適電流密度でのめっき電源に通電
したまま、別の電源をめっき回路に並列に設け、電流を
通電することで容易に実現できるため、設備投資費用を
最小化することが可能である。したがって、本発明方法
は半導体チップの低コスト化の観点においても、有利で
ある。本発明方法で製造するウェハレベルでパッケージ
された半導体チップは剥離を発生しにくいため、電子回
路として使用した場合に信頼性が高く、電子装置として
の耐久性を高めることが可能である。As described above, according to the method of manufacturing a semiconductor package of the present invention, when the rewiring layer made of copper is formed, the flatness of the surface of the electrodeposition plating layer is ensured and the electrodeposition of the entire surface of the wafer is ensured. A first plating step of forming a part of the redistribution layer at an optimum current density with which the variation in layer thickness is reduced, and subsequent to this step, the first plating step is performed at a current density of 5 times to 20 times the optimum current density. By forming a rewiring layer having irregularities on the surface by a second plating step in which plating is performed for a shorter time than the plating step, the sealing resin layer is firmly bonded to the surface, and a thin gold layer is formed on the surface. Even when the above is formed, the interface between the rewiring layer and the sealing resin is firmly bonded. In particular, when the semiconductor package mounted on the board experiences a change in the temperature in the actual use environment and the displacement occurs in the direction parallel to the board, when the interface is smooth, shear stress acts in parallel with the interface. Although delamination easily occurs, by using the method of the present invention, since the interface perpendicular to the same shear stress can maintain mechanical performance, compared with a semiconductor package manufactured by a conventional manufacturing method,
Peeling does not occur at the interface between the redistribution layer and the sealing resin layer, and the reliability in the actual use environment can be dramatically improved. This method of forming irregularities on the surface of the redistribution layer can be performed only by setting a current density of 5 times or more and 20 times or less of the optimum plating current density at the end of the same electrolytic plating step as the conventional one. Further, it can be carried out by a very simple process change of increasing the plating current for a predetermined time at the end of the plating process without taking out the work from the plating bath. The increase in current can be easily realized by installing another power supply in parallel with the plating circuit while supplying current to the plating power supply with the optimum current density and supplying the current, thus minimizing the capital investment cost. Is. Therefore, the method of the present invention is also advantageous from the viewpoint of cost reduction of semiconductor chips. Since a semiconductor chip packaged at the wafer level manufactured by the method of the present invention is less likely to peel off, it has high reliability when used as an electronic circuit and can enhance durability as an electronic device.
【図１】 本発明の半導体パッケージの製造方法を説明
するための半導体パッケージの要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor package for explaining a method of manufacturing a semiconductor package of the present invention.
【図２】 本発明の半導体パッケージの製造方法に従い
形成された再配線層と封止樹脂層の界面の状態を例示す
る拡大断面図である。FIG. 2 is an enlarged cross-sectional view illustrating the state of the interface between the redistribution layer and the sealing resin layer formed according to the method for manufacturing a semiconductor package of the present invention.
【図３】 従来の半導体パッケージにおける再配線層と
封止樹脂層の界面の状態を例示する拡大断面図である。FIG. 3 is an enlarged cross-sectional view illustrating a state of an interface between a rewiring layer and a sealing resin layer in a conventional semiconductor package.
【図４】 従来の半導体パッケージにおける再配線層と
封止樹脂層の界面の剥離状態を例示する拡大断面図であ
る。FIG. 4 is an enlarged cross-sectional view illustrating a peeled state of an interface between a rewiring layer and a sealing resin layer in a conventional semiconductor package.
１……ウェハ、２……電極、３……絶縁層、３ａ……開
口部、４……再配線層、５……封止樹脂層、７……はん
だバンプ、８……再配線層表面。1 ... Wafer, 2 ... Electrode, 3 ... Insulating layer, 3a ... Opening, 4 ... Rewiring layer, 5 ... Sealing resin layer, 7 ... Solder bump, 8 ... Rewiring layer surface .
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K024 AA03 AA09 AA11 AB02 BA15 BB12 CA04 CA06 FA06 4M109 AA01 BA07 CA10 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 4K024 AA03 AA09 AA11 AB02 BA15 BB12 CA04 CA06 FA06 4M109 AA01 BA07 CA10
Claims (2)
に形成された絶縁層（３）と、この絶縁層上の前記電極
に整合する領域に形成された開口部（３ａ）を介して前
記電極に接続された再配線層（４）と、前記ウェハ、前
記絶縁層及び前記再配線層を封止する封止樹脂層とを有
する半導体パッケージの製造方法において、再配線層
が、電着めっき層表面の平坦性が確保され、かつウェハ
全面の電着層の厚さばらつきが小さくなる最適電流密度
において再配線層の一部を形成する第１めっき工程と、
該工程に続いて、最適電流密度の５倍以上２０倍以下の
電流密度において前記第１めっき工程よりも短い時間め
っきを施し、凹凸表面を有する再配線層を形成する第２
めっき工程とによって形成されることを特徴とする半導
体パッケージの製造方法。1. An insulating layer (3) formed on a wafer (1) provided with an electrode (2) and an opening (3a) formed in a region of the insulating layer which matches the electrode. In the method of manufacturing a semiconductor package having a rewiring layer (4) connected to the electrode via a sealing resin layer for sealing the wafer, the insulating layer and the rewiring layer, the rewiring layer comprises: A first plating step of forming a part of the redistribution layer at an optimum current density in which the flatness of the surface of the electrodeposition layer is ensured and variation in the thickness of the electrodeposition layer on the entire surface of the wafer is reduced.
Subsequent to the step, plating is performed at a current density of 5 times or more and 20 times or less of the optimum current density for a shorter time than the first plating step to form a redistribution layer having an uneven surface.
A method for manufacturing a semiconductor package, which is formed by a plating process.
前記第１めっき工程で加える電気量よりも少なくするこ
とを特徴とする請求項１に記載の半導体パッケージの製
造方法。2. The amount of electricity applied in the second plating step is
The method of manufacturing a semiconductor package according to claim 1, wherein the amount of electricity is less than the amount of electricity applied in the first plating step.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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