JP2003122335A - 表示制御装置 - Google Patents
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- JP2003122335A JP2003122335A JP2001319576A JP2001319576A JP2003122335A JP 2003122335 A JP2003122335 A JP 2003122335A JP 2001319576 A JP2001319576 A JP 2001319576A JP 2001319576 A JP2001319576 A JP 2001319576A JP 2003122335 A JP2003122335 A JP 2003122335A
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- display data
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】消費電力を効率的に抑えて高速描画を行うこと
のできる表示制御装置を提供する。 【解決手段】ＳＤＲＡＭ１２を表示メモリ（ＶＲＡＭ１
３）として用いたＵＭＡの構成を採ってＣＰＵ１１がＶ
ＲＡＭ１３に表示データを直接書き込むと共に、ＶＲＡ
Ｍ１３の表示データを表示制御装置１４内の仮想ＶＲＡ
Ｍ１５にＤＭＡ転送して画面上に表示する。これによ
り、ＣＰＵ１１がＶＲＡＭ１３に対して表示データを高
速に書き込んで表示を行うことができる。また、ＣＰＵ
１１の動作モードに応じてＶＲＡＭ１３から仮想ＶＲＡ
Ｍ１５へのＤＭＡ転送動作を制御するデータ転送制御装
置１６を表示制御装置１４に組み込むことで、ＣＰＵ１
１がスタンバイモードにあって表示データの書き換えが
行われていない場合には無駄な転送動作を停止せしめて
消費電力を効率的に抑えることができる。
のできる表示制御装置を提供する。 【解決手段】ＳＤＲＡＭ１２を表示メモリ（ＶＲＡＭ１
３）として用いたＵＭＡの構成を採ってＣＰＵ１１がＶ
ＲＡＭ１３に表示データを直接書き込むと共に、ＶＲＡ
Ｍ１３の表示データを表示制御装置１４内の仮想ＶＲＡ
Ｍ１５にＤＭＡ転送して画面上に表示する。これによ
り、ＣＰＵ１１がＶＲＡＭ１３に対して表示データを高
速に書き込んで表示を行うことができる。また、ＣＰＵ
１１の動作モードに応じてＶＲＡＭ１３から仮想ＶＲＡ
Ｍ１５へのＤＭＡ転送動作を制御するデータ転送制御装
置１６を表示制御装置１４に組み込むことで、ＣＰＵ１
１がスタンバイモードにあって表示データの書き換えが
行われていない場合には無駄な転送動作を停止せしめて
消費電力を効率的に抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば携帯型のＰ
ＣやＰＤＡ（Personal Digital Assistant）の他、ゲー
ム機などの各種情報機器に用いられる表示制御装置に関
する。
ＣやＰＤＡ（Personal Digital Assistant）の他、ゲー
ム機などの各種情報機器に用いられる表示制御装置に関
する。
【０００２】
【従来の技術】従来、携帯型ＰＣ、ＰＤＡ、ゲーム機な
どの情報機器では、液晶表示装置に内蔵された表示メモ
リや、ＵＭＡ（unified memory architecture）による
表示メモリを用いて、液晶表示装置に対するデータの表
示を行っている。
どの情報機器では、液晶表示装置に内蔵された表示メモ
リや、ＵＭＡ（unified memory architecture）による
表示メモリを用いて、液晶表示装置に対するデータの表
示を行っている。
【０００３】ＵＭＡはメインメモリとビデオメモリを共
有化したメモリシステムを実現するものであり、メイン
メモリの一部を論理的にビデオメモリとして割り当てる
ことで、機器に載せる総メモリ容量を削減してメモリシ
ステムとしてのコストを減らすことができる。ただし、
ＵＭＡにすると１つのメモリ領域にＣＰＵと表示コント
ローラの両方からアクセスがあるため、バスの競合問題
が生じ、ＵＭＡにしないときよりも性能が劣化してしま
う欠点がある。そこで、ＳＤＲＡＭ（Synchronous ＤＲ
ＡＭ）のような高速ＤＲＡＭを用いることで、この性能
低下の度合いを小さくすることが一般的に行われてい
る。
有化したメモリシステムを実現するものであり、メイン
メモリの一部を論理的にビデオメモリとして割り当てる
ことで、機器に載せる総メモリ容量を削減してメモリシ
ステムとしてのコストを減らすことができる。ただし、
ＵＭＡにすると１つのメモリ領域にＣＰＵと表示コント
ローラの両方からアクセスがあるため、バスの競合問題
が生じ、ＵＭＡにしないときよりも性能が劣化してしま
う欠点がある。そこで、ＳＤＲＡＭ（Synchronous ＤＲ
ＡＭ）のような高速ＤＲＡＭを用いることで、この性能
低下の度合いを小さくすることが一般的に行われてい
る。
【０００４】
【発明が解決しようとする課題】上述したように、情報
機器の表示システムでは、液晶表示装置に内蔵された表
示メモリあるいはＵＭＡによる表示メモリが用いられて
いる。しかしながら、液晶表示装置内蔵の表示メモリで
は、ＣＰＵのアクセススピードが遅くなるため、動画再
生やゲームなどの高速描画を行う場合に問題が生じる。
また、アクセススピードが遅いということはバス占有率
が高くなることであり、パフォーマンスが低下するとい
った問題もある。
機器の表示システムでは、液晶表示装置に内蔵された表
示メモリあるいはＵＭＡによる表示メモリが用いられて
いる。しかしながら、液晶表示装置内蔵の表示メモリで
は、ＣＰＵのアクセススピードが遅くなるため、動画再
生やゲームなどの高速描画を行う場合に問題が生じる。
また、アクセススピードが遅いということはバス占有率
が高くなることであり、パフォーマンスが低下するとい
った問題もある。
【０００５】一方、ＵＭＡによる表示メモリは、ＳＤＲ
ＡＭなどの高速アクセス可能なメモリを用いるのが一般
的であるため、動画再生やゲームなどの高速描画を行う
場合でも対応できる。しかし、高速描画を必要としない
アプリケーションを実行する場合でも常に高速アクセス
が行われるため、消費電力が高くなり、携帯時における
バッテリの動作時間に問題が生じてしまう。
ＡＭなどの高速アクセス可能なメモリを用いるのが一般
的であるため、動画再生やゲームなどの高速描画を行う
場合でも対応できる。しかし、高速描画を必要としない
アプリケーションを実行する場合でも常に高速アクセス
が行われるため、消費電力が高くなり、携帯時における
バッテリの動作時間に問題が生じてしまう。
【０００６】本発明は前記のような点に鑑みなされたも
ので、消費電力を効率的に抑えて高速描画を行うことの
できる表示制御装置を提供することを目的とする。
ので、消費電力を効率的に抑えて高速描画を行うことの
できる表示制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１に係る
表示制御装置は、ＣＰＵにバスを介して接続され、前記
ＣＰＵによって表示データが書き込まれる第１のメモリ
と、この第１のメモリとは独立して設けられ、画面上に
表示すべき表示データを記憶する第２のメモリと、前記
第１のメモリに書き込まれた表示データを前記第２のメ
モリに転送するデータ転送手段と、前記ＣＰＵの動作モ
ードを検出する動作モード検出手段と、この動作モード
検出手段によって検出された前記ＣＰＵの動作モードに
応じて前記データ転送手段のデータ転送動作を制御する
データ転送制御手段とを具備して構成される。
表示制御装置は、ＣＰＵにバスを介して接続され、前記
ＣＰＵによって表示データが書き込まれる第１のメモリ
と、この第１のメモリとは独立して設けられ、画面上に
表示すべき表示データを記憶する第２のメモリと、前記
第１のメモリに書き込まれた表示データを前記第２のメ
モリに転送するデータ転送手段と、前記ＣＰＵの動作モ
ードを検出する動作モード検出手段と、この動作モード
検出手段によって検出された前記ＣＰＵの動作モードに
応じて前記データ転送手段のデータ転送動作を制御する
データ転送制御手段とを具備して構成される。
【０００８】このような構成によれば、ＣＰＵとバス接
続された第１の表示メモリに表示データを書き込み、そ
の第１のメモリから第２のメモリに転送して画面上に表
示することで、ＣＰＵが第１の表示メモリに対して表示
データを高速に書き込んで画面上に表示することがで
き、また、ＣＰＵの動作モードに応じて第１のメモリか
ら第２のメモリへのデータ転送動作を制御することで、
例えばＣＰＵがスタンバイモードにあって、表示データ
の書き換えが行われていない場合には無駄な転送動作を
停止せしめて消費電力を効率的に抑えることができる。
続された第１の表示メモリに表示データを書き込み、そ
の第１のメモリから第２のメモリに転送して画面上に表
示することで、ＣＰＵが第１の表示メモリに対して表示
データを高速に書き込んで画面上に表示することがで
き、また、ＣＰＵの動作モードに応じて第１のメモリか
ら第２のメモリへのデータ転送動作を制御することで、
例えばＣＰＵがスタンバイモードにあって、表示データ
の書き換えが行われていない場合には無駄な転送動作を
停止せしめて消費電力を効率的に抑えることができる。
【０００９】また、本発明の請求項２に係る表示制御装
置は、ＣＰＵにバスを介して接続され、前記ＣＰＵによ
って表示データが書き込まれる第１のメモリと、この第
１のメモリとは独立して設けられ、画面上に表示すべき
表示データを記憶する第２のメモリと、前記第１のメモ
リに書き込まれた表示データを前記第２のメモリに転送
するデータ転送手段と、前記ＣＰＵの前記第１のメモリ
に対する表示データの書換え領域を検出する書換え領域
検出手段と、この書換え領域検出手段によって検出され
た書換え領域に対応した表示データのみを転送するよう
に前記データ転送手段を制御するデータ転送制御手段と
を具備して構成される。
置は、ＣＰＵにバスを介して接続され、前記ＣＰＵによ
って表示データが書き込まれる第１のメモリと、この第
１のメモリとは独立して設けられ、画面上に表示すべき
表示データを記憶する第２のメモリと、前記第１のメモ
リに書き込まれた表示データを前記第２のメモリに転送
するデータ転送手段と、前記ＣＰＵの前記第１のメモリ
に対する表示データの書換え領域を検出する書換え領域
検出手段と、この書換え領域検出手段によって検出され
た書換え領域に対応した表示データのみを転送するよう
に前記データ転送手段を制御するデータ転送制御手段と
を具備して構成される。
【００１０】このような構成によれば、ＣＰＵが第１の
表示メモリに対して表示データを高速に書き込んで画面
上に表示することができると共に、ＣＰＵによる表示デ
ータの書換え領域に対応させて表示データを第２のメモ
リへ転送することで、表示データの転送数を低減して消
費電力を効率的に抑えることができる。
表示メモリに対して表示データを高速に書き込んで画面
上に表示することができると共に、ＣＰＵによる表示デ
ータの書換え領域に対応させて表示データを第２のメモ
リへ転送することで、表示データの転送数を低減して消
費電力を効率的に抑えることができる。
【００１１】また、本発明の請求項３に係る表示制御装
置は、ＣＰＵにバスを介して接続され、前記ＣＰＵによ
って表示データが書き込まれる第１のメモリと、この第
１のメモリとは独立して設けられ、表示画面に対応した
表示データを記憶する第２のメモリと、前記第１のメモ
リに書き込まれた表示データを前記第２のメモリに転送
するデータ転送手段と、前記ＣＰＵの前記第１のメモリ
に対する表示データの書換え頻度を検出する書換え頻度
検出手段と、この書換え頻度検出手段によって検出され
た表示データの書換え頻度に応じて前記データ転送手段
のデータ転送周期を制御するデータ転送制御手段とを具
備して構成される。
置は、ＣＰＵにバスを介して接続され、前記ＣＰＵによ
って表示データが書き込まれる第１のメモリと、この第
１のメモリとは独立して設けられ、表示画面に対応した
表示データを記憶する第２のメモリと、前記第１のメモ
リに書き込まれた表示データを前記第２のメモリに転送
するデータ転送手段と、前記ＣＰＵの前記第１のメモリ
に対する表示データの書換え頻度を検出する書換え頻度
検出手段と、この書換え頻度検出手段によって検出され
た表示データの書換え頻度に応じて前記データ転送手段
のデータ転送周期を制御するデータ転送制御手段とを具
備して構成される。
【００１２】このような構成によれば、ＣＰＵが第１の
表示メモリに対して表示データを高速に書き込んで画面
上に表示することができると共に、ＣＰＵによる表示デ
ータの書換え頻度に応じた周期で第２のメモリへのデー
タ転送を行うことで、書換え頻度の少ない場合にはデー
タ転送数を下げて消費電力を効率的に抑えることができ
る。
表示メモリに対して表示データを高速に書き込んで画面
上に表示することができると共に、ＣＰＵによる表示デ
ータの書換え頻度に応じた周期で第２のメモリへのデー
タ転送を行うことで、書換え頻度の少ない場合にはデー
タ転送数を下げて消費電力を効率的に抑えることができ
る。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００１４】（第１の実施形態）図１は本発明の表示制
御装置を備えた携帯型ＰＣやＰＤＡ、ゲーム機器などの
情報機器の構成を示すブロック図である。
御装置を備えた携帯型ＰＣやＰＤＡ、ゲーム機器などの
情報機器の構成を示すブロック図である。
【００１５】図１に示すように、本発明の表示制御装置
では、ＣＰＵ１１のメインメモリに高速アクセス可能な
ＳＤＲＡＭ１２を用い、このＳＤＲＡＭ１２の一部を論
理的にＶＲＡＭ（ビデオメモリ）１３として割り当てた
ＵＭＡの構成が採られている。ＳＤＲＡＭ１２はシステ
ムバス１０を介してＣＰＵ１１に接続されており、その
ＶＲＡＭ１３の領域には表示データが書き込まれる。
では、ＣＰＵ１１のメインメモリに高速アクセス可能な
ＳＤＲＡＭ１２を用い、このＳＤＲＡＭ１２の一部を論
理的にＶＲＡＭ（ビデオメモリ）１３として割り当てた
ＵＭＡの構成が採られている。ＳＤＲＡＭ１２はシステ
ムバス１０を介してＣＰＵ１１に接続されており、その
ＶＲＡＭ１３の領域には表示データが書き込まれる。
【００１６】また、表示制御装置１４がシステムバス１
０を介してＣＰＵ１１に接続されており、この表示制御
装置１４には仮想ＶＲＡＭ１５、データ転送制御装置１
６、表示駆動装置１７が設けられている。仮想ＶＲＡＭ
１５は、ＳＲＡＭで構成されており、液晶表示装置１８
の画面に表示すべき表示データを記憶する。データ転送
制御装置１６は、ＶＲＡＭ１３と仮想ＶＲＡＭ１５との
間の表示データのＤＭＡ（direct memory access）転送
を制御するコントローラである。表示駆動装置１７は、
仮想ＶＲＡＭ１５に展開された表示データを液晶駆動信
号に変えて表示装置１８を駆動するドライバである。
０を介してＣＰＵ１１に接続されており、この表示制御
装置１４には仮想ＶＲＡＭ１５、データ転送制御装置１
６、表示駆動装置１７が設けられている。仮想ＶＲＡＭ
１５は、ＳＲＡＭで構成されており、液晶表示装置１８
の画面に表示すべき表示データを記憶する。データ転送
制御装置１６は、ＶＲＡＭ１３と仮想ＶＲＡＭ１５との
間の表示データのＤＭＡ（direct memory access）転送
を制御するコントローラである。表示駆動装置１７は、
仮想ＶＲＡＭ１５に展開された表示データを液晶駆動信
号に変えて表示装置１８を駆動するドライバである。
【００１７】ところで、前記ＣＰＵ１１は、ＯＦＦモー
ドと通常動作モードの他にスタンバイモードと呼ばれる
省電力モードを有している。ＯＦＦモードは情報機器の
電源が切られている状態であり、ＣＰＵ１１の動作は停
止している。通常動作モードは、ＣＰＵ１１がプログラ
ムを実行したり、演算処理や外部アクセスの処理など何
らかの処理を行っている状態である。外部アクセスに
は、表示データの書き換え動作も含まれる。スタンバイ
モードは、ユーザからの命令や何らかの割り込み処理が
入るまで待機している状態である。第１の実施形態で
は、このようなＣＰＵ１１の動作モードに応じてＤＭＡ
転送を制御することを特徴としている。
ドと通常動作モードの他にスタンバイモードと呼ばれる
省電力モードを有している。ＯＦＦモードは情報機器の
電源が切られている状態であり、ＣＰＵ１１の動作は停
止している。通常動作モードは、ＣＰＵ１１がプログラ
ムを実行したり、演算処理や外部アクセスの処理など何
らかの処理を行っている状態である。外部アクセスに
は、表示データの書き換え動作も含まれる。スタンバイ
モードは、ユーザからの命令や何らかの割り込み処理が
入るまで待機している状態である。第１の実施形態で
は、このようなＣＰＵ１１の動作モードに応じてＤＭＡ
転送を制御することを特徴としている。
【００１８】図２にＣＰＵ動作モードに応じたＤＭＡ転
送を実現するためのデータ転送制御装置１６の構成を示
す。第１の実施形態において、表示制御装置１４には、
動作モード監視部２１、周期カウンタ２２、ＤＭＡ制御
部２３、インターフェース制御部２４からなるデータ転
送制御装置１６が設けられる。
送を実現するためのデータ転送制御装置１６の構成を示
す。第１の実施形態において、表示制御装置１４には、
動作モード監視部２１、周期カウンタ２２、ＤＭＡ制御
部２３、インターフェース制御部２４からなるデータ転
送制御装置１６が設けられる。
【００１９】動作モード監視部２１は、ＣＰＵ１１から
出力されるモード信号を監視しており、そのモード信号
が上述したスタンバイモードを示しているときに周期カ
ウンタ２２に対してＤＭＡ転送の停止命令を出す。周期
カウンタ２２は、ＤＭＡの転送周期をカウントしてお
り、液晶表示装置１８のフレーム周波数ｆ（例えば６０
Ｈｚ）に対して１／６０ｓの周期でＤＭＡ制御部２３に
表示データの転送指示を出す。ＤＭＡ制御部２３は、周
期カウンタ２２から１／６０ｓの周期で出力される転送
指示を受け、インターフェース制御部２４を介してＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５への表示データのＤＭＡ
転送を行う。インターフェース制御部２４は、ＶＲＡＭ
１３と仮想ＶＲＡＭ１５との間のインターフェース制御
を行う。
出力されるモード信号を監視しており、そのモード信号
が上述したスタンバイモードを示しているときに周期カ
ウンタ２２に対してＤＭＡ転送の停止命令を出す。周期
カウンタ２２は、ＤＭＡの転送周期をカウントしてお
り、液晶表示装置１８のフレーム周波数ｆ（例えば６０
Ｈｚ）に対して１／６０ｓの周期でＤＭＡ制御部２３に
表示データの転送指示を出す。ＤＭＡ制御部２３は、周
期カウンタ２２から１／６０ｓの周期で出力される転送
指示を受け、インターフェース制御部２４を介してＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５への表示データのＤＭＡ
転送を行う。インターフェース制御部２４は、ＶＲＡＭ
１３と仮想ＶＲＡＭ１５との間のインターフェース制御
を行う。
【００２０】このような構成において、まず、ＳＤＲＡ
Ｍ１２に設けられたＶＲＡＭ１３の領域に例えばゲーム
画像を構成する表示データがＣＰＵ１１によって書き込
まれ、そのＶＲＡＭ１３の中からフレーム単位で表示制
御装置１４の仮想ＶＲＡＭ１５にＤＭＡ転送されて、液
晶表示装置１８の画面上に表示される。
Ｍ１２に設けられたＶＲＡＭ１３の領域に例えばゲーム
画像を構成する表示データがＣＰＵ１１によって書き込
まれ、そのＶＲＡＭ１３の中からフレーム単位で表示制
御装置１４の仮想ＶＲＡＭ１５にＤＭＡ転送されて、液
晶表示装置１８の画面上に表示される。
【００２１】ここで、ＣＰＵ１１が通常動作モードにあ
るときには、図２に示す周期カウンタ２２の周期でＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５へのＤＭＡ転送が行われ
るが、ＣＰＵ１１が通常動作モードからスタンバイモー
ドに移行すると、動作モード監視部２１がその動作状態
をＣＰＵ１１のモード信号によって検出し、周期カウン
タ２２に対して転送停止を命令する。この命令を受けた
周期カウンタ２２は１画面分の表示データのＤＭＡ転送
後にカウント動作を停止する。この場合、ＣＰＵ１１が
スタンバイモードにあるときには、ＶＲＡＭ１３に対す
る表示データの書き換えは行われないので、仮想ＶＲＡ
Ｍ１５内の表示データが表示制御装置１４から液晶表示
装置１８に転送されて画面上に表示されるといった動作
が繰り返されることになる。
るときには、図２に示す周期カウンタ２２の周期でＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５へのＤＭＡ転送が行われ
るが、ＣＰＵ１１が通常動作モードからスタンバイモー
ドに移行すると、動作モード監視部２１がその動作状態
をＣＰＵ１１のモード信号によって検出し、周期カウン
タ２２に対して転送停止を命令する。この命令を受けた
周期カウンタ２２は１画面分の表示データのＤＭＡ転送
後にカウント動作を停止する。この場合、ＣＰＵ１１が
スタンバイモードにあるときには、ＶＲＡＭ１３に対す
る表示データの書き換えは行われないので、仮想ＶＲＡ
Ｍ１５内の表示データが表示制御装置１４から液晶表示
装置１８に転送されて画面上に表示されるといった動作
が繰り返されることになる。
【００２２】また、何らかのイベントが発生して、ＣＰ
Ｕ１１がスタンバイモードから通常動作モードに復帰す
ると、動作モード監視部２１は周期カウンタ２２に対し
て転送開始を命令する。この命令を受けた周期カウンタ
２２はカウント動作を再開し、所定の周期（１／６０
ｓ）でＤＭＡ転送を行うべくＤＭＡ制御部２３に対して
表示データの転送指示を出す。
Ｕ１１がスタンバイモードから通常動作モードに復帰す
ると、動作モード監視部２１は周期カウンタ２２に対し
て転送開始を命令する。この命令を受けた周期カウンタ
２２はカウント動作を再開し、所定の周期（１／６０
ｓ）でＤＭＡ転送を行うべくＤＭＡ制御部２３に対して
表示データの転送指示を出す。
【００２３】このように、高速アクセスが可能なＳＤＲ
ＡＭ１２を表示メモリ（ＶＲＡＭ１３）として用いたＵ
ＭＡの構成を採ってＣＰＵ１１がＶＲＡＭ１３に表示デ
ータを直接書き込むと共に、表示制御装置１４に別の表
示メモリ（仮想ＶＲＡＭ１５）を設けて、ＶＲＡＭ１３
に書き込まれた表示データを仮想ＶＲＡＭ１５にＤＭＡ
転送して画面上に表示することで、ＣＰＵ１１がＶＲＡ
Ｍ１３に対して表示データを高速に書き込んで画面上に
表示できる。また、ＣＰＵ１１がスタンバイモードにあ
るときにはＶＲＡＭ１３から仮想ＶＲＡＭ１５へのＤＭ
Ａ転送動作を停止することで、表示データの書き換えが
行われていない場合での無駄な転送動作がなくして消費
電力を効率的に抑えることができる。
ＡＭ１２を表示メモリ（ＶＲＡＭ１３）として用いたＵ
ＭＡの構成を採ってＣＰＵ１１がＶＲＡＭ１３に表示デ
ータを直接書き込むと共に、表示制御装置１４に別の表
示メモリ（仮想ＶＲＡＭ１５）を設けて、ＶＲＡＭ１３
に書き込まれた表示データを仮想ＶＲＡＭ１５にＤＭＡ
転送して画面上に表示することで、ＣＰＵ１１がＶＲＡ
Ｍ１３に対して表示データを高速に書き込んで画面上に
表示できる。また、ＣＰＵ１１がスタンバイモードにあ
るときにはＶＲＡＭ１３から仮想ＶＲＡＭ１５へのＤＭ
Ａ転送動作を停止することで、表示データの書き換えが
行われていない場合での無駄な転送動作がなくして消費
電力を効率的に抑えることができる。
【００２４】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。
実施形態について説明する。
【００２５】前記第１の実施形態では、ＣＰＵ１１によ
る表示データの書き換えが行われないスタンバイモード
のときにＤＭＡ転送を停止することで消費電力を抑える
ようにしたが、通常動作状態であっても、表示データの
書き換えが画面全体に対して行われているとは限らな
い。例えば、表示画面の所定の位置に時計表示を行うよ
うな場合には、その部分だけで表示データの書き換えが
行われる。そこで、第２の実施形態では、ＣＰＵ１１に
よる表示メモリ（ＶＲＡＭ１３）のデータの書換え領域
を監視することで、その書換え領域に対応した表示デー
タのみをＤＭＡ転送して低消費電力化を図ることを特徴
とする。
る表示データの書き換えが行われないスタンバイモード
のときにＤＭＡ転送を停止することで消費電力を抑える
ようにしたが、通常動作状態であっても、表示データの
書き換えが画面全体に対して行われているとは限らな
い。例えば、表示画面の所定の位置に時計表示を行うよ
うな場合には、その部分だけで表示データの書き換えが
行われる。そこで、第２の実施形態では、ＣＰＵ１１に
よる表示メモリ（ＶＲＡＭ１３）のデータの書換え領域
を監視することで、その書換え領域に対応した表示デー
タのみをＤＭＡ転送して低消費電力化を図ることを特徴
とする。
【００２６】図３にデータ書換え領域に対応したＤＭＡ
転送を実現するためのデータ転送制御装置１６の構成を
示す。なお、図５において、図２（第１の実施形態）と
同じ部分には同一符号を付し、ここで第１の実施形態と
なる異なる点についてのみ説明する。
転送を実現するためのデータ転送制御装置１６の構成を
示す。なお、図５において、図２（第１の実施形態）と
同じ部分には同一符号を付し、ここで第１の実施形態と
なる異なる点についてのみ説明する。
【００２７】第２の実施形態において、表示制御装置１
４には、書換え領域監視部３１、書換えアドレス演算部
３２、アドレスレジスタ３３、ＤＭＡ制御部２３、イン
ターフェース制御部２４からなるデータ転送制御装置１
６が設けられる。
４には、書換え領域監視部３１、書換えアドレス演算部
３２、アドレスレジスタ３３、ＤＭＡ制御部２３、イン
ターフェース制御部２４からなるデータ転送制御装置１
６が設けられる。
【００２８】書換え領域監視部３１は、ＣＰＵ１１から
出力されるＣＳ（chip select）信号、ＷＲ（write）信
号、アドレス信号を監視し、ＣＰＵ１１がＶＲＡＭ１３
の表示データの書き換えを行っている領域を検出して書
換えアドレス演算部３２に伝える。書換えアドレス演算
部３２は、その書換え領域のアドレスを演算してアドレ
スレジスタ３３にセットする。
出力されるＣＳ（chip select）信号、ＷＲ（write）信
号、アドレス信号を監視し、ＣＰＵ１１がＶＲＡＭ１３
の表示データの書き換えを行っている領域を検出して書
換えアドレス演算部３２に伝える。書換えアドレス演算
部３２は、その書換え領域のアドレスを演算してアドレ
スレジスタ３３にセットする。
【００２９】このような構成において、前記書換えアド
レス演算部３２では、図４に示すように、ＶＲＡＭ１３
の中で表示データが書き換えられている領域のＸ座標の
最小値（Ｘ１）と最大値（Ｘ２）およびＹ座標の最小値
（Ｙ１）と最大値（Ｙ２）を求めることにより、その書
換え領域のスタートアドレス（Ｘ１，Ｙ１）と、Ｘ１か
らＸ２までのドット数、Ｙ１からＹ２までのドット数を
アドレスレジスタ３３にセットする。ＤＭＡ制御部２３
は、このレジスタ値に基づいて当該書換え領域領域に対
応した表示データのみを転送対象として、ＶＲＡＭ１３
から仮想ＶＲＡＭ１５へのＤＭＡ転送を行う。
レス演算部３２では、図４に示すように、ＶＲＡＭ１３
の中で表示データが書き換えられている領域のＸ座標の
最小値（Ｘ１）と最大値（Ｘ２）およびＹ座標の最小値
（Ｙ１）と最大値（Ｙ２）を求めることにより、その書
換え領域のスタートアドレス（Ｘ１，Ｙ１）と、Ｘ１か
らＸ２までのドット数、Ｙ１からＹ２までのドット数を
アドレスレジスタ３３にセットする。ＤＭＡ制御部２３
は、このレジスタ値に基づいて当該書換え領域領域に対
応した表示データのみを転送対象として、ＶＲＡＭ１３
から仮想ＶＲＡＭ１５へのＤＭＡ転送を行う。
【００３０】このように、第２の実施形態では、ＣＰＵ
１１によって書き換えられた表示データだけがＶＲＡＭ
１３から仮想ＶＲＡＭ１５へＤＭＡ転送されるので、表
示データの転送数を低減させて消費電力を効率的に抑え
ることが可能となる。
１１によって書き換えられた表示データだけがＶＲＡＭ
１３から仮想ＶＲＡＭ１５へＤＭＡ転送されるので、表
示データの転送数を低減させて消費電力を効率的に抑え
ることが可能となる。
【００３１】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。
実施形態について説明する。
【００３２】通常動作状態であっても、頻繁に表示デー
タの書き換えが行われるとは限らない。例えば静止画像
を表示している間は表示データの書き換えは行われな
い。そこで、第３の実施形態では、ＣＰＵ１１による表
示メモリ（ＶＲＡＭ１３）のデータの書換え頻度を監視
することで、その書換え頻度に応じた最適な周期でＤＭ
Ａ転送を行って低消費電力化を図ることを特徴とする。
タの書き換えが行われるとは限らない。例えば静止画像
を表示している間は表示データの書き換えは行われな
い。そこで、第３の実施形態では、ＣＰＵ１１による表
示メモリ（ＶＲＡＭ１３）のデータの書換え頻度を監視
することで、その書換え頻度に応じた最適な周期でＤＭ
Ａ転送を行って低消費電力化を図ることを特徴とする。
【００３３】図５にデータ書換え頻度に対応したＤＭＡ
転送を実現するためのデータ転送制御装置１６の構成を
示す。なお、図５において、図２（第１の実施形態）と
同じ部分には同一符号を付し、ここで第１の実施形態と
なる異なる点についてのみ説明する。
転送を実現するためのデータ転送制御装置１６の構成を
示す。なお、図５において、図２（第１の実施形態）と
同じ部分には同一符号を付し、ここで第１の実施形態と
なる異なる点についてのみ説明する。
【００３４】第３の実施形態において、表示制御装置１
４には、書換え頻度監視部４１、周期決定部４２、周期
カウンタ２２、ＤＭＡ制御部２３、インターフェース制
御部２４からなるデータ転送制御装置１６が設けられ
る。
４には、書換え頻度監視部４１、周期決定部４２、周期
カウンタ２２、ＤＭＡ制御部２３、インターフェース制
御部２４からなるデータ転送制御装置１６が設けられ
る。
【００３５】書換え頻度監視部４１は、ＣＰＵ１１から
出力されるＣＳ（chip select）信号、ＷＲ（write）信
号、アドレス信号を監視し、ＣＰＵ１１がＶＲＡＭ１３
の表示データを書き換えている回数を取り込んで周期決
定部４２に伝える。周期決定部４２は、その書換え回数
に基づいてＤＭＡ転送周期（１／ｆ）を決定して周期カ
ウンタ２２にセットする。
出力されるＣＳ（chip select）信号、ＷＲ（write）信
号、アドレス信号を監視し、ＣＰＵ１１がＶＲＡＭ１３
の表示データを書き換えている回数を取り込んで周期決
定部４２に伝える。周期決定部４２は、その書換え回数
に基づいてＤＭＡ転送周期（１／ｆ）を決定して周期カ
ウンタ２２にセットする。
【００３６】このような構成において、前記周期決定部
４２では、表示データの書換え回数が多ければ、ＤＭＡ
転送周期を短く設定し、書換え回数が少なければ、ＤＭ
Ａ転送周期を長く設定する。この場合、液晶表示装置１
８ではフレーム周波数が決められており、そのフレーム
周波数以上に高速に表示データを送っても液晶表示装置
１８に反映させることができないため、ＤＭＡ転送周期
の最大値は液晶表示装置１８のフレーム周波数を越えな
いように設定する必要がある。
４２では、表示データの書換え回数が多ければ、ＤＭＡ
転送周期を短く設定し、書換え回数が少なければ、ＤＭ
Ａ転送周期を長く設定する。この場合、液晶表示装置１
８ではフレーム周波数が決められており、そのフレーム
周波数以上に高速に表示データを送っても液晶表示装置
１８に反映させることができないため、ＤＭＡ転送周期
の最大値は液晶表示装置１８のフレーム周波数を越えな
いように設定する必要がある。
【００３７】具体的に説明すると、例えば１フレーム当
たりの書換え回数が１０００回以上であった場合にはｆ
＝６０Ｈｚ（フレーム周波数）として、１／６０ｓの周
期でＤＭＡ転送するように周期カウンタ２２をセットす
る。また、１フレーム当たりの書換え回数が５００回以
上であった場合にはｆ＝３０Ｈｚとして、１／３０ｓの
周期でＤＭＡ転送するように周期カウンタ２２をセット
する。ＤＭＡ制御部２３は、この周期カウンタ２２にセ
ットされた周期で表示データをＶＲＡＭ１３から仮想Ｖ
ＲＡＭ１５へＤＭＡ転送する。
たりの書換え回数が１０００回以上であった場合にはｆ
＝６０Ｈｚ（フレーム周波数）として、１／６０ｓの周
期でＤＭＡ転送するように周期カウンタ２２をセットす
る。また、１フレーム当たりの書換え回数が５００回以
上であった場合にはｆ＝３０Ｈｚとして、１／３０ｓの
周期でＤＭＡ転送するように周期カウンタ２２をセット
する。ＤＭＡ制御部２３は、この周期カウンタ２２にセ
ットされた周期で表示データをＶＲＡＭ１３から仮想Ｖ
ＲＡＭ１５へＤＭＡ転送する。
【００３８】このように、第３の実施形態では、ＣＰＵ
１１による表示データの書換え頻度に応じた周期でＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５へのＤＭＡ転送が行われ
るので、書換え頻度の少ない場合にはデータ転送数を下
げて消費電力を効率的に抑えることができる。
１１による表示データの書換え頻度に応じた周期でＶＲ
ＡＭ１３から仮想ＶＲＡＭ１５へのＤＭＡ転送が行われ
るので、書換え頻度の少ない場合にはデータ転送数を下
げて消費電力を効率的に抑えることができる。
【００３９】なお、本発明は前記実施形態に限定される
ものではなく、例えば第１の実施形態と第２の実施形態
や第３の実施形態を組み合わせるなど、実施段階ではそ
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
ものではなく、例えば第１の実施形態と第２の実施形態
や第３の実施形態を組み合わせるなど、実施段階ではそ
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【００４０】
【発明の効果】以上詳記したように本発明の請求項１に
よれば、ＣＰＵが第１の表示メモリに表示データを高速
に書き込んで画面上に表示することができると共に、Ｃ
ＰＵの動作モードに応じて第１のメモリから第２のメモ
リへのデータ転送動作を制御するようにしたため、表示
データの書き換えが行われていない場合には無駄な転送
動作を停止せしめて消費電力を効率的に抑えることがで
きる。
よれば、ＣＰＵが第１の表示メモリに表示データを高速
に書き込んで画面上に表示することができると共に、Ｃ
ＰＵの動作モードに応じて第１のメモリから第２のメモ
リへのデータ転送動作を制御するようにしたため、表示
データの書き換えが行われていない場合には無駄な転送
動作を停止せしめて消費電力を効率的に抑えることがで
きる。
【００４１】また、本発明の請求項２によれば、ＣＰＵ
が第１の表示メモリに表示データを高速に書き込んで画
面上に表示することができると共に、ＣＰＵによる表示
データの書換え領域に対応させて表示データを第２のメ
モリへ転送するようにしたため、表示データの転送数を
低減して消費電力を効率的に抑えることができる。
が第１の表示メモリに表示データを高速に書き込んで画
面上に表示することができると共に、ＣＰＵによる表示
データの書換え領域に対応させて表示データを第２のメ
モリへ転送するようにしたため、表示データの転送数を
低減して消費電力を効率的に抑えることができる。
【００４２】また、本発明の請求項３によれば、ＣＰＵ
が第１の表示メモリに表示データを高速に書き込んで画
面上に表示することができると共に、ＣＰＵによる表示
データの書換え頻度に応じた周期で第２のメモリへのデ
ータ転送を行うようにしたため、書換え頻度の少ない場
合にはデータ転送数を下げて消費電力を効率的に抑える
ことができる。
が第１の表示メモリに表示データを高速に書き込んで画
面上に表示することができると共に、ＣＰＵによる表示
データの書換え頻度に応じた周期で第２のメモリへのデ
ータ転送を行うようにしたため、書換え頻度の少ない場
合にはデータ転送数を下げて消費電力を効率的に抑える
ことができる。
【図１】本発明の表示制御装置を備えた情報機器の構成
を示すブロック図。
を示すブロック図。
【図２】本発明の第１の実施形態における表示制御装置
に設けられたデータ転送制御装置の構成を示すブロック
図。
に設けられたデータ転送制御装置の構成を示すブロック
図。
【図３】本発明の第２の実施形態における表示制御装置
に設けられたデータ転送制御装置の構成を示すブロック
図。
に設けられたデータ転送制御装置の構成を示すブロック
図。
【図４】第２の実施形態における表示データの書換え領
域を説明するための図。
域を説明するための図。
【図５】本発明の第３の実施形態における表示制御装置
に設けられたデータ転送制御装置の構成を示すブロック
図。
に設けられたデータ転送制御装置の構成を示すブロック
図。
１１…ＣＰＵ
１２…ＳＤＲＡＭ
１３…ＶＲＡＭ
１４…表示制御装置
１５…仮想ＶＲＡＭ
１６…データ転送制御装置
１７…表示駆動装置
１８…液晶表示装置
２１…動作モード監視部
２２…周期カウンタ
２３…ＤＭＡ制御部
２４…インターフェース制御部
３１…書換え領域監視部
３２…書換えアドレス演算部
３３…アドレスレジスタ
４１…書換え頻度監視部
４２…周期決定部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 5/397 Ｇ０９Ｇ 5/00 ５５５Ｍ
5/399
Claims (3)
- 【請求項１】 ＣＰＵにバスを介して接続され、前記Ｃ
ＰＵによって表示データが書き込まれる第１のメモリ
と、 この第１のメモリとは独立して設けられ、画面上に表示
すべき表示データを記憶する第２のメモリと、 前記第１のメモリに書き込まれた表示データを前記第２
のメモリに転送するデータ転送手段と、 前記ＣＰＵの動作モードを検出する動作モード検出手段
と、 この動作モード検出手段によって検出された前記ＣＰＵ
の動作モードに応じて前記データ転送手段のデータ転送
動作を制御するデータ転送制御手段とを具備したことを
特徴とする表示制御装置。 - 【請求項２】 ＣＰＵにバスを介して接続され、前記Ｃ
ＰＵによって表示データが書き込まれる第１のメモリ
と、 この第１のメモリとは独立して設けられ、画面上に表示
すべき表示データを記憶する第２のメモリと、 前記第１のメモリに書き込まれた表示データを前記第２
のメモリに転送するデータ転送手段と、 前記ＣＰＵの前記第１のメモリに対する表示データの書
換え領域を検出する書換え領域検出手段と、 この書換え領域検出手段によって検出された書換え領域
に対応した表示データのみを転送するように前記データ
転送手段を制御するデータ転送制御手段とを具備したこ
とを特徴とする表示制御装置。 - 【請求項３】 ＣＰＵにバスを介して接続され、前記Ｃ
ＰＵによって表示データが書き込まれる第１のメモリ
と、 この第１のメモリとは独立して設けられ、表示画面に対
応した表示データを記憶する第２のメモリと、 前記第１のメモリに書き込まれた表示データを前記第２
のメモリに転送するデータ転送手段と、 前記ＣＰＵの前記第１のメモリに対する表示データの書
換え頻度を検出する書換え頻度検出手段と、 この書換え頻度検出手段によって検出された表示データ
の書換え頻度に応じて前記データ転送手段のデータ転送
周期を制御するデータ転送制御手段とを具備したことを
特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319576A JP2003122335A (ja) | 2001-10-17 | 2001-10-17 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319576A JP2003122335A (ja) | 2001-10-17 | 2001-10-17 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122335A true JP2003122335A (ja) | 2003-04-25 |
Family
ID=19137106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001319576A Abandoned JP2003122335A (ja) | 2001-10-17 | 2001-10-17 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003122335A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077393A1 (ja) * | 2003-02-25 | 2004-09-10 | Mitsubishi Denki Kabushiki Kaisha | マトリクス型表示装置及びその表示方法 |
| JP2007515733A (ja) * | 2003-12-24 | 2007-06-14 | インテル コーポレイション | 省電力のための統合化メモリ機構 |
| JP2014517928A (ja) * | 2011-04-01 | 2014-07-24 | インテル コーポレイション | 表示画像の選択的な更新によるプラットフォーム電力消費の制御 |
| WO2015068570A1 (ja) * | 2013-11-05 | 2015-05-14 | シャープ株式会社 | 表示制御装置 |
| US9177534B2 (en) | 2013-03-15 | 2015-11-03 | Intel Corporation | Data transmission for display partial update |
-
2001
- 2001-10-17 JP JP2001319576A patent/JP2003122335A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077393A1 (ja) * | 2003-02-25 | 2004-09-10 | Mitsubishi Denki Kabushiki Kaisha | マトリクス型表示装置及びその表示方法 |
| US7643023B2 (en) | 2003-02-25 | 2010-01-05 | Mitsubishi Electric Corporation | Matrix type display device and display method thereof |
| JP2007515733A (ja) * | 2003-12-24 | 2007-06-14 | インテル コーポレイション | 省電力のための統合化メモリ機構 |
| JP2014517928A (ja) * | 2011-04-01 | 2014-07-24 | インテル コーポレイション | 表示画像の選択的な更新によるプラットフォーム電力消費の制御 |
| US9177534B2 (en) | 2013-03-15 | 2015-11-03 | Intel Corporation | Data transmission for display partial update |
| WO2015068570A1 (ja) * | 2013-11-05 | 2015-05-14 | シャープ株式会社 | 表示制御装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060216 |