JP2003196117A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2003196117A JP2003196117A JP2001394128A JP2001394128A JP2003196117A JP 2003196117 A JP2003196117 A JP 2003196117A JP 2001394128 A JP2001394128 A JP 2001394128A JP 2001394128 A JP2001394128 A JP 2001394128A JP 2003196117 A JP2003196117 A JP 2003196117A
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- reset
- instruction
- operation mode
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Software Systems (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】 この発明は、実機においてマイクロプロセッ
サの個々の独立した機能を独立して検証できるマイクロ
プロセッサを提供することを課題とする。 【解決手段】 この発明は、マイクロプロセッサのリセ
ット後に、ブートアドレスとは別のテストアドレスを選
択し、選択したテストアドレスに基づいてテストプログ
ラムを実行するように構成される。
サの個々の独立した機能を独立して検証できるマイクロ
プロセッサを提供することを課題とする。 【解決手段】 この発明は、マイクロプロセッサのリセ
ット後に、ブートアドレスとは別のテストアドレスを選
択し、選択したテストアドレスに基づいてテストプログ
ラムを実行するように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、リセット直後に
実行されるテストプログラムにしたがって、実機におい
て内部の機能を検証するマイクロプロセッサに関する。
実行されるテストプログラムにしたがって、実機におい
て内部の機能を検証するマイクロプロセッサに関する。
【０００２】
【従来の技術】従来、マイクロプロセッサにおいては、
マイクロプロセッサがリセットされた後、ブートストラ
ップが行われる。このブートストラップは、それぞれの
マイクロプロセッサで予め用意されたブートアドレスが
プログラムカウンタに設定され、このブートアドレスに
基づいて例えばブートＲＯＭ等のメモリからブートスト
ラップのプログラムがマイクロプロセッサ内にロードさ
れ、ブートストラップが行われていた。したがって、マ
イクロプロセッサのリセット後に実行されるブートスト
ラップのプログラムは、それぞれのプロセッサ毎に固定
的に設定されたブートアドレスに依存していた。また、
ブートアドレスに基づいてアクセスされるメモリの属性
も固定されていた。
マイクロプロセッサがリセットされた後、ブートストラ
ップが行われる。このブートストラップは、それぞれの
マイクロプロセッサで予め用意されたブートアドレスが
プログラムカウンタに設定され、このブートアドレスに
基づいて例えばブートＲＯＭ等のメモリからブートスト
ラップのプログラムがマイクロプロセッサ内にロードさ
れ、ブートストラップが行われていた。したがって、マ
イクロプロセッサのリセット後に実行されるブートスト
ラップのプログラムは、それぞれのプロセッサ毎に固定
的に設定されたブートアドレスに依存していた。また、
ブートアドレスに基づいてアクセスされるメモリの属性
も固定されていた。
【０００３】このようなマイクロプロセッサの開発評価
において、マイクロプロセッサのリセット後に上述した
ようにブートストラップが行われるが、マイクロプロセ
ッサの機能に不具合が生じて通常の動作状態に至らない
場合がある。このような場合には、従来のマイクロプロ
セッサにおいては、リセット後にブートアドレスに代え
て他のアドレスをプログラムカウンタに設定する機構を
備えていなかった。このため、リセット後に実機でマイ
クロプロセッサの機能を検証するために用意されたテス
トプログラムをアクセスするテストアドレスを、ブート
アドレスに代えてプログラムカウンタに設定し、設定さ
れたテストアドレスに基づいてテストプログラムをアク
セスして実行し、マイクロプロセッサの様々な独立した
機能をそれぞれ独立して検証することができなかった。
において、マイクロプロセッサのリセット後に上述した
ようにブートストラップが行われるが、マイクロプロセ
ッサの機能に不具合が生じて通常の動作状態に至らない
場合がある。このような場合には、従来のマイクロプロ
セッサにおいては、リセット後にブートアドレスに代え
て他のアドレスをプログラムカウンタに設定する機構を
備えていなかった。このため、リセット後に実機でマイ
クロプロセッサの機能を検証するために用意されたテス
トプログラムをアクセスするテストアドレスを、ブート
アドレスに代えてプログラムカウンタに設定し、設定さ
れたテストアドレスに基づいてテストプログラムをアク
セスして実行し、マイクロプロセッサの様々な独立した
機能をそれぞれ独立して検証することができなかった。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来のマイクロプロセッサにおいては、マイクロプロセ
ッサのリセット後にブートアドレス以外の他のアドレス
をプログラムカウンタに設定できる構成を備えていなか
ったため、リセット後にブートストラップ以外のプログ
ラムを実行することができなかった。このため、マイク
ロプロセッサに不具合が生じている場合に、マイクロプ
ロセッサのリセット後にテストプログラムを実行して、
マイクロプロセッサの機能を検証することができないと
いった不具合を招いていた。
従来のマイクロプロセッサにおいては、マイクロプロセ
ッサのリセット後にブートアドレス以外の他のアドレス
をプログラムカウンタに設定できる構成を備えていなか
ったため、リセット後にブートストラップ以外のプログ
ラムを実行することができなかった。このため、マイク
ロプロセッサに不具合が生じている場合に、マイクロプ
ロセッサのリセット後にテストプログラムを実行して、
マイクロプロセッサの機能を検証することができないと
いった不具合を招いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、実機において
マイクロプロセッサの個々の独立した機能をそれぞれ独
立して検証できるマイクロプロセッサを提供することに
ある。
たものであり、その目的とするところは、実機において
マイクロプロセッサの個々の独立した機能をそれぞれ独
立して検証できるマイクロプロセッサを提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、外部から与えられる
テストアドレスを保持するレジスタと、前記レジスタに
保持されたテストアドレスと、通常動作モードのリセッ
ト後に実行されるブートストラップのプログラムを指定
するブートアドレスを受けて、通常動作モードにおける
リセット後は、前記ブートアドレスを選択し、テスト動
作モードにおけるリセット後には、前記テストアドレス
を選択する第１の選択回路と、前記第１の選択回路によ
って選択されたブートアドレス又はテストアドレスと、
通常動作時に次に実行予定の命令の命令アドレスを受け
て、通常動作モード又はテスト動作モードにおけるリセ
ット後は、前記第１の選択回路により選択されたブート
アドレス又はテストアドレスを選択し、リセットが解除
された後の通常動作時には、次に実行予定の命令の前記
命令アドレスを選択し、選択したアドレスをプログラム
カウンタに与える第２の選択回路とを有することを特徴
とする。
に、課題を解決する第１の手段は、外部から与えられる
テストアドレスを保持するレジスタと、前記レジスタに
保持されたテストアドレスと、通常動作モードのリセッ
ト後に実行されるブートストラップのプログラムを指定
するブートアドレスを受けて、通常動作モードにおける
リセット後は、前記ブートアドレスを選択し、テスト動
作モードにおけるリセット後には、前記テストアドレス
を選択する第１の選択回路と、前記第１の選択回路によ
って選択されたブートアドレス又はテストアドレスと、
通常動作時に次に実行予定の命令の命令アドレスを受け
て、通常動作モード又はテスト動作モードにおけるリセ
ット後は、前記第１の選択回路により選択されたブート
アドレス又はテストアドレスを選択し、リセットが解除
された後の通常動作時には、次に実行予定の命令の前記
命令アドレスを選択し、選択したアドレスをプログラム
カウンタに与える第２の選択回路とを有することを特徴
とする。
【０００７】第２の手段は、通常動作時には、実行され
る命令が格納され、テスト動作モード時には、テストプ
ログラムを格納する命令用キャッシュメモリと、テスト
動作モード時に、外部から与えられるテストプログラム
を前記命令用キャッシュメモリに読み込んで格納するイ
ンターフェースと、前記テストプログラムが格納された
前記命令用キャッシュメモリの先頭アドレスとなるテス
トアドレスと、通常動作モードのリセット後に実行され
るブートストラップのプログラムを指定するブートアド
レスを受けて、通常動作モードにおけるリセット後は、
前記ブートアドレスを選択し、テスト動作モードにおけ
るリセット後には、前記テストアドレスを選択する第１
の選択回路と、前記第１の選択回路によって選択された
ブートアドレス又はテストアドレスと、通常動作時に次
に実行予定の命令の命令アドレスを受けて、通常動作モ
ード又はテスト動作モードにおけるリセット後は、前記
第１の選択回路により選択されたブートアドレス又はテ
ストアドレスを選択し、リセットが解除された後の通常
動作時には、次に実行予定の命令の前記命令アドレスを
選択し、選択したアドレスをプログラムカウンタに与え
る第２の選択回路とを有することを特徴とする。
る命令が格納され、テスト動作モード時には、テストプ
ログラムを格納する命令用キャッシュメモリと、テスト
動作モード時に、外部から与えられるテストプログラム
を前記命令用キャッシュメモリに読み込んで格納するイ
ンターフェースと、前記テストプログラムが格納された
前記命令用キャッシュメモリの先頭アドレスとなるテス
トアドレスと、通常動作モードのリセット後に実行され
るブートストラップのプログラムを指定するブートアド
レスを受けて、通常動作モードにおけるリセット後は、
前記ブートアドレスを選択し、テスト動作モードにおけ
るリセット後には、前記テストアドレスを選択する第１
の選択回路と、前記第１の選択回路によって選択された
ブートアドレス又はテストアドレスと、通常動作時に次
に実行予定の命令の命令アドレスを受けて、通常動作モ
ード又はテスト動作モードにおけるリセット後は、前記
第１の選択回路により選択されたブートアドレス又はテ
ストアドレスを選択し、リセットが解除された後の通常
動作時には、次に実行予定の命令の前記命令アドレスを
選択し、選択したアドレスをプログラムカウンタに与え
る第２の選択回路とを有することを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【０００９】図１はこの発明の一実施形態に係るマイク
ロプロセッサに含まれるＰＣユニットの構成を示す図で
あり、図２は図１に示すＰＣユニットを含むマイクロプ
ロセッサの構成を示す図である。
ロプロセッサに含まれるＰＣユニットの構成を示す図で
あり、図２は図１に示すＰＣユニットを含むマイクロプ
ロセッサの構成を示す図である。
【００１０】まず、図１に示すＰＣユニットの構成を説
明する前に、図２を参照してマイクロプロセッサの構成
を説明する。図２において、マイクロプロセッサ２０
は、マイクロプロセッサ２０の制御中枢となるコアプロ
セッサ２１と、マイクロプロセッサ２０とブートＲＯＭ
２５との間のメモリアクセスを制御するＲＯＭコントロ
ーラ２２と、様々な機能を有する複数の周辺装置２３
と、コアプロセッサ２１、ＲＯＭコントローラ２２、周
辺装置２３を接続するシステムバス２４を備えて構成さ
れ、マイクロプロセッサ２０の外部には、ＲＯＭコント
ローラ２２に接続されたブートＲＯＭ２５、ならびに周
辺装置２３に接続された外部装置２６が設けられてい
る。
明する前に、図２を参照してマイクロプロセッサの構成
を説明する。図２において、マイクロプロセッサ２０
は、マイクロプロセッサ２０の制御中枢となるコアプロ
セッサ２１と、マイクロプロセッサ２０とブートＲＯＭ
２５との間のメモリアクセスを制御するＲＯＭコントロ
ーラ２２と、様々な機能を有する複数の周辺装置２３
と、コアプロセッサ２１、ＲＯＭコントローラ２２、周
辺装置２３を接続するシステムバス２４を備えて構成さ
れ、マイクロプロセッサ２０の外部には、ＲＯＭコント
ローラ２２に接続されたブートＲＯＭ２５、ならびに周
辺装置２３に接続された外部装置２６が設けられてい
る。
【００１１】このような構成において、通常動作モード
時にマイクロプロセッサ２０がリセットされた後に、Ｒ
ＯＭコントローラ２２の制御の下にブートＲＯＭ２５が
アクセスされ、ブートＲＯＭ２５に格納されたブートス
トラップのプログラムがコアプロセッサ２１に読み込ま
れ、マイクロプロセッサ２０においてブートストラップ
が実行される。
時にマイクロプロセッサ２０がリセットされた後に、Ｒ
ＯＭコントローラ２２の制御の下にブートＲＯＭ２５が
アクセスされ、ブートＲＯＭ２５に格納されたブートス
トラップのプログラムがコアプロセッサ２１に読み込ま
れ、マイクロプロセッサ２０においてブートストラップ
が実行される。
【００１２】次に、図１に戻って、コアプロセッサ２１
に含まれるＰＣユニット１０について説明する。図１に
おいて、コアプロセッサ２１に含まれるＰＣユニット１
０は、コアプロセッサ２１内の命令アドレスを生成制御
するものであり、プログラムカウンタ（ＰＣ）１１、次
アドレス生成ロジック１２、リセット制御用マルチプレ
クサ１３、リセットモード用マルチプレクサ１４、及び
テストモードアドレス保持用レジスタ（ＴＡ）１５を備
えて構成されている。
に含まれるＰＣユニット１０について説明する。図１に
おいて、コアプロセッサ２１に含まれるＰＣユニット１
０は、コアプロセッサ２１内の命令アドレスを生成制御
するものであり、プログラムカウンタ（ＰＣ）１１、次
アドレス生成ロジック１２、リセット制御用マルチプレ
クサ１３、リセットモード用マルチプレクサ１４、及び
テストモードアドレス保持用レジスタ（ＴＡ）１５を備
えて構成されている。
【００１３】プログラムカウンタ１１は、次に実行する
命令の命令アドレスを保持し、保持された命令アドレス
は、命令をアクセスする構成に与えられるとともに、次
アドレス生成ロジック１２に与えられる。次アドレス生
成ロジック１２は、プログラムカウンタ１２から与えら
れる命令アドレスに基づいて、次に実行予定の命令の命
令アドレスを生成し、生成した命令アドレスをリセット
制御用マルチプレクサ１３に与える。リセット制御用マ
ルチプレクサ１３は、次アドレス生成ロジック１２から
与えられる命令アドレス、又はリセットモード用マルチ
プレクサ１４で選択されたアドレスを受けて、いずれか
一方のアドレスを、外部から与えられるマイクロプロセ
ッサ２０のリセット信号に基づいて選択し、選択したア
ドレスをプログラムカウンタ１１に与える。リセットモ
ード用マルチプレクサ１４は、マイクロプロセッサ２０
の通常動作モードにおけるリセット時のブートストラッ
プを開始するブートアドレス、又はテストモードアドレ
ス保持用レジスタ１５に保持されたテストアドレスを受
けて、いずれか一方のアドレスを、外部から与えられる
テストモード信号に基づいて選択し、選択したアドレス
をリセット制御用マルチプレクサ１３に与える。テスト
モードアドレス保持用レジスタ１５は、外部から与えら
れるテストプログラムのテストアドレスが、テスト動作
モードにおけるリセット前に予め設定されて保持され
る。
命令の命令アドレスを保持し、保持された命令アドレス
は、命令をアクセスする構成に与えられるとともに、次
アドレス生成ロジック１２に与えられる。次アドレス生
成ロジック１２は、プログラムカウンタ１２から与えら
れる命令アドレスに基づいて、次に実行予定の命令の命
令アドレスを生成し、生成した命令アドレスをリセット
制御用マルチプレクサ１３に与える。リセット制御用マ
ルチプレクサ１３は、次アドレス生成ロジック１２から
与えられる命令アドレス、又はリセットモード用マルチ
プレクサ１４で選択されたアドレスを受けて、いずれか
一方のアドレスを、外部から与えられるマイクロプロセ
ッサ２０のリセット信号に基づいて選択し、選択したア
ドレスをプログラムカウンタ１１に与える。リセットモ
ード用マルチプレクサ１４は、マイクロプロセッサ２０
の通常動作モードにおけるリセット時のブートストラッ
プを開始するブートアドレス、又はテストモードアドレ
ス保持用レジスタ１５に保持されたテストアドレスを受
けて、いずれか一方のアドレスを、外部から与えられる
テストモード信号に基づいて選択し、選択したアドレス
をリセット制御用マルチプレクサ１３に与える。テスト
モードアドレス保持用レジスタ１５は、外部から与えら
れるテストプログラムのテストアドレスが、テスト動作
モードにおけるリセット前に予め設定されて保持され
る。
【００１４】ブートストラップのプログラム３１は、図
３に示すようにブートＲＯＭ２５に格納され、テストプ
ログラム３２は、図３に示すようにブートストラップの
プログラム３１が格納されたブートＲＯＭ２５の残りの
空き領域に格納される。ブートストラップのプログラム
３１の先頭アドレスとなるブートアドレスは、ブートＲ
ＯＭ２５のアドレス空間において固定値として設定さ
れ、このブートアドレスがリセットモード用マルチプレ
クサ１４に与えられる。テストプログラム３２は、複数
のテストプログラム１，テストプログラム２，テストプ
ログラム３，……からなり、それぞれのテストプログラ
ムは、例えば演算器の機能の内加算処理をテストするテ
ストプログラムであったり、あるいは演算器のすべての
機能をテストするテストプログラムであったり、もしく
はメモリを含んだ周辺装置２３や機能ブロックの一部又
は全部の機能をテストするテストプログラムであった
り、様々なテストプログラムが想定される。それぞれの
テストプログラムは、実行する際にはブートＲＯＭ２５
のアドレス空間における対応する先頭アドレスとなるテ
ストアドレス１，テストアドレス２，テストアドレス
３，……が、テストモードアドレス保持用レジスタ１５
に外部から与えられて保持される。
３に示すようにブートＲＯＭ２５に格納され、テストプ
ログラム３２は、図３に示すようにブートストラップの
プログラム３１が格納されたブートＲＯＭ２５の残りの
空き領域に格納される。ブートストラップのプログラム
３１の先頭アドレスとなるブートアドレスは、ブートＲ
ＯＭ２５のアドレス空間において固定値として設定さ
れ、このブートアドレスがリセットモード用マルチプレ
クサ１４に与えられる。テストプログラム３２は、複数
のテストプログラム１，テストプログラム２，テストプ
ログラム３，……からなり、それぞれのテストプログラ
ムは、例えば演算器の機能の内加算処理をテストするテ
ストプログラムであったり、あるいは演算器のすべての
機能をテストするテストプログラムであったり、もしく
はメモリを含んだ周辺装置２３や機能ブロックの一部又
は全部の機能をテストするテストプログラムであった
り、様々なテストプログラムが想定される。それぞれの
テストプログラムは、実行する際にはブートＲＯＭ２５
のアドレス空間における対応する先頭アドレスとなるテ
ストアドレス１，テストアドレス２，テストアドレス
３，……が、テストモードアドレス保持用レジスタ１５
に外部から与えられて保持される。
【００１５】このように、ブートストラップのプログラ
ム３１とテストプログラム３２が格納されたブートＲＯ
Ｍ２５は、テストプログラム３２の内容に応じて別のブ
ートＲＯＭに適宜置き換えるようにしてもよく、またテ
ストのみを実行する場合には、ブートＲＯＭ２５に代え
て、テストプログラムのみを格納したメモリに置き換え
るようにしてもよい。
ム３１とテストプログラム３２が格納されたブートＲＯ
Ｍ２５は、テストプログラム３２の内容に応じて別のブ
ートＲＯＭに適宜置き換えるようにしてもよく、またテ
ストのみを実行する場合には、ブートＲＯＭ２５に代え
て、テストプログラムのみを格納したメモリに置き換え
るようにしてもよい。
【００１６】このような構成において、テストモード信
号が非アサート状態で通常動作モードのリセット動作に
おいて、リセット信号がアサートされてマイクロプロセ
ッサ２０に与えられマイクロプロセッサ２０がリセット
されると、ブートアドレスがリセットモード用マルチプ
レクサ１４によって選択され、選択されたブートアドレ
スはさらにリセット制御用マルチプレクサ１３によって
選択され、選択されたブートアドレスがプログラムカウ
ンタ１１に与えられて保持される。プログラムカウンタ
１１に保持されたブートアドレスに基づいて、ブートＲ
ＯＭ２５に格納されたブートストラップのプログラム３
１がコアプロセッサ２１に読み込まれて実行され、ブー
トストラップが行われる。
号が非アサート状態で通常動作モードのリセット動作に
おいて、リセット信号がアサートされてマイクロプロセ
ッサ２０に与えられマイクロプロセッサ２０がリセット
されると、ブートアドレスがリセットモード用マルチプ
レクサ１４によって選択され、選択されたブートアドレ
スはさらにリセット制御用マルチプレクサ１３によって
選択され、選択されたブートアドレスがプログラムカウ
ンタ１１に与えられて保持される。プログラムカウンタ
１１に保持されたブートアドレスに基づいて、ブートＲ
ＯＭ２５に格納されたブートストラップのプログラム３
１がコアプロセッサ２１に読み込まれて実行され、ブー
トストラップが行われる。
【００１７】リセット信号が非アサートされて通常の動
作状態においては、次アドレス生成ロジック１２で生成
された命令アドレスがリセット制御用マルチプレクサ１
３により選択され、選択された命令アドレスがプログラ
ムカウンタ１１に与えられて保持される。プログラムカ
ウンタ１１に保持された命令アドレスに基づいて命令が
フェッチされて実行され、さらに次に実行される命令の
命令アドレスが次アドレス生成ロジック１２で生成され
プログラムカウンタ１１に与えられて保持される。この
ような動作が繰り返し行われて一連の命令が実行され
る。
作状態においては、次アドレス生成ロジック１２で生成
された命令アドレスがリセット制御用マルチプレクサ１
３により選択され、選択された命令アドレスがプログラ
ムカウンタ１１に与えられて保持される。プログラムカ
ウンタ１１に保持された命令アドレスに基づいて命令が
フェッチされて実行され、さらに次に実行される命令の
命令アドレスが次アドレス生成ロジック１２で生成され
プログラムカウンタ１１に与えられて保持される。この
ような動作が繰り返し行われて一連の命令が実行され
る。
【００１８】一方、テスト動作モードにおけるリセット
動作においては、リセット動作が行われる前に予め、リ
セット後に実行しようとするテストプログラムの先頭ア
ドレスとなるテストアドレスをテストモードアドレス保
持用レジスタ１５に外部から与えて保持する。このよう
な状態において、テストモード信号がアサートされてリ
セットモード用マルチプレクサ１４に与えられる。これ
により、テストモード保持用レジスタ１５に保持された
テストアドレスがリセットモード用マルチプレクサ１４
により選択され、選択されたテストアドレスがリセット
制御用マルチプレクサ１３に与えられる。この後、リセ
ット信号がアサートされてリセット制御用マルチプレク
サ１３に与えられる。これにより、テストアドレスがリ
セット制御用マルチプレクサ１３により選択され、選択
されたテストアドレスがプログラムカウンタ１１に与え
られて保持される。プログラムカウンタ１１に保持され
たテストアドレスに基づいて、ブートＲＯＭ２５に格納
されたテストプログラムがコアプロセッサ２１に読み込
まれる。その後、テストプログラムが実行され、実行さ
れたテストプログラムの内容に応じたマイクロプロセッ
サの機能がテストされる。
動作においては、リセット動作が行われる前に予め、リ
セット後に実行しようとするテストプログラムの先頭ア
ドレスとなるテストアドレスをテストモードアドレス保
持用レジスタ１５に外部から与えて保持する。このよう
な状態において、テストモード信号がアサートされてリ
セットモード用マルチプレクサ１４に与えられる。これ
により、テストモード保持用レジスタ１５に保持された
テストアドレスがリセットモード用マルチプレクサ１４
により選択され、選択されたテストアドレスがリセット
制御用マルチプレクサ１３に与えられる。この後、リセ
ット信号がアサートされてリセット制御用マルチプレク
サ１３に与えられる。これにより、テストアドレスがリ
セット制御用マルチプレクサ１３により選択され、選択
されたテストアドレスがプログラムカウンタ１１に与え
られて保持される。プログラムカウンタ１１に保持され
たテストアドレスに基づいて、ブートＲＯＭ２５に格納
されたテストプログラムがコアプロセッサ２１に読み込
まれる。その後、テストプログラムが実行され、実行さ
れたテストプログラムの内容に応じたマイクロプロセッ
サの機能がテストされる。
【００１９】これにより、マイクロプロセッサのリセッ
ト後に、実機においてプログラムによりマイクロプロセ
ッサの個々の独立した機能をそれぞれ独立して検証する
ことが可能なる。
ト後に、実機においてプログラムによりマイクロプロセ
ッサの個々の独立した機能をそれぞれ独立して検証する
ことが可能なる。
【００２０】図４はこの発明の他の実施形態に係るマイ
クロプロセッサの構成を示す図である。図４において、
この実施形態のマイクロプロセッサ４０は、図２に示す
マイクロプロセッサ２０に比べて、コアプロセッサ４１
に命令用キャッシュメモリ４２を備え、この命令用キャ
ッシュメモリ４２には、テスト動作モード時にメモリを
直接テストするダイレクト・メモリ・テスト（ＤＭＴ）
を行うことが可能なインターフェースとしてＤＭＴイン
ターフェース４３が接続され、このＤＭＴインターフェ
ース４３には、マイクロプロセッサ４０の外部に設けら
れたテスタが接続されて構成され、テスタ側からＤＭＴ
インターフェース４３を介して命令用キャッシュメモリ
４２がアクセスされるように構成されている。
クロプロセッサの構成を示す図である。図４において、
この実施形態のマイクロプロセッサ４０は、図２に示す
マイクロプロセッサ２０に比べて、コアプロセッサ４１
に命令用キャッシュメモリ４２を備え、この命令用キャ
ッシュメモリ４２には、テスト動作モード時にメモリを
直接テストするダイレクト・メモリ・テスト（ＤＭＴ）
を行うことが可能なインターフェースとしてＤＭＴイン
ターフェース４３が接続され、このＤＭＴインターフェ
ース４３には、マイクロプロセッサ４０の外部に設けら
れたテスタが接続されて構成され、テスタ側からＤＭＴ
インターフェース４３を介して命令用キャッシュメモリ
４２がアクセスされるように構成されている。
【００２１】図５は図４に示すコアプロセッサ４１に含
まれるＰＣユニット５１の構成を示す図である、図５に
おいて、ＰＣユニット５１の特徴とするところは、図１
に示すＰＣユニット１０に比べて、図１に示すテストモ
ードアドレス保持用レジスタ１５に代えてテストアドレ
スを固定値として与え、リセットモード用マルチプレク
サ５２が固定値として与えられるブートアドレス又はテ
ストアドレスを選択し、選択されたアドレスがリセット
制御用マルチプレクサ１３に与えられるようにしたこと
にあり、他は図１に示すものと同様である。
まれるＰＣユニット５１の構成を示す図である、図５に
おいて、ＰＣユニット５１の特徴とするところは、図１
に示すＰＣユニット１０に比べて、図１に示すテストモ
ードアドレス保持用レジスタ１５に代えてテストアドレ
スを固定値として与え、リセットモード用マルチプレク
サ５２が固定値として与えられるブートアドレス又はテ
ストアドレスを選択し、選択されたアドレスがリセット
制御用マルチプレクサ１３に与えられるようにしたこと
にあり、他は図１に示すものと同様である。
【００２２】このような構成において、通常動作モード
におけるリセット動作ならびに、リセット後の通常動作
においては先の実施形態と同様である。
におけるリセット動作ならびに、リセット後の通常動作
においては先の実施形態と同様である。
【００２３】一方、テスト動作モードにおけるリセット
動作においては、まず実行しようとするテストプログラ
ムをＤＭＴインターフェース４３を介して外部のテスタ
からコアプロセッサ４１の命令用キャッシュメモリ４２
の所定のアドレス空間に書き込み、続いて命令用キャッ
シュメモリ４２を有効化する。その後テストモード信号
がアサートされてリセットモード用マルチプレクサ５２
に与えられ、テストアドレスがリセットモード用マルチ
プレクサ５２により選択される。その後、リセット信号
がアサートされてリセット制御用マルチプレクサ１３に
与えられ、テストアドレスがリセット制御用マルチプレ
クサ１３により選択され、選択されたテストアドレスが
プログラカウンタ１１に与えられて保持される。テスト
アドレスを、命令用キャッシュメモリ４２におけるテス
トプログラムが書き込まれた先頭アドレスに設定するこ
とによって、プログラムカウンタ１１に保持されたテス
トアドレスに基づいて、命令用キャッシュメモリ４２に
書き込まれたテストプログラムが命令用キャッシュメモ
リ４２から読み出されて実行される。
動作においては、まず実行しようとするテストプログラ
ムをＤＭＴインターフェース４３を介して外部のテスタ
からコアプロセッサ４１の命令用キャッシュメモリ４２
の所定のアドレス空間に書き込み、続いて命令用キャッ
シュメモリ４２を有効化する。その後テストモード信号
がアサートされてリセットモード用マルチプレクサ５２
に与えられ、テストアドレスがリセットモード用マルチ
プレクサ５２により選択される。その後、リセット信号
がアサートされてリセット制御用マルチプレクサ１３に
与えられ、テストアドレスがリセット制御用マルチプレ
クサ１３により選択され、選択されたテストアドレスが
プログラカウンタ１１に与えられて保持される。テスト
アドレスを、命令用キャッシュメモリ４２におけるテス
トプログラムが書き込まれた先頭アドレスに設定するこ
とによって、プログラムカウンタ１１に保持されたテス
トアドレスに基づいて、命令用キャッシュメモリ４２に
書き込まれたテストプログラムが命令用キャッシュメモ
リ４２から読み出されて実行される。
【００２４】このような実施形態においては、ＲＯＭコ
ントローラ２２を介してブートＲＯＭ２５をアクセスす
ることなく、またシステムバス２４を介することなくテ
ストプログラムをコアプロセッサ４１に読み込み実行す
ることが可能となる。これにより、ブートＲＯＭ２５や
ＲＯＭコントローラ２２に不具合が生じている場合で
も、先の実施形態と同様に実機においてマイクロプロセ
ッサの機能を検証することが可能となり、実機での機能
検証におけるコアプロセッサの独立性が大幅に増し、よ
り独立性の高いビルトインテスト（built-in-test、Ｂ
ＩＳＴ）が可能になる。
ントローラ２２を介してブートＲＯＭ２５をアクセスす
ることなく、またシステムバス２４を介することなくテ
ストプログラムをコアプロセッサ４１に読み込み実行す
ることが可能となる。これにより、ブートＲＯＭ２５や
ＲＯＭコントローラ２２に不具合が生じている場合で
も、先の実施形態と同様に実機においてマイクロプロセ
ッサの機能を検証することが可能となり、実機での機能
検証におけるコアプロセッサの独立性が大幅に増し、よ
り独立性の高いビルトインテスト（built-in-test、Ｂ
ＩＳＴ）が可能になる。
【００２５】なお、上記実施形態において、テストアド
レスを固定値としてリセットモード用マルチプレクサ５
２に与えているが、図２に示す実施形態のように、テス
トアドレスを保持する保持用のレジスタを設けるように
してもよい。
レスを固定値としてリセットモード用マルチプレクサ５
２に与えているが、図２に示す実施形態のように、テス
トアドレスを保持する保持用のレジスタを設けるように
してもよい。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、マイクロプロセッサのリセット後に、ブートアドレ
スとは別のテストアドレスを選択し、選択したテストア
ドレスに基づいてテストプログラムを実行できるように
したので、実機においてマイクロプロセッサの個々の独
立した機能をそれぞれ独立して検証することが可能とな
る。
ば、マイクロプロセッサのリセット後に、ブートアドレ
スとは別のテストアドレスを選択し、選択したテストア
ドレスに基づいてテストプログラムを実行できるように
したので、実機においてマイクロプロセッサの個々の独
立した機能をそれぞれ独立して検証することが可能とな
る。
【図１】この発明の一実施形態に係るマイクロプロセッ
サに含まれるＰＣユニットの構成を示す図である。
サに含まれるＰＣユニットの構成を示す図である。
【図２】この発明の一実施形態に係るマイクロプロセッ
サの構成を示す図である。
サの構成を示す図である。
【図３】ブートＲＯＭのアドレス空間を示す図である。
【図４】この発明の他の実施形態に係るマイクロプロセ
ッサの構成を示す図である。
ッサの構成を示す図である。
【図５】この発明の他の実施形態に係るマイクロプロセ
ッサに含まれるＰＣユニットの構成を示す図である。
ッサに含まれるＰＣユニットの構成を示す図である。
１０，５１ ＰＣユニット
１１ プログラムカウンタ
１２ 次アドレス生成ロジック
１３ リセット制御用マルチプレクサ
１４，５２ リセットモード用マルチプレクサ
１５ テストモードアドレス保持用レジスタ
２０，４０ マイクロプロセッサ
２１，４１ コアプロセッサ
２２ ＲＯＭコントローラ
２３ 周辺装置
２４ システムバス
２５ ブートＲＯＭ
２６ 外部装置
３１ ブートストラップのプログラム
３２ テストプログラム
４２ 命令用キャッシュメモリ
４３ ＤＭＴインターフェース
Claims (2)
- 【請求項１】 外部から与えられるテストアドレスを保
持するレジスタと、 前記レジスタに保持されたテストアドレスと、通常動作
モードのリセット後に実行されるブートストラップのプ
ログラムを指定するブートアドレスとを受けて、通常動
作モードにおけるリセット後は、前記ブートアドレスを
選択し、テスト動作モードにおけるリセット後には、前
記テストアドレスを選択する第１の選択回路と、 前記第１の選択回路によって選択されたブートアドレス
又はテストアドレスと、通常動作時に次に実行予定の命
令の命令アドレスとを受けて、通常動作モード又はテス
ト動作モードにおけるリセット後は、前記第１の選択回
路により選択されたブートアドレス又はテストアドレス
を選択し、リセットが解除された後の通常動作時には、
次に実行予定の命令の前記命令アドレスを選択し、選択
したアドレスをプログラムカウンタに与える第２の選択
回路とを有することを特徴とするマイクロプロセッサ。 - 【請求項２】 通常動作時には、実行される命令が格納
され、テスト動作モード時には、テストプログラムを格
納する命令用キャッシュメモリと、 テスト動作モード時に、外部から与えられるテストプロ
グラムを前記命令用キャッシュメモリに読み込んで格納
するインターフェースと、 前記テストプログラムが格納された前記命令用キャッシ
ュメモリの先頭アドレスとなるテストアドレスと、通常
動作モードのリセット後に実行されるブートストラップ
のプログラムを指定するブートアドレスとを受けて、通
常動作モードにおけるリセット後は、前記ブートアドレ
スを選択し、テスト動作モードにおけるリセット後に
は、前記テストアドレスを選択する第１の選択回路と、 前記第１の選択回路によって選択されたブートアドレス
又はテストアドレスと、通常動作時に次に実行予定の命
令の命令アドレスとを受けて、通常動作モード又はテス
ト動作モードにおけるリセット後は、前記第１の選択回
路により選択されたブートアドレス又はテストアドレス
を選択し、リセットが解除された後の通常動作時には、
次に実行予定の命令の前記命令アドレスを選択し、選択
したアドレスをプログラムカウンタに与える第２の選択
回路とを有することを特徴とするマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394128A JP2003196117A (ja) | 2001-12-26 | 2001-12-26 | マイクロプロセッサ |
| US10/327,113 US7047444B2 (en) | 2001-12-26 | 2002-12-24 | Address selection for testing of a microprocessor |
| KR1020020083380A KR100543152B1 (ko) | 2001-12-26 | 2002-12-24 | 마이크로프로세서 및 마이크로프로세서의 처리 방법 |
| CNB021593361A CN1185574C (zh) | 2001-12-26 | 2002-12-26 | 具有内置测试功能的处理器及其处理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394128A JP2003196117A (ja) | 2001-12-26 | 2001-12-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196117A true JP2003196117A (ja) | 2003-07-11 |
Family
ID=19188834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001394128A Pending JP2003196117A (ja) | 2001-12-26 | 2001-12-26 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7047444B2 (ja) |
| JP (1) | JP2003196117A (ja) |
| KR (1) | KR100543152B1 (ja) |
| CN (1) | CN1185574C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7191352B2 (en) * | 2004-07-29 | 2007-03-13 | Seiko Epson Corporation | Circuit and method for controlling a power cut-off protection circuit |
| US20070118778A1 (en) * | 2005-11-10 | 2007-05-24 | Via Telecom Co., Ltd. | Method and/or apparatus to detect and handle defects in a memory |
| CN101055539A (zh) * | 2006-04-12 | 2007-10-17 | 鸿富锦精密工业（深圳）有限公司 | 计算机测试系统及方法 |
| CN104981778A (zh) * | 2013-02-22 | 2015-10-14 | 马维尔国际贸易有限公司 | 修补只读存储器的引导代码 |
| US9482718B2 (en) * | 2014-01-13 | 2016-11-01 | Texas Instruments Incorporated | Integrated circuit |
| US10372452B2 (en) | 2017-03-14 | 2019-08-06 | Samsung Electronics Co., Ltd. | Memory load to load fusing |
| CN109274610A (zh) * | 2018-08-13 | 2019-01-25 | 中国航空无线电电子研究所 | 具有端口bit测试功能的arinc664网络交换机 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484261A (en) * | 1981-01-19 | 1984-11-20 | Texas Instruments Incorporated | Data processing system having interlinked fast and slow memory means and interlinked program counters |
| JPS63282853A (ja) | 1987-05-15 | 1988-11-18 | Canon Inc | 情報処理装置 |
| JPH01127036A (ja) | 1988-09-13 | 1989-05-19 | Nippon Carbide Ind Co Inc | 流動焙焼装置 |
| JPH04170647A (ja) | 1990-11-05 | 1992-06-18 | Fujitsu Ltd | コンピュータシステムの診断方式 |
| US5548713A (en) * | 1991-10-15 | 1996-08-20 | Bull Hn Information Systems Inc. | On-board diagnostic testing |
| JPH0798692A (ja) * | 1993-05-31 | 1995-04-11 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US5764593A (en) * | 1996-12-04 | 1998-06-09 | Keylabs, Inc. | Method and system for the interception and control of the computer boot process |
| US5949997A (en) * | 1997-01-03 | 1999-09-07 | Ncr Corporation | Method and apparatus for programming a microprocessor using an address decode circuit |
| US6363492B1 (en) * | 1998-04-30 | 2002-03-26 | Compaq Computer Corporation | Computer method and apparatus to force boot block recovery |
| US6421792B1 (en) * | 1998-12-03 | 2002-07-16 | International Business Machines Corporation | Data processing system and method for automatic recovery from an unsuccessful boot |
| US6311298B1 (en) * | 1999-02-17 | 2001-10-30 | Rise Technology Company | Mechanism to simplify built-in self test of a control store unit |
| WO2002095556A1 (en) * | 2001-05-18 | 2002-11-28 | Fujitsu Limited | Apparatus having stand-by mode, program, and control method for apparatus having stand-by mode |
-
2001
- 2001-12-26 JP JP2001394128A patent/JP2003196117A/ja active Pending
-
2002
- 2002-12-24 US US10/327,113 patent/US7047444B2/en not_active Expired - Fee Related
- 2002-12-24 KR KR1020020083380A patent/KR100543152B1/ko not_active IP Right Cessation
- 2002-12-26 CN CNB021593361A patent/CN1185574C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20030120973A1 (en) | 2003-06-26 |
| CN1430141A (zh) | 2003-07-16 |
| KR100543152B1 (ko) | 2006-01-20 |
| US7047444B2 (en) | 2006-05-16 |
| CN1185574C (zh) | 2005-01-19 |
| KR20030055150A (ko) | 2003-07-02 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041102 |
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| A521 | Written amendment |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050125 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050930 |