JP2003085968A - 磁気メモリ装置の読み出し回路 - Google Patents
磁気メモリ装置の読み出し回路Info
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Abstract
(57)【要約】
【課題】磁気抵抗素子をメモリ素子として用いる磁気メ
モリ装置に適し、回路規模を小さくでき、かつ誤差が少
ない読み出し回路を提供する。 【解決手段】参照セル５０と、参照セル５０に所定の電
圧を印加するトランジスタ５１及び演算増幅器５２と、
トランジスタ５３，５４を備え参照セル５０を流れる電
流と同じ大きさの電流を磁気抵抗素子１１に流すカレン
トミラー回路と、を設ける。コンパレータ５５により、
参照セル５０の両端の電圧と磁気抵抗素子１１の両端の
電圧とを比較し、比較結果を出力する。
モリ装置に適し、回路規模を小さくでき、かつ誤差が少
ない読み出し回路を提供する。 【解決手段】参照セル５０と、参照セル５０に所定の電
圧を印加するトランジスタ５１及び演算増幅器５２と、
トランジスタ５３，５４を備え参照セル５０を流れる電
流と同じ大きさの電流を磁気抵抗素子１１に流すカレン
トミラー回路と、を設ける。コンパレータ５５により、
参照セル５０の両端の電圧と磁気抵抗素子１１の両端の
電圧とを比較し、比較結果を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。
【０００２】
【従来の技術】強磁性体などの磁性体において、その磁
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。
【０００３】そこで、磁気抵抗材料として強磁性体を用
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。
【０００４】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。
【０００５】ＭＲＡＭのメモリセルとしては、トンネル
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。
【０００６】図３は、ＭＲＡＭのメモリセルアレイの構
成の一例を示す回路図である。
成の一例を示す回路図である。
【０００７】１個のメモリセルは、可変抵抗として表現
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。
【０００８】図示破線で示すのは、各メモリセルへのデ
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。
【０００９】図４は、メモリセルの構成の一例を示す断
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。
【００１０】半導体基板３０上に素子分離領域３１が形
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７，３８がこの順で設けられている。
層間絶縁膜３８は、特に薄く形成されている。ソース領
域３３は、プラグ３９を介して、層間絶縁膜３６上に形
成された接地線４０に接続し、ドレイン領域３２は、プ
ラグ４１を介して、層間絶縁膜３８上に形成された磁気
抵抗素子１１に下面に接続している。磁気抵抗素子１１
は、図示した例では、特開平１１−２１３６５０号公報
に記載されたような、２層の垂直磁化膜の間に非磁性層
であるトンネル絶縁膜を挟持した構成のものである。ま
た、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込
まれるように、書き込み線４２（図３における書き込み
線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接
する磁気抵抗素子１１間の領域を埋めるように層間絶縁
膜４３が形成されており、磁気抵抗素子１１の上面は、
層間絶縁膜４３上に形成されて図示左右方向に延びるビ
ット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対
応）に接続している。さらに、層間絶縁膜４３やビット
線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が
形成されている。
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７，３８がこの順で設けられている。
層間絶縁膜３８は、特に薄く形成されている。ソース領
域３３は、プラグ３９を介して、層間絶縁膜３６上に形
成された接地線４０に接続し、ドレイン領域３２は、プ
ラグ４１を介して、層間絶縁膜３８上に形成された磁気
抵抗素子１１に下面に接続している。磁気抵抗素子１１
は、図示した例では、特開平１１−２１３６５０号公報
に記載されたような、２層の垂直磁化膜の間に非磁性層
であるトンネル絶縁膜を挟持した構成のものである。ま
た、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込
まれるように、書き込み線４２（図３における書き込み
線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接
する磁気抵抗素子１１間の領域を埋めるように層間絶縁
膜４３が形成されており、磁気抵抗素子１１の上面は、
層間絶縁膜４３上に形成されて図示左右方向に延びるビ
ット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対
応）に接続している。さらに、層間絶縁膜４３やビット
線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が
形成されている。
【００１１】図３に示したメモリセルアレイにおけるメ
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにしてい
る。選択された行のビット線にアシスト電流を流すため
に、各ビット線の一端には、電源回路１４とそのビット
線を接続するためのスイッチ素子１５が設けられ、他端
には、その他端でビット線を接地するためのスイッチ素
子１６が設けられている。スイッチ素子１５，１６は、
典型的には、ＭＯＳ電界効果トランジスタによって構成
される。
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにしてい
る。選択された行のビット線にアシスト電流を流すため
に、各ビット線の一端には、電源回路１４とそのビット
線を接続するためのスイッチ素子１５が設けられ、他端
には、その他端でビット線を接地するためのスイッチ素
子１６が設けられている。スイッチ素子１５，１６は、
典型的には、ＭＯＳ電界効果トランジスタによって構成
される。
【００１２】このようなメモリセルアレイにおいて、各
ビット線の一端には、読み出し回路２０が設けられてい
る。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によ
って選択された列のメモリセルからそのメモリセルに書
き込まれたデータを読み出すものである。具体的には、
スイッチ素子１５，１６の全てをオフ状態とし、ワード
線によって特定の列のスイッチ素子１２をオン状態と
し、読み出し回路２０側から対象とするメモリセルの磁
気抵抗素子１１の抵抗値を読み出し、その結果に基づい
て“０”及び“１”のいずれが記録されているかを判定
する。この場合、磁気抵抗素子１１の抵抗値の絶対値を
測定するのではなく、たとえば読み出し回路２０内に参
照セルを設け、その参照セルと磁気抵抗素子１１の抵抗
との大小を比較して“０”及び“１”のいずれであるか
を判定する。参照セルには、磁気抵抗素子１１において
記録値が“０”のときの抵抗値と記録値が“１”である
ときの抵抗値との中間となる抵抗値が設定されるように
する。そして、参照セルと磁気抵抗素子１１の双方に所
定電流を流し、そのときに参照セル及び磁気抵抗素子１
１の双方の両端に発生する電圧を検出し、両者の電圧を
比較することによって、参照セルの抵抗値の方が大きい
か、磁気抵抗素子１１の抵抗値の方が大きいかを判定
し、磁気抵抗素子１１に記録されたデータを判別する。
ビット線の一端には、読み出し回路２０が設けられてい
る。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によ
って選択された列のメモリセルからそのメモリセルに書
き込まれたデータを読み出すものである。具体的には、
スイッチ素子１５，１６の全てをオフ状態とし、ワード
線によって特定の列のスイッチ素子１２をオン状態と
し、読み出し回路２０側から対象とするメモリセルの磁
気抵抗素子１１の抵抗値を読み出し、その結果に基づい
て“０”及び“１”のいずれが記録されているかを判定
する。この場合、磁気抵抗素子１１の抵抗値の絶対値を
測定するのではなく、たとえば読み出し回路２０内に参
照セルを設け、その参照セルと磁気抵抗素子１１の抵抗
との大小を比較して“０”及び“１”のいずれであるか
を判定する。参照セルには、磁気抵抗素子１１において
記録値が“０”のときの抵抗値と記録値が“１”である
ときの抵抗値との中間となる抵抗値が設定されるように
する。そして、参照セルと磁気抵抗素子１１の双方に所
定電流を流し、そのときに参照セル及び磁気抵抗素子１
１の双方の両端に発生する電圧を検出し、両者の電圧を
比較することによって、参照セルの抵抗値の方が大きい
か、磁気抵抗素子１１の抵抗値の方が大きいかを判定
し、磁気抵抗素子１１に記録されたデータを判別する。
【００１３】そのような読み出し回路として、例えば、
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちであるとともに、回路内の
誤差要因が多いという課題がある。
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちであるとともに、回路内の
誤差要因が多いという課題がある。
【００１５】そこで本発明の目的は、磁気抵抗素子をメ
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、誤差が少ない読み出し回路を提供
することにある。
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、誤差が少ない読み出し回路を提供
することにある。
【００１６】
【課題を解決するための手段】本発明の磁気メモリ装置
の読み出し回路は、磁気抵抗素子を有するメモリセルに
記録された情報を読み出す磁気メモリ装置の読み出し回
路であって、参照セルと、前記参照セルに所定の電圧を
印加する電圧印加手段と、前記電圧印加手段によって前
記所定の電圧が印加されたことにより前記参照セルを流
れる電流に対応した電流を前記磁気抵抗素子に流す電流
出力手段と、前記参照セルの両端の電圧と前記磁気抵抗
素子の両端の電圧とを比較する電圧比較手段と、を有す
る。
の読み出し回路は、磁気抵抗素子を有するメモリセルに
記録された情報を読み出す磁気メモリ装置の読み出し回
路であって、参照セルと、前記参照セルに所定の電圧を
印加する電圧印加手段と、前記電圧印加手段によって前
記所定の電圧が印加されたことにより前記参照セルを流
れる電流に対応した電流を前記磁気抵抗素子に流す電流
出力手段と、前記参照セルの両端の電圧と前記磁気抵抗
素子の両端の電圧とを比較する電圧比較手段と、を有す
る。
【００１７】換言すれば、本発明は、磁気抵抗素子を有
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルに一つの電流供
給端子が接続され、前記メモリセルに別の電流供給端子
が接続され、それぞれに所定の電流を供給するための電
流ミラー回路と、電圧比較手段と、を具備し、前記電圧
比較手段により、前記参照セルを流れる電流に対応した
電圧と前記磁気抵抗素子を流れる電流に対応した電圧と
を比較することにより、情報を読み出すことを特徴とす
る磁気メモリ装置の読み出し回路である。
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルに一つの電流供
給端子が接続され、前記メモリセルに別の電流供給端子
が接続され、それぞれに所定の電流を供給するための電
流ミラー回路と、電圧比較手段と、を具備し、前記電圧
比較手段により、前記参照セルを流れる電流に対応した
電圧と前記磁気抵抗素子を流れる電流に対応した電圧と
を比較することにより、情報を読み出すことを特徴とす
る磁気メモリ装置の読み出し回路である。
【００１８】このような構成によれば、参照電流側及び
セル電流側の両方で電流−電圧変換を行う従来の構成に
比べ、回路規模を小さくすることができる。カレントミ
ラー回路などの電流出力手段によって参照セルに流れる
電流と同じ大きさの電流が磁気抵抗素子に流れるように
し、参照セルの電位と磁気抵抗素子の電位とを比較する
ので、従来の回路に比べて誤差要因を少なくすることが
でき、より高精度に情報の読み出しを行うことができる
ようになる。
セル電流側の両方で電流−電圧変換を行う従来の構成に
比べ、回路規模を小さくすることができる。カレントミ
ラー回路などの電流出力手段によって参照セルに流れる
電流と同じ大きさの電流が磁気抵抗素子に流れるように
し、参照セルの電位と磁気抵抗素子の電位とを比較する
ので、従来の回路に比べて誤差要因を少なくすることが
でき、より高精度に情報の読み出しを行うことができる
ようになる。
【００１９】
【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図３に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図３に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。
【００２０】この読み出し回路には、参照セル５０が設
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。
【００２１】参照セル５０の一端にはＮチャネルＭＯＳ
電界効果トランジスタ５１のソースが接続しており、参
照セル５０の他端は接地されている。所定のバイアス電
圧Ｖ biasが演算増幅器（差動増幅器）５２の非反転入力
端子に印加されており、この演算増幅器５２の反転入力
端子はトランジスタ５１のソースに接続し、出力端子は
トランジスタ５１のゲートに接続している。トランジス
タ５１のドレインはＰチャネルＭＯＳ電界効果トランジ
スタ５３のドレインに接続している。トランジスタ５３
のソースは電源Ｖccに接続し、ゲートはドレインに接続
している。さらにもう１つのＰチャネルＭＯＳ電界効果
トランジスタ５４が設けられており、このトランジスタ
５４のソースは電源Ｖccに接続し、ゲートはトランジス
タ５３のゲートに接続する。これらのＰチャネルトラン
ジスタ５３，５４は同一の電気的特性を有しており、結
局、トランジスタ５３，５４によってカレントミラー回
路が形成されていることとなる。
電界効果トランジスタ５１のソースが接続しており、参
照セル５０の他端は接地されている。所定のバイアス電
圧Ｖ biasが演算増幅器（差動増幅器）５２の非反転入力
端子に印加されており、この演算増幅器５２の反転入力
端子はトランジスタ５１のソースに接続し、出力端子は
トランジスタ５１のゲートに接続している。トランジス
タ５１のドレインはＰチャネルＭＯＳ電界効果トランジ
スタ５３のドレインに接続している。トランジスタ５３
のソースは電源Ｖccに接続し、ゲートはドレインに接続
している。さらにもう１つのＰチャネルＭＯＳ電界効果
トランジスタ５４が設けられており、このトランジスタ
５４のソースは電源Ｖccに接続し、ゲートはトランジス
タ５３のゲートに接続する。これらのＰチャネルトラン
ジスタ５３，５４は同一の電気的特性を有しており、結
局、トランジスタ５３，５４によってカレントミラー回
路が形成されていることとなる。
【００２２】ところでメモリセルアレイのビット線４４
には、複数のメモリセルが接続しており、各メモリセル
において、磁気抵抗素子１１の一端がビット線４４に接
続し、磁気抵抗素子１１の他端とスイッチ素子１２の一
端が相互に接続し、スイッチ素子１２の他端が接地され
ている。このようなビット線４４に、Ｐチャネルトラン
ジスタ５４のドレインが接続している。この実施の形態
において、磁気抵抗素子１１としては、２層の強磁性体
層間に非磁性層を挟み込んだものであって、強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものが使用さ
れる。特に、非磁性層がトンネル絶縁膜であるものが好
ましく使用される。各強磁性体層は、面内磁化膜であっ
てもよいが、垂直磁化膜であることが好ましい。
には、複数のメモリセルが接続しており、各メモリセル
において、磁気抵抗素子１１の一端がビット線４４に接
続し、磁気抵抗素子１１の他端とスイッチ素子１２の一
端が相互に接続し、スイッチ素子１２の他端が接地され
ている。このようなビット線４４に、Ｐチャネルトラン
ジスタ５４のドレインが接続している。この実施の形態
において、磁気抵抗素子１１としては、２層の強磁性体
層間に非磁性層を挟み込んだものであって、強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものが使用さ
れる。特に、非磁性層がトンネル絶縁膜であるものが好
ましく使用される。各強磁性体層は、面内磁化膜であっ
てもよいが、垂直磁化膜であることが好ましい。
【００２３】さらに、演算増幅器５２に印加したものと
同じバイアス電圧Ｖbiasが一方の入力端子に印加され、
トランジスタ５３のドレイン電圧すなわち磁気抵抗素子
１１の両端の電圧ＶMTJが他方の入力端子に印加される
コンパレータ５５が設けられている。コンパレータは、
ＶbiasとＶMTJの大小を比較するものであり、コンパレ
ータ５５の出力がこの読み出し回路の出力として出力端
子５６に現れるようになっている。後述するようにトラ
ンジスタ５１のソース電位はバイアス電圧Ｖbi asである
から、図示点線で示すように、トランジスタ５１のソー
スとコンパレータ５５の一方の入力端子とを接続するよ
うにしてもよい。
同じバイアス電圧Ｖbiasが一方の入力端子に印加され、
トランジスタ５３のドレイン電圧すなわち磁気抵抗素子
１１の両端の電圧ＶMTJが他方の入力端子に印加される
コンパレータ５５が設けられている。コンパレータは、
ＶbiasとＶMTJの大小を比較するものであり、コンパレ
ータ５５の出力がこの読み出し回路の出力として出力端
子５６に現れるようになっている。後述するようにトラ
ンジスタ５１のソース電位はバイアス電圧Ｖbi asである
から、図示点線で示すように、トランジスタ５１のソー
スとコンパレータ５５の一方の入力端子とを接続するよ
うにしてもよい。
【００２４】次に、この読み出し回路の動作を説明す
る。ここでは、ビット線４４につながるメモリセルのう
ち１つのメモリセルにおいてスイッチ素子１２がオン状
態となり、そのオン状態のメモリセルの磁気抵抗素子１
１に記録されたデータを読み出すものとする。また、参
照セル５０の抵抗をＲREFと表し、検出対象の磁気抵抗
素子１１の抵抗をＲMTJで表す。
る。ここでは、ビット線４４につながるメモリセルのう
ち１つのメモリセルにおいてスイッチ素子１２がオン状
態となり、そのオン状態のメモリセルの磁気抵抗素子１
１に記録されたデータを読み出すものとする。また、参
照セル５０の抵抗をＲREFと表し、検出対象の磁気抵抗
素子１１の抵抗をＲMTJで表す。
【００２５】演算増幅器５２の非反転入力端子にバイア
ス電圧Ｖbiasが印加され、この演算増幅器５２の出力が
Ｎチャネルトランジスタ５１のゲートに供給されること
により、Ｎチャネルトランジスタ５１のドレイン電位は
バイアス電圧Ｖbiasとなり、参照セル５０の両端には、
バイアス電圧Ｖbiasが印加されることとなる。その結
果、参照セル５０を流れる電流ＩREFは、 ＩREF＝Ｖbias／ＲREF で表され、この電流はカレントミラー回路のＰチャネル
トランジスタ５３を流れるから、Ｐチャネルトランジス
タ５４から磁気抵抗素子１１に対し、電流ＩREFが流れ
込むことになる。したがって、磁気抵抗素子１１の両端
の電圧ＶMTJは、 ＶMTJ＝ＩREF×ＲMTJ ＝Ｖbias×ＲMTJ／ＲREF で表されることになる。
ス電圧Ｖbiasが印加され、この演算増幅器５２の出力が
Ｎチャネルトランジスタ５１のゲートに供給されること
により、Ｎチャネルトランジスタ５１のドレイン電位は
バイアス電圧Ｖbiasとなり、参照セル５０の両端には、
バイアス電圧Ｖbiasが印加されることとなる。その結
果、参照セル５０を流れる電流ＩREFは、 ＩREF＝Ｖbias／ＲREF で表され、この電流はカレントミラー回路のＰチャネル
トランジスタ５３を流れるから、Ｐチャネルトランジス
タ５４から磁気抵抗素子１１に対し、電流ＩREFが流れ
込むことになる。したがって、磁気抵抗素子１１の両端
の電圧ＶMTJは、 ＶMTJ＝ＩREF×ＲMTJ ＝Ｖbias×ＲMTJ／ＲREF で表されることになる。
【００２６】コンパレータ５５の一方の入力端子にはバ
イアス電圧Ｖbiasが入力し、他方の入力端子にはＶMTJ
が入力するから、ＲMTJ＞ＲREFであれば他方の入力端子
の方が一方の入力端子より電位が高く、ＲMTJ＜ＲREFで
あれば一方の入力端子の方が他方の入力端子より電位が
高いことになる。コンパレータ５５は、参照セル５０の
抵抗ＲREFと磁気抵抗素子１１の抵抗ＲMTJの大小関係に
応じて、“０”または“１”を出力し、これにより磁気
抵抗素子１１に記録されていた情報が読み出される。
イアス電圧Ｖbiasが入力し、他方の入力端子にはＶMTJ
が入力するから、ＲMTJ＞ＲREFであれば他方の入力端子
の方が一方の入力端子より電位が高く、ＲMTJ＜ＲREFで
あれば一方の入力端子の方が他方の入力端子より電位が
高いことになる。コンパレータ５５は、参照セル５０の
抵抗ＲREFと磁気抵抗素子１１の抵抗ＲMTJの大小関係に
応じて、“０”または“１”を出力し、これにより磁気
抵抗素子１１に記録されていた情報が読み出される。
【００２７】図１に示した回路は、参照セル５０に流れ
る電流（参照電流）ＩREFと同じ電流が磁気抵抗素子に
流れるようにし、その状態で参照セル５０の両端の電圧
（すなわちバイアス電圧Ｖbias）と磁気抵抗素子１１の
両端の電圧ＶMTJを比較し、読み出し結果を得るように
なっている。したがって、参照電流と磁気抵抗素子を流
れる電流（セル電流）の双方について電流−電圧変換を
行う場合に比べて、回路規模を小さくすることができる
とともに、誤差要因を減らすことができる。
る電流（参照電流）ＩREFと同じ電流が磁気抵抗素子に
流れるようにし、その状態で参照セル５０の両端の電圧
（すなわちバイアス電圧Ｖbias）と磁気抵抗素子１１の
両端の電圧ＶMTJを比較し、読み出し結果を得るように
なっている。したがって、参照電流と磁気抵抗素子を流
れる電流（セル電流）の双方について電流−電圧変換を
行う場合に比べて、回路規模を小さくすることができる
とともに、誤差要因を減らすことができる。
【００２８】以上、本発明の好ましい実施の形態につい
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。
【００２９】読み出し回路内のトランジスタ５１，５
３，５４として、ＭＯＳ電界効果トランジスタを用いた
構成を説明したが、本発明はこれに限定されるものでは
なく、その他の電界効果型トランジスタや、バイポーラ
トランジスタを用いた場合にも適用できる。また、ここ
ではトランジスタ５１の導電型とトランジスタ５３，５
４の導電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯ
Ｓ）プロセスに適合した構成とした。又、トランジスタ
の導電型と電位関係を逆にすることで上記実施形態の回
路と等価な回路を構成することも可能である。
３，５４として、ＭＯＳ電界効果トランジスタを用いた
構成を説明したが、本発明はこれに限定されるものでは
なく、その他の電界効果型トランジスタや、バイポーラ
トランジスタを用いた場合にも適用できる。また、ここ
ではトランジスタ５１の導電型とトランジスタ５３，５
４の導電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯ
Ｓ）プロセスに適合した構成とした。又、トランジスタ
の導電型と電位関係を逆にすることで上記実施形態の回
路と等価な回路を構成することも可能である。
【００３０】また、図１に示す回路において、演算増幅
器５２を設けない構成とすることも可能である。その場
合には、バイアス電圧ＶbiasがＮチャネルトランジスタ
５１のゲートに直接印加されるようにすればよい。図２
はこのような構成を示す回路図である。演算増幅器を設
けない構成の場合、トランジスタ５１のしきい値電圧を
Ｖthとすれば、トランジスタ５１のソース電位すなわち
参照セル５０の両端の電圧は、バイアス電圧Ｖbiasから
しきい値電圧Ｖthを減じたものとなる。しかしながら、
トランジスタ５３，５４によるカレントミラー回路によ
って参照セル５０と磁気抵抗素子１１には同じ大きさの
電流が流れるので、図２に示す回路においても、図１に
示した回路と同様に、参照セル５０の抵抗値ＲREFと磁
気抵抗素子１１の抵抗値ＲMTJとの大小関係に応じて、
コンパレータ５５から“０”または“１”が出力される
ことになる。又、参照セルの抵抗値が記録値の０と１と
に対応する値の中間値でない場合には、これを補償する
ようにカレントミラー回路のミラー比を１：１からずら
せばよい。
器５２を設けない構成とすることも可能である。その場
合には、バイアス電圧ＶbiasがＮチャネルトランジスタ
５１のゲートに直接印加されるようにすればよい。図２
はこのような構成を示す回路図である。演算増幅器を設
けない構成の場合、トランジスタ５１のしきい値電圧を
Ｖthとすれば、トランジスタ５１のソース電位すなわち
参照セル５０の両端の電圧は、バイアス電圧Ｖbiasから
しきい値電圧Ｖthを減じたものとなる。しかしながら、
トランジスタ５３，５４によるカレントミラー回路によ
って参照セル５０と磁気抵抗素子１１には同じ大きさの
電流が流れるので、図２に示す回路においても、図１に
示した回路と同様に、参照セル５０の抵抗値ＲREFと磁
気抵抗素子１１の抵抗値ＲMTJとの大小関係に応じて、
コンパレータ５５から“０”または“１”が出力される
ことになる。又、参照セルの抵抗値が記録値の０と１と
に対応する値の中間値でない場合には、これを補償する
ようにカレントミラー回路のミラー比を１：１からずら
せばよい。
【００３１】
【発明の効果】以上説明したように本発明は、カレント
ミラー回路などの電流出力手段によって参照セルに流れ
る電流と同じ大きさの電流が磁気抵抗素子に流れるよう
にし、参照セルの両端の電圧と磁気抵抗素子の両端の電
圧とを比較することにより、参照電流側及びセル電流側
の両方で電流−電圧変換を行う従来の構成に比べ、回路
規模を小さくすることができかつ誤差要因を少なくする
ことができ、より高精度に情報の読み出しを行うことが
できる、という効果がある。
ミラー回路などの電流出力手段によって参照セルに流れ
る電流と同じ大きさの電流が磁気抵抗素子に流れるよう
にし、参照セルの両端の電圧と磁気抵抗素子の両端の電
圧とを比較することにより、参照電流側及びセル電流側
の両方で電流−電圧変換を行う従来の構成に比べ、回路
規模を小さくすることができかつ誤差要因を少なくする
ことができ、より高精度に情報の読み出しを行うことが
できる、という効果がある。
【図１】本発明の実施の一形態の読み出し回路の構成を
示す回路図である。
示す回路図である。
【図２】本発明の別の実施の形態の読み出し回路の構成
を示す回路図である。
を示す回路図である。
【図３】ＭＲＡＭのメモリセルアレイの構成の一例を示
す回路図である。
す回路図である。
【図４】メモリセルの構成の一例を示す断面図である。
１１ 磁気抵抗素子
１２，１５，１６ スイッチ素子
１３ 書き込み回路
１４ 電源回路
２０ 読み出し回路
３０ 半導体基板
３１ 素子分離領域
３２ ドレイン領域
３３ ソース領域
３４ ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３ ワード線
３６〜３８，４３，４５ 層間絶縁膜
３９，４１ プラグ
４０ 接地線
４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線
４４，ＢＬ１〜ＢＬ３ ビット線
５０ 参照セル
５１ ＮチャネルＭＯＳ電界効果トランジスタ
５２ 演算増幅器
５３，５４ ＰチャネルＭＯＳ電界効果トランジスタ
５５ コンパレータ
５６ 出力端子
Claims (12)
- 【請求項１】 磁気抵抗素子を有するメモリセルに記録
された情報を読み出す磁気メモリ装置の読み出し回路で
あって、 参照セルと、 前記参照セルに所定の電圧を印加する電圧印加手段と、 前記電圧印加手段によって前記所定の電圧が印加された
ことにより前記参照セルを流れる電流に対応した電流を
前記磁気抵抗素子に流す電流出力手段と、 前記参照セルの両端の電圧と前記磁気抵抗素子の両端の
電圧とを比較する電圧比較手段と、 を有する磁気メモリ装置の読み出し回路。 - 【請求項２】 前記電圧印加手段は、前記参照セルに接
続するソースと所定のバイアス電圧が印加されるゲート
とを有する第１のトランジスタを含む、 請求項１に記載の磁気メモリ装置の読み出し回路。 - 【請求項３】 前記電圧印加手段は、 前記参照セルに接続するソースを有する第１のトランジ
スタと、 所定のバイアス電圧が印加される非反転入力端子と前記
第１のトランジスタのソースに接続する反転入力端子と
前記第１のトランジスタのゲートに接続する出力端子と
を有する演算増幅器と、を含む、 請求項１に記載の磁気メモリ装置の読み出し回路。 - 【請求項４】 前記電流出力手段はカレントミラー回路
である、請求項１乃至３のいずれか１項に記載の磁気メ
モリ装置の読み出し回路。 - 【請求項５】 前記カレントミラー回路は、 ゲートと電源に接続するソースと前記第１のトランジス
タのドレイン及び前記ゲートに接続するドレインとを有
する第２のトランジスタと、 前記電源に接続するソースと前記磁気抵抗素子に接続す
るドレインと前記第２のトランジスタのゲートに接続す
る第３のトランジスタと、 を有し、 前記第２及び第３のトランジスタが同一の電気的特性を
有する、請求項４に記載の磁気メモリ装置の読み出し回
路。 - 【請求項６】 前記参照セルの一端及び前記磁気抵抗素
子の一端が接地電位とされる請求項１乃至５のいずれか
１項に記載の磁気メモリ装置の読み出し回路。 - 【請求項７】 前記電圧比較手段は、前記参照セルの他
端の電位と前記磁気抵抗素子の他端の電位とを比較する
コンパレータである、請求項６に記載の磁気メモリ装置
の読み出し回路。 - 【請求項８】 前記磁気メモリ装置は、ビット線と、複
数のメモリセルとを備え、 前記各メモリセルごとに、前記磁気抵抗素子と当該メモ
リセルを選択するためのスイッチ素子とが、一端が前記
ビット線に接続し他端が接地するように、直列に設けら
れ、 前記セル電流が、前記ビット線を介し、選択されたメモ
リセルの磁気抵抗素子に流れる、請求項１乃至７のいず
れか１項に記載の磁気メモリ装置の読み出し回路。 - 【請求項９】 前記磁気抵抗素子は、２層の強磁性体層
間に非磁性層を挟み込んだものであり、前記強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものである、
請求項１乃至８のいずれか１項に記載の磁気メモリ装置
の読み出し回路。 - 【請求項１０】 前記非磁性層がトンネル絶縁膜である
請求項９に記載の磁気メモリ装置の読み出し回路。 - 【請求項１１】 前記各強磁性体層が垂直磁化膜である
請求項９または１０に記載の磁気メモリ装置の読み出し
回路。 - 【請求項１２】 磁気抵抗素子を有するメモリセルに記
録された情報を読み出す磁気メモリ装置の読み出し回路
において、 参照セルに一つの電流供給端子が接続され、前記メモリ
セルに別の電流供給端子が接続され、それぞれに所定の
電流を供給するための電流ミラー回路と、 電圧比較手段と、を具備し、 前記電圧比較手段により、前記参照セルを流れる電流に
対応した電圧と前記磁気抵抗素子を流れる電流に対応し
た電圧とを比較することにより、情報を読み出すことを
特徴とする磁気メモリ装置の読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271769A JP2003085968A (ja) | 2001-09-07 | 2001-09-07 | 磁気メモリ装置の読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271769A JP2003085968A (ja) | 2001-09-07 | 2001-09-07 | 磁気メモリ装置の読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003085968A true JP2003085968A (ja) | 2003-03-20 |
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ID=19097234
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001271769A Pending JP2003085968A (ja) | 2001-09-07 | 2001-09-07 | 磁気メモリ装置の読み出し回路 |
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|---|---|
| JP (1) | JP2003085968A (ja) |
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- 2001-09-07 JP JP2001271769A patent/JP2003085968A/ja active Pending
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