JP2003044307A - 無線通信機と、そのブートプログラム書き換え方法及びプログラム - Google Patents

Abstract

(57)【要約】 【課題】 装置規模を拡大せず、コストを増大させず
に、ＣＰＵの起動しなくなることが無いようにしてブー
トプログラムの書き換えが可能な無線通信機を提供す
る。 【解決手段】 情報処理部１１１，１２１はそれぞれ独
立に動作する。記憶部１１２，１２２は、情報処理部１
１１，１２１に対応してそれぞれのアドレスデータ線１
１５，１２５に接続されており、情報処理部１１１，１
２１のブートプログラムをそれぞれ記憶している。セレ
クタ１０２は、情報処理部１１１，１２１から見たアド
レス空間において、記録部１１２，１２２のアドレス領
域に所定のオフセットを加算したアドレス領域に、他の
情報処理部１２１，１１１に対応した記憶部１２２，１
１２を割り当てており、他の情報処理部１２１，１１１
に対応した記憶部１２２，１１２へのアクセスがある
と、指定されたアドレスからオフセットを減算してアド
レスデータ線１２５，１１５へ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話機等の無
線通信機において起動時などにＣＰＵにて実行するブー
トプログラムの書き換え方法に関し、特に、書き換え後
のブートプログラムが確実に実行可能となる無線通信機
及びブートプログラム書き換え方法に関する。

【０００２】

【従来の技術】近年の携帯電話機は、従来からの電話通
信機能の他に、メール機能やウェブ機能、ゲーム機能そ
の他の付加機能を有しており、ソフトウェア処理が複雑
化している。

【０００３】これら多くの機能を実現する携帯電話機と
して、ＣＯＤＥＣによるベースバンド信号処理や無線基
地局との間の通信プロトコル制御等を行うＣＰＵ（以
下、通信コアと称す）と、表示やキー操作その他の付加
機能等を制御するＣＰＵ（以下、制御コアと称す）の２
つのＣＰＵを有するものがある。

【０００４】図１３は、２つのＣＰＵを有する従来の携
帯電話機の構成を示すブロック図である。

【０００５】図１３を参照すると、従来の携帯電話機１
３００は、ＣＰＵ１３１１，１３２１、ＲＯＭ１３１
２，１３２２、ＲＡＭ１３１３，１３２３、ポートイン
タフェース部１３１４，１３２４及びポートスイッチ部
１３０１を有しており、パーソナルコンピュータ（Ｐ
Ｃ）１３１０と接続可能である。

【０００６】ＣＰＵ１３１１、ＲＯＭ１３１２、ＲＡＭ
１３１３及びポートインタフェース部１３１４は、ＣＰ
Ｕ１３１１のアドレス・データ線１３１５で互いに接続
されている。また、ＣＰＵ１３２１、ＲＯＭ１３２２、
ＲＡＭ１３２３及びポートインタフェース部１３２４
は、ＣＰＵ１３２１のアドレスデータ線１３２５で互い
に接続されている。

【０００７】ＣＰＵ１３１１とＣＰＵ１３２１は、互い
に独立して動作するプロセッサである。例えば、一方が
通信コアであり、他方が制御コアである。

【０００８】ＣＰＵ１３１１の実行するプログラムはＲ
ＯＭ１３１２に格納されている。そして、ＣＰＵ１３１
１は、様々なプログラムを実行する際にＲＡＭ１３１３
を一時的に利用する。

【０００９】ポートインタフェース部１３１４は、ＣＰ
Ｕ１３１１とＰＣ１３１０の間の通信を可能とするため
にポート１３１６を制御する。

【００１０】また、ＣＰＵ１３２１の実行するプログラ
ムはＲＯＭ１３２２に格納されている。そして、ＣＰＵ
１３２１は、様々なプログラムを実行する際にＲＡＭ１
３２３を一時的に利用する。

【００１１】ポートインタフェース部１３２４は、ＣＰ
Ｕ１３２１とＰＣ１３１０の間の通信を可能とするため
にポート１３２６を制御する。

【００１２】ポートスイッチ部１３０１は、ＰＣ１３１
０からの指示によりＣＰＵ１３１１またはＣＰＵ１３２
１のいずれかを選択してＰＣ１３１０と接続する。

【００１３】一般に、ＣＰＵが組み込まれた装置におい
ては、そのＣＰＵの実行するプログラムがＲＯＭに格納
されている。近年では、電子デバイス技術の進歩によ
り、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やＦ
ＲＯＭ（Ｆｌａｓｈ ＲＯＭ）のように、電源供給がな
くても記録内容を保持し、かつ、その記録内容を書き換
えることも可能なデバイスの大容量化が進んでいる。そ
のため、通常のＲＯＭの代わりにＥＥＰＲＯＭまたはＦ
ＲＯＭが使用されることが多くなっている。図１３のＲ
ＯＭ１３１２，１３２２は、ＥＥＰＲＯＭやＦＲＯＭの
ように、記録内容を書き換え可能なＲＯＭである。

【００１４】一般に、ＣＰＵの起動時に実行されるプロ
グラムは、特にブートプログラムと呼ばれる。ＣＰＵ１
３１１のブートプログラムはＲＯＭ１３１２の特定領域
に格納されており、ＣＰＵ１３２１のブートプログラム
はＲＯＭ１３２２の特定領域に格納されている。ＣＰＵ
１３１１，１３２１は、起動の際に、先ずその特定領域
にアクセスし、そこに格納されたブートプログラムを実
行する。

【００１５】バグや機能追加、変更等により、ＣＰＵ１
３１１のブートプログラムを変更する場合、ＰＣ１３１
０からＲＯＭ１３１２へ新たなブートプログラムを書き
込む。その場合、ＰＣ１３１０は、ポートスイッチ部１
３０１を制御してポート１３１６を選択し、ＣＰＵ１３
１１に新たなブートプログラムを送信する。新たなブー
トプログラムを受信したＣＰＵ１３１１はＲＯＭ１３１
２の特定領域にそれを書き込む。

【００１６】その際、ＣＰＵ１３１１は、通常の動作の
ためのプログラムを実行している状態（以下、オンライ
ンと称す）であってもよく、また、通常の動作を停止し
てＰＣ１３１０と通信するためのプログラムを実行して
いる状態（以下、オフラインと称す）であってもよい。
オンライン状態でブートプログラムを受信するために
は、通常の動作のためのプログラムがＰＣ１３１０と通
信する処理を有している必要がある。オフライン状態で
ブートプログラムを受信するためには、ＰＣ１３１０と
通信するための処理を有するオフラインプログラムが、
ＣＰＵ１３１１により実行可能に、ＲＯＭ１３１２に格
納されている必要がある。

【００１７】また、ＰＣ１３１０から、ＣＰＵ１３１１
を介さずに、ＲＯＭ１３１２に直接ブートプログラムを
書き込む構成であってもよい。その場合、ポートインタ
フェース部１３１４はアドレス・データ線１３１５に対
してバスマスタとなる。

【００１８】以上のようにしてブートプログラムを書き
換えた後にＣＰＵ１３１１を再起動させると、ＣＰＵ１
３１１は新たなブートプログラムを読み取り、実行して
起動する。これでブートプログラムが正常に変更された
ことになる。

【００１９】ＣＰＵ１３２１のブートプログラムを変更
についても、ＣＰＵ１３１１のブートプログラムの場合
と同様である。

【００２０】一方、特開平８−１７９９３７号公報や特
開２０００−２９３３７６号公報には、複数のブートプ
ログラム領域を有するブートプログラム書き換え装置で
あって、複雑な操作を行うことなくブートプログラム領
域を変更することが可能なものが記載されている。

【００２１】図１４は、特開平８−１７９９３７号公報
に記載された従来のブートプログラム書き換え装置の構
成を示すブロック図である。図１４のブートプログラム
書き換え装置は、ＣＰＵ１４０１、リセット部１４０
２、アドレスデコーダ１４０３、ＲＯＭ１４０４ａ〜１
４０４ｄ、正常プレート１４０５、リセットスイッチ１
４０５、表示ＬＥＤ１４０７を有している。ＲＯＭ１４
０４ａ〜１４０４ｄのアドレスは、ＲＯＭ１４０４ａ，
ＲＯＭ１４０４ｂ，ＲＯＭ１４０４ｃ，ＲＯＭ１４０４
ｄの順にマップされているとする。

【００２２】ＣＰＵ１４０１は、ＲＯＭ１４０４ａ〜１
４０４ｄに格納されたブートプログラムにより起動され
る。ブートプログラムのアドレスは、アドレス信号１４
０８のうちの下位の信号によりＲＯＭ１４０４ａ〜１４
０４ｄに入力される。

【００２３】アドレスデコーダ１４０３は、アドレス信
号１４０８の上位をデコードし、チップセレクト信号１
４１２ａ〜１４１２ｄを生成する。ＣＰＵ１４０１から
アクセスがあると、チップセレクト信号１４１２ａ〜１
４１２ｄによりＲＯＭ１４０４ａ〜１４０４ｄのいずれ
か１つが選択される。

【００２４】リセット部１４０２は、電源電圧及びリセ
ットスイッチ１４０６を監視しており、電源電圧が低下
した場合やリセットスイッチ１４０６が操作された場合
に、所定幅のリセットパルスを発生する。このリセット
パルスはＣＰＵリセット信号１４０９として作用するほ
か、アドレスデコーダ１４０３のチップセレクトを制御
するアドレスデコーダリセット信号１４１０，１４１１
として作用する。アドレスデコーダリセット信号１４１
０は、電源監視により発生するリセット信号である。ア
ドレスデコーダリセット信号１４１１は、リセットスイ
ッチ１４０６を動作させた場合のリセット信号である。

【００２５】電源オンなど通常の電源監視による起動時
には、リセット部１４０２はＣＰＵリセット信号１４０
９及びアドレスデコーダリセット信号１４１０を発生す
る。そして、ＲＯＭ１４０４ａが選択され、ＣＰＵ１４
０１はＲＯＭ１４０４ａにあるブートプログラムを実行
する。

【００２６】一方、リセットスイッチ１４０６が操作さ
れると、リセット部１４０２はＣＰＵリセット信号１４
０９及びアドレスデコーダリセット信号１４１１を発生
する。これによりＣＰＵ１４０１は電源オン時と同様に
起動する。但し、この場合には、アドレスデコーダ１４
０３はＣＰＵ１４０１の発生するアドレスを変換し、通
常のブートＲＯＭ１４０４ａの次にマップされているＲ
ＯＭ１４０４ｂのチップセレクト信号１４１２ｂを発生
する。これにより、ＣＰＵ１４０１はＲＯＭ１４０４ｂ
のブートプログラムにより起動を開始する。その後、リ
セットスイッチ１４０６の操作によりアドレスデコーダ
リセット信号１４１１を発生する毎に、アドレスデコー
ダ１４０３はブートアドレスのチップセレクト信号１４
１２ａ〜１４１２ｄを順次切り替えて行く。

【００２７】このように、図１４の従来例では、リセッ
トスイッチ１４０６が操作される毎に、４個のＲＯＭ１
４０４ａ〜１４０４ｄのうちの１つが切り替わり選択さ
れ、そこに格納されているプログラムがＣＰＵ１４０１
の起動に用いられる。

【００２８】図１５は、特開２０００−２９３３７６号
公報に記載された従来のブートプログラム書き換え装置
の構成を示すブロック図である。図１５のプートプログ
ラム書き換え装置は、ＣＰＵ１５０１、セレクタ１５０
２及びブートＲＯＭ１５０３，１５０４を有している。
セレクタ１５０２は、切り替えレジスタ１５０８及びオ
フセットレジスタ１５０９を有している。ＣＰＵ１５０
１のアドレスデータ線１５０５に接続された２つのブー
トＲＯＭ１５０３，１５０４は容量が互いに等しい。

【００２９】セレクタ１５０２は、ＣＰＵ１５０１の起
動時には、アドレス信号をデコードしてブートＲＯＭ１
５０３またはブートＲＯＭ１５０４を選択する。なお、
ブートＲＯＭ１５０３及びブートＲＯＭ１５０４には、
それぞれチェックサム及びタイムスタンプを含むブート
プログラムが書き込まれている。また、これらのブート
プログラムには、ブートＲＯＭ１５０３及びブートＲＯ
Ｍ４に書き込まれたプログラムのタイムスタンプ同士を
比較する処理が含まれている。更に、これらのブートプ
ログラムには、最もタイムスタンプが新しいプログラム
のチェックサムが正常であるか否か判断する処理が含ま
れている。

【００３０】切り替えレジスタ１５０８には、選択され
るブートＲＯＭのアドレスが設定されている。オフセッ
トレジスタ１５０９には、切り替えレジスタ１５０８に
設定されたブートＲＯＭのアドレスに対する他方のブー
トＲＯＭのオフセットが設定されている。

【００３１】アドレスマップ上では、切り替えレジスタ
１５０８に設定されたブートＲＯＭのブートプログラム
が「ＲＯＭ空間」の領域に書き込まれている。また、他
方のブートＲＯＭに格納されているブートプログラムは
「ＲＯＭ空間＋オフセット」の領域に書き込まれてい
る。ここでは、切り替えレジスタ１５０８にブートＲＯ
Ｍ１５０３が設定されており、オフセットレジスタ１５
０９にブートＲＯＭ１５０４が設定されているとする。
また、ブートＲＯＭ１５０４には、これから使用すべき
最新のブートプログラムが記録されているものとする。

【００３２】ＣＰＵ１５０１は、起動時にブートＲＯＭ
１５０３のアドレスを指定し、そのブートプログラムを
実行する。そのブートプログラムを実行することによ
り、ＣＰＵ１５０１は、ＲＯＭ１５０３とＲＯＭ１５０
４のタイムスタンプを比較し、新しい方のプログラムの
チェックサムを計算する。そして、チェックサムに異常
が無ければ、ＣＰＵ１５０１は、切り替えレジスタ１５
０８のアドレスをブートＲＯＭ１５０４のものにするよ
うに、切り替えレジスタ１５０８及びオフセットレジス
タ１５０９を変更する。ブートＲＯＭ１５０３とブート
ＲＯＭ１５０４が切り替わると、セレクタ１５０２はリ
セット信号１５１０をＣＰＵ１５０１に出力する。した
がって、新たなブートプログラムが正常に書き込まれた
場合にのみ切り替わるので、書き込みに失敗したり、デ
ータが破壊された場合に起動が不可能となることがな
い。

【００３３】

【発明が解決しようとする課題】図１３の携帯電話機で
は、ＲＯＭ１３１２に格納されたブートプログラムが破
壊されたり、ブートプログラムの書き換えに失敗する
と、ＣＰＵ１３１１は正しく再起動できなくなる。この
ような場合、従来は、ＲＯＭ１３１１を取り外し、別の
装置でＲＯＭ１３１１にブートプログラムを正しく書き
直してから再び実装し、再起動する必要があり、作業が
煩雑であった。特に、携帯電話機のように出荷台数の多
い装置では、その作業は膨大となる恐れがあった。更
に、ブートＲＯＭの取り外しの際に、そのブートＲＯＭ
自体や周辺の部品等を破損してしまう恐れがあった。

【００３４】これに対して、特開平８１７９９３７号公
報や特開２０００−２９３３７６号公報に記載されたブ
ートプログラム書き換え装置を用いれば、ブートプログ
ラムが破壊されたり、書き換えに失敗してもＲＯＭを取
り外して書き直す必要がない。

【００３５】しかし、特開平８１７９９３７号公報や特
開２０００−２９３３７６号公報に記載されたブートプ
ログラム書き換え装置は１つのＣＰＵに対して複数のＲ
ＯＭ或いはブートプログラム格納領域を有する必要があ
るため、装置規模が増大し、小型軽量、低コスト化が強
く望まれる携帯電話機等には好ましくない。特に、２つ
のＣＰＵを有する携帯電話機では装置規模の増大が顕著
となる。

【００３６】本発明の目的は、装置規模を拡大せず、コ
ストを増大させずに、ＣＰＵが起動しなくなることが無
いようにしてブートプログラムを書き換えることができ
る携帯電話機等の無線通信機を提供することである。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の無線通信機は、起動時に実行するブートプ
ログラムが書き換え可能な無線通信機であって、それぞ
れ独立に動作する複数の情報処理部と、前記情報処理部
に対応して該情報処理部のアドレスデータ線に接続され
ており、該情報処理部の前記ブートプログラムをそれぞ
れ記憶している複数の記憶部と、複数のアドレスデータ
線に接続され、前記情報処理部から見たアドレス空間に
おいて、該情報処理部に対応した記憶部のアドレスに対
して所定のオフセットを加算したアドレスに、他の情報
処理部に対応した記憶部を割り当てており、該他の情報
処理部に対応した記憶部へのアクセスがあると、指定さ
れたアドレスから前記オフセットを減算したアドレス
を、前記他の情報処理部のアドレスデータ線へ出力する
セレクタを有している。

【００３８】したがって、本発明の無線通信機によれ
ば、情報処理部のアドレス空間には、他の情報処理部に
対応した記憶部がセレクタにより割り当てられているの
で、他系統の情報処理部から、ブートプログラムを記憶
している記憶部へアクセスすることができる。

【００３９】本発明の一態様によれば、前記セレクタ
は、前記他の情報処理部に対応した記憶部へのアクセス
時に指定された前記アドレスから前記オフセットを減算
し、該他の情報処理部のアドレスデータ線に出力するア
ドレスオフセット減算部と、前記オフセット減算部と接
続されており、前記他の情報処理部に対応した記憶部へ
のアクセス時にのみオンするスイッチとを有している。

【００４０】したがって、通常時、無線通信機は、セレ
クタのスイッチをオフとしているので、他系統の情報処
理部からの不要なアクセスにより記憶部の内容が破壊さ
れることがない。

【００４１】本発明の一態様によれば、前記セレクタ
は、前記他の情報処理部に対応した記憶部への書き込み
時のデータを、そのまま該他の情報処理部の前記アドレ
スデータ線に出力する。

【００４２】したがって、他系統の情報処理部から、ブ
ートプログラムを記憶している記憶部へデータの書き込
みが可能なので、他系統の情報処理部からブートプログ
ラムを書き換えることができる。

【００４３】本発明の一態様によれば、前記セレクタ
は、前記他の情報処理部に対応した記憶部からの読出し
時のデータを、そのまま読み出しを行った前記情報処理
部のアドレス・データ線に出力する。

【００４４】したがって、他系統の情報処理部から、ブ
ートプログラムを記憶している記憶部のデータの読み出
しが可能なので、他系統の情報処理部からブートプログ
ラムを読み出すことができる。

【００４５】本発明の一態様によれば、全ての前記記憶
部は、それぞれ、少なくとも１つの情報処理部からアク
セス可能である。

【００４６】本発明の一態様によれば、全ての前記記憶
部は、全ての前記情報処理部からアクセス可能である。

【００４７】本発明の一態様によれば、前記情報処理部
が２つである。

【００４８】本発明のブートプログラム書き換え方法
は、それぞれ独立に動作する複数の情報処理部と、前記
情報処理部に対応して該情報処理部のアドレスデータ線
に接続されており、該情報処理部の前記ブートプログラ
ムをそれぞれ記憶している複数の記憶部とを有する無線
通信機におけるブートプログラム書き換え方法であっ
て、前記情報処理部から見たアドレス空間において、該
情報処理部に対応した記憶部のアドレスに対して所定の
オフセットを加算したアドレスに、他の情報処理部に対
応した記憶部を割り当てるために、複数のアドレスデー
タ線に接続されたセレクタを予め設けておくステップ
と、１つの情報処理部で、他の情報処理部のブートプロ
グラムを書き換えるために、自身に対応した記憶部のア
ドレスに前記所定のオフセットを加算したアドレスを自
身のアドレスデータ線に出力してアクセスするステップ
と、前記セレクタで、前記１つの情報処理部より出力さ
れた前記アドレスから前記オフセットを減算したアドレ
スを、前記他の情報処理部のアドレスデータ線へ出力す
るステップとを有している。

【００４９】本発明の一態様によれば、前記１つの情報
処理部から前記他の情報処理部に対応した記憶部へのア
クセスがあると、前記セレクタは、内部のスイッチがオ
ンし、内部のオフセット減算部が、前記１つの情報処理
部の指定した前記アドレスから前記オフセットを減算し
たアドレスを該他の情報処理部のアドレスデータ線に出
力する。

【００５０】本発明の一態様によれば、前記セレクタ
は、前記他の情報処理部に対応した記憶部への書き込み
時のデータを、そのまま該他の情報処理部の前記アドレ
スデータ線に出力する。

【００５１】本発明の他のブートプログラム書き換え方
法は、それぞれ独立に動作する複数の情報処理部と、前
記情報処理部に対応して該情報処理部のアドレスデータ
線に接続されており、該情報処理部のブートプログラム
をそれぞれ記憶している複数の記憶部とを有する無線通
信機のブートプログラム書き換え方法であって、複数の
アドレスデータ線に接続され、前記情報処理部から見た
アドレス空間において、該情報処理部に対応した記憶部
のアドレスに対して所定のオフセットを加算したアドレ
スに、他の情報処理部に対応した記憶部を割り当ててお
り、任意の情報処理部から他の情報処理部に対応した記
憶部へのアクセスがあると、指定されたアドレスから前
記オフセットを減算したアドレスを、前記他の情報処理
部のアドレスデータ線へ出力するセレクタを予め設けて
おくステップと、１つの情報処理部にて、他の情報処理
部のブートプログラムを外部装置から受信するステップ
と、前記１つの情報処理部にて、自身のブートプログラ
ムのアドレスに前記オフセットを加算するステップと、
前記１つの情報処理部にて、前記オフセットを加算した
アドレスを自身のアドレスデータ線へ出力するステップ
と、前記他の情報処理部のブートプログラムを前記自身
のアドレスデータ線上に出力して書き込み動作を行うス
テップとを有している。

【００５２】本発明のブートプログラム書き換えプログ
ラムは、それぞれ独立に動作する複数の情報処理部と、
前記情報処理部に対応して該情報処理部のアドレスデー
タ線に接続されており、該情報処理部のブートプログラ
ムをそれぞれ記憶している複数の記憶部と、複数のアド
レスデータ線に接続され、前記情報処理部から見たアド
レス空間において、該情報処理部に対応した記憶部のア
ドレスに対して所定のオフセットを加算したアドレス
に、他の情報処理部に対応した記憶部を割り当ててお
り、任意の情報処理部から他の情報処理部に対応した記
憶部へのアクセスがあると、指定されたアドレスから前
記オフセットを減算したアドレスを、前記他の情報処理
部のアドレスデータ線へ出力するセレクタとを有する無
線通信機において、前記ブートプログラム書き換えるた
めに前記情報処理部にて実行するブートプログラム書き
換えプログラムであって、１つの情報処理部にて、他の
情報処理部のブートプログラムを外部装置から受信する
処理と、前記１つの情報処理部にて、自身のブートプロ
グラムのアドレスに前記オフセットを加算する処理と、
前記１つの情報処理部にて、前記オフセットを加算した
アドレスを自身のアドレスデータ線へ出力する処理と、
前記１つの情報処理部にて、前記他の情報処理部のブー
トプログラムを前記自身のアドレスデータ線上に出力し
て書き込み動作を行う処理とを有している。

【００５３】本発明の一態様によれば、通常時の動作を
行うための処理を有するプログラムに一体的に組み込ま
れた。

【００５４】本発明の他の態様によれば、通常時の動作
を行うための処理を有するプログラムとは別個に構成さ
れている。 ***ここから*** 本発明のブートプログラム切替装置は、起動時に実行す
るブートプログラムを書き換え、切り替えるためのブー
トプログラム切替装置であって、それぞれ独立に動作す
る複数の情報処理部と、前記情報処理部に対応して該情
報処理部のアドレスデータ線に接続されており、該情報
処理部の前記ブートプログラムをそれぞれ記憶している
複数の記憶部と、複数のアドレスデータ線に接続され、
前記情報処理部から見たアドレス空間において、該情報
処理部に対応した記録部のアドレス領域に所定のオフセ
ットを加算したアドレス領域に、該情報処理部に対応し
ない記憶部を割り当てており、該情報処理部に対応しな
い記憶部へのアクセスがあると、指定されたアドレスか
ら前記オフセットを減算して、該情報処理部に対応しな
い記憶部が接続されたアドレスデータ線へ出力するセレ
クタを有している。

【００５５】したがって、本発明のブートプログラム切
替装置によれば、セレクタが記憶部をそれに対応しない
情報処理部のアドレス空間に割り当てており、そのアド
レス領域へのアクセスがあると所定のオフセットを減算
することで変換したアドレスを所定の記録部へ出力する
ので、他系統の情報処理部から記憶部のブートプログラ
ムを書き換えることができる。

【００５６】本発明の実施態様によれば、前記情報処理
部が２つである。

【００５７】本発明の実施態様によれば、前記セレクタ
は、前記情報処理部に対応しない記憶部へのアクセス時
にのみオンとなるスイッチと、前記情報処理部に対応し
ない記憶部へのアクセス時に指定された前記アドレスか
ら前記オフセットを減算し、該情報処理部に対応しない
記憶部に接続された前記アドレス・データ線に出力する
アドレスオフセット減算部とを有している。

【００５８】したがって、通常時、ブートプログラム切
替装置は、セレクタのスイッチをオフとしているので、
他系統の情報処理部からの不要なアクセスにより記憶部
のブートプログラムが破壊されることがない。

【００５９】本発明の実施態様によれば、前記セレクタ
は、前記情報処理部に対応しない記憶部への書き込み時
のデータを、そのまま該情報処理部に対応しない記憶部
に接続された前記アドレス・データ線に出力する。

【００６０】本発明の実施態様によれば、前記セレクタ
は、前記情報処理部に対応しない記憶部からの読出し時
のデータを、そのまま読み出しを行った前記情報処理部
に接続されたアドレス・データ線に出力する。

【００６１】本発明の実施態様によれば、前記ブートプ
ログラム切替装置を複数有する装置である。

【００６２】

【発明の実施の形態】本発明の一実施形態について図面
を参照して詳細に説明する。

【００６３】図１は、本発明の一実施形態の携帯電話機
の構成を示すブロック図である。図１を参照すると、携
帯電話機１０は、ＣＰＵ１１１，１２１、ＲＯＭ１１
２，１２２、ＲＡＭ１１３，１２３、ポートインタフェ
ース部１１４，１２４、ポートスイッチ部１０１及びセ
レクタ１０２を有しており、パーソナルコンピュータ
（ＰＣ）１３と接続可能である。即ち、携帯電話機１０
は、ＣＰＵ１１１とＣＰＵ１２１の２系統のＣＰＵシス
テムを有している。

【００６４】ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１
３、ポートインタフェース部１１４及びセレクタ１０２
は、ＣＰＵ１１１のアドレスデータ線１１５で互いに接
続されている。また、ＣＰＵ１２１、ＲＯＭ１２２、Ｒ
ＡＭ１２３、ポートインタフェース部１２４及びセレク
タ１０２は、ＣＰＵ１１２のアドレスデータ線１２５で
互いに接続されている。

【００６５】ＣＰＵ１１１とＣＰＵ１２１は互いに独立
して情報処理を行うプロセッサである。例えば、一方が
通信コアであり、他方が制御コアである。

【００６６】ＲＯＭ１１２は、ＥＥＰＲＯＭやＦＲＯＭ
のような記録内容の書き換えが可能なＲＯＭであり、Ｃ
ＰＵ１１１が起動時に実行するブートプログラムを特定
領域に記憶している。ＲＯＭ１２２もまた記録内容の書
き換えが可能なＲＯＭであり、ＣＰＵ１２１が起動時に
実行するブートプログラムを特定領域に記憶している。

【００６７】ＲＡＭ１１３は、ＣＰＵ１１１がプログラ
ムを実行する際に利用される、ランダムアクセス可能な
揮発性のメモリである。ＲＡＭ１２３は、ＣＰＵ１２１
がプログラムを実行する際に利用される、ランダムアク
セス可能な揮発性のメモリである。

【００６８】ポートインタフェース部１１４は、ＣＰＵ
１１１とＰＣ１３の間の通信を可能とするためにポート
１１６を制御する。ポートインタフェース部１２４は、
ＣＰＵ１２１とＰＣ１３の間の通信を可能とするために
ポート１２６を制御する。

【００６９】ポートスイッチ部１０１は、ＰＣ１３から
の指示によりＣＰＵ１１１またはＣＰＵ１２１のいずれ
かを選択し、選択したＣＰＵとＰＣ１３の間の通信を可
能とする。

【００７０】セレクタ１０２は、アドレス・データ線１
１５とアドレス・データ線１２５を互いに接続し、ＣＰ
Ｕ１１１からＲＯＭ１２２へのアクセス及びＣＰＵ１２
１からＲＯＭ１１２へのアクセスを可能とする。

【００７１】図２は、ＣＰＵ１１１から見たアドレス空
間を示す図である。ＣＰＵ１１１のアドレス空間には、
ＲＯＭ１１２のアドレス領域２０１と、ＲＡＭ１１３の
アドレス領域２０２と、他系統のＲＯＭであるＲＯＭ１
２２のアドレス領域２０３を含んでいる。アドレス領域
２０３はアドレス領域２０１に所定のオフセット２０４
を加算したアドレスである。ＣＰＵ１１１及びＣＰＵ１
２１から見たアドレス領域２０３には実際にはセレクタ
１０２が存在している。

【００７２】ＣＰＵ１２１から見たアドレス空間も図２
と同様であり、ＲＯＭ１２２のアドレス領域２０１と、
ＲＡＭ１２３のアドレス領域２０２と、他系のＲＯＭで
あるＲＯＭ１１２のアドレス領域２０３を含んでいる。

【００７３】図３は、セレクタ１０２の構成を示すブロ
ック図である。セレクタ１０２は、スイッチ３０１，３
０２及びアドレスオフセット減算部３０３，３０４を有
している。

【００７４】スイッチ３０１は、アドレス・データ線１
１５を介したＣＰＵ１１１からＲＯＭ１２２へのアクセ
ス時にオンとなる。

【００７５】スイッチ３０２は、アドレス・データ線１
２５を介したＣＰＵ１２１からＲＯＭ１１２へのアクセ
ス時にオンとなる。

【００７６】アドレスオフセット減算部３０３は、ＣＰ
Ｕ１１１からＲＯＭ１２２へのアクセス時に、ＣＰＵ１
１１がアドレス・データ線１１５上で指定したアドレス
からオフセット２０４を減算してアドレス・データ線１
２５へ出力する。このとき、アドレスオフセット減算部
３０３は、アドレス・データ線１１５上のデータをその
ままアドレス・データ線１２５に出力する。

【００７７】アドレスオフセット減算部３０４は、ＣＰ
Ｕ１２１からＲＯＭ１１２へのアクセス時に、ＣＰＵ１
２１がアドレス・データ線１２５上で指定したアドレス
からオフセット２０４を減算してアドレス・データ線１
１５へ出力する。このとき、アドレスオフセット減算部
３０４は、アドレス・データ線１２５上のデータをその
ままアドレス・データ線１１５に出力する。

【００７８】なお、スイッチ３０１とアドレスオフセッ
ト減算部３０３の接続順序は逆であってもよい。また、
スイッチ３０２とアドレスオフセット減算部３０４の接
続順序は逆であってもよい。

【００７９】ＣＰＵ１１１は、ＲＯＭ１２２にアクセス
する場合には、他系統ＲＯＭのアドレス領域２０３のア
ドレスを指定する。ＣＰＵ１１１からアドレス・データ
線１１５によりＲＯＭ１２２へのアクセスがあると、セ
レクタ１０２は、指定されたアドレスから所定のオフセ
ット２０４だけ減算してアドレス・データ線１２５に出
力する。オフセット２０４だけ減算されたアドレスは、
アドレス・データ線１２５上のＲＯＭ１２２のアドレス
なので、ＲＯＭ１２２がアクセスされる。

【００８０】同様に、ＣＰＵ１２１からアドレス・デー
タ線１２５によりＲＯＭ１１２へのアクセスがあると、
セレクタ１０２は、指定されたアドレスから所定のオフ
セット２０４だけ減算してアドレス・データ線１１５に
出力する。オフセット２０４だけ減算されたアドレス
は、アドレス・データ線１１５上のＲＯＭ１１２のアド
レスなので、ＲＯＭ１１２がアクセスされる。

【００８１】次に、本実施形態の携帯電話機１０のＲＯ
Ｍ１２２に格納されたブートプログラムの書き換え動作
について説明する。

【００８２】作業者は、ＰＣ１３を携帯電話機１０に接
続して、ＰＣ１３上のデータ送信用プログラムを起動す
る。

【００８３】ここで、ＣＰＵ１１１は通常の動作のため
のプログラムを実行しているオンライン状態であっても
よく、また、通常の動作を停止してＰＣ１３と通信する
ためのプログラムを実行しているオフライン状態として
もよい。

【００８４】オンライン状態でブートプログラムを受信
するためには、通常の動作のためのプログラムがＰＣ１
３と通信する処理を有している必要がある。オフライン
状態でブートプログラムを受信するめには、ＰＣ１３と
通信する処理を有するオフラインプログラムが、ＣＰＵ
１１１に実行可能に、ＲＯＭ１１２に格納されている必
要がある。

【００８５】ＰＣ１３は、ポートスイッチ部１０１を制
御してポート１１６を選択する。次に、ＰＣ１３は、ポ
ートインタフェース部１１４を介して、ＣＰＵ１１１へ
新たなブートプログラムを送信する。新たなブートプロ
グラムを受信したＣＰＵ１１１は、セレクタ１０２を介
して、ＲＯＭ１２２上のブートプログラムを書き換え
る。

【００８６】その際、先ず、ＣＰＵ１１１は、セレクタ
１０２のスイッチ３０１をオンにして、図４において太
線で示されたルートを形成する。

【００８７】図４の太線のルートが形成されると、ＣＰ
Ｕ１１１は、他系統ＲＯＭのアドレス領域２０３のアド
レスを指定してＲＯＭ１２２へ書き込みのアクセスを行
う。

【００８８】ＣＰＵ１１１からＲＯＭ１２２へのアクセ
スがあると、アドレスオフセット減算部３０３は、ＣＰ
Ｕ１１１により指定されたアドレスからオフセット２０
４を減算して、アドレス・データ線１２５に出力する。
このとき、ＣＰＵ１１１からのデータは、そのままアド
レス・データ線１２５に出力される。

【００８９】アドレス・データ線１２５上のＲＯＭ１２
２に対するチップセレクト信号は、一例として、ＣＰＵ
１１１が生成し、セレクタ１０２がそれをアドレス・デ
ータ線１２５上に出力したものである。また、他の例と
して、アドレス・データ線１２５上のＲＯＭ１２２に対
するチップセレクト信号は、ＣＰＵ１１１からアドレス
・データ線１１５上で指定されたアドレスの上位をセレ
クタ１０２がデコードして生成し、アドレス・データ線
１２５上に出力したものであってもよい。

【００９０】ＲＯＭ１２２に格納されたブートプログラ
ムがＣＰＵ１１１から書き換え可能なので、ＲＯＭ１２
２の内容やＣＰＵ１２１の動作状態によらずにＣＰＵ１
２１のブートプログラムを書き換えることができる。同
様にして、ＲＯＭ１１２に格納されたブートプログラム
がＣＰＵ１２１から書き換え可能なので、ＲＯＭ１１２
の内容やＣＰＵ１１１の動作状態によらずに、ＣＰＵ１
１１のブートプログラムを書き換えることができる。こ
の場合、ＣＰＵ１２１は、セレクタ１０２のスイッチ３
０２をオン状態にし、図５において太線で示されたルー
トを形成する。また、携帯電話機１０は、通常時には図
６に示したように、セレクタ１０２のスイッチ３０１，
３０２をオフ状態としている。

【００９１】以上のようにしてブートプログラムを書き
換えると、通常、作業者はＣＰＵリセットや電源の再投
入等をして、ＣＰＵに新たなブートプログラムを実行さ
せる。

【００９２】本実施形態の携帯電話機におけるＣＰＵの
起動時の動作について説明する。ここでは、ＣＰＵ１２
１の起動を例示する。

【００９３】ＣＰＵリセット等されると、ＣＰＵ１２１
は、ＲＯＭ１２２のアドレス領域２０１にアクセスし、
そこに格納されたブートプログラムを実行する。

【００９４】ここで、例えば、ＲＯＭ１２２のブートプ
ログラムに何らかの不具合があり、ＣＰＵ１２１が正常
に起動しなかった場合、ＣＰＵ１１１からＲＯＭ１２２
にアクセスしてブートプログラムを書き換えた後、ＣＰ
Ｕ１２１を再度起動する。以上により、最終的にはＣＰ
Ｕ１０２が正常に起動できる状態となる。

【００９５】また、本実施形態のポート１１６，１２６
は、例えば、ＵＳＢ、ＲＳ２３２ｃ等である。また、本
発明は無線基地局からエアインタフェース上で、携帯電
話機にプログラムやパラメータをダウンロードする場合
にも適用可能である。

【００９６】以上より、本実施形態の携帯電話機は、セ
レクタで、ＲＯＭを他系統のＣＰＵのアドレス領域に割
り当てており、そのアドレス空間へのアクセスがある
と、所定のオフセットを減算することで変換したアドレ
スを所定のＲＯＭへ出力するので、他系統のＣＰＵから
ＲＯＭのブートプログラムを書き換えることができる。
例えば、データが破壊されたり、書き換えに失敗してそ
の系統のＣＰＵが起動しなくなった場合でも、他系統の
ＣＰＵからＲＯＭのブートプログラムを何度も繰り返し
て書き直すことが可能である。

【００９７】また、通常時、携帯電話機は、セレクタ１
０２のスイッチ３０１，３０２をオフ状態としている。
したがって、図６に示すように、それぞれのＣＰＵ１１
１，１２１が互いに独立して動作しており、他系統のＣ
ＰＵから不要なアクセスによりＲＯＭ１１２，１２２の
データ内容が破壊されることはない。

【００９８】なお、本実施形態ではブートプログラムを
書き換えるためのＲＯＭへの書き込み動作を示したが、
書き込んだ内容を確認するなどのために読み出し動作も
可能であってよい。

【００９９】本発明の他の実施形態について図面を参照
して説明する。

【０１００】図７は、本発明の他の実施形態の携帯電話
機の構成を示すブロック図である。図７の携帯電話機４
０は、複数のＣＰＵが２つづつで１組のペアとなってい
る。ペア同士のＣＰＵは互いに相手の系統のＲＯＭにア
クセス可能である。

【０１０１】図７の携帯電話機４０は、ＣＰＵ４１１，
４２１，４３１，４４１、ＲＯＭ４１２，４２２，４３
２，４４２、ＲＡＭ４１３，４２３，４３３，４４３、
ポートインタフェース部４１４，４２４，４３４，４４
４、ポートスイッチ４０１及びセレクタ４０２，４０３
を有している。

【０１０２】ＣＰＵ４１１、ＲＯＭ４１２、ＲＡＭ４１
３、ポートインタフェース部４１４及びセレクタ４０２
はＣＰＵ４１１のアドレスデータ線４１６で互いに接続
されている。また、ＣＰＵ４２１、ＲＯＭ４２２、ＲＡ
Ｍ４２３、ポートインタフェース部４２４及びセレクタ
４０２はＣＰＵ４２１のアドレスデータ線４１６で互い
に接続されている。

【０１０３】ＣＰＵ４３１、ＲＯＭ４３２、ＲＡＭ４３
３、ポートインタフェース部４３４及びセレクタ４０３
はＣＰＵ４３１のアドレスデータ線４３６で互いに接続
されている。また、ＣＰＵ４４１、ＲＯＭ４４２、ＲＡ
Ｍ４４３、ポートインタフェース部４４４及びセレクタ
４０３はＣＰＵ４４１のアドレスデータ線４４６で互い
に接続されている。

【０１０４】ＣＰＵ４１１，４２１，４３１，４４１は
互いに独立して動作するプロセッサである。

【０１０５】ＣＰＵ４１１のブートプログラムはＲＯＭ
４１２に格納されている。ＣＰＵ４２１のブートプログ
ラムはＲＯＭ４２２に格納されている。ＣＰＵ４３１の
ブートプログラムはＲＯＭ４３２に格納されている。Ｃ
ＰＵ４４１のブートプログラムはＲＯＭ４４２に格納さ
れている。

【０１０６】セレクタ４０２は、アドレス・データ線４
１６とアドレス・データ線４２６を互いに接続し、ＣＰ
Ｕ４１１からＲＯＭ４２２へのアクセス及びＣＰＵ４２
１からＲＯＭ４１２へのアクセスを可能とする。セレク
タ４０３は、アドレス・データ線４３６とアドレス・デ
ータ線４４６を互いに接続し、ＣＰＵ４３１からＲＯＭ
４４２へのアクセス及びＣＰＵ４４１からＲＯＭ４３２
へのアクセスを可能とする。

【０１０７】図８は、ＣＰＵ４１１から見たアドレス空
間を示す図である。ＣＰＵ４１１のアドレス空間は、Ｒ
ＯＭ４１２のアドレス領域５０１と他系のＲＯＭである
ＲＯＭ４２２のアドレス領域５０２を含んでいる。アド
レス領域５０２はアドレス領域５０１に所定のオフセッ
ト５０３を加算したアドレスである。

【０１０８】ＣＰＵ４２１，４３１，４４１から見たア
ドレス空間も図８と同様である。

【０１０９】図９は、図７に示したセレクタ４０２の構
成を示すブロック図である。セレクタ４０２は、スイッ
チ６０１，６０２及びアドレスオフセット減算部６０
３，６０４を有している。

【０１１０】スイッチ６０１は、アドレス・データ線４
１５を介したＣＰＵ４１１からＲＯＭ４２２へのアクセ
ス時にオンとなる。

【０１１１】スイッチ６０２は、アドレス・データ線４
４２５を介したＣＰＵ４２１からＲＯＭ４１２へのアク
セス時にオンとなる。

【０１１２】アドレスオフセット減算部６０３は、ＣＰ
Ｕ４１１からＲＯＭ４２２へのアクセス時に、ＣＰＵ４
１１がアドレス・データ線４１５上で指定したアドレス
からオフセット５０３を減算してアドレス・データ線４
２５へ出力する。このとき、アドレスオフセット減算部
６０３は、アドレス・データ線４１５上のデータをその
ままアドレス・データ線４２５に出力する。

【０１１３】アドレスオフセット減算部６０４は、ＣＰ
Ｕ４２１からＲＯＭ４１２へのアクセス時に、ＣＰＵ４
２１がアドレス・データ線４２５上で指定したアドレス
からオフセット５０３を減算してアドレス・データ線４
１５へ出力する。このとき、アドレスオフセット減算部
６０４は、アドレス・データ線４２５上のデータをその
ままアドレス・データ線４１５に出力する。

【０１１４】ＣＰＵ４１１及びＣＰＵ４２１から見たア
ドレス領域５０２には実際にはセレクタ４０２が存在し
ている。

【０１１５】ＣＰＵ４１１は、ＲＯＭ４２２にアクセス
する場合、他系統ＲＯＭのアドレス領域５０２のアドレ
スを指定する。ＣＰＵ４１１からアドレス・データ線４
１５によりＲＯＭ４２２へのアクセスがあると、セレク
タ４０２は、指定されたアドレスから所定のオフセット
５０３だけ減算してアドレス・データ線４２５に出力す
る。オフセット５０３だけ減算されたアドレスは、アド
レス・データ線４２５上のＲＯＭ４２２のアドレスなの
で、ＲＯＭ４２２がアクセスされる。

【０１１６】同様に、ＣＰＵ４２１からアドレス・デー
タ線４２５によりＲＯＭ４１２へのアクセスがあると、
セレクタ４０２は、指定されたアドレスから所定のオフ
セット５０３だけ減算してアドレス・データ線４１５に
出力する。オフセット５０３だけ減算されたアドレス
は、アドレス・データ線４１５上のＲＯＭ４１２のアド
レスなので、ＲＯＭ４１３がアクセスされる。

【０１１７】セレクタ４０３は、セレクタ４０２と同じ
構成である。

【０１１８】本発明の更に他の実施形態について図面を
参照して説明する。

【０１１９】図１０は、本発明の更に他の実施形態の携
帯電話機の構成を示すブロック図である。図１０の携帯
電話機７０は、複数のＣＰＵを有しており、それぞれの
系統のＲＯＭが他の系統のＣＰＵからアクセス可能であ
る。

【０１２０】図１０の携帯電話機７０は、ＣＰＵ７１
１，７２１，７３１、ＲＯＭ７１２，７２２，７３２、
ＲＡＭ７１３，７２３，７３３，ポートインタフェース
部７１４，７２４，７３４、ポートスイッチ部７０１及
びセレクタ７０２を有しており、パーソナルコンピュー
タ７４と接続可能である。

【０１２１】ＣＰＵ７１１、ＲＯＭ７１２、ＲＡＭ７１
３、ポートインタフェース部７１４及びセレクタ７０２
はＣＰＵ７１１のアドレスデータ線７１５で互いに接続
されている。また、ＣＰＵ７２１、ＲＯＭ７２２、ＲＡ
Ｍ７２３、ポートインタフェース部７２４及びセレクタ
７０２はＣＰＵ７２１のアドレスデータ線７２５で互い
に接続されている。ＣＰＵ７３１、ＲＯＭ７３２、ＲＡ
Ｍ７３３、ポートインタフェース部７３４及びセレクタ
７０２はＣＰＵ７３１のアドレスデータ線７３５で互い
に接続されている。

【０１２２】ＣＰＵ７１１，７２１，７３１は互いに独
立して動作するプロセッサである。

【０１２３】ＣＰＵ７１１のブートプログラムはＲＯＭ
７１２に格納されている。ＣＰＵ７２１のブートプログ
ラムはＲＯＭ７２２に格納されている。ＣＰＵ７３２の
ブートプログラムはＲＯＭ７２３に格納されている。

【０１２４】セレクタ７０２は、アドレス・データ線７
１５，７２５，７３５を互いに接続する。

【０１２５】図１１は、ＣＰＵ７１１から見たアドレス
空間を示す図である。ＣＰＵ７１１のアドレス空間に
は、ＲＯＭ７１２のアドレス領域８０１と、他系のＲＯ
ＭであるＲＯＭ７２２及びＲＯＭ７３２のアドレス領域
８０２，８０３を含んでいる。アドレス領域８０２はア
ドレス領域８０１に所定のオフセット８０４を加算した
アドレスである。アドレス領域８０３はアドレス領域８
０１に所定のオフセット８０５を加算したアドレスであ
る。

【０１２６】ＣＰＵ７２１，７３１から見たアドレス空
間も図１１と同様である。

【０１２７】図１２は、セレクタ７０２の構成を示すブ
ロック図である。セレクタ７０２は、スイッチ９０１，
９０２，９０３及びアドレスオフセット減算部９０４，
９０５，９０６を有している。

【０１２８】スイッチ９０１は、アドレス・データ線７
１５を介したＣＰＵ７１１からＲＯＭ７２１またはＲＯ
Ｍ７３１へのアクセス時にオンとなる。スイッチ９０２
は、アドレス・データ線７２５を介したＣＰＵ７２１か
らＲＯＭ７１２，７３２へのアクセス時にオンとなる。
スイッチ９０３は、アドレス・データ線７３５を介した
ＣＰＵ７３１からＲＯＭ７１２，７２２へのアクセス時
にオンとなる。

【０１２９】アドレスオフセット減算部９０４は、ＣＰ
Ｕ７１１からＲＯＭ７２２へのアクセス時に、ＣＰＵ７
１１がアドレス・データ線７１５上で指定したアドレス
からオフセット８０４を減算してアドレス・データ線７
２５へ出力する。このとき、アドレスオフセット減算部
９０４は、アドレス・データ線７１５上のデータをその
ままアドレス・データ線７２５に出力する。アドレスオ
フセット減算部９０４は、ＣＰＵ７１１からＲＯＭ７３
２へのアクセス時に、ＣＰＵ７１１がアドレス・データ
線７１５上で指定したアドレスからオフセット８０５を
減算してアドレス・データ線７３５へ出力する。このと
き、アドレスオフセット減算部９０４は、アドレス・デ
ータ線７１５上のデータをそのままアドレス・データ線
７３５に出力する。

【０１３０】アドレスオフセット減算部９０５は、ＣＰ
Ｕ７２１からＲＯＭ７３２へのアクセス時に、ＣＰＵ７
２１がアドレス・データ線７２５上で指定したアドレス
からオフセット８０４を減算してアドレス・データ線７
３５へ出力する。このとき、アドレスオフセット減算部
９０５は、アドレス・データ線７２５上のデータをその
ままアドレス・データ線７３５に出力する。アドレスオ
フセット減算部９０５は、ＣＰＵ７２１からＲＯＭ７１
２へのアクセス時に、ＣＰＵ７２１がアドレス・データ
線７２５上で指定したアドレスからオフセット８０５を
減算してアドレス・データ線７１５へ出力する。このと
き、アドレスオフセット減算部９０５は、アドレス・デ
ータ線７２５上のデータをそのままアドレス・データ線
７１５に出力する。

【０１３１】アドレスオフセット減算部９０６は、ＣＰ
Ｕ７３１からＲＯＭ７１２へのアクセス時に、ＣＰＵ７
３１がアドレス・データ線７３５上で指定したアドレス
からオフセット８０４を減算してアドレス・データ線７
１５へ出力する。このとき、アドレスオフセット減算部
９０６は、アドレス・データ線７３５上のデータをその
ままアドレス・データ線７１５に出力する。アドレスオ
フセット減算部９０６は、ＣＰＵ７３１からＲＯＭ７２
２へのアクセス時に、ＣＰＵ７３１がアドレス・データ
線７３５上で指定したアドレスからオフセット８０５を
減算してアドレス・データ線７２５へ出力する。このと
き、アドレスオフセット減算部９０６は、アドレス・デ
ータ線７３５上のデータをそのままアドレス・データ線
７２５に出力する。

【０１３２】ＣＰＵ７１１，７２１，７３１から見たア
ドレス領域８０２，８０３には、実際にはセレクタ７０
２が存在している。

【０１３３】ＣＰＵ７１１は、ＲＯＭ７２２にアクセス
する場合には、アドレス領域８０２のアドレスを指定す
る。ＣＰＵ７１１からアドレス・データ線７１５により
ＲＯＭ７２２へのアクセスがあると、セレクタ７０２
は、指定されたアドレスから所定のオフセット８０４だ
け減算してアドレス・データ線７２５に出力する。オフ
セット８０４だけ減算されたアドレスは、アドレス・デ
ータ線７２５上のＲＯＭ７２２のアドレスなので、ＲＯ
Ｍ７２２がアクセスされる。ＣＰＵ７１１は、ＲＯＭ７
３１にアクセスする場合には、アドレス領域８０３のア
ドレスを指定する。ＣＰＵ７１１からアドレス・データ
線７１５によりＲＯＭ７３５へのアクセスがあると、セ
レクタ７０２は、指定されたアドレスから所定のオフセ
ット８０５だけ減算してアドレス・データ線７３５に出
力する。オフセット８０５だけ減算されたアドレスは、
アドレス・データ線７３５上のＲＯＭ７３２のアドレス
なので、ＲＯＭ７３２がアクセスされる。

【０１３４】同様に、ＣＰＵ７２１は、ＲＯＭ７３２に
アクセスする場合には、アドレス領域８０２のアドレス
を指定する。ＣＰＵ７２１からアドレス・データ線７２
５によりＲＯＭ７３２へのアクセスがあると、セレクタ
７０２は、指定されたアドレスから所定のオフセット８
０４だけ減算してアドレス・データ線７１０に出力す
る。オフセット８０４だけ減算されたアドレスは、アド
レス・データ線７３５上のＲＯＭ７３２のアドレスなの
で、ＲＯＭ７３２がアクセスされる。ＣＰＵ７２１は、
ＲＯＭ７１２にアクセスする場合には、アドレス領域８
０３のアドレスを指定する。ＣＰＵ７２１からアドレス
・データ線７２５によりＲＯＭ７１２へのアクセスがあ
ると、セレクタ７０２は、指定されたアドレスから所定
のオフセット８０５だけ減算してアドレス・データ線７
１５に出力する。オフセット８０５だけ減算されたアド
レスは、アドレス・データ線７１５上のＲＯＭ７１２の
アドレスなので、ＲＯＭ７１２がアクセスされる。

【０１３５】同様に、ＣＰＵ７３１は、ＲＯＭ７１２に
アクセスする場合には、アドレス領域８０２のアドレス
を指定する。ＣＰＵ７３１からアドレス・データ線７３
５によりＲＯＭ７１２へのアクセスがあると、セレクタ
７０２は、指定されたアドレスから所定のオフセット８
０４だけ減算してアドレス・データ線７１５に出力す
る。オフセット８０４だけ減算されたアドレスは、アド
レス・データ線７１５上のＲＯＭ７１２のアドレスなの
で、ＲＯＭ７１２がアクセスされる。ＣＰＵ７３１は、
ＲＯＭ７２２にアクセスする場合には、アドレス領域８
０３のアドレスを指定する。ＣＰＵ７３１からアドレス
・データ線７３５によりＲＯＭ７１２へのアクセスがあ
ると、セレクタ７０２は、指定されたアドレスから所定
のオフセット８０５だけ減算してアドレス・データ線７
２５に出力する。オフセット８０５だけ減算されたアド
レスは、アドレス・データ線７２５上のＲＯＭ７２２の
アドレスなので、ＲＯＭ７２２がアクセスされる。

【０１３６】なお、図１０の携帯電話機７０は、ＣＰＵ
７１１からＲＯＭ７２２とＲＯＭ７３２の両方へアクセ
ス可能であり、ＣＰＵ７２１からＲＯＭ７３２とＲＯＭ
７１２の両方へアクセス可能であり、ＣＰＵ７３１から
ＲＯＭ７１２とＲＯＭ７２２の両方へアクセス可能であ
るが、ＣＰＵ７１１からアクセス可能な他系統のＲＯＭ
をＲＯＭ７２２だけとし、ＣＰＵ７２１からアクセス可
能な他系統のＲＯＭをＲＯＭ７３２だけとし、ＣＰＵ７
３１からアクセス可能な他系統のＲＯＭをＲＯＭ７１２
だけとしてもよい。

【０１３７】

【発明の効果】本発明によれば、情報処理部のアドレス
空間には、他の情報処理部に対応した記憶部がセレクタ
により割り当てられているので、他系統の情報処理部か
ら、ブートプログラムを記憶している記憶部へアクセス
でき、データが破壊されたり、書き換えに失敗して情報
処理部が起動しなくなった場合でも、他の情報処理部か
ら記憶部のブートプログラムを何度も繰り返して書き換
え、起動することができる。

【０１３８】また、通常時、無線通信機は、セレクタの
スイッチをオフとしているので、他系統の情報処理部か
らの不要なアクセスにより記憶部のブートプログラムが
破壊されることがない。

【図面の簡単な説明】

【図１】本発明の一実施形態の携帯電話機の構成を示す
ブロック図である。

【図２】図１のＣＰＵから見たアドレス空間を示す図で
ある。

【図３】図１のセレクタの構成を示すブロック図であ
る。

【図４】図１の携帯電話機のＲＯＭの書き換え動作を説
明するための図である。

【図５】図１の携帯電話機のＲＯＭの書き換え動作を説
明するための他の図である。

【図６】図１の携帯電話機の通常時のアドレス・データ
線のルートを示す図である。

【図７】本発明の他の実施形態の携帯電話機の構成を示
すブロック図である。

【図８】図７のＣＰＵから見たアドレス空間を示す図で
ある。

【図９】図７に示したセレクタの構成を示すブロック図
である。

【図１０】本発明の更に他の実施形態の携帯電話機の構
成を示すブロック図である。

【図１１】図１０のＣＰＵから見たアドレス空間を示す
図である。

【図１２】図１０のセレクタの構成を示すブロック図で
ある。

【図１３】複数のＣＰＵを有する装置の構成例を示すブ
ロック図である。

【図１４】特開平８−１７９９３７号公報に記載された
従来のブートプログラムの切替装置の構成を示すブロッ
ク図である。

【図１５】特開２０００−２９３３７６号公報に記載さ
れた従来のブートプログラム切替装置の構成を示すブロ
ック図である。

【符号の説明】

１０，４０，７０ 携帯電話機 １３，４５，７４ パーソナルコンピュータ（ＰＣ） １０１，４０１，７０１ ポートスイッチ部 １０２，４０２，４０３，７０２ セレクタ（ＳＥ
Ｌ） １１１，１２１，４１１，４２１，４３１，４４１，７
１１，７２１，７３１ＣＰＵ １１２，１２２，４１２，４２２，４３２，４４２，７
１２，７２２，７３２ＲＯＭ １１３，１２３，４１３，４２３，４３３，４４３，７
１３，７２３，７３３ＲＡＭ １１４，１２４，４１４，４２４，４３４，４４４，７
１４，７２４，７３４ポートインタフェース部 １１５，１２５，４１５，４２５，４３５，４４５，７
１５，７２５，７３５アドレスデータ線 ２０１，２０２，２０３，５０１，５０２，８０１，８
０２，８０３ アドレス領域 ２０４，５０３，８０４，８０５ オフセット ３０１，３０２，６０１，６０２，９０１，９０２，９
０３ スイッチ ３０３，３０４，６０３，６０４，９０４，９０５，９
０６ アドレスオフセット減算部

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｍ 1/00 Ｇ０６Ｆ 9/06 ６３０Ａ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 起動時に実行するブートプログラムが書
   き換え可能な無線通信機であって、 それぞれ独立に動作する複数の情報処理部と、 前記情報処理部に対応して該情報処理部のアドレスデー
   タ線に接続されており、該情報処理部の前記ブートプロ
   グラムをそれぞれ記憶している複数の記憶部と、 複数のアドレスデータ線に接続され、前記情報処理部か
   ら見たアドレス空間において、該情報処理部に対応した
   記憶部のアドレスに対して所定のオフセットを加算した
   アドレスに、他の情報処理部に対応した記憶部を割り当
   てており、該他の情報処理部に対応した記憶部へのアク
   セスがあると、指定されたアドレスから前記オフセット
   を減算したアドレスを、前記他の情報処理部のアドレス
   データ線へ出力するセレクタを有する無線通信機。
2. 【請求項２】 前記セレクタは、 前記他の情報処理部に対応した記憶部へのアクセス時に
   指定された前記アドレスから前記オフセットを減算し、
   該他の情報処理部のアドレスデータ線に出力するアドレ
   スオフセット減算部と、 前記オフセット減算部と接続されており、前記他の情報
   処理部に対応した記憶部へのアクセス時にのみオンする
   スイッチとを有する、請求項１記載の無線通信機。
3. 【請求項３】 前記セレクタは、前記他の情報処理部に
   対応した記憶部への書き込み時のデータを、そのまま該
   他の情報処理部の前記アドレスデータ線に出力する、請
   求項１または２に記載の無線通信機。
4. 【請求項４】 前記セレクタは、前記他の情報処理部に
   対応した記憶部からの読出し時のデータを、そのまま読
   み出しを行った前記情報処理部のアドレス・データ線に
   出力する、請求項１〜３のいずれか１項に記載の無線通
   信機。
5. 【請求項５】 全ての前記記憶部は、それぞれ、少なく
   とも１つの情報処理部からアクセス可能である、請求項
   １〜４のいずれか１項に記載の無線通信機。
6. 【請求項６】 全ての前記記憶部は、全ての前記情報処
   理部からアクセス可能である、請求項１〜５のいずれか
   １項に記載の無線通信機。
7. 【請求項７】 前記情報処理部が２つである、請求項１
   〜６のいずれか１項に記載の無線通信機。
8. 【請求項８】 それぞれ独立に動作する複数の情報処理
   部と、前記情報処理部に対応して該情報処理部のアドレ
   スデータ線に接続されており、該情報処理部の前記ブー
   トプログラムをそれぞれ記憶している複数の記憶部とを
   有する無線通信機におけるブートプログラム書き換え方
   法であって、 前記情報処理部から見たアドレス空間において、該情報
   処理部に対応した記憶部のアドレスに対して所定のオフ
   セットを加算したアドレスに、他の情報処理部に対応し
   た記憶部を割り当てるために、複数のアドレスデータ線
   に接続されたセレクタを予め設けておくステップと、 １つの情報処理部で、他の情報処理部のブートプログラ
   ムを書き換えるために、自身に対応した記憶部のアドレ
   スに前記所定のオフセットを加算したアドレスを自身の
   アドレスデータ線に出力してアクセスするステップと、 前記セレクタで、前記１つの情報処理部より出力された
   前記アドレスから前記オフセットを減算したアドレス
   を、前記他の情報処理部のアドレスデータ線へ出力する
   ステップとを有する、無線通信機におけるブートプログ
   ラム書き換え方法。
9. 【請求項９】 前記１つの情報処理部から前記他の情報
   処理部に対応した記憶部へのアクセスがあると、前記セ
   レクタは、内部のスイッチがオンし、内部のオフセット
   減算部が、前記１つの情報処理部の指定した前記アドレ
   スから前記オフセットを減算したアドレスを該他の情報
   処理部のアドレスデータ線に出力する、請求項８記載の
   無線通信機におけるブートプログラム書き換え方法。
10. 【請求項１０】 前記セレクタは、前記他の情報処理部
    に対応した記憶部への書き込み時のデータを、そのまま
    該他の情報処理部の前記アドレスデータ線に出力する、
    請求項８または９に記載の無線通信機におけるブートプ
    ログラム書き換え方法。
11. 【請求項１１】 それぞれ独立に動作する複数の情報処
    理部と、前記情報処理部に対応して該情報処理部のアド
    レスデータ線に接続されており、該情報処理部のブート
    プログラムをそれぞれ記憶している複数の記憶部とを有
    する無線通信機のブートプログラム書き換え方法であっ
    て、 複数のアドレスデータ線に接続され、前記情報処理部か
    ら見たアドレス空間において、該情報処理部に対応した
    記憶部のアドレスに対して所定のオフセットを加算した
    アドレスに、他の情報処理部に対応した記憶部を割り当
    てており、任意の情報処理部から他の情報処理部に対応
    した記憶部へのアクセスがあると、指定されたアドレス
    から前記オフセットを減算したアドレスを、前記他の情
    報処理部のアドレスデータ線へ出力するセレクタを予め
    設けておくステップと、 １つの情報処理部にて、他の情報処理部のブートプログ
    ラムを外部装置から受信するステップと、 前記１つの情報処理部にて、自身のブートプログラムの
    アドレスに前記オフセットを加算するステップと、 前記１つの情報処理部にて、前記オフセットを加算した
    アドレスを自身のアドレスデータ線へ出力するステップ
    と、 前記他の情報処理部のブートプログラムを前記自身のア
    ドレスデータ線上に出力して書き込み動作を行うステッ
    プとを有する、無線通信装置におけるブートプログラム
    書き換え方法。
12. 【請求項１２】 それぞれ独立に動作する複数の情報処
    理部と、前記情報処理部に対応して該情報処理部のアド
    レスデータ線に接続されており、該情報処理部のブート
    プログラムをそれぞれ記憶している複数の記憶部と、複
    数のアドレスデータ線に接続され、前記情報処理部から
    見たアドレス空間において、該情報処理部に対応した記
    憶部のアドレスに対して所定のオフセットを加算したア
    ドレスに、他の情報処理部に対応した記憶部を割り当て
    ており、任意の情報処理部から他の情報処理部に対応し
    た記憶部へのアクセスがあると、指定されたアドレスか
    ら前記オフセットを減算したアドレスを、前記他の情報
    処理部のアドレスデータ線へ出力するセレクタとを有す
    る無線通信機において、前記ブートプログラム書き換え
    るために前記情報処理部にて実行するブートプログラム
    書き換えプログラムであって、 １つの情報処理部にて、他の情報処理部のブートプログ
    ラムを外部装置から受信する処理と、 前記１つの情報処理部にて、自身のブートプログラムの
    アドレスに前記オフセットを加算する処理と、 前記１つの情報処理部にて、前記オフセットを加算した
    アドレスを自身のアドレスデータ線へ出力する処理と、 前記１つの情報処理部にて、前記他の情報処理部のブー
    トプログラムを前記自身のアドレスデータ線上に出力し
    て書き込み動作を行う処理とを有する、ブートプログラ
    ム書き換えプログラム。
13. 【請求項１３】 通常時の動作を行うための処理を有す
    るプログラムに一体的に組み込まれた、請求項１２記載
    のブートプログラム書き換えプログラム。
14. 【請求項１４】 通常時の動作を行うための処理を有す
    るプログラムとは別個に構成された、請求項１２記載の
    ブートプログラム書き換えプログラム。