Nothing Special   »   [go: up one dir, main page]

JP2002525840A - 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス - Google Patents

特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス

Info

Publication number
JP2002525840A
JP2002525840A JP2000569440A JP2000569440A JP2002525840A JP 2002525840 A JP2002525840 A JP 2002525840A JP 2000569440 A JP2000569440 A JP 2000569440A JP 2000569440 A JP2000569440 A JP 2000569440A JP 2002525840 A JP2002525840 A JP 2002525840A
Authority
JP
Japan
Prior art keywords
etching
plasma
layer
gas
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000569440A
Other languages
English (en)
Inventor
レイモンド ハン
ジョセフ ピー コールフィールド
スン イー ベティー タン
ジャン ディン
ティアンゾン ズー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2002525840A publication Critical patent/JP2002525840A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/954—Making oxide-nitride-oxide device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 １つの層間誘電体層レベルに、下側窒化物ストップ層、下側酸化物誘電体、下側窒化物ストップ層、上側酸化物誘電体層、及び、反射防止コーティング（ＡＲＣ）を持つ、銅を覆うカウンタボア・デュアルダマシン構造に対して特に有用である原位置統合化酸化物エッチング処理が提供される。該処理は、カウンタボア・エッチングと、エッチングに対するフォトリソグラフィを伴うトレンチエッチングとに分割され、各ステップは、プラズマを発生する誘電結合プラズマ供給装置と、ウェーハを支持し、バイアス電力を生み出す容量結合ペデスタルとを持つ高密度プラズマ反応器において実行されることが好ましい。該カウンタボア・エッチングは、ＡＲＣを開通し、上側酸化物及び窒化物層を通してエッチングし、下側酸化物層を選択的にエッチングするが下側窒化物層で停止し、残留物除去のためにエッチング後処理を実施する、少なくとも４つのサブステップを含むことが好ましい。該トレンチエッチングは、ＡＲＣを開通し、上側酸化物層を通してエッチングするが上側窒化物層で停止し、残留物除去のために第１のエッチング後処理を実施し、上側及び下側窒化物層の露出部分の窒化物を除去し、更なる残留物を除去するために第２のエッチング後処理を実行する、５つのサブステップを含むことが好ましい。窒化物に対して選択的な酸化物エッチングは、高いバイアスと、プラズマの側に置かれたフッ素用のシリコンベース捕集剤のための高熱とを伴う、フルオロカーボンの化学的性質を用いて達成される。窒化物エッチング及び除去は、フルオロカーボンに酸素含有ガスを加えることにより達成される。最終の窒化物除去は、窒化物に対する選択性を増すため、及び、下層の銅のスパッタリングを減らすための非常に低いバイアス電力で達成される。エッチング後処理は、ゼロのバイアス電力を持つ酸素プラズマを用いる。上側酸化物用の好ましいエッチング液は、少なくとも４つの炭素原子を持つ無水素フルオロカーボンである。窒化物除去用の好ましいエッチング液は、ヒドロフルオロメタンである。

Description

【発明の詳細な説明】
【０００１】 （関連出願） 本出願は1998年９月８日付出願番号第09/149,810号の一部継続出願であり、該
出願は1998年７月９日付出願番号第09/112,094号の一部継続出願である。また本
出願は1998年７月９日付出願番号第09/112,864号にも関連している。
【０００２】 （発明の分野） 本発明は、半導体集積回路の製造に使用されるプラズマエッチングプロセスに
関する。特定的には、本発明は、レベル間誘電体層として役立つ多層の誘電体構
造をエッチングするための原位置統合プロセスに関する。
【０００３】 （従来の技術） 半導体集積回路を製造する技術は、単一の集積回路チップ上に製造することが
できるトランジスタ、キャパシタ、または他の電子デバイスの数において進歩し
続けている。集積レベルのこの増加は、主として、フィーチャの最小サイズを縮
小させることによって達成されている。たとえ集積回路内の層数が増加し続けて
も、１つの機能層のための処理ステップの数を減少させることができる進歩した
プロセスが開発されつつある。しかしながら、これらの進歩したプロセスは、エ
ッチングプロセスの薬品に対して特別の要求をすることが多い。誘電体エッチン
グは、若干の最も困難な要求である。
【０００４】 従来、レベル間誘電体のための一般的な材料は、二酸化シリコンのようなシリ
コン、ＢＰＳＧのようなシリカガラス、及び電気絶縁体として役立つ関連シリコ
ンをベースとする酸化物材料に基づいていた。近年になって、低誘電定数（低ｋ
誘電体）を有する絶縁材料の開発に関心が移ってきた。これらの材料のあるもの
はシリコンをベースとし、他のものは炭素をベースとしている。
【０００５】 進歩した集積回路は、それぞれの誘電体層によってシリコン基体から、及び互
いに分離されている複数の配線層を含んでいる。特に、マイクロプロセッサのよ
うな論理回路は、レベル間誘電体層を介在させた幾つかの金属化層を必要として
いる。各誘電体層を通して小さいコンタクトまたはビアホールをエッチングする
必要がある。次いでコンタクトまたはビアホールは、従来は典型的にアルミニウ
ムからなっていたが、近年に至って銅からなるようになった導体で充填される。
１つの誘電体層の上に水平配線層が形成され、次いで別の誘電体層でカバーされ
る。水平配線層及びその下側に位置するビアを、単一の配線層と呼ぶことが多い
。従来のプロセスは、コンタクトまたはビアホールだけを充填するのではなく、
それらを過充填し、充填された孔及び誘電体の両者の上に厚い平面層を形成する
。従来は、平面金属層上に金属リソグラフィックステップによってフォトレジス
ト層を写真的に限定し、露出された金属を導電性相互接続のネットワークにエッ
チングしていた。
【０００６】 これに対して、近年開発されたダマシーンプロセスは、金属エッチングの代わ
りに化学機械研磨を使用する。図１に斜視断面図で示してあるように、デュアル
ダマシーン構造は、金属エッチングを回避し、ビア及び水平相互接続の金属化を
組合わせた進歩したチップを提唱している。デュアルダマシーンプロセスには２
つの一般的な型、即ち、自己整合及びカウンタボアが存在しており、両者とも図
１の構造を作る。
【０００７】 基体１０は、その表面に導電性のフィーチャ１１を含んでいる。もし基体１０
がその表面に既に配線レベルを含んでいれば、導電性フィーチャ１１は金属であ
り、また先に形成されたデュアルダマシーン金属化であるかも知れない。２つの
金属配線レベル間の相互接続をビアと呼ぶ。従来は、金属化を形成する金属はア
ルミニウム及びその合金であったが、最新の集積回路は銅金属化を有するように
設計されてきている。代替として、導電性フィーチャ１１は、例えばソースまた
はドレインのように、シリコン基体１０内のドープされた領域であることができ
る。この場合、シリコン層と第１の金属化層との間の相互接続をコンタクトと呼
ぶ。本発明の幾つかの態様はコンタクトに適用されるが、本明細書の大部分及び
本発明の詳細は、ビア、特に銅ビア、及びその下側に位置する銅ライン１１につ
いて記述することにする。
【０００８】 基体１０及びそれに含まれている導電性フィーチャ１１の上に、下側ストップ
層１２、下側誘電体層１４、上側ストップ層１６、及び上側誘電体層２０が堆積
される。ストップ層１２、１６は、上側に位置する誘電体層１４、２０内の垂直
孔は効果的にエッチングするが、ストップ層１２、１６で停止するようなエッチ
ング薬品を使用することができるように、誘電体層１４、２０の組成に対する組
成を有している。即ち、このエッチングは、ストップ層の上の誘電体層を選択的
にエッチングするのである。換言すれば、誘電体エッチングは、ストップ材料に
対して選択的である。上述したように、より最新の回路は、二酸化シリコンの誘
電定数より低い誘電定数を有する誘電体材料からなる２つの誘電体層１４、１６
を有するように設計されている。しかしながら、以下に説明する本発明の特定の
例は、誘電体として二酸化シリコン、関連不定比材料ＳiＯx、及び関連シリカガ
ラスを使用する。若干の関連ガラスは、ホウ燐ケイ酸ガラス（ＢＰＳＧ）及びフ
ッ素化シリカガラス（ＦＳＧ）であり、これらは殆どＳiＯ2と同じ化学的性質を
呈する。これらの材料を、以下まとめて酸化物と呼ぶことにする。酸化物のため
の典型的なストップ材料は窒化シリコン（Ｓi3Ｎ4）であるが、不定比ＳiＮxが
含まれる（但し、ｘは1.0乃至1.5の間であることができる）。これらの材料を、
以下窒化物という。酸化物及び窒化物の組合わせの長所は、両材料を単一の反応
器においてプラズマ強化化学蒸着（ＰＥＣＶＤ）によって成長させることができ
ることである。例えば二酸化シリコンは、主な前駆体ガスとしてテトラオルトシ
リケート（ＴＥＯＳ）を使用し、ＰＥＣＶＤの下で成長させる。窒化シリコンは
、同じ反応器において、窒素プラズマが存在する中で主な前駆体としてシランを
使用して成長させることができる。これらの例は、限定することを意図している
ものではなく、単に図示した垂直構造の長所を示しているに過ぎない。
【０００９】 図１に示すデュアルダマシーンエッチング構造は、上述した垂直構造で形成さ
れる。本発明は、デュアルダマシーンエッチングを行う少なくとも１つの方法を
開示する。結果として、概ね円形のビアホール１８が下側酸化物層１４及び下側
窒化物層１２を通してエッチングされ、下側に位置する導電性フィーチャ１１ま
で達するようになる。複数のこれらのビアホール１８がエッチングされ、異なる
導電性フィーチャ１１に到達する。基体１０の表面に沿って伸びるトレンチ２２
が、少なくとも上側酸化物層２０を通して、また通常は上側窒化物ストップ層１
６を通してエッチングされる。
【００１０】 図１のデュアルダマシーンエッチング構造が完了した後に、トレンチ２２及び
ビア１８はアルミニウムまたは銅のような金属で充填される。金属を堆積させる
ためには物理蒸着（ＰＶＤ）が普通のプロセスであるが、化学蒸着（ＣＶＤ）と
組合わせることも、または電気めっきまたは無電解めっきによって置換すること
もできる。通常は、先ずバリヤー層を、充填される孔内に順応するようにコーテ
ィングする。銅のための典型的なバリヤーは、Ｔa／ＴaＮを含む。トレンチ２２
を過充填し、また上側酸化物層３０の頂部平面表面をもカバーするような厚みま
で金属が堆積される。ウェーハの頂部表面を化学機械研磨（ＣＭＰ）する。ＣＭ
Ｐは比較的柔らかい露出している材料を除去するが、比較的硬い酸化物層２０上
で停止する。この結果、トレンチ２２内の水平の金属相互接続と、ビアホール１
８内の複数の垂直金属相互接続（ビア）とが得られる。
【００１１】 従来は、設備の制約のために、処理される半導体集積回路ウェーハを、１つの
真空処理チャンバから別の真空処理チャンバへ転送する必要があった。真空チャ
ンバ間を転送中にウェーハが空気環境に曝されると、部分的に処理済みの集積回
路の金属フィーチャが腐食されることが多かった。空気中の腐食に対する銅の公
知の感受性は、破壊的リスクを増加させる。また、時間の経過と共に反応器チャ
ンバの内側に形成される炭素をベースとする残留物が、露出された銅表面上に再
堆積される恐れもある。これらの炭素をベースとする残留物を銅から除去するこ
とは極めて困難であるので、それらの存在はその後の銅への電気コンタクトの形
成に不利な影響を与える。
【００１２】 前記特許出願においてTangら及びHungらは、図１のデュアルダマシーン構造を
エッチングするための統合されたカウンタボアプロセスを開示している。このプ
ロセスは、カリフォルニア州サンタクララのApplied Materials, Inc.から入手
可能な誘導性プラズマ源（ＩＰＳ）エッチング反応器のような単一のエッチング
反応器内において行えるので、特に有利である。この反応器は、高密度プラズマ
（ＦＤＰ）を生成することができ、且つウェーハを支持しているペデスタルのバ
イアスからプラズマの生成を分離する新しいクラスの誘導結合プラズマ反応器の
例である。このような反応器は、統合原位置プロセスの多くのステップの競合す
る要求を満足させるのに必要なプロセスの選択性及び柔軟性を兼ね備えている。
遠隔プラズマ源（ＲＰＳ）及び電子・サイクロトロン共鳴（ＥＣＲ）をベースと
する反応器を含む他の型の高密度プラズマ反応器が存在している。高密度プラズ
マは、プラズマシースを除いてそれが存在している全空間を充填し、且つ少なく
とも1011ｃｍ-3のイオン化密度を有しているプラズマと定義することができる。
【００１３】 Collinsらは、1996年10月21日付米国特許出願第08/733,544号においてＩＰＳ
エッチ反応器を開示している。反応器の全体的な構造及び若干の補助設備を図２
に部分断面図で示す。処理すべきウェーハ４０は陰極ペデスタル４２上に支持さ
れ、ペデスタル４２には第１のＲＦ電源４４からＲＦ電力が供給される。シリコ
ンリング４６がペデスタル４２を取り囲み、ヒーターランプ４８のアレイによっ
て制御可能に加熱されている。接地されたシリコン壁５０が、プラズマ処理領域
を取り囲んでいる。シリコンルーフ５２がプラズマ処理領域の上に位置し、水冷
チャンネル５６がその温度を制御している。温度制御されたシリコンリング４６
、及び一部のシリコンルーフ５２を使用して、フルオロカーボンまたは他のフッ
素をベースとするプラズマからフッ素を除去することができる。処理ガスは、１
つまたはそれ以上の底のガス源から質量流制御器を通して供給される。代替とし
て、シリコンルーフ５２の中心に小さいシャワーヘッドとしてトップガス源を形
成することができる。チャンバの下側部分の周囲のポンピングチャンネル５８に
接続されている図示真空ポンピングシステムは、チャンバの内部を所定の圧力に
維持する。システム制御器６０は、反応器及びその補助設備の動作を制御する。
【００１４】 使用した形態ではシリコンルーフ５２は接地されているが、その半導体固有抵
抗及び厚みは、電源７０、７２によってそれぞれ給電されている内側誘導コイル
スタック６６及び外側誘導コイルスタック６８が発生するほぼ軸方向のＲＦ磁場
を通過させるように選択されている。代替として、単一のＲＦ電源を、選択可能
な電力分割器と共に使用することができる。例えば、ルーフ５２の上側に位置す
る平らな、スパイラル誘導コイルを有するＴＣＰ反応器におけるように、他のコ
イル形態も可能である。
【００１５】 システム制御器６４は、質量流制御器、ヒーターランプ４８、５４、冷却用チ
ャンネル５６への冷却水の供給、真空ポンプへの絞り弁、及び電源４４、７０、
７２を制御する。これらの調整された機能の全てが、後述する例に記載されてい
るようなプロセス処方に従ってエッチング薬品を制御する。このプロセス処方は
、当分野においては公知のように磁気、光、または半導体メモリによって制御器
６０内に格納されており、制御器６０はその中へ挿入された記録媒体から処方を
読出す。フロッピーディスクのような磁気媒体、またはＣＤＲＯＭのような光媒
体上に処方が書込まれており、後に制御器６０内に読込むことは典型的である。
【００１６】 誘導性結合プラズマ反応器の主な長所は、異なる量の電力を誘導コイル６６、
６８へ、及び容量性ペデスタル４２へ供給できることである。誘導性電力はウェ
ーハ４０から離れた大きい部分内に位置するプラズマ源領域を作り、容量性電力
はウェーハ４０に接するプラズマシースを制御し、従ってシースを横切るウェー
ハ４０の直流バイアスを決定する。源電力はエッチング速度を増加させ、また励
起されるラジカルの数及び型を制御し、一方バイアス電力はイオンを高または低
エネルギの何れかでプラズマシースを横切って加速させ、次いで選択されたエネ
ルギでウェーハ４０に衝突させるように変化させることができる。
【００１７】 ＩＰＳ反応器内に実現されているTungら及びHungらの統合カウンタボアデュア
ルダマシーンエッチングプロセスを図３に要約して示す。ステップ７４において
、全てのデュアルダマシーン層１２、１４、１６、２０が、水平方向にパターン
化されていない垂直構造で成長される。全ての層は、ガス流、電力レベル、その
他の反応器パラメータを順次に変化させることによって、単一のＣＶＤチャンバ
内で成長させることができる。ステップ７６において、上側酸化物層２０上にフ
ォトレジスト層が堆積され、ビアホール１８に対応する開口を用いてパターン化
される。
【００１８】 ステップ７８において、上側酸化物層２０の頂部から下側窒化物ストップ層１
２の頂部までビアホールが延ばされる。カウンタボアビアエッチング７４は上側
窒化物ストップ層１６を通してエッチングするが、下側窒化物ストップ層１２の
上で停止させなければならないので、多重ステップビアエッチングが必要になる
。Tangらは、２サブステップ及び３サブステップの両ビアエッチングステップ７
８を開示している。２サブステップビアエッチングのためのパラメータを表１に
示す。 表 １
【００１９】 極めて狭い孔を通して、例えば2.5μｍのように極めて深くエッチしなければ
ならないので、カウンタボアビアエッチングを必要とする。0.25μｍより大きく
ない孔幅が要求され、0.18μｍまたはそれ以下の幅が企図されつつある。これら
の極めて高いアスペクト比は、エッチングの停止が問題になることを意味してい
る。エッチングの停止は、フルオロカーボンをベースとする酸化エッチング薬品
が下側に位置するシリコンまたは窒化シリコンに対して高い選択性を呈すること
、並びにエッチングされる側壁の垂直度が非酸化物表面及び側壁上へのポリマー
の堆積に依存することから発生する。しかしながら、もしエッチング薬品がリッ
チ過ぎれば（過大なポリマー形成に好都合であれば）、ポリマーが側壁を橋絡し
、処理中の孔の酸化物の底をカバーしてそれ以上のエッチングを阻止してしまう
。カウンタボアビアエッチングの最終ステップも、下側に位置する下側窒化物ス
トップ層１２に対して良好な選択性を必要とする。第１のステップにおいてＣＯ
を使用すると窒化物に対する選択性が低下し、従って上側窒化物ストップ層１６
をエッチングすることが可能になる。
【００２０】 特に幅広の形態に適用可能なTangらの代替３ステップエッチングを表２に要約
してある。 表 ２ それは、窒化物に対して選択的な酸化物エッチングで始まり、上側窒化物ストッ
プ層までは進行しない。第２のステップは窒化物に対する選択性が低く、上側窒
化物ストップ層を通してのエッチングを可能にする。第３のステップは再び窒化
物に対して選択的であり、下側酸化物層を通ってエッチングし、下側窒化物スト
ップ層上で停止する。このプロセスにより、異なるステップが何処で開始され、
終了するかを精密に制御することができる。
【００２１】 ビアエッチングシーケンスが完了すると、ウェーハはエッチング反応器から取
り除かれ、ステップ８０において、上側酸化物層３０の上にフォトレジスト層が
堆積され、トレンチ２２の領域に対してパターン化される。ウェーハが同一の、
または別のＩＰＳ反応器へ戻される。トレンチエッチングステップ８２において
は、上側酸化物層２０が上側窒化物ストップ層１６までエッチングされ、それに
よってトレンチ２２が形成される。トレンチのエッチング８２の後に、ＩＰＳチ
ャンバ内においてエッチング後処理８４が使用され、トレンチエッチング８２に
おいて発生した何等かの残余フォトレジスト及び何等かのポリマーが除去される
。このステップはアッシングと呼ばれることがある。最後に、窒化物除去ステッ
プ８６において、ビアホール１８の底に露出された下側窒化物層１２が除去され
る。
【００２２】 Hungらは、３ステップ８２、８４、８６の例を与えており、表３に要約して示
す。 表 ３
【００２３】 トレンチエッチングステップ８２において、フルオロカーボンをベースとする
エッチングを使用して上側酸化物層２０をエッチングするが、上側窒化物ストッ
プ層１６上で停止させる。トレンチエッチングは、トレンチのジオメトリが比較
的開いているので、エッチングの停止を受けにくい。しかしながら、トレンチエ
ッチングの間、下側窒化物層１２が全部が露出されているので、トレンチエッチ
ングは窒化物に対して極めて選択的でなければならない。窒化物上の酸化物の選
択性は、フルオロカーボン薬品と、反応性イオンエッチングのためのエネルギを
もったイオンを発生させる比較的高いバイアス電力との組合わせによって達成さ
れる。比較的高い環温度及び低いウェーハ温度も、良好な選択性を助長する。も
しトレンチエッチング中に下側窒化物ストップ層１２を打ち抜いてしまうと、使
用される比較的高いイオンエネルギが酸化物・窒化物に対して選択性を呈し、下
側に位置する銅金属化１１内の銅をスパッタさせ、従って露出させる。銅はビア
ホール１８の側壁上に再堆積し、レベル間酸化物の電気的特性をかなり劣化させ
る。銅が堆積する前に、ビアホール１８及びトレンチ２２内に銅ＰＶＤバリヤー
層を堆積させると、銅が酸化物内へ移動するのを阻止することに注目されたい。
【００２４】 エッチング後処理８４は、典型的には、選択性エッチングにおいて使用される
電力の20％より低い比較的低バイアス電力で、酸素をベースとするプラズマを使
用する。窒化物除去８２は、窒化物に対する選択性を減少させるために、似たよ
うな低バイアス電力で、フルオロカーボン及び酸素成分の組合わせを使用する。
低バイアス電力は、露出された銅が重大にスパッタリングされるのを防ぐ。
【００２５】 Tangらのカウンタボアビアエッチング及びHungらのトレンチエッチングは共に
、ウェーハを反応器から取り除くことなく単一の反応器内で行える原位置プロセ
スである。このような原位置プロセスは、ウェーハ転送を必要とすることが少な
く、サブステップ間に熱及び大きな圧力傾斜を必要としないので、スループット
を大幅に増加させる。それでもプロセスは良好な構造的特性を発生する。
【００２６】 しかしながら、詳細に検討した結果、上述したプロセスには幾らかの欠陥と、
さらなる能力に対する必要性とが見出された。
【００２７】 たとえ近代的なリソグラフィに使用される遠紫外光がほぼ0.25μｍまたはそれ
以下の寸法から大きく異なることがない波長を有していても、また良好な光吸収
を達成するためにフォトレジストの厚みをより大きくする傾向があるとしても、
この寸法のサイズのフィーチャに必要なフォトリソグラフィが極めて要望されて
いる。フォトリソグラフィック光がフォトレジスト層内へ十分に結合されなけれ
ば、フォトレジスト層内に定在波が発生し得る。薄いフォトレジスト層を使用し
て走査電子ビームによってパターン化することはできるが、電子ビームを大量の
生産に向くように改造できるとは考えられない。従って、所望されるより小さい
フィーチャサイズにとって、誘電体層の頂部とフォトレジストの下との間に反射
防止コーティング（ＡＲＣ）を適用する必要がある。２つの型の反射防止コーテ
ィングが一般的である。誘電体反射防止コーティング（ＤＡＲＣ）は酸窒化シリ
コンからなり、デュアルダマシーンでの積み重ね内の他の層と同一のプラズマ強
化ＣＶＤで堆積させることができる。底反射防止コーティング（ＢＡＲＣ）はフ
ォトレジストに類似した炭素質ポリマーであり、極めて薄い層としてウェーハ上
にスピン塗布され、乾燥させて有利な屈折率を有するポリマー層を形成させる有
機懸濁液から開始される。ＢＡＲＣの例は、Hoechst Celaneseから入手可能なＢ
ＡＲＬiである。統合プロセスは、両エッチングステップの一方または両方にお
いて、ＡＲＣ層を開くことを含む必要がある。
【００２８】 従来の技術においては典型的に、完全プラズマエッチングステップでウェーハ
を処理した後に、次のリソグラフィ、ＰＶＤ、またはＣＶＤに先立って、ポリマ
ーまたは他の残留物を除去するために、アルミニウムの場合にはＥＫＣ、銅の場
合にはＡＣＴのような市販されている洗浄溶剤を使用して湿式洗浄する。湿式洗
浄は次のステップのためにきれいな表面を与えるのに比較的効果的であるが、自
動化されたクリーンルーム処理とは相反する、遅くて時間のかかるプロセスであ
る。従って、統合エッチングプロセスにおける湿式洗浄に代わる最後のプラズマ
清浄が望まれている。
【００２９】 Hungらの最終窒化物除去ステップは、下側窒化物ストップ層の側部をエッチン
グしてしまうこと、従って、下側酸化物層がアンダーカットされることが解った
。このようなアンダーカットは望ましくない。このような小さい横方向の凹みを
コンフォーマルな(conformal)スパッタリングバリヤー層で充填することは困難
であり、もし銅がそれを充填すれば、下側に位置する酸化物は保護されなくなる
。もし凹みがＰＶＤ堆積された金属内にボイドを残せば、信頼性が低下する。
【００３０】 （発明の概要） 本発明は、酸化物及び他のレベル間誘電体をエッチングするための原位置統合
エッチングプロセスであると要約することができる。このプロセスは、例えば、
反射防止コーティングを開いて最終プラズマ清浄を行うこと、並びに誘電体層及
びストップ層をエッチングすることを含むエッチングの１つのレベルにおける全
ての必要エッチングサブステップを単一のチャンバ内で行うことができる。本発
明は、特に、誘電体層が２つのフォトリソグラフィックステップと、付随するエ
ッチングステップとを必要とするデュアルダマシーンエッチングに適用可能であ
る。カウンタボアビアエッチングは、２つのレベルの誘電体と、介在するストッ
プ層とを通してビアホールをエッチングするが、下側ストップ層上で停止する。
その後のトレンチエッチングは、上側誘電体層内の大きいフィーチャをエッチン
グし、最終ストップ除去及びエッチング後処理をも含んでいる。誘電体及びスト
ップ層のためには、酸化物及び窒化物が好ましい材料である。
【００３１】 本発明の１つの面は、主な誘電体エッチングの後に、第１のエッチング後処理
、ストップ層除去ステップ、及びその後の短時間のエッチング後処理を含む。銅
金属化がストップ層の下に露出されている場合には、これは特に重要である。
【００３２】 本発明の別の面は、誘電体層のトップ上の反射防止コーティングのエッチング
の統合を含んでいる。
【００３３】 （発明を実施するための最良の形態） 本発明は、カウンタボア・デュアルダマシン・エッチングに特に有用なエッチ
ング処理を提供するが、他のビアや接触構造にも有利に適用可能である。図４の
流れ図に示す処理は、徐々に作られるデュアルダマシン構造を示す図５から図１
０の断面図を参照して後述される。説明は、酸化物誘電体層及び窒化物ストップ
層について特に与えられることになるが、本発明のより広い態様は、他の材料の
組合せにも適用可能である。
【００３４】 堆積ステップ９０において、図５の全てのデュアルダマシン層１２，１４，１
６，及び、２０は、基板１０上で成長するが、特に、上側及び下側酸化物層２０
及び１６、及び、上側及び下側窒化物層１６及び１２はそうである。ビアの場合
は、基板１０は、アルミニウム又は銅のいずれかから成る導電線１１を含むこと
が理解されるものとする。前述のように、これら全ての層１２，１４，１６，及
び、２０は、１つの化学蒸着（ＣＶＤ）チャンバにおいて連続して成長してもよ
く、従って、成長過程を簡単にする。しかし、他の成長過程も本発明の範囲に含
まれる。
【００３５】 本発明は、特定のカウンタボア・デュアルダマシン構造について一連の実験に
より試験されている。その垂直方向の構造は、表４で与えられる。ビア及びトレ
ンチマスクの両方に使われたフォトレジストは、ＫｒＦレーザ光に敏感である。
ビア及びトレンチフォトリソグラフィーの両方に施された反射防止コーティング
は、有機ＢＡＲＣである。酸化物層は、主前駆物質としてＴＥＯＳを用い、ＰＥ
ＣＶＤにより成長する。窒化物層もまた、ＰＥＣＶＤにより成長する。ビアの幅
は、０．２５と１ミクロンとの間で変えられ、一方、トレンチの臨界寸法は、０
．２５と１．３ミクロンとの間で変えられる。
【００３６】 （表４） 厚さ（ナノメートル） ＫｒＦフォトレジスト ６００ 有機ＢＡＲＣ ６０ 酸化物 ４００ 窒化物 １００ 酸化物 ４００ 窒化物 １００ 銅
【００３７】 ステップ９２において、反射防止コーティング（ＡＲＣ）９４は、水平方向境
界が不確定の上側酸化物層に亘って堆積される。ＡＲＣ９４がシリコン窒化酸化
物の場合、それも同じＣＶＤチャンバで成長し得る。しかし、ＡＲＣ９４がＢＡ
ＲＣの場合、それは、スピン塗布されて、おそらくフォトレジストと共に別の処
理ステーションで乾燥される。その後、ビアフォトマスク化ステップ９６におい
て、フォトレジスト層９８は、スピン塗布及び乾燥されて写真的に露出され、金
属線１１に重なるビアマスク開口１００を含み、後でエッチングされるビア孔を
形成するフォトマスクを形成する。ビアエッチングステップ１０２において、バ
イアスをかけたフルオロカーボンの化学薬品は、図６に示すように、延長された
ビア孔１０４を下側窒化物ストップ層１２まで下方に選択的エッチングするのに
使用される。このエッチングは、反射防止コーティング９４、上側酸化物層２０
，上側窒化物ストップ層１６、及び、下側酸化物層１４を通って延長する必要が
あるが、下側窒化物ストップ層１２で止まる必要がある。ビアエッチングステッ
プ１０２は、本発明の重要な部分であり、より詳細に後述されるが、遭遇する異
なるレベルのための複数のサブステップを含む。
【００３８】 乾燥ビアエッチング１０２が完了した後、ウェーハは、エッチング反応器から
取り除かれ、トレンチＡＲＣコーティングステップ１１０において、図７に示す
トレンチ反射防止コーティング１１２が堆積される。該トレンチＡＲＣは、ビア
ＡＲＣほど重要ではないが、それでも、リソグラフィにとって有利である。ここ
でもまた、トレンチＡＲＣは、ＣＶＤによって堆積されるか、又は、スピン塗布
することができる。スピン塗布の場合、トレンチＡＲＣは、上側酸化物層の上に
亘って実質的に平坦で薄い層を形成するであろうが、また、延長ビア孔１０４を
、おそらく頂部にくぼみ１１４を伴って、実質的に満たすであろう。トレンチフ
ォトマスクステップ１１６において、フォトレジストの層１１８は、堆積してト
レンチ開口１２０を形成するようにパターン化される。
【００３９】 トレンチエッチングステップ１２４において、反射防止コーティング１１２の
頂部平面部分が取り除かれた後に、上側酸化物層２０は、図８に示すように、上
側窒化物ストップ層１６まで下方に選択的エッチングされる。酸化物エッチング
は、延長ビア孔１０４に残っているＢＡＲＣに対して選択的である傾向がある。
最終の剥離及びクリーニングステップ１２８は、残留フォトレジスト１１８及び
反射防止コーティング１１２を取り除き、最終ビア孔１８を持つ図９の構造を生
み出す。フォトレジスト１１６、下層の反射防止コーティング１１２、及び、い
かなるポリマーも取り除かれる。また、ビア孔１８の底部に露出している下側窒
化物ストップ層１２の部分、及び、トレンチ２２の底部における窒化物の肩１３
０も取り除かれる。フォトレジストとポリマーストリップとは、窒化物の除去に
先だって行われることが好ましい。また、窒化物除去の後、短いプラズマ乾式ク
リーニングを行い、いかなるポリマー残留物も取り除いて液体クリーニングの必
要性も除去することが有利である。トレンチエッチング１２４と、剥離及びクリ
ーニング１２８とは、より詳しく後述する。
【００４０】 デュアルダマシン・エッチングの完了後、図１０に示すように、好ましくは銅
である金属１３２は、デュアルダマシン・エッチング構造内に充填され、元のよ
うに磨かれて水平方向に延びる相互接続１３４を形成し、垂直方向に延びるビア
１３６が下層の銅線１１に接触する。 ここで、２つの主要なエッチングステップの詳細に戻ると、深部ビアエッチン
グ１０２は、図１１の流れ図に示すような４つのサブステップを含み、表５にま
とめられた例示的条件を用いることが好ましい。
【００４１】 （表５） ＢＡＲＣの １回目の ２回目の ＰＥＴ 開通 エッチング エッチング サブステップ サブステップ ＣＨＦ3流量（ｓｃｃｍ） ０ ７０ ０ ０ （＝立方センチメートル毎分） ＣＨ2Ｆ2流量（ｓｃｃｍ） ０ ０ ０ ０ Ｃ4Ｆ8流量（ｓｃｃｍ） ７ ０ １６ ０ ＣＯ流量（ｓｃｃｍ） ０ １５ ０ ０ Ｏ2流量（ｓｃｃｍ） ２０ ０ ０ ５００ Ａｒ流量（ｓｃｃｍ） １００ ３６０ ２００ ０ 内部電源電力（ワット） ３４０ ７１０ ３５０ ７５０ 外部電源電力（ワット） １０２０ ２２００ １１００ ２１５０ バイアス電力（ワット） ３００ １４００ １４００ ０ 圧力（ミリトル） ５ ６５ ９ １５ ルーフ温度（℃） １８０ １８０ １８０ １８０ リング温度（℃） ２７０ ２７０ ２７０ ２７０ 陰極温度（℃） １５ １５ １５ １５ 裏ヘリウム圧力（トル） ７ − ７ ７ 時間（秒） ２０ ５０ ５０ ７５ エッチング速度（ｎｍ／ｍｉｎ） ８５０ ６００ （＝ナノメートル／分）
【００４２】 ＡＲＣ開通ステップ１４０は、少量のフルオロカーボンと共に酸素及びアルゴ
ンのプラズマを用いてフォトレジスト開口１００の下の有機反射防止コーティン
グ９４を開く。少なくとも酸素の３倍の量のアルゴンが用いられる。フルオロカ
ーボンＣ4Ｆ8は、フォトレジスト９８の側壁とポリマー層を持つ有機反射防止コ
ーティング９４とを保護するために用いられる。反射防止コーティングとしてシ
リコン窒化酸化物が使われる場合、フルオロカーボンもまた、必要になるであろ
う。他の酸素含有ガスも使用することができる。窒素などの化学的に不活性な別
のガスは、アルゴンと置換可能である。
【００４３】 時限の比較的非選択的な酸化物エッチングステップ１４２は、上側酸化物層２
０，上側窒化物ストップ層１６，及び、一部の下側酸化物層１４を通ってエッチ
ングする。一酸化炭素、又は、他の酸素含有ガスは、窒化物に対する選択性を減
少し、上側窒化物ストップ層１６を通して孔を開ける。このエッチングは、アル
ゴン流量が活性種の流量よりもずっと多い状況で、比較的高圧とバイアスとの下
で実行される。他のフルオロカーボンも使用されてもよく、他の化学的不活性搬
送ガス、特に希ガスがアルゴンの代わりに用いられてもよい。
【００４４】 次に、選択的酸化物エッチング１４４を行い、下側酸化物層１４のエッチング
を完了して下側窒化物ストップ層１２で停止する。ＣＯが何もない場合、エッチ
ングは、窒化物に対して選択的になる。選択性は、大きいアルゴン流量（フルオ
ロカーボン流量の５倍より大きい）、大きいバイアス電力（電源電力の５０％よ
りも大きい）、及び、高熱シリコンリング（２２５℃より高い）により増加する
。選択性はまた、高密プラズマの使用で高められるが、それはまた、狭い孔の深
いエッチングを促進する。このステップは、主なフルオロカーボンとしてＣＨＦ 3 よりむしろＣ4Ｆ8を使用するが、それは、Ｃ4Ｆ8が底部保護に有利であり、一
方、ＣＨＦ3は側壁保護に有利であるためである。
【００４５】 大まかなエッチングの完了時に、エッチング後処理（ＰＥＴ）１４６は、残留
フォトレジスト及び反射防止コーティングを剥離し、ポリマーを含む構造体から
のいかなる残留物をも除去して、その後の液体クリーニングが必要ないようにす
る。このエッチング後処理は、以下に説明するその後のものと類似である。それ
は、酸素プラズマを含むが、他の酸素含有ガスでも置き換えられる。それは、選
択的酸化物エッチングステップの間、バイアス電力ゼロか、又は、少なくともバ
イアス電力の２０％を超えない量のいずれかで実行される。
【００４６】 上記のステップ１４０，１４２，１４４，及び、１４６の全ては、各サブステ
ップの間にウェーハを取り除くことなく、同じチャンバで実行されることが好ま
しい。プラズマは、各サブステップの間に消される必要はなく、温度が同じに保
たれ、圧力もほとんど変わらないので、原位置統合化処理においては無駄にする
時間はない。 トレンチエッチング１２４と剥離及びクリーニング１２８とは、図１２の流れ
図に示すように、５つのサブステップを含み、表６の例示的パラメータを用いる
ことが好ましい。
【００４７】 （表６） ＢＡＲＣの トレンチ ＰＥＴ−１ 窒化物 ＰＥＴ−２ 開通 エッチング 除去 ＣＨＦ3流量 ０ ０ ０ ０ ０ （ｓｃｃｍ） ＣＨ2Ｆ2流量 ０ ０ ０ １０ ０ （ｓｃｃｍ） Ｃ4Ｆ8流量 ７ １６ ０ ０ ０ （ｓｃｃｍ） ＣＯ流量 ０ ０ ０ ０ ０ （ｓｃｃｍ） Ｏ2流量 ２０ ０ ５００ １０ ５００ （ｓｃｃｍ） Ａｒ流量 １００ １５０ ０ ３００ ０ （ｓｃｃｍ） 内部電源電力 ３４０ １７０ ７５０ ５００ ７５０ （ワット） 外部電源電力 １０２０ ５８０ ２１５０ １５００ ２１５０ （ワット） バイアス電力 ３００ １４００ ０ ３００ ０ （ワット） 圧力 ５ ７ １５ １５ １５ （ミリトル） ルーフ温度 ２００ ２００ ２００ ２００ ２００ （℃） リング温度 ２７０ ２７０ ２７０ ２７０ ２７０ （℃） 陰極温度 １０ １０ １０ １０ １０ （℃） 裏ヘリウム圧力 １０ １０ １０ １０ １０ （トル） 時間（秒） １５ ５０ ７５ ２００ １０ エッチング速度 ６００ ６００ ４４ （ナノメートル／分）
【００４８】 ＢＡＲＣ開通ステップ１５０は、酸素及びアルゴンのプラズマを用いて、トレ
ンチリソグラフィの開口１２０により露出された上側酸化物層２０頂部の有機酸
化物トレンチＡＲＣ層１１２を取り除き、また、延長ビア孔１００内に十分入っ
たＡＲＣ層１１２も取り除く。中くらいのバイアスと大きいアルゴン流量とは、
非等方性エッチングを生み出す。プラズマ内の過剰な酸素は、輪郭の質を落とす
。窒素又は他の化学的不活性ガスは、アルゴンと取り換えることができる。選択
的トレンチ酸化物エッチング１５２は、上側酸化物層２０を通ってエッチングす
るが、上側窒化物ストップ層１６で止まる。この配合は、主なフルオロカーボン
としてHungらのＣ2Ｆ6をＣ4Ｆ8で置き換えるが、それは、Ｃ4Ｆ8が底部の窒化物
に対してより良い選択性をもたらすからである。トレンチ酸化物エッチング１５
２は、５対１より大きい高い希釈割合、高いバイアス電力、及び、２５０℃より
高いシリコンリングの高温で実行され、窒化物に対する選択性を増加する。しか
し、電源電力は、カウンタボア・ビア・エッチング用のそれよりも減らされる。
【００４９】 トレンチエッチング１５２が下側窒化物ストップ層１２で停止した後、第１の
エッチング後処理１５４は、高分子残留物やいかなる残留フォトレジストをも除
去するために実行される。エッチング後処理１５４は、最小圧力の下で、酸素プ
ラズマを使用し、ウェーハにのバイアスをかけない。窒化物除去ステップ１５６
は、ビア孔１００の底部で露出したシリコン窒化物下側ストップ層１２の一部分
のほか、トレンチ２２の底部で露出した上側窒化物ストップ層１６の窒化物の肩
部を取り除く。窒化物除去ステップ１５６は、良好な重合用のフルオロカーボン
としてジフルオロメタン（ＣＨ2Ｆ2）を用い、上側及び下側窒化物ストップ層１
２，１６両方の窒化物アンダーカットを減少させる。それはまた、窒化物に対す
る選択性を減らすために酸素含有ガスを使う。バイアス電力は比較的低く、電源
電力の２５％未満であり、酸化物エッチングに使われたバイアス電力の２５％未
満である。低いバイアス電力は、一旦下層の銅線１１が露出されたら、いかなる
銅のスパッタリングをも実際上なくなる。それはまた、下層の酸化物に対する窒
化物エッチングの選択性を増加する。シリコン窒化物のフルオロカーボン・エッ
チングは、基本的に化学エッチングであるが、シリコン酸化物のそれは、反応性
イオンエッチングの性質をより多く持っており、高いイオンエネルギを必要とし
、従って、反応を起こすために大きなバイアス電力を必要とする。銅線１１は、
ビア孔１８の底部に位置合わせされるように意図されているが、レベル間の不揃
いが銅線１１をビア孔１００底部の片側に向かってシフトさせ、下のレベルの酸
化物がもう一方の側の下にくることがあるので、酸化物に対する選択性が要求さ
れる。銅のフィーチャと並んだ下層の酸化物をエッチングすることには、２つの
問題がある。その次に来るＴａ／ＴａＮバリア層のスパッタは、そのような狭い
フィーチャには届かないかも知れず、従って、次に堆積される銅が直接に酸化物
と接触するのを有害ではあるが許してしまう。更に、拡大した銅のフィーチャ１
１は、過剰な混線や隣の銅のフィーチャと短絡さえ起こしかねない。酸化物に対
する合理的な選択性は、特に酸素や低バイアス電力に対して有力であるより等方
性を持つエッチング条件の観点からも、これらの問題を防ぐであろう。酸化物に
対する増加した選択性はまた、トレンチ底部に露出した下側誘電体層のエッチン
グを防ぐ。
【００５０】 窒化物除去１５６の後、別の短いエッチング後処理１５８が実行される。それ
は、第１のエッチング後処理１５４と同じ条件のもとで実行されるが、時間は、
７５秒から１０秒に減らされる。その主要な機能は、窒化物除去１５６の間に形
成された高分子残留物を取り除くことである。第２のエッチング後処理１５８は
、次の処理ステップの前の液体クリーニングの必要性を排除する。 ２つのエッチング後処理１５４及び１５８は、銅の金属コーティングには特に
有利であり、それは、第１のより徹底した処理は、銅の上に残留物を堆積できず
、第２の短い処理は、比較的短い時間、銅を酸素にさらすからである。
【００５１】 更なる試験は、窒化物除去における窒化物のアンダーカットを制御するために
行われた。研究された範囲は、１０から３０ｓｃｃｍのＯ2、１０から３０ｓｃ
ｃｍのＣＨ2Ｆ2，９から６０ミリトルの圧力、及び、１５０から３００ワットの
バイアス電力を含む。これらの試験は、窒化物のアンダーカットが、低いＣＨ2
Ｆ2流量、高いバイアス電力、及び、低い圧力において減少することを示す。 上記のトレンチエッチングの順序が効果的であると分かったけれども、窒化物
のアンダーカット量は、それでもなお過剰である。それは、上側及び下側窒化物
ストップ層の両方で起きている。更に、一旦、上側窒化物ストップ層がトレンチ
底部において取り除かれると、下層の下側酸化物層が露出される。ＣＨ2Ｆ2を用
いる窒化物除去は、酸化物に対して不十分な選択性しか持たず、トレンチの下の
下側酸化物層のある部分を取り除く傾向がある。従って、窒化物除去１４６にお
ける主なフルオロカーボンとして、より強く重合するヒドロフルオロメタン、特
に、モノフルオロメタン（ＣＨ3Ｆ）を用いて変異体が作り出された。表７は、
修正された窒化物除去のために、表６から変更されたガス流量及びパラメータを
表している。
【００５２】 （表７） 窒化物除去 ＣＨ3Ｆ流量（ｓｃｃｍ） ３０ Ｏ2流量（ｓｃｃｍ） ５ Ａｒ流量（ｓｃｃｍ） ５０ バイアス電力（ワット） ２００ 時間（秒） ７０ エッチング速度（ナノメートル／分） ８０
【００５３】 ＣＨ3Ｆの非常に強い重合は、観察できるいかなる窒化物アンダーカットをも
除去する。バイアス電力の更なる低減は、更にまた銅のスパッタリングに対して
保護をする。更なるウインドウ実験が実施された。一般的な結論は、ＣＨ3Ｆ流
量の増加は、アンダーカットを減らし、酸化物に対する選択性を増すことである
。一方、Ｏ2流量の増加は、アンダーカットを大きく増加させ、酸化物に対する
選択性を減らす。 表７の修正を含む上記の処理順序を用いて、銅のビアが製作され、試験された
。窒化物のアンダーカットも銅のスパッタリングも何も観察されなかった。ビア
の抵抗は、０．５ミクロンのビアに対して約０．４オームであり、０．２５ミク
ロンのビアに対して１．３オームであった。 本発明の予備的バージョンは、ＡＲＣ層が使われず、トレンチエッチング順序
に第２のエッチング後処理が含まれない条件で作り出された。その結果、トレン
チエッチング順序は、フォトマスク形成後に、主トレンチエッチング、１つのエ
ッチング後処理、及び、ストップ層除去を含む。この順序のための処理の条件例
は、表８に表されている。
【００５４】 （表８） トレンチエッチング アッシング 窒化物除去 Ｃ4Ｆ8流量（ｓｃｃｍ） １４ ０ ０ ＣＨ2Ｆ2流量（ｓｃｃｍ） ０ ０ ４０ Ｏ2流量（ｓｃｃｍ） ０ ４００ ６０ Ａｒ流量（ｓｃｃｍ） １００ ０ １００ 内部電源電力（ワット） ２６０ ８００ ４２０ 外部電源電力（ワット） １０４０ ２４００ １３２０ バイアス電力（ワット） １４００ １５０ １５０ 圧力（ミリトル） ７ ６０ ９ ルーフ温度（℃） １８０ １８０ １８０ リング温度（℃） ２７０ ２７０ ２７０ 陰極温度（℃） −１０ −１０ −１０ 裏ヘリウム圧力（トル） １５ １５ １５ 時間（秒） １００ ６０ １００
【００５５】 上記の条件で０．３ミクロンのカウンタボア・ビアを用いて実行される時、ト
レンチエッチングは、６００ナノメートル／秒の酸化物エッチング速度を生み出
す。トレンチの輪郭は、８５°と９０°との間でかなりのＶ字形である。上側ス
トップ層１６の窒化物損失は、２０％の過エッチングで２０ナノメートル未満で
ある。一方、底部ストップ層１２は、かなりの厚みを失うが、孔が開いた所はな
い。 例示的トレンチエッチングで使われた化学薬品は、低電源電力においてＣ4Ｆ8 ／Ａｒを使用する。トレンチエッチングは、底部のＳｉＮx層１２において広い
面積の露出ＳｉＮxを持つ低いアスペクト比で実行されたので、ＳｉＮxのスパッ
タリングを最小にするため、低いイオン密度による高度に重合的な処理を使用す
るのが望ましい。Ｃ4Ｆ8の高度に重合的性質は、頂部の窒化物層に対する良好な
選択性を与える。より低い電源電力は、イオン密度を減らし、その結果、上側ス
トップ層１６のＳｉＮx隅部のスパッタリングを低減し、それにより、ビアの臨
界寸法を維持する。１８０°という比較的高いシリコンのルーフ温度は、追加の
制御として使われ、窒化物に対する選択性を増加する。７ミリトルという比較的
低いチャンバ圧力は、この場合、０．３ミクロンから１ミクロン以上の範囲に亘
り得る、異なる大きさのトレンチ間のマイクロローディングを最小にするために
使用される。マイクロローディングは、異なる形状に対して異なるエッチング速
度を生み出す。より低い圧力はまた、特にトレンチエッチングに用いられている
高度に重合的な化学薬品に対しては、より垂直方向の輪郭を生み出す。
【００５６】 フォトレジスト及びポリマーは、表８にまとめられている高電源電力及び低バ
イアス電力においてＯ2のみを用いる通常のエッチング後処理（ＰＥＴ）で剥離
される。剥離は、ルーフやウェーハから来るポリマーから派生する残留物を避け
るために、窒化物除去ステップに先立って実行される。露出した下側ストップ層
１２を取り除く第３及び最終のエッチングステップ６６は、銅のスパッタリング
及び残留物形成を避けるために、通常、ソフトプラズマ・エッチングである。 表８のこれら全てのステップに対する温度設定は同じであるから、原位置で連
続して急速に実行し得る。 勿論、図１２のステップ１５８に関連して説明したように、第２及び最終のエ
ッチング後処理は、この順序で実行してもよい。
【００５７】 本発明的処理の主要トレンチエッチングは、窒化物に対する選択性が１０対１
又はそれ以上のいかなるシリコン酸化物エッチング化学薬品を用いて実行するこ
とができる。他のより重いフルオロカーボンがそのようなエッチングステップに
利用されてきたが、それらは、４つの炭素と２つ以下の水素とを持っており、好
ましくは水素を全く持たない、すなわち、無水素フルオロカーボンである。その
ような無水素フルオロカーボンの例は、Ｃ4Ｆ8に加えて、ヘキサフルオロブタジ
エン（Ｃ4Ｆ6）、Ｃ4Ｆ6の様々な異性体、ヘキサフルオロベンゼン（Ｃ6Ｆ6）、
及び、オクタフルオロペンタジエン（Ｃ5Ｆ8）である。後者の各例は、Ｆ／Ｃ比
が２未満という利点を持つ。そのような低いＦ／Ｃ比は、選択性を促進し、エッ
チングストップ層を減らすと信じられる。
【００５８】 選択性は、化学的不活性搬送ガスとしてアルゴンの代わりにキセノン（Ｘｅ）
を使用することにより改善できることも分かっている。 本発明は、デュアルダマシン構造に関連して説明されてきたが、そのように限
定するものではない。例えば、窒化物ストップ層上の深部ビアエッチングは、カ
ウンタボア・ビア・エッチング化学薬品を使い、その後に前記２つのエッチング
後処理とトレンチエッチングに対して説明された窒化物除去とを使うことができ
る。
【００５９】 本発明は、原位置統合化処理に対して、誘電体及び停止材料の他の組合せをよ
り一般的に含み、例えば、１９９８年２月１１日出願の米国特許出願第０９／０
２１，７８８号、及び、１９９８年７月１３日出願の米国特許出願第０９／１１
４，６８２号に記載されるように、ダウ・ケミカル及びブラック・ダイヤモンド
から入手可能のバイビニルシクロブテン（ＢＣＢ）などの低ｋ誘電体がある。こ
れらの材料の異なるエッチングは、１９９８年９月１８日出願の米国特許出願第
０９／１５６，９５６号、及び、１９９８年１１月２５日出願の米国特許出願第
０９／２００，０８６号に記載されている。 本発明は、カウンタボア・デュアルダマシン構造に対して特に有利であるが、
他のタイプのダマシン構造やより従来的なビアを含む他の構造にも適用し得る。
【００６０】 本発明は、ＩＰＳチャンバにおいて実施するように説明されてきたが、他のタ
イプの誘電結合プラズマ反応器や、供給プラズマがバイアスとは別に制御される
遠隔プラズマ供給装置及びＥＣＲなどの他のタイプの反応器においても、有利に
実行することができる。 本発明は、銅の金属被覆に対して特に有利であるが、本発明の多くの特徴は、
従来のアルミニウムを含む他の金属被覆にも適用可能である。 このように、本発明は、既に市販されている器具と普通のエッチングガスとを
用いて、高性能で高生産量の統合化エッチング処理を提供する。更にそれは、液
体クリーニングの必要性をも排除する。
【図面の簡単な説明】
【図１】 ２つの金属被覆レベルを垂直方向に接続し、１つの金属被覆レベルを水平方向
に接続するのに用いられるデュアルダマシン・エッチング構造の正投影図である
。
【図２】 本発明的処理に使用できる誘導結合高密度プラズマエッチング・反応器の概略
側面図である。
【図３】 本出願で開示されたカウンタボア・デュアルダマシン統合化エッチング処理の
処理流れ図である。
【図４】 本発明の改良されたデュアルダマシン統合化エッチング処理の処理流れ図であ
る。
【図５】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図６】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図７】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図８】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図９】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図１０】 本発明のカウンタボア・デュアルダマシン処理、特にエッチングにおいて作り
出されていく構造の断面図である。
【図１１】 図４の処理のカウンタボア・エッチング部分の処理流れ図である。
【図１２】 図４の処理のトレンチ・エッチング部分の処理流れ図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コールフィールド ジョセフ ピー アメリカ合衆国 カリフォルニア州 94549 ラファイエット ブロック スト リート 3543−＃104 (72)発明者 タン スン イー ベティー アメリカ合衆国 カリフォルニア州 95131 サン ホセ ハツレット コート 1251 (72)発明者 ディン ジャン アメリカ合衆国 カリフォルニア州 95129 サン ホセ グレン ヘブン ド ライヴ 1337 (72)発明者 ズー ティアンゾン アメリカ合衆国 カリフォルニア州 94040 マウンテン ビュー ウッドリー フ ウェイ 2135 Ｆターム(参考） 5F004 BA20 BB26 BD01 CA04 DA15 DA16 DA23 DA26 DB00 DB03 DB07 DB23 DB26 EA23 EB01 EB02 5F033 HH08 HH11 HH21 HH32 JJ01 JJ08 JJ11 JJ21 JJ32 KK08 KK11 MM02 MM12 MM13 NN06 NN07 PP06 PP14 PP27 PP28 QQ04 QQ09 QQ15 QQ25 QQ37 QQ92 RR04 RR06 RR11 RR15 SS04 SS15 TT02 【要約の続き】 し、上側及び下側窒化物層の露出部分の窒化物を除去 し、更なる残留物を除去するために第２のエッチング後 処理を実行する、５つのサブステップを含むことが好ま しい。窒化物に対して選択的な酸化物エッチングは、高 いバイアスと、プラズマの側に置かれたフッ素用のシリ コンベース捕集剤のための高熱とを伴う、フルオロカー ボンの化学的性質を用いて達成される。窒化物エッチン グ及び除去は、フルオロカーボンに酸素含有ガスを加え ることにより達成される。最終の窒化物除去は、窒化物 に対する選択性を増すため、及び、下層の銅のスパッタ リングを減らすための非常に低いバイアス電力で達成さ れる。エッチング後処理は、ゼロのバイアス電力を持つ 酸素プラズマを用いる。上側酸化物用の好ましいエッチ ング液は、少なくとも４つの炭素原子を持つ無水素フル オロカーボンである。窒化物除去用の好ましいエッチン グ液は、ヒドロフルオロメタンである。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 別々に制御されるプラズマ源電力及びプラズマバイアス電力
    を有する単一のプラズマエッチング反応器内において基体に対して行われる統合
    されたエッチングプロセスであって、前記基体は、下方へ向かって順次に形成さ
    れているパターン化されたマスク、第１の誘電体層、第１のストップ層、及び前
    記基体内のフィーチャを有し、前記プロセスは、 第１のフルオロカーボンエッチングガス及びキャリヤーガスを使用し、第１の
    源電力及び第１のバイアス電力で動作させて、前記第１の誘電体層を通してエッ
    チングし、前記第１のストップ層上で停止する第１のプラズマエッチングステッ
    プと、 酸素含有ガスを使用し、第２の源電力及び実質的に０である第２のバイアス電
    力で動作させて前記第１のフルオロカーボンエッチングガスによって生じたポリ
    マー残留物を除去する第１のプラズマ処理と、 第２のフルオロカーボンエッチングガス、酸素含有ガス、及びキャリヤーガス
    を使用し、第３の源電力及び前記第１のバイアス電力より実質的に低い第３のバ
    イアス電力で動作させて前記第１のストップ層の露出された部分を除去する第２
    のプラズマエッチングステップと、 酸素含有ガスを使用し、第４の源電力及び実質的に０である第４のバイアス電
    力で動作させて前記第２のフルオロカーボンエッチングガスによって生じたポリ
    マー残留物を除去する第２のプラズマ処理と、 を含むことを特徴とする統合エッチングプロセス。
  2. 【請求項２】 前記第１の誘電体層は酸化物からなり、前記ストップ層は窒
    化物からなることを特徴とする請求項１に記載のプロセス。
  3. 【請求項３】 前記第２のフルオロカーボンエッチングガスは、モノフルオ
    ロメタンからなることを特徴とする請求項２に記載のプロセス。
  4. 【請求項４】 前記基体は、前記パターン化されたマスクと前記第１の誘電
    体層との間に配置されている反射防止層を更に含み、前記プロセスは、前記第１
    のプラズマエッチングステップの前に、酸素含有ガス及びキャリヤーガスを用い
    、第５の源電力及び第５のバイアス電力を使用して前記プラズマ反応器内で行わ
    れる第３のプラズマエッチングステップを更に含むことを特徴とする請求項１に
    記載のプロセス。
  5. 【請求項５】 前記第３のエッチングステップは、フルオロカーボンの使用
    を更に含むことを特徴とする請求項４に記載のプロセス。
  6. 【請求項６】 前記反射防止層は、有機ポリマーからなることを特徴とする
    請求項５に記載のプロセス。
  7. 【請求項７】 前記第１のフルオロカーボンエッチングガスは、少なくとも
    ４個の炭素を含む無酸素フルオロカーボンからなることを特徴とする請求項１に
    記載のプロセス。
  8. 【請求項８】 前記無酸素フルオロカーボンは、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ6Ｆ6か
    らなるグループから選択されることを特徴とする請求項７に記載のプロセス。
  9. 【請求項９】 少なくとも前記第１のプラズマエッチングステップに使用さ
    れる前記キャリヤーガスは、キセノンからなることを特徴とする請求項１に記載
    のプロセス。
  10. 【請求項１０】 カウンタボアデュアルダマシーン構造のための統合された
    エッチングプロセスであって、 別々に制御されるプラズマ源電力及びプラズマバイアス電力を有する単一の第
    １のプラズマエッチング反応器内において基体に対して行われるカウンタボアビ
    アエッチングを含み、前記基体は、下方へ向かって順次に形成されているビアホ
    ールのためのパターン化された第１のマスク、第１の反射防止コーティング、上
    側酸化物誘電体層、上側窒化物層、下側酸化物層、及び下側窒化物層を有し、 前記カウンタボアビアエッチングの後に、別々に制御されるプラズマ源電力及
    びプラズマバイアス電力を有する前記第１の反応器と同一であることができる単
    一の第２のプラズマエッチング反応器内において前記基体に対して行われるトレ
    ンチエッチングを更に含み、前記基体は、前記上側酸化物層の上に形成された第
    ２の反射防止コーティング及び前記ビアホールを取り囲むトレンチのためにパタ
    ーン化された第２のマスクを有し、 前記カウンタボアビアエッチングは、 前記第１の反射防止コーティングを開くステップと、 前記上側酸化物層及び前記上側窒化物層を通してエッチングするステップ
    と、 フルオロカーボン及びアルゴンからなるエッチングガスを用いて前記下側
    酸化物層を通してエッチングするが、前記下側窒化物層上で停止するステップと
    、 酸素プラズマを用いて第１のエッチング後処理するステップと、 を含み、 前記トレンチエッチングは、 フルオロカーボン及び化学的に不活性なガスからなるエッチングガスを用
    い、第１のプラズマバイアス電力を使用して前記上側酸化物層を通してエッチン
    グするが、前記上側窒化物層上で停止するステップと、 酸素プラズマを用いて第２のエッチング後処理するステップと、 フルオロカーボン、酸素含有ガス、及び化学的に不活性なガスからなるエ
    ッチングガスを用い、前記第１のバイアス電力より実質的に低い第２のバイアス
    電力を使用して前記上側窒化物層を通してエッチングするステップと、 酸素プラズマを用い、実質的にバイアス電力を使用せずに第３のエッチン
    グ後処理するステップと、 を含むことを特徴とする統合エッチングプロセス。
  11. 【請求項１１】 別々に制御されるプラズマ源電力及びプラズマバイアス電
    力を有する単一のプラズマエッチング反応器内において基体に対して行われる統
    合されたエッチングプロセスであって、前記基体は、下方へ向かって順次に形成
    されている反射防止コーティング、第１の誘電体層、及びストップ層を有し、前
    記プロセスは、 酸素含有プラズマを用いて前記反射防止コーティングを開くステップと、 フルオロカーボンガス及びより多量の化学的に不活性なガスを含むプラズマを
    用い、第１のバイアス電力を使用して前記誘電体層を選択的にエッチングし、前
    記エッチングを前記ストップ層上で停止するステップと、 酸素含有プラズマを用い、前記第１のバイアス電力より低い第２のバイアス電
    力を使用して前記ストップ層を除去するステップと、 を含むことを特徴とする統合されたエッチングプロセス。
  12. 【請求項１２】 前記無酸素フルオロカーボンは、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ6Ｆ6 からなるグループから選択されることを特徴とする請求項１２に記載のプロセス
    。
  13. 【請求項１３】 底から金属化層、ストップ層、酸化シリコンを含む誘電体
    層、及び前記酸化シリコンのある領域を露出させるための少なくとも１つの開口
    を有するようにパターン化されているフォトレジストマスク層を含む多層の構造
    をエッチングするために、プラズマ反応器内の原位置において行われる方法であ
    って、 第１のガス混合体を前記反応器内へ流し、前記第１のガス混合体を第１のエッ
    チングプラズマに励起し、前記第１のエッチングプラズマに前記誘電体層の前記
    露出した領域をエッチングさせて前記ストップ層のある領域を露出させるステッ
    プを含み、前記第１のエッチングプラズマは、10：１またはそれ以上の誘電体対
    ストップ層の選択性を有し、前記第１のエッチングステップは、前記ストップ層
    の前記露出された領域及び前記反応器の内面上にポリマー残留物を形成し、 Ｏ2を前記反応器内へ導入して前記Ｏ2をプラズマに励起し、前記酸素プラズマ
    に前記フォトレジストマスクを除去させ、且つ前記ストップ層の前記露出された
    領域から及び前記反応器の内面から前記ポリマ残留物を除去させるステップと、 ヒドロフルオロメタン、Ｏ2、及び化学的に不活性なガスを含む第２のガス混
    合体を前記反応器内へ流し、前記第２のガス混合体を第２のエッチングプラズマ
    に励起し、前記第２のエッチングプラズマに前記ストップ層の前記露出した領域
    をエッチングして前記金属化層のある領域を露出させるステップと、 を含むことを特徴とする方法。
  14. 【請求項１４】 前記ストップ層は、窒化シリコンからなることを特徴とす
    る請求項１４に記載の方法。
  15. 【請求項１５】 前記誘電体層は、酸化シリコンからなることを特徴とする
    請求項１４及び１５の何れかに記載の方法。
  16. 【請求項１６】 前記金属化層は、銅層からなることを特徴とする請求項１
    ４乃至１６の何れかに記載の方法。
  17. 【請求項１７】 前記第１のガス混合体は、フルオロカーボンガス及び化学
    的に不活性なキャリヤーガスからなることを特徴とする請求項１４乃至１７の何
    れかに記載の方法。
  18. 【請求項１８】 前記フルオロカーボンガスは、少なくとも４個の炭素と、
    ２個より多くない水素を含むことを特徴とする請求項１８に記載の方法。
  19. 【請求項１９】 前記フルオロカーボンガスは、無酸素フルオロカーボンガ
    スであることを特徴とする請求項１８に記載の方法。
  20. 【請求項２０】 前記第１のエッチングステップに使用される前記キャリヤ
    ーガスは、キセノンからなることを特徴とする請求項１４乃至２０の何れかに記
    載の方法。
  21. 【請求項２１】 前記ヒドロフルオロメタンは、ＣＨ2Ｆ2からなることを特
    徴とする請求項１４乃至２１の何れかに記載の方法。
  22. 【請求項２２】 前記ヒドロフルオロメタンは、ＣＨ3Ｆからなることを特
    徴とする請求項１４乃至２１の何れかに記載の方法。
  23. 【請求項２３】 底から金属化層、窒化シリコン層、酸化シリコン層、及び
    前記酸化シリコンのある領域を露出させるための少なくとも１つの開口を有する
    ようにパターン化されているフォトレジストマスク層を含む多層の構造をエッチ
    ングするために、プラズマ反応器内の原位置において行われる方法であって、 フルオロカーボンガス及びキャリヤーガスを含む第１のガス混合体を前記反応
    器内へ流し、前記第１のガス混合体を第１のエッチングプラズマに励起し、前記
    第１のエッチングプラズマに前記酸化シリコン層の前記露出した領域をエッチン
    グさせて前記窒化シリコン層のある領域を露出させるステップを含み、前記第１
    のエッチングステップは、前記窒化シリコン層の前記露出した領域及び前記反応
    器の内面上にポリマー残留物を形成し、 Ｏ2を前記反応器内へ導入して前記Ｏ2をプラズマに励起し、前記酸素プラズマ
    に前記フォトレジストマスクを除去させ、且つ前記窒化シリコン層の前記露出さ
    れた領域から及び前記反応器の内面から前記ポリマ残留物を除去させるステップ
    と、 ヒドロフルオロメタン、Ｏ2、及びキャリヤーガスを含む第２のガス混合体を
    前記反応器内へ流し、前記第２のガス混合体第２をエッチングプラズマに励起し
    、前記第２のエッチングプラズマに前記窒化シリコン層の前記露出した領域をエ
    ッチングさせて前記金属化層のある領域を露出させるステップと、 を含むことを特徴とする方法。
  24. 【請求項２４】 前記フルオロカーボンガスは、無水素フルオロカーボンガ
    スであることを特徴とする請求項２４に記載の方法。
  25. 【請求項２５】 前記無水素フルオロカーボンは、２より小さいＦ／Ｃ比を
    有していることを特徴とする請求項２４及び２５の何れかに記載の方法。
  26. 【請求項２６】 前記ヒドロフルオロメタンは、ＣＨ2Ｆ2からなることを特
    徴とする請求項２４乃至２６の何れかに記載の方法。
  27. 【請求項２７】 前記ヒドロフルオロメタンは、ＣＨ3Ｆからなることを特
    徴とする請求項２４乃至２６の何れかに記載の方法。
  28. 【請求項２８】 少なくとも前記第１のエッチングステップに使用される前
    記キャリヤーガスは、キセノンからなることを特徴とする請求項２１乃至２８の
    何れかに記載の方法。
  29. 【請求項２９】 前記金属化層は、銅層からなることを特徴とする請求項２
    ４乃至２９の何れかに記載の方法。
  30. 【請求項３０】 前記第１のエッチングステップ中の、ルーフ温度は約180
    ℃であり、環温度は約270℃であることを特徴とする請求項２４乃至３０の何れ
    かに記載の方法。
JP2000569440A 1998-09-08 1999-09-08 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス Pending JP2002525840A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US14981098A 1998-09-08 1998-09-08
US09/149,810 1998-09-08
US09/201,590 US6380096B2 (en) 1998-07-09 1998-11-30 In-situ integrated oxide etch process particularly useful for copper dual damascene
US09/201,590 1998-11-30
PCT/US1999/020588 WO2000014793A2 (en) 1998-09-08 1999-09-08 In-situ integrated oxide etch process particularly useful for copper dual damascene

Publications (1)

Publication Number Publication Date
JP2002525840A true JP2002525840A (ja) 2002-08-13

Family

ID=26847051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000569440A Pending JP2002525840A (ja) 1998-09-08 1999-09-08 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス

Country Status (4)

Country Link
US (1) US6380096B2 (ja)
JP (1) JP2002525840A (ja)
KR (1) KR20010079765A (ja)
WO (1) WO2000014793A2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502319A (ja) * 2000-06-30 2004-01-22 ラム　リサーチ　コーポレーション エッチング工程後に水素を用いてフォトレジストを剥離させるためのプロセス
JP2004289155A (ja) * 2003-03-20 2004-10-14 Texas Instruments Inc 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
JP2006510205A (ja) * 2002-12-10 2006-03-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体セルの接触不良（ｃｏｎｔａｃｔｄｅｆｅｃｔ）を減らす方法とシステム
JP2008504683A (ja) * 2004-06-25 2008-02-14 ラム　リサーチ　コーポレーション 有機材料の均一な除去を提供するための方法
JP2008288434A (ja) * 2007-05-18 2008-11-27 Nippon Mektron Ltd 多層プリント配線板の製造方法およびその配線板
JP2010238915A (ja) * 2009-03-31 2010-10-21 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8801892B2 (en) 2002-12-13 2014-08-12 Lam Research Corporation Uniform etch system
KR20150097416A (ko) * 2014-02-17 2015-08-26 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599829B2 (en) * 1998-11-25 2003-07-29 Texas Instruments Incorporated Method for photoresist strip, sidewall polymer removal and passivation for aluminum metallization
US6828250B1 (en) * 2000-10-13 2004-12-07 Lam Research Corporation Process for etching vias in organosilicate glass materials without causing RIE lag
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6872665B1 (en) * 1999-07-12 2005-03-29 Texas Instruments Incorporated Process flow for dual damescene interconnect structures
DE19937994C2 (de) * 1999-08-11 2003-12-11 Infineon Technologies Ag Ätzprozeß für eine Dual Damascene Strukturierung einer Isolierschicht auf einer Halbleiterstruktur
US6399483B1 (en) * 1999-08-12 2002-06-04 Taiwan Semiconductor Manufacturing Company Method for improving faceting effect in dual damascene process
JP4471243B2 (ja) * 1999-08-27 2010-06-02 東京エレクトロン株式会社 エッチング方法およびプラズマ処理方法
US6391756B1 (en) 1999-08-31 2002-05-21 Micron Technology, Inc. Semiconductor processing methods of forming contact openings
US6727169B1 (en) * 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6500357B1 (en) * 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP3346475B2 (ja) * 2000-01-18 2002-11-18 日本電気株式会社 半導体集積回路の製造方法、半導体集積回路
JP2001332621A (ja) * 2000-03-13 2001-11-30 Toshiba Corp 半導体装置及びその製造方法
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
JP5569353B2 (ja) * 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
JP4390367B2 (ja) * 2000-06-07 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6635566B1 (en) * 2000-06-15 2003-10-21 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
JP2004503089A (ja) * 2000-06-30 2004-01-29 インフィネオン　テクノロジーズ　アクチエンゲゼルシャフト 銅のメタライゼーションに関するビアファーストのデュアルダマシン法
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
JP4858895B2 (ja) * 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6677242B1 (en) * 2000-08-12 2004-01-13 Applied Materials Inc. Integrated shallow trench isolation approach
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
US6566270B1 (en) * 2000-09-15 2003-05-20 Applied Materials Inc. Integration of silicon etch and chamber cleaning processes
US6797633B2 (en) * 2000-11-09 2004-09-28 Texas Instruments Incorporated In-situ plasma ash/treatment after via etch of low-k films for poison-free dual damascene trench patterning
DE10059143B4 (de) * 2000-11-29 2006-12-28 Advanced Micro Devices, Inc., Sunnyvale Oberflächenbehandlungs- und Deckschichtverfahren zur Herstellung einer Kupfergrenzfläche in einem Halbleiterbauteil
US6514860B1 (en) 2001-01-31 2003-02-04 Advanced Micro Devices, Inc. Integration of organic fill for dual damascene process
US6554002B2 (en) * 2001-02-21 2003-04-29 United Microelectronics Corp. Method for removing etching residues
US20020139771A1 (en) * 2001-02-22 2002-10-03 Ping Jiang Gas switching during an etch process to modulate the characteristics of the etch
US6617257B2 (en) * 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
US6630407B2 (en) * 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6962879B2 (en) * 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
JP2003007689A (ja) 2001-06-27 2003-01-10 Seiko Epson Corp アッシング装置、アッシング方法及び半導体装置の製造方法
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
US6727183B1 (en) * 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
JP4108310B2 (ja) * 2001-09-28 2008-06-25 富士通株式会社 シリコン含有絶縁膜を有する半導体装置の製造方法
US6573175B1 (en) * 2001-11-30 2003-06-03 Micron Technology, Inc. Dry low k film application for interlevel dielectric and method of cleaning etched features
US6867145B2 (en) * 2001-12-17 2005-03-15 Hynix Semiconductor Inc. Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser
US6849559B2 (en) * 2002-04-16 2005-02-01 Tokyo Electron Limited Method for removing photoresist and etch residues
US7169440B2 (en) * 2002-04-16 2007-01-30 Tokyo Electron Limited Method for removing photoresist and etch residues
US6743713B2 (en) * 2002-05-15 2004-06-01 Institute Of Microelectronics Method of forming dual damascene pattern using dual bottom anti-reflective coatings (BARC)
US7119006B2 (en) * 2002-11-26 2006-10-10 Texas Instruments Incorporated Via formation for damascene metal conductors in an integrated circuit
AU2003287518A1 (en) * 2002-12-23 2004-07-29 Advanced Micro Devices, Inc. Method of forming a cap layer having anti-reflective characteristics on top of a low-k dielectric
DE10260619B4 (de) * 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
KR100483594B1 (ko) * 2002-12-27 2005-04-15 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
JP2004247675A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
US7083903B2 (en) * 2003-06-17 2006-08-01 Lam Research Corporation Methods of etching photoresist on substrates
KR100606532B1 (ko) * 2003-08-02 2006-07-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7026244B2 (en) * 2003-08-08 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance and reliable copper interconnects by variable doping
US6946391B2 (en) * 2003-09-08 2005-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming dual damascenes
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US6967156B2 (en) * 2003-10-22 2005-11-22 Chartered Semiconductor Manufacturing Ltd. Method to fabricate aligned dual damascene openings
US6949460B2 (en) 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
KR100580794B1 (ko) * 2003-12-31 2006-05-17 동부일렉트로닉스 주식회사 반도체 소자의 콘택 홀 형성 방법
KR100545220B1 (ko) 2003-12-31 2006-01-24 동부아남반도체 주식회사 반도체 소자의 듀얼 다마신 배선 형성 방법
KR100568864B1 (ko) * 2004-01-12 2006-04-10 삼성전자주식회사 반도체 소자 연결배선의 형성방법
JP2005236062A (ja) * 2004-02-20 2005-09-02 Nec Electronics Corp 不揮発性半導体記憶装置の製造方法
JP2005294525A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 半導体装置の製造方法
US20050245074A1 (en) * 2004-04-29 2005-11-03 Ping Jiang In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures
US7700494B2 (en) * 2004-12-30 2010-04-20 Tokyo Electron Limited, Inc. Low-pressure removal of photoresist and etch residue
US20060199370A1 (en) * 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
US20060246727A1 (en) * 2005-04-27 2006-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated dual damascene clean apparatus and process
DE102005020060B4 (de) * 2005-04-29 2012-02-23 Advanced Micro Devices, Inc. Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske
US20060286792A1 (en) * 2005-06-20 2006-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
KR100642486B1 (ko) * 2005-06-27 2006-11-02 동부일렉트로닉스 주식회사 반도체 소자의 듀얼 다마신 배선용 트렌치 형성 방법
US7569478B2 (en) * 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
US20070224827A1 (en) * 2006-03-22 2007-09-27 Ying Xiao Methods for etching a bottom anti-reflective coating layer in dual damascene application
US8263498B2 (en) * 2006-03-28 2012-09-11 Tokyo Electron Limited Semiconductor device fabricating method, plasma processing system and storage medium
US7605063B2 (en) * 2006-05-10 2009-10-20 Lam Research Corporation Photoresist stripping chamber and methods of etching photoresist on substrates
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
JP5103006B2 (ja) 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7977244B2 (en) * 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process
US7843064B2 (en) * 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8293647B2 (en) * 2008-11-24 2012-10-23 Applied Materials, Inc. Bottom up plating by organic surface passivation and differential plating retardation
US8043933B2 (en) * 2008-11-24 2011-10-25 Applied Materials, Inc. Integration sequences with top surface profile modification
DE102010063775B4 (de) * 2010-12-21 2019-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
US8642475B2 (en) 2010-12-21 2014-02-04 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with reduced polysilicon residue and method of manufacture thereof
US8399359B2 (en) 2011-06-01 2013-03-19 United Microelectronics Corp. Manufacturing method for dual damascene structure
US9252023B2 (en) * 2011-09-16 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Etching method and apparatus
US8735295B2 (en) 2012-06-19 2014-05-27 United Microelectronics Corp. Method of manufacturing dual damascene structure
US8647991B1 (en) 2012-07-30 2014-02-11 United Microelectronics Corp. Method for forming dual damascene opening
US20140057414A1 (en) * 2012-08-27 2014-02-27 Aparna Iyer Mask residue removal for substrate dicing by laser and plasma etch
US8921226B2 (en) 2013-01-14 2014-12-30 United Microelectronics Corp. Method of forming semiconductor structure having contact plug
US20150064880A1 (en) * 2013-08-30 2015-03-05 Applied Materials, Inc. Post etch treatment technology for enhancing plasma-etched silicon surface stability in ambient
US8962490B1 (en) 2013-10-08 2015-02-24 United Microelectronics Corp. Method for fabricating semiconductor device
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
CN103832968B (zh) * 2014-03-17 2016-04-13 上海华虹宏力半导体制造有限公司 Mems器件的制造方法
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
US9922806B2 (en) * 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
JP2017059750A (ja) * 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
CN108346617A (zh) * 2017-01-23 2018-07-31 联华电子股份有限公司 制作双镶嵌结构的方法
EP3367425A1 (en) * 2017-02-28 2018-08-29 IMEC vzw A method for direct bonding of semiconductor substrates
US12132088B2 (en) * 2021-04-20 2024-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ohmic electrode for two-dimensional carrier gas (2DCG) semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143820A (en) * 1989-10-31 1992-09-01 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal linens to contact windows
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JPH08241858A (ja) * 1995-01-25 1996-09-17 Toshiba Corp 半導体の反射防止膜及びこの反射防止膜を用いた半導体の製造方法
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
US5910453A (en) * 1996-01-16 1999-06-08 Advanced Micro Devices, Inc. Deep UV anti-reflection coating etch
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US6090697A (en) * 1997-06-30 2000-07-18 Texas Instruments Incorporated Etchstop for integrated circuits
US5965463A (en) * 1997-07-03 1999-10-12 Applied Materials, Inc. Silane etching process
US6051504A (en) * 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
US6027959A (en) * 1997-12-18 2000-02-22 Advanced Micro Devices, Inc. Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
JPH11186236A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp エッチング方法
US6037213A (en) * 1998-06-03 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making cylinder-shaped capacitors for dynamic random access memory
US6037266A (en) * 1998-09-28 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502319A (ja) * 2000-06-30 2004-01-22 ラム　リサーチ　コーポレーション エッチング工程後に水素を用いてフォトレジストを剥離させるためのプロセス
JP2006510205A (ja) * 2002-12-10 2006-03-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体セルの接触不良（ｃｏｎｔａｃｔｄｅｆｅｃｔ）を減らす方法とシステム
US8801892B2 (en) 2002-12-13 2014-08-12 Lam Research Corporation Uniform etch system
JP2004289155A (ja) * 2003-03-20 2004-10-14 Texas Instruments Inc 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
JP2008504683A (ja) * 2004-06-25 2008-02-14 ラム　リサーチ　コーポレーション 有機材料の均一な除去を提供するための方法
KR101171813B1 (ko) 2004-06-25 2012-08-13 램 리써치 코포레이션 유기 재료의 균일한 제거를 제공하는 방법
JP2008288434A (ja) * 2007-05-18 2008-11-27 Nippon Mektron Ltd 多層プリント配線板の製造方法およびその配線板
JP2010238915A (ja) * 2009-03-31 2010-10-21 Fujitsu Semiconductor Ltd 半導体装置の製造方法
KR20150097416A (ko) * 2014-02-17 2015-08-26 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR102038174B1 (ko) 2014-02-17 2019-10-29 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US20010008226A1 (en) 2001-07-19
US6380096B2 (en) 2002-04-30
KR20010079765A (ko) 2001-08-22
WO2000014793A3 (en) 2000-06-02
WO2000014793A2 (en) 2000-03-16

Similar Documents

Publication Publication Date Title
JP2002525840A (ja) 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス
US7125792B2 (en) Dual damascene structure and method
US6211092B1 (en) Counterbore dielectric plasma etch process particularly useful for dual damascene
US6670278B2 (en) Method of plasma etching of silicon carbide
US6180518B1 (en) Method for forming vias in a low dielectric constant material
US6905968B2 (en) Process for selectively etching dielectric layers
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
US7311852B2 (en) Method of plasma etching low-k dielectric materials
US6284149B1 (en) High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6844266B2 (en) Anisotropic etching of organic-containing insulating layers
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
JP5178983B2 (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
US20070026665A1 (en) Method of fabricating a dual damascene interconnect structure
US6686293B2 (en) Method of etching a trench in a silicon-containing dielectric material
JP2007537602A (ja) フルオロカーボン化学エッチングにおけるｈ２添加物を使用しての炭素ドープ酸化ケイ素エッチング
WO2003081645A2 (en) An integrated in-situ etch process performed in a multichamber substrate processing system
US7129171B2 (en) Selective oxygen-free etching process for barrier materials
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
JP2001358218A (ja) 有機膜のエッチング方法及び素子の製造方法
KR100917291B1 (ko) 듀얼 다마신 분야에서 바닥부 무반사 코팅층의 2단계 에칭
US7091612B2 (en) Dual damascene structure and method
JP2007508697A (ja) 一酸化二窒素を使用したエッチバック方法
JP2005005697A (ja) 半導体装置の製造方法
JP2001284327A (ja) ドライエッチング方法、半導体装置の製造方法及び半導体装置
US6468897B1 (en) Method of forming damascene structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090601

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091029