JP2002344242A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/06—Modifications of generator to ensure starting of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/025—Varying the frequency of the oscillations by electronic means the means being an electronic switch for switching in or out oscillator elements
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 発振起動性を確保しつつ、発振周波数の可変
幅が大きい電圧制御発振器を提供する。 【解決手段】 検出回路ＯＰＣによって発振信号が所定
の振幅値となり、発振動作が初期状態から定常状態へと
移行したことを検出してＰチャネルＭＯＳトランジスタ
Ｔｒをオンとして水晶振動子ＸＬとバリキャップダイオ
ードＣＶとのなす直列回路にキャパシタＣＡを直列に接
続する。初期状態では負荷容量を小さくして水晶振動子
の低振幅動作化に対応するための発振増幅部のコンダク
タンスｇｍの低下分を相殺し、良好な発振起動性を維持
するために必要な負性抵抗が得られ、定常状態ではバリ
キャップダイオードＣＶの効果を大きくして発振周波数
の変化幅を大きくする。
幅が大きい電圧制御発振器を提供する。 【解決手段】 検出回路ＯＰＣによって発振信号が所定
の振幅値となり、発振動作が初期状態から定常状態へと
移行したことを検出してＰチャネルＭＯＳトランジスタ
Ｔｒをオンとして水晶振動子ＸＬとバリキャップダイオ
ードＣＶとのなす直列回路にキャパシタＣＡを直列に接
続する。初期状態では負荷容量を小さくして水晶振動子
の低振幅動作化に対応するための発振増幅部のコンダク
タンスｇｍの低下分を相殺し、良好な発振起動性を維持
するために必要な負性抵抗が得られ、定常状態ではバリ
キャップダイオードＣＶの効果を大きくして発振周波数
の変化幅を大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は電圧制御型発振回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】現在、電圧制御発振器としては、１チッ
プに集積化された発振増幅部に水晶振動子等の圧電振動
子と可変容量ダイオード、いわゆるバリキャップダイオ
ードとを外付けして用いるものがある。これは、例え
ば、図８、図９に示すようなものがある。図８に示すも
のでは、ＣＭＯＳインバータｉｖ１の入力端子ｉｎ、出
力端子ｏｕｔ間に帰還抵抗ｒｆを接続し、入力端子ｉｎ
と電源端子ＶＤＤ（例えば、３Ｖ）との間に負荷容量と
してのキャパシタｃｇを接続してある。入力端子ｉｎと
キャパシタｃｇとの接続点には圧電振動子としての水晶
振動子ｘｌの一方の端子を外付けするため端子ｘｉｎが
接続されている。出力端子ｏｕｔと抵抗ｒｆとの接続点
には、水晶振動子ｘｌに流れる電流を制限するための抵
抗ｒｄの一方の端子が接続され、この抵抗ｒｄの他方の
端子には直流成分遮断用のキャパシタｃｃの一方の端子
が接続され、このキャパシタｃｃの一方の端子と電源端
子ＶＤＤとの間に出力端子ｏｕｔ側の負荷容量となるキ
ャパシタｃｄを接続してある。また、このキャパシタｃ
ｃの他方の端子にはバリキャップダイオードｃｖのアノ
ードを外付けするための端子ｖｏｕｔが接続されてい
る。また、バリキャップダイオードｃｖのカソードと水
晶振動子ｘｌの他方の端子とを外付け接続するための端
子ｘｏｕｔが設けられる。端子ｘｏｕｔには抵抗ｒｂ１
を介してバリキャップダイオードｃｖに制御電圧を与え
る制御端子ｃｔｌが接続されており、端子ｖｏｕｔには
バリキャップダイオードｃｖのアノードは抵抗ｒｂ２を
介して電源端子ＶＳＳ（０Ｖ）が接続されている。端子
ｘｉｎと端子ｘｏｕｔとの間に水晶振動子ｘｌを外付け
接続し、端子ｖｏｕｔ、端子ｘｏｕｔとの間にバリキャ
ップダイオードｃｖを外付け接続することにより、発振
増幅部として機能するＣＭＯＳインバータｉｖ１の入力
端子ｉｎと出力端子ｏｕｔとの間に、言い換えれば負荷
容量を介して電源端子ＶＤＤに、水晶振動子ｘｌとバリ
キャップダイオードｃｖとの直列回路が接続され、電圧
制御発振器が構成される。図示しない制御回路より端子
ｃｔｌに与えられる制御電圧によってバリキャップダイ
オードｃｖの容量値は変化され、発振周波数が制御され
る。
プに集積化された発振増幅部に水晶振動子等の圧電振動
子と可変容量ダイオード、いわゆるバリキャップダイオ
ードとを外付けして用いるものがある。これは、例え
ば、図８、図９に示すようなものがある。図８に示すも
のでは、ＣＭＯＳインバータｉｖ１の入力端子ｉｎ、出
力端子ｏｕｔ間に帰還抵抗ｒｆを接続し、入力端子ｉｎ
と電源端子ＶＤＤ（例えば、３Ｖ）との間に負荷容量と
してのキャパシタｃｇを接続してある。入力端子ｉｎと
キャパシタｃｇとの接続点には圧電振動子としての水晶
振動子ｘｌの一方の端子を外付けするため端子ｘｉｎが
接続されている。出力端子ｏｕｔと抵抗ｒｆとの接続点
には、水晶振動子ｘｌに流れる電流を制限するための抵
抗ｒｄの一方の端子が接続され、この抵抗ｒｄの他方の
端子には直流成分遮断用のキャパシタｃｃの一方の端子
が接続され、このキャパシタｃｃの一方の端子と電源端
子ＶＤＤとの間に出力端子ｏｕｔ側の負荷容量となるキ
ャパシタｃｄを接続してある。また、このキャパシタｃ
ｃの他方の端子にはバリキャップダイオードｃｖのアノ
ードを外付けするための端子ｖｏｕｔが接続されてい
る。また、バリキャップダイオードｃｖのカソードと水
晶振動子ｘｌの他方の端子とを外付け接続するための端
子ｘｏｕｔが設けられる。端子ｘｏｕｔには抵抗ｒｂ１
を介してバリキャップダイオードｃｖに制御電圧を与え
る制御端子ｃｔｌが接続されており、端子ｖｏｕｔには
バリキャップダイオードｃｖのアノードは抵抗ｒｂ２を
介して電源端子ＶＳＳ（０Ｖ）が接続されている。端子
ｘｉｎと端子ｘｏｕｔとの間に水晶振動子ｘｌを外付け
接続し、端子ｖｏｕｔ、端子ｘｏｕｔとの間にバリキャ
ップダイオードｃｖを外付け接続することにより、発振
増幅部として機能するＣＭＯＳインバータｉｖ１の入力
端子ｉｎと出力端子ｏｕｔとの間に、言い換えれば負荷
容量を介して電源端子ＶＤＤに、水晶振動子ｘｌとバリ
キャップダイオードｃｖとの直列回路が接続され、電圧
制御発振器が構成される。図示しない制御回路より端子
ｃｔｌに与えられる制御電圧によってバリキャップダイ
オードｃｖの容量値は変化され、発振周波数が制御され
る。
【０００３】図９に示すものについて説明する。図９で
は、図８の各構成要素に対応する各構成要素は同じ符号
で示してある。帰還抵抗ｒｆ、ＣＭＯＳインバータｉｖ
１以外の各構成要素を外付けとしてある。ＣＭＯＳイン
バータｉｖ１の入力端子ｉｎ、出力端子ｏｕｔにそれぞ
れ外付け用の端子ｘｉｎ、ｘｏｕｔを接続してあり、端
子ｘｉｎ、端子ｘｏｕｔにそれぞれキャパシタｃｇ、ｃ
ｄが外付けされ、端子ｘｉｎ、端子ｘｏｕｔ間に水晶振
動子ｘｌが外付けされる。また、端子ｘｉｎと電源端子
ＶＳＳ（図９では、例えば、０Ｖとされた外部の電源端
子とする。）との間に直流成分遮断用のキャパシタｃｃ
とバリキャップダイオードｃｖとが直列に接続されてお
り、キャパシタｃｃとバリキャップダイオードｃｖとの
接続点に抵抗ｒｂ１を介して制御端子ｃｔｌを接続して
ある。図９のものでも、図示しない制御回路より端子ｃ
ｔｌに与えられる制御電圧によってバリキャップダイオ
ードｃｖの容量値は変化され、発振周波数が制御され
る。
は、図８の各構成要素に対応する各構成要素は同じ符号
で示してある。帰還抵抗ｒｆ、ＣＭＯＳインバータｉｖ
１以外の各構成要素を外付けとしてある。ＣＭＯＳイン
バータｉｖ１の入力端子ｉｎ、出力端子ｏｕｔにそれぞ
れ外付け用の端子ｘｉｎ、ｘｏｕｔを接続してあり、端
子ｘｉｎ、端子ｘｏｕｔにそれぞれキャパシタｃｇ、ｃ
ｄが外付けされ、端子ｘｉｎ、端子ｘｏｕｔ間に水晶振
動子ｘｌが外付けされる。また、端子ｘｉｎと電源端子
ＶＳＳ（図９では、例えば、０Ｖとされた外部の電源端
子とする。）との間に直流成分遮断用のキャパシタｃｃ
とバリキャップダイオードｃｖとが直列に接続されてお
り、キャパシタｃｃとバリキャップダイオードｃｖとの
接続点に抵抗ｒｂ１を介して制御端子ｃｔｌを接続して
ある。図９のものでも、図示しない制御回路より端子ｃ
ｔｌに与えられる制御電圧によってバリキャップダイオ
ードｃｖの容量値は変化され、発振周波数が制御され
る。
【０００４】
【発明が解決しようとする課題】上述のような電圧制御
発振器にあっては、発振周波数の可変幅を大きくするた
めに水晶振動子ｘｌを低振幅で動作させることが一般に
求められる。このため、例えば、発振増幅部、すなわ
ち、ＣＭＯＳインバータｉｖ１への供給電流を制限する
ものがあり、このようなものでは発振増幅部のコンダク
タンスｇｍが低下する。また、発振起動性を維持するた
めに、負性抵抗−ＲＬをある程度大きな値に維持する必
要がある。負性抵抗−ＲＬは、ωを発振周波数とし、負
荷容量をＣｇ、Ｃｄとすると、−ＲＬ≒−ｇｍ／（ω2
・Ｃｄ・Ｃｇ）と表され、コンダクタンスｇｍを小さく
しながら負性抵抗を維持するためには負荷容量Ｃｇ、Ｃ
ｄを小さくする必要がある。しかし、負荷容量Ｃｇ、Ｃ
ｄを小さくすることは、発振周波数の可変幅を小さくす
ることとなる。このため、発振起動性を確保することと
発振周波数の可変幅を大きくすることとの両立は相反す
ることであった。
発振器にあっては、発振周波数の可変幅を大きくするた
めに水晶振動子ｘｌを低振幅で動作させることが一般に
求められる。このため、例えば、発振増幅部、すなわ
ち、ＣＭＯＳインバータｉｖ１への供給電流を制限する
ものがあり、このようなものでは発振増幅部のコンダク
タンスｇｍが低下する。また、発振起動性を維持するた
めに、負性抵抗−ＲＬをある程度大きな値に維持する必
要がある。負性抵抗−ＲＬは、ωを発振周波数とし、負
荷容量をＣｇ、Ｃｄとすると、−ＲＬ≒−ｇｍ／（ω2
・Ｃｄ・Ｃｇ）と表され、コンダクタンスｇｍを小さく
しながら負性抵抗を維持するためには負荷容量Ｃｇ、Ｃ
ｄを小さくする必要がある。しかし、負荷容量Ｃｇ、Ｃ
ｄを小さくすることは、発振周波数の可変幅を小さくす
ることとなる。このため、発振起動性を確保することと
発振周波数の可変幅を大きくすることとの両立は相反す
ることであった。
【０００５】そこで本発明の目的は、発振起動性を確保
しつつ、発振周波数の可変幅が大きい電圧制御発振器を
提供することにある。
しつつ、発振周波数の可変幅が大きい電圧制御発振器を
提供することにある。
【０００６】
【課題を解決するための手段】本発明の電圧制御発振器
は、圧電振動子が入力端子と出力端子との間に接続され
るインバータと、カソードに制御端子を接続してあり、
アノードまたは上記カソードが直流成分遮断用の遮断容
量素子を介して上記出力端子または上記入力端子に接続
されるバリキャップダイオードと、上記圧電振動子と上
記バリキャップダイオードとのなす直列回路に上記遮断
容量素子とは別の容量素子を選択的に直列に接続するス
イッチング素子とを備え、発振動作が初期状態にあると
きには上記スイッチング素子をオフとすることを特徴と
する。
は、圧電振動子が入力端子と出力端子との間に接続され
るインバータと、カソードに制御端子を接続してあり、
アノードまたは上記カソードが直流成分遮断用の遮断容
量素子を介して上記出力端子または上記入力端子に接続
されるバリキャップダイオードと、上記圧電振動子と上
記バリキャップダイオードとのなす直列回路に上記遮断
容量素子とは別の容量素子を選択的に直列に接続するス
イッチング素子とを備え、発振動作が初期状態にあると
きには上記スイッチング素子をオフとすることを特徴と
する。
【０００７】また、本発明の電圧制御発振器は、上記容
量素子及び上記スイッチング素子の複数個を備え、当該
複数のスイッチング素子により上記容量素子の複数個を
選択的に接続することが好ましい。
量素子及び上記スイッチング素子の複数個を備え、当該
複数のスイッチング素子により上記容量素子の複数個を
選択的に接続することが好ましい。
【０００８】また、本発明の電圧制御発振器は、上記ス
イッチング素子はＭＯＳトランジスタであり、当該ＭＯ
Ｓトランジスタはゲートに印加される制御電圧によって
オン抵抗を制御されることが好ましい。
イッチング素子はＭＯＳトランジスタであり、当該ＭＯ
Ｓトランジスタはゲートに印加される制御電圧によって
オン抵抗を制御されることが好ましい。
【０００９】また、本発明の電圧制御発振器は、上記イ
ンバータの発振信号が所定の振幅値となったことを検出
して検出出力を発生する検出回路を備え、上記検出出力
の発生に応答して上記スイッチング素子をオンとするこ
とが好ましい。
ンバータの発振信号が所定の振幅値となったことを検出
して検出出力を発生する検出回路を備え、上記検出出力
の発生に応答して上記スイッチング素子をオンとするこ
とが好ましい。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。図１は
本発明の第１実施例の電圧制御発振器の構成を説明する
電気回路図であり、まず、本例の回路構成について説明
する。発振増幅部を構成するインバータとしてのＣＭＯ
ＳインバータＩＶ０の入力端子ＩＮ、出力端子ＯＵＴ間
に帰還抵抗Ｒｆを接続してある。ＣＭＯＳインバータＩ
Ｖ０の入力端子ＩＮと電源端子ＶＤＤ（例えば、３Ｖ）
との間に負荷容量としてのキャパシタＣＧを接続してあ
る。入力端子ＩＮとキャパシタＣＧとの接続点には圧電
振動子としての水晶振動子ＸＬの一方の端子を外付けす
るため端子ＸＩＮが接続されている。なお、圧電振動子
としては、水晶振動子の他、表面弾性波振動子等を用い
ても良い。ＣＭＯＳインバータＩＶ０の出力端子ＯＵＴ
と抵抗Ｒｆとの接続点には、抵抗ＲＤの一方の端子が接
続される。この抵抗ＲＤは水晶電流を抑え、最適な値に
調整するために設けてある。これにより発振条件を維持
しながら周波数調整幅を大きくできる。また、他の圧電
振動子においても同様のことが言える。この抵抗ＲＤの
他方の端子には直流成分遮断用のキャパシタＣＣの一方
の端子が接続される。キャパシタＣＣの他方の端子と電
源端子ＶＤＤとの間に出力端子ＯＵＴ側の負荷容量とな
るキャパシタＣＤを接続してある。また、キャパシタＣ
Ｃの他方の端子にはバリキャップダイオードＣＶのアノ
ードが接続されている。バリキャップダイオードＣＶの
カソードには抵抗ＲＢ１を介してバリキャップダイオー
ドＣＶに制御電圧を与える電圧制御端子ＣＴＬが接続さ
れる。バリキャップダイオードＣＶのアノードは抵抗Ｒ
Ｂ２を介して電源端子ＶＳＳに接続される。また、バリ
キャップダイオードＣＶのカソードには水晶振動子ＸＬ
の他方の端子を外付け接続するための端子ＸＯＵＴが設
けられる。なお、キャパシタＣＣは、ＣＭＯＳインバー
タＩＶ０の出力端子とを直流的に切り離すものである。
これにより、ＣＭＯＳインバータＩＶ０の出力端子が抵
抗ＲＢ２を介して固定されることはない。
の実施の形態を実施例に基づき詳細に説明する。図１は
本発明の第１実施例の電圧制御発振器の構成を説明する
電気回路図であり、まず、本例の回路構成について説明
する。発振増幅部を構成するインバータとしてのＣＭＯ
ＳインバータＩＶ０の入力端子ＩＮ、出力端子ＯＵＴ間
に帰還抵抗Ｒｆを接続してある。ＣＭＯＳインバータＩ
Ｖ０の入力端子ＩＮと電源端子ＶＤＤ（例えば、３Ｖ）
との間に負荷容量としてのキャパシタＣＧを接続してあ
る。入力端子ＩＮとキャパシタＣＧとの接続点には圧電
振動子としての水晶振動子ＸＬの一方の端子を外付けす
るため端子ＸＩＮが接続されている。なお、圧電振動子
としては、水晶振動子の他、表面弾性波振動子等を用い
ても良い。ＣＭＯＳインバータＩＶ０の出力端子ＯＵＴ
と抵抗Ｒｆとの接続点には、抵抗ＲＤの一方の端子が接
続される。この抵抗ＲＤは水晶電流を抑え、最適な値に
調整するために設けてある。これにより発振条件を維持
しながら周波数調整幅を大きくできる。また、他の圧電
振動子においても同様のことが言える。この抵抗ＲＤの
他方の端子には直流成分遮断用のキャパシタＣＣの一方
の端子が接続される。キャパシタＣＣの他方の端子と電
源端子ＶＤＤとの間に出力端子ＯＵＴ側の負荷容量とな
るキャパシタＣＤを接続してある。また、キャパシタＣ
Ｃの他方の端子にはバリキャップダイオードＣＶのアノ
ードが接続されている。バリキャップダイオードＣＶの
カソードには抵抗ＲＢ１を介してバリキャップダイオー
ドＣＶに制御電圧を与える電圧制御端子ＣＴＬが接続さ
れる。バリキャップダイオードＣＶのアノードは抵抗Ｒ
Ｂ２を介して電源端子ＶＳＳに接続される。また、バリ
キャップダイオードＣＶのカソードには水晶振動子ＸＬ
の他方の端子を外付け接続するための端子ＸＯＵＴが設
けられる。なお、キャパシタＣＣは、ＣＭＯＳインバー
タＩＶ０の出力端子とを直流的に切り離すものである。
これにより、ＣＭＯＳインバータＩＶ０の出力端子が抵
抗ＲＢ２を介して固定されることはない。
【００１１】また、ＣＭＯＳインバータＩＶ０の入力端
子ＩＮと電源端子ＶＤＤとの間にはキャパシタＣＡとＰ
チャネルＭＯＳトランジスタＴｒとの直列回路が接続さ
れる。ＰチャネルＭＯＳトランジスタＴｒのゲートに後
述する検出回路ＯＰＣからの“Ｌ”または“Ｈ”の２値
の制御信号を印加することにより、ＰチャネルＭＯＳト
ランジスタＴｒのオン、オフの状態を制御し、キャパシ
タＣＡをＣＭＯＳインバータＩＶ０の入力端子ＩＮと電
源端子ＶＤＤとの間に選択的に接続する。
子ＩＮと電源端子ＶＤＤとの間にはキャパシタＣＡとＰ
チャネルＭＯＳトランジスタＴｒとの直列回路が接続さ
れる。ＰチャネルＭＯＳトランジスタＴｒのゲートに後
述する検出回路ＯＰＣからの“Ｌ”または“Ｈ”の２値
の制御信号を印加することにより、ＰチャネルＭＯＳト
ランジスタＴｒのオン、オフの状態を制御し、キャパシ
タＣＡをＣＭＯＳインバータＩＶ０の入力端子ＩＮと電
源端子ＶＤＤとの間に選択的に接続する。
【００１２】検出回路ＯＰＣは、ＣＭＯＳインバータＩ
Ｖ１、ＩＶ２、ＩＶ３、ＩＶ４、ＣＭＯＳナンドゲート
ＮＤ１、キャパシタＣ３からなる。ＣＭＯＳインバータ
ＩＶ１は、図２（Ｂ）に示すような入出力特性を有して
おり、その反転電位はこの実施例では１．２Ｖである。
以下、このようなＣＭＯＳインバータには、インバータ
記号に“Ｌ”を付す。ＣＭＯＳインバータＩＶ２は、図
２（Ｃ）に示すような入出力特性を有しており、その反
転電位はこの実施例では１．８Ｖである。以下、このよ
うなＣＭＯＳインバータには、インバータ記号に“Ｈ”
を付す。なお、インバータ記号に“Ｌ”または“Ｈ”を
付してないものは、特に断らない限り、ＣＭＯＳインバ
ータＩＶ０と同様に、図２（Ａ）に示すような入出力特
性を有し、その反転電位はこの実施例では１．５Ｖであ
る。ＣＭＯＳインバータＩＶ１の入力端子とＣＭＯＳイ
ンバータＩＶ２の入力端子とは端子ａで接続され、ＣＭ
ＯＳインバータＩＶ０の出力端子ＯＵＴに接続される。
ＣＭＯＳインバータＩＶ１の出力端子はＣＭＯＳインバ
ータＩＶ３を介してＣＭＯＳナンドゲートＮＤ１の一方
の入力端子に接続される。ＣＭＯＳインバータＩＶ２の
出力端子はＣＭＯＳナンドゲートＮＤ１の他方の入力端
子に接続される。ＣＭＯＳナンドゲートＮＤ１の出力端
子とＣＭＯＳインバータＩＶ４の入力端子との接続点で
ある端子ｂは、キャパシタＣ３を介して電源端子ＶＤＤ
（ここでは、３Ｖとする。）に接続される。このような
構成により、ＣＭＯＳインバータＩＶ０の出力端子ＯＵ
Ｔからの発振信号の電位が１．２Ｖ以下または１．８Ｖ
以上となっている間、キャパシタＣ３は放電され、端子
ｂの電位は徐々に上昇し、端子ｂの電位がＣＭＯＳイン
バータＩＶ４の反転電位１．５Ｖを越えると検出回路Ｏ
ＰＣの出力端子ｃは“Ｌ”となり、これを発振信号が所
定の振幅値となって電圧制御発振器が定常振幅の発振動
作となったことを示す検出出力とする。端子ｃはＰチャ
ネルＭＯＳトランジスタＴｒのゲートに接続されてお
り、これをオンとする。
Ｖ１、ＩＶ２、ＩＶ３、ＩＶ４、ＣＭＯＳナンドゲート
ＮＤ１、キャパシタＣ３からなる。ＣＭＯＳインバータ
ＩＶ１は、図２（Ｂ）に示すような入出力特性を有して
おり、その反転電位はこの実施例では１．２Ｖである。
以下、このようなＣＭＯＳインバータには、インバータ
記号に“Ｌ”を付す。ＣＭＯＳインバータＩＶ２は、図
２（Ｃ）に示すような入出力特性を有しており、その反
転電位はこの実施例では１．８Ｖである。以下、このよ
うなＣＭＯＳインバータには、インバータ記号に“Ｈ”
を付す。なお、インバータ記号に“Ｌ”または“Ｈ”を
付してないものは、特に断らない限り、ＣＭＯＳインバ
ータＩＶ０と同様に、図２（Ａ）に示すような入出力特
性を有し、その反転電位はこの実施例では１．５Ｖであ
る。ＣＭＯＳインバータＩＶ１の入力端子とＣＭＯＳイ
ンバータＩＶ２の入力端子とは端子ａで接続され、ＣＭ
ＯＳインバータＩＶ０の出力端子ＯＵＴに接続される。
ＣＭＯＳインバータＩＶ１の出力端子はＣＭＯＳインバ
ータＩＶ３を介してＣＭＯＳナンドゲートＮＤ１の一方
の入力端子に接続される。ＣＭＯＳインバータＩＶ２の
出力端子はＣＭＯＳナンドゲートＮＤ１の他方の入力端
子に接続される。ＣＭＯＳナンドゲートＮＤ１の出力端
子とＣＭＯＳインバータＩＶ４の入力端子との接続点で
ある端子ｂは、キャパシタＣ３を介して電源端子ＶＤＤ
（ここでは、３Ｖとする。）に接続される。このような
構成により、ＣＭＯＳインバータＩＶ０の出力端子ＯＵ
Ｔからの発振信号の電位が１．２Ｖ以下または１．８Ｖ
以上となっている間、キャパシタＣ３は放電され、端子
ｂの電位は徐々に上昇し、端子ｂの電位がＣＭＯＳイン
バータＩＶ４の反転電位１．５Ｖを越えると検出回路Ｏ
ＰＣの出力端子ｃは“Ｌ”となり、これを発振信号が所
定の振幅値となって電圧制御発振器が定常振幅の発振動
作となったことを示す検出出力とする。端子ｃはＰチャ
ネルＭＯＳトランジスタＴｒのゲートに接続されてお
り、これをオンとする。
【００１３】以上の各構成要素は、水晶振動子ＸＬを除
いて１チップに集積化されている。端子ＸＩＮと端子Ｘ
ＯＵＴとの間に水晶振動子ＸＬを外付け接続することに
より、発振増幅部としてのＣＭＯＳインバータＩＶ０の
入力端子ＩＮと出力端子ＯＵＴとの間に、言い換えれ
ば、負荷容量を介して電源端子ＶＤＤに、水晶振動子Ｘ
ＬとバリキャップダイオードＣＶとの直列回路が接続さ
れ、電圧制御発振器が構成される。図示しない制御回路
より電圧制御端子ＣＴＬに印加される逆方向の制御電圧
によってバリキャップダイオードＣＶの容量値は可変さ
れ、発振周波数が制御される。
いて１チップに集積化されている。端子ＸＩＮと端子Ｘ
ＯＵＴとの間に水晶振動子ＸＬを外付け接続することに
より、発振増幅部としてのＣＭＯＳインバータＩＶ０の
入力端子ＩＮと出力端子ＯＵＴとの間に、言い換えれ
ば、負荷容量を介して電源端子ＶＤＤに、水晶振動子Ｘ
ＬとバリキャップダイオードＣＶとの直列回路が接続さ
れ、電圧制御発振器が構成される。図示しない制御回路
より電圧制御端子ＣＴＬに印加される逆方向の制御電圧
によってバリキャップダイオードＣＶの容量値は可変さ
れ、発振周波数が制御される。
【００１４】次に本例の動作について説明する。まず、
本例の電圧制御発振器の動作概要を図３に示す等価回路
を参照しながら説明する。本例の電圧制御発振器では、
水晶振動子ＸＬとバリキャップダイオードＣＶとキャパ
シタＣＬと負性抵抗−ＲＬとによる直列回路が形成され
る。キャパシタＣＬは水晶振動子ＸＬとバリキャップダ
イオードＣＶとに直列に接続されるキャパシタの合成容
量であり、ＰチャネルＭＯＳトランジスタＴｒがオフの
場合はキャパシタＣＧ、ＣＤを含む合成容量であり、Ｐ
チャネルＭＯＳトランジスタＴｒがオフの場合はキャパ
シタＣＧ、ＣＤ、ＣＡを含む合成容量である。また、水
晶振動子ＸＬの発振周波数は、バリキャップダイオード
ＣＶを含む合成容量であるキャパシタＣＬ’で定まり、
その容量値をＣＬ’とし、バリキャップダイオードＣ
Ｖ、キャパシタＣＬの容量値をそれぞれＣＶ、ＣＬとす
ると、ＣＬ’＝ＣＬ・ＣＶ／（ＣＬ＋ＣＶ）と表せる。
これから明らかなようにバリキャップダイオードＣＶの
容量値よりキャパシタＣＬの値が大きければ大きいほ
ど、バリキャップダイオードＣＶの容量変化を効果的に
キャパシタＣＬ’に反映させることができる。従って、
上述のように選択的にキャパシタＣＡを接続することに
よってキャパシタＣＬの容量値を大きくして、キャパシ
タＣＬ’に対するバリキャップダイオードＣＶの容量変
化による効果を大きくする。
本例の電圧制御発振器の動作概要を図３に示す等価回路
を参照しながら説明する。本例の電圧制御発振器では、
水晶振動子ＸＬとバリキャップダイオードＣＶとキャパ
シタＣＬと負性抵抗−ＲＬとによる直列回路が形成され
る。キャパシタＣＬは水晶振動子ＸＬとバリキャップダ
イオードＣＶとに直列に接続されるキャパシタの合成容
量であり、ＰチャネルＭＯＳトランジスタＴｒがオフの
場合はキャパシタＣＧ、ＣＤを含む合成容量であり、Ｐ
チャネルＭＯＳトランジスタＴｒがオフの場合はキャパ
シタＣＧ、ＣＤ、ＣＡを含む合成容量である。また、水
晶振動子ＸＬの発振周波数は、バリキャップダイオード
ＣＶを含む合成容量であるキャパシタＣＬ’で定まり、
その容量値をＣＬ’とし、バリキャップダイオードＣ
Ｖ、キャパシタＣＬの容量値をそれぞれＣＶ、ＣＬとす
ると、ＣＬ’＝ＣＬ・ＣＶ／（ＣＬ＋ＣＶ）と表せる。
これから明らかなようにバリキャップダイオードＣＶの
容量値よりキャパシタＣＬの値が大きければ大きいほ
ど、バリキャップダイオードＣＶの容量変化を効果的に
キャパシタＣＬ’に反映させることができる。従って、
上述のように選択的にキャパシタＣＡを接続することに
よってキャパシタＣＬの容量値を大きくして、キャパシ
タＣＬ’に対するバリキャップダイオードＣＶの容量変
化による効果を大きくする。
【００１５】次に本例の電圧制御発振器の発振動作を図
４の波形図を参照しながら説明する。図４（Ａ）はＣＭ
ＯＳインバータＩＶ０出力端子ＯＵＴに接続される端子
ａの電圧波形を示し、同図（Ｂ）は検出回路ＯＰＣの端
子ｂの電圧波形を示し、同図（Ｃ）は検出回路ＯＰＣの
出力端子ｃの電圧波形を示してある。
４の波形図を参照しながら説明する。図４（Ａ）はＣＭ
ＯＳインバータＩＶ０出力端子ＯＵＴに接続される端子
ａの電圧波形を示し、同図（Ｂ）は検出回路ＯＰＣの端
子ｂの電圧波形を示し、同図（Ｃ）は検出回路ＯＰＣの
出力端子ｃの電圧波形を示してある。
【００１６】図４（Ａ）に示すように、電圧制御発振器
の発振動作の初期状態では、ＣＭＯＳインバータＩＶ０
からの発振信号の電位がＣＭＯＳインバータＩＶ１の反
転電位（１．２Ｖ）とＣＭＯＳインバータＩＶ２の反転
電位（１．８Ｖ）との間にあり、ＣＭＯＳインバータＩ
Ｖ１の論理出力値は“Ｌ”、ＣＭＯＳインバータＩＶ２
の論理出力値は“Ｈ”である。また、ＣＭＯＳナンドゲ
ートＮＤ１の論理出力値は“Ｌ”となり、キャパシタＣ
３は充電された状態にある。これにより、ＣＭＯＳイン
バータＩＶ４の論理出力値は“Ｈ”となり、すなわち、
出力端子ｃは“Ｈ”となる。検出回路ＯＰＣの端子ｃの
“Ｈ”により、ＰチャネルＭＯＳトランジスタＴｒはオ
フとされており、キャパシタＣＡはＣＭＯＳインバータ
ＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続さ
れず、キャパシタＣＬの値は小さくされている。その分
負性抵抗−ＲＬが大きくでき、発振起動性は良好なまま
に維持される。
の発振動作の初期状態では、ＣＭＯＳインバータＩＶ０
からの発振信号の電位がＣＭＯＳインバータＩＶ１の反
転電位（１．２Ｖ）とＣＭＯＳインバータＩＶ２の反転
電位（１．８Ｖ）との間にあり、ＣＭＯＳインバータＩ
Ｖ１の論理出力値は“Ｌ”、ＣＭＯＳインバータＩＶ２
の論理出力値は“Ｈ”である。また、ＣＭＯＳナンドゲ
ートＮＤ１の論理出力値は“Ｌ”となり、キャパシタＣ
３は充電された状態にある。これにより、ＣＭＯＳイン
バータＩＶ４の論理出力値は“Ｈ”となり、すなわち、
出力端子ｃは“Ｈ”となる。検出回路ＯＰＣの端子ｃの
“Ｈ”により、ＰチャネルＭＯＳトランジスタＴｒはオ
フとされており、キャパシタＣＡはＣＭＯＳインバータ
ＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続さ
れず、キャパシタＣＬの値は小さくされている。その分
負性抵抗−ＲＬが大きくでき、発振起動性は良好なまま
に維持される。
【００１７】図４（Ｂ）に示すように、発振信号の発振
電位がＣＭＯＳインバータＩＶ１の反転電位（１．２
Ｖ）よりも低くなる、またはＣＭＯＳインバータＩＶ２
の反転電位（１．８Ｖ）よりも高くなると、ＣＭＯＳナ
ンドゲートＮＤ１の論理出力値は“Ｈ”となり、このと
き、キャパシタＣ３の値及びＣＭＯＳナンドゲートＮＤ
１を構成するＭＯＳトランジスタのオン抵抗の値を適当
に選定することにより、キャパシタＣ３は放電され、キ
ャパシタＣ３の両端間の充電電圧が下降し、キャパシタ
Ｃ３の端子ｂの電位が上昇する。
電位がＣＭＯＳインバータＩＶ１の反転電位（１．２
Ｖ）よりも低くなる、またはＣＭＯＳインバータＩＶ２
の反転電位（１．８Ｖ）よりも高くなると、ＣＭＯＳナ
ンドゲートＮＤ１の論理出力値は“Ｈ”となり、このと
き、キャパシタＣ３の値及びＣＭＯＳナンドゲートＮＤ
１を構成するＭＯＳトランジスタのオン抵抗の値を適当
に選定することにより、キャパシタＣ３は放電され、キ
ャパシタＣ３の両端間の充電電圧が下降し、キャパシタ
Ｃ３の端子ｂの電位が上昇する。
【００１８】発振信号の振幅値の増加に従ってキャパシ
タＣ３の端子ｂの電位上昇が繰り返され、ＣＭＯＳイン
バータＩＶ４の入力電位がその第１の反転電位（１．５
Ｖ）よりも高くなると、図４（Ｃ）に示すようにＣＭＯ
ＳインバータＩＶ４の論理出力値が“Ｈ”から“Ｌ”に
反転する。これにより、ＰチャネルＭＯＳトランジスタ
Ｔｒをオンとなり、キャパシタＣＡをＣＭＯＳインバー
タＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続
する。これにより、電源端子ＶＤＤを経由する水晶振動
子ＸＬとバリキャップダイオードＣＶとを含む直列回路
において、バリキャップダイオードＣＶに直列接続され
るキャパシタＣＬの容量値が増加し、キャパシタＣＬ’
に現れるバリキャップダイオードＣＶの容量変化による
効果を増加させることができ、発振周波数の変化幅を大
きくすることができる。
タＣ３の端子ｂの電位上昇が繰り返され、ＣＭＯＳイン
バータＩＶ４の入力電位がその第１の反転電位（１．５
Ｖ）よりも高くなると、図４（Ｃ）に示すようにＣＭＯ
ＳインバータＩＶ４の論理出力値が“Ｈ”から“Ｌ”に
反転する。これにより、ＰチャネルＭＯＳトランジスタ
Ｔｒをオンとなり、キャパシタＣＡをＣＭＯＳインバー
タＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間に接続
する。これにより、電源端子ＶＤＤを経由する水晶振動
子ＸＬとバリキャップダイオードＣＶとを含む直列回路
において、バリキャップダイオードＣＶに直列接続され
るキャパシタＣＬの容量値が増加し、キャパシタＣＬ’
に現れるバリキャップダイオードＣＶの容量変化による
効果を増加させることができ、発振周波数の変化幅を大
きくすることができる。
【００１９】以上のように本例では、電圧制御発振器の
発振動作の初期状態において、ＰチャネルＭＯＳトラン
ジスタＴｒをオフとして負荷容量を小さくすることによ
って、その分負性抵抗−ＲＬを大きくでき、その分、発
振増幅部のコンダクタンスｇｍを小さくして水晶振動子
の低振幅動作化を図ることが可能であり、発振起動性を
確保しつつ、発振周波数の変化幅を大きくすることが可
能である。
発振動作の初期状態において、ＰチャネルＭＯＳトラン
ジスタＴｒをオフとして負荷容量を小さくすることによ
って、その分負性抵抗−ＲＬを大きくでき、その分、発
振増幅部のコンダクタンスｇｍを小さくして水晶振動子
の低振幅動作化を図ることが可能であり、発振起動性を
確保しつつ、発振周波数の変化幅を大きくすることが可
能である。
【００２０】次に本発明の第２実施例の電圧制御発振器
について説明する。上記第１実施例ではＰチャネルＭＯ
ＳトランジスタＴｒのゲートに２値の論理レベルの制御
信号印加して単純にオン、オフすることとして述べた
が、本発明はこれに限るものではない。例えば、図５に
示すように構成しても良い。図５において図１と同じ符
号は図１と同じ構成要素を示すこととし、以降に述べる
各図においても同様とする。本例では、検出回路ＯＰＣ
の検出出力の後段にレベル制御回路ＬＣを挿入して、端
子ｃの出力が“Ｌ”となった後に図示しない制御回路に
よって指定される多値の論理レベルの制御信号を発生
し、これをＰチャネルＭＯＳトランジスタＴｒのゲート
に与えてＰチャネルＭＯＳトランジスタＴｒのオン抵抗
を制御してキャパシタＣＬに対するキャパシタＣＡの効
果を制御するようにしてある。このように構成すること
によれば、上記第１実施例と同様の作用効果を奏すると
ともに、電圧制御端子ＣＴＬに印加される制御電圧によ
るバリキャップダイオードＣＶの容量値の制御と相乗し
てより精細な発振周波数制御が可能となる。
について説明する。上記第１実施例ではＰチャネルＭＯ
ＳトランジスタＴｒのゲートに２値の論理レベルの制御
信号印加して単純にオン、オフすることとして述べた
が、本発明はこれに限るものではない。例えば、図５に
示すように構成しても良い。図５において図１と同じ符
号は図１と同じ構成要素を示すこととし、以降に述べる
各図においても同様とする。本例では、検出回路ＯＰＣ
の検出出力の後段にレベル制御回路ＬＣを挿入して、端
子ｃの出力が“Ｌ”となった後に図示しない制御回路に
よって指定される多値の論理レベルの制御信号を発生
し、これをＰチャネルＭＯＳトランジスタＴｒのゲート
に与えてＰチャネルＭＯＳトランジスタＴｒのオン抵抗
を制御してキャパシタＣＬに対するキャパシタＣＡの効
果を制御するようにしてある。このように構成すること
によれば、上記第１実施例と同様の作用効果を奏すると
ともに、電圧制御端子ＣＴＬに印加される制御電圧によ
るバリキャップダイオードＣＶの容量値の制御と相乗し
てより精細な発振周波数制御が可能となる。
【００２１】次に本発明の第３実施例の電圧制御発振器
について説明する。上記第１実施例ではＣＭＯＳインバ
ータＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間にＰ
チャネルＭＯＳトランジスタＴｒとキャパシタＣＡとの
直列回路の１つを接続したが、本発明はこれに限るもの
ではない。例えば、図６に示すようにＣＭＯＳインバー
タＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間にこの
ような直列回路の複数を接続しても良い。これは、ＣＭ
ＯＳインバータＩＶ０の入力端子ＩＮと電源端子ＶＤＤ
との間にＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３
とキャパシタＣＡ１〜ＣＡ３とをそれぞれ直列に接続
し、選択回路ＳＥＬからＰチャネルＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３のゲートに制御信号を与えてこれらのオ
ン、オフを制御するようにしても良い。選択回路ＳＥＬ
は検出回路ＯＰＣの端子ｃと接続されて検出出力を受け
ており、端子ｃの出力が“Ｌ”となるまでＰチャネルＭ
ＯＳトランジスタＴｒ１〜Ｔｒ３を総てオフとし、端子
ｃの出力が“Ｌ”となった後に図示しない制御回路から
の制御信号に応じてＰチャネルＭＯＳトランジスタＴｒ
１〜Ｔｒ３を選択的にオンとする。これにより、キャパ
シタＣＡ１〜ＣＡ３の少なくとも何れか１またはこれら
の組合せによる合成容量によってキャパシタＣＬが定ま
る。これによれば、上記第１実施例と同様の作用効果を
奏するとともに、電圧制御端子ＣＴＬに印加される制御
電圧によるバリキャップダイオードＣＶの容量値の制御
と相乗してより精細な発振周波数制御が可能となる。
について説明する。上記第１実施例ではＣＭＯＳインバ
ータＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間にＰ
チャネルＭＯＳトランジスタＴｒとキャパシタＣＡとの
直列回路の１つを接続したが、本発明はこれに限るもの
ではない。例えば、図６に示すようにＣＭＯＳインバー
タＩＶ０の入力端子ＩＮと電源端子ＶＤＤとの間にこの
ような直列回路の複数を接続しても良い。これは、ＣＭ
ＯＳインバータＩＶ０の入力端子ＩＮと電源端子ＶＤＤ
との間にＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３
とキャパシタＣＡ１〜ＣＡ３とをそれぞれ直列に接続
し、選択回路ＳＥＬからＰチャネルＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３のゲートに制御信号を与えてこれらのオ
ン、オフを制御するようにしても良い。選択回路ＳＥＬ
は検出回路ＯＰＣの端子ｃと接続されて検出出力を受け
ており、端子ｃの出力が“Ｌ”となるまでＰチャネルＭ
ＯＳトランジスタＴｒ１〜Ｔｒ３を総てオフとし、端子
ｃの出力が“Ｌ”となった後に図示しない制御回路から
の制御信号に応じてＰチャネルＭＯＳトランジスタＴｒ
１〜Ｔｒ３を選択的にオンとする。これにより、キャパ
シタＣＡ１〜ＣＡ３の少なくとも何れか１またはこれら
の組合せによる合成容量によってキャパシタＣＬが定ま
る。これによれば、上記第１実施例と同様の作用効果を
奏するとともに、電圧制御端子ＣＴＬに印加される制御
電圧によるバリキャップダイオードＣＶの容量値の制御
と相乗してより精細な発振周波数制御が可能となる。
【００２２】次に本発明の第４実施例の電圧制御発振器
について説明する。上記第１実施例では、バリキャップ
ダイオードＣＶをそのアノードがＣＭＯＳインバータＩ
Ｖ０の出力端子ＯＵＴ側に接続されるようにし、キャパ
シタＣＡをＣＭＯＳインバータＩＶ０の入力端子側に接
続したが、本発明はこれに限るものではない。また、上
記第１実施例では、負荷容量としてのキャパシタＣＧ、
ＣＤを高電位側の電源端子ＶＤＤに接続したが、本発明
はこれに限るものではない。例えば、図７に示すように
構成しても良い。バリキャップダイオードＣＶ’のアノ
ードを低電位側の電源端子ＶＳＳに接続し、そのカソー
ドを直流成分遮断用のキャパシタＣＣ’を介してＣＭＯ
ＳインバータＩＶ０の入力端子ＩＮに接続し、カソード
とキャパシタＣＣ’との接続点に抵抗ＲＢ１’を介して
制御端子ＣＴＬ’を接続してある。負荷容量としてのキ
ャパシタＣＧ’はＣＭＯＳインバータＩＶ０の入力端子
ＩＮと電源端子ＶＳＳとの間に接続してあり、負荷容量
としてのキャパシタＣＤ’はＣＭＯＳインバータＩＶ０
の出力端子ＯＵＴと電源端子ＶＳＳとの間に接続してあ
る。キャパシタＣＤ’は抵抗ＲＤを介してＣＭＯＳイン
バータＩＶ０の出力端子ＯＵＴと接続される。また、Ｎ
チャネルＭＯＳトランジスタＴｒ’とキャパシタＣＡ’
とがＣＭＯＳインバータＩＶ０の出力端子ＯＵＴと電源
端子ＶＳＳとの間に直列に接続される。キャパシタＣ
Ａ’は抵抗ＲＤを介してＣＭＯＳインバータＩＶ０の出
力端子ＯＵＴと接続される。ＮチャネルＭＯＳトランジ
スタＴｒ’のゲートはＣＭＯＳインバータＩＶ５を介し
て端子ｃに接続される。
について説明する。上記第１実施例では、バリキャップ
ダイオードＣＶをそのアノードがＣＭＯＳインバータＩ
Ｖ０の出力端子ＯＵＴ側に接続されるようにし、キャパ
シタＣＡをＣＭＯＳインバータＩＶ０の入力端子側に接
続したが、本発明はこれに限るものではない。また、上
記第１実施例では、負荷容量としてのキャパシタＣＧ、
ＣＤを高電位側の電源端子ＶＤＤに接続したが、本発明
はこれに限るものではない。例えば、図７に示すように
構成しても良い。バリキャップダイオードＣＶ’のアノ
ードを低電位側の電源端子ＶＳＳに接続し、そのカソー
ドを直流成分遮断用のキャパシタＣＣ’を介してＣＭＯ
ＳインバータＩＶ０の入力端子ＩＮに接続し、カソード
とキャパシタＣＣ’との接続点に抵抗ＲＢ１’を介して
制御端子ＣＴＬ’を接続してある。負荷容量としてのキ
ャパシタＣＧ’はＣＭＯＳインバータＩＶ０の入力端子
ＩＮと電源端子ＶＳＳとの間に接続してあり、負荷容量
としてのキャパシタＣＤ’はＣＭＯＳインバータＩＶ０
の出力端子ＯＵＴと電源端子ＶＳＳとの間に接続してあ
る。キャパシタＣＤ’は抵抗ＲＤを介してＣＭＯＳイン
バータＩＶ０の出力端子ＯＵＴと接続される。また、Ｎ
チャネルＭＯＳトランジスタＴｒ’とキャパシタＣＡ’
とがＣＭＯＳインバータＩＶ０の出力端子ＯＵＴと電源
端子ＶＳＳとの間に直列に接続される。キャパシタＣ
Ａ’は抵抗ＲＤを介してＣＭＯＳインバータＩＶ０の出
力端子ＯＵＴと接続される。ＮチャネルＭＯＳトランジ
スタＴｒ’のゲートはＣＭＯＳインバータＩＶ５を介し
て端子ｃに接続される。
【００２３】以上のように構成される本例においても、
等価回路的にみれば、ＮチャネルＭＯＳトランジスタＴ
ｒ’がオンとなることによってキャパシタＣＡ’がバリ
キャップダイオードと水晶振動子ＸＬとを含む直列回路
に直列に接続されることとなる。従って上記第１実施例
と同様の作用効果を奏する。
等価回路的にみれば、ＮチャネルＭＯＳトランジスタＴ
ｒ’がオンとなることによってキャパシタＣＡ’がバリ
キャップダイオードと水晶振動子ＸＬとを含む直列回路
に直列に接続されることとなる。従って上記第１実施例
と同様の作用効果を奏する。
【００２４】以上のように本発明は、等価回路的にみて
バリキャップダイオードと水晶振動子とを含む直列回路
にキャパシタを選択的に直列に接続する構成であれば良
く、例えば、上述の第１実施例のものでは、Ｐチャネル
ＭＯＳトランジスタＴｒとキャパシタＣＡとをＣＭＯＳ
インバータＩＶ０の出力端子ＯＵＴと電源端子ＶＤＤと
の間に直列に接続しても良い。すなわち、キャパシタと
スイッチング素子とのなす直列回路をＣＭＯＳインバー
タＩＶ０の入力端子ＩＮ、出力端子ＯＵＴのいずれの側
に接続しても良いし、両方にこのような直列回路を所望
の数だけ接続しても良い。また、このような直列回路を
電源端子ＶＤＤ側ではなく、電源端子ＶＳＳ側に接続し
ても良いし、これらの両方にこのような直列回路を所望
の数だけ接続しても良い。
バリキャップダイオードと水晶振動子とを含む直列回路
にキャパシタを選択的に直列に接続する構成であれば良
く、例えば、上述の第１実施例のものでは、Ｐチャネル
ＭＯＳトランジスタＴｒとキャパシタＣＡとをＣＭＯＳ
インバータＩＶ０の出力端子ＯＵＴと電源端子ＶＤＤと
の間に直列に接続しても良い。すなわち、キャパシタと
スイッチング素子とのなす直列回路をＣＭＯＳインバー
タＩＶ０の入力端子ＩＮ、出力端子ＯＵＴのいずれの側
に接続しても良いし、両方にこのような直列回路を所望
の数だけ接続しても良い。また、このような直列回路を
電源端子ＶＤＤ側ではなく、電源端子ＶＳＳ側に接続し
ても良いし、これらの両方にこのような直列回路を所望
の数だけ接続しても良い。
【００２５】また、上述の各実施例では、バリキャップ
ダイオードと水晶振動子とを含む直列回路にキャパシタ
を選択的に接続するスイッチング素子としてＭＯＳトラ
ンジスタを用いることとしたが、本発明はこれに限るも
のではない。スイッチング素子としては、トランスミッ
ションゲートを用いても良く、様々なものが使用可能で
ある。
ダイオードと水晶振動子とを含む直列回路にキャパシタ
を選択的に接続するスイッチング素子としてＭＯＳトラ
ンジスタを用いることとしたが、本発明はこれに限るも
のではない。スイッチング素子としては、トランスミッ
ションゲートを用いても良く、様々なものが使用可能で
ある。
【００２６】また、上述の各実施例では検出回路ＯＰＣ
を用いることとしたが、本発明はこれに限るものではな
く様々な構成の検出回路が利用できる。例えば、検出回
路ＯＰＣにおいてＣＭＯＳインバータＩＶ４の代わりに
シュミットインバータを用いても良く、このようにすれ
ば、電圧制御発振器の発振初期動作から定常振幅動作へ
の移行期にあって端子ｂの電位が特定の電位の近傍に長
く滞留するような場合でも、端子ｂの電位の変動をシュ
ミットインバータの図２（Ｄ）に示すようなヒステリシ
ス特性によって吸収し、検出回路ＯＰＣの変動を抑える
ことができ、スイッチング素子のオン、オフ状態を安定
させることができる。
を用いることとしたが、本発明はこれに限るものではな
く様々な構成の検出回路が利用できる。例えば、検出回
路ＯＰＣにおいてＣＭＯＳインバータＩＶ４の代わりに
シュミットインバータを用いても良く、このようにすれ
ば、電圧制御発振器の発振初期動作から定常振幅動作へ
の移行期にあって端子ｂの電位が特定の電位の近傍に長
く滞留するような場合でも、端子ｂの電位の変動をシュ
ミットインバータの図２（Ｄ）に示すようなヒステリシ
ス特性によって吸収し、検出回路ＯＰＣの変動を抑える
ことができ、スイッチング素子のオン、オフ状態を安定
させることができる。
【００２７】また、上述の各実施例のように実際にＣＭ
ＯＳインバータＩＶ０からの発振信号を監視する検出回
路ＯＰＣを用いる他、パワーオンリセット回路等を設
け、電圧制御発振器への電力供給から所定期間経過した
ことをもって発振動作が初期状態から定常状態へ移った
とし、電圧制御発振器への電力供給から所定期間経過し
た後に立ち下がるパワーオンリセット回路の出力によっ
てスイッチング素子をオンとしても良いし、電圧制御発
振器を制御する外部回路によって発振動作が初期状態と
見なせる期間スイッチング素子をオフとしても良い。本
発明では発振動作が初期状態と見なせる期間スイッチン
グ素子をオフとする構成を備えていれば良い。
ＯＳインバータＩＶ０からの発振信号を監視する検出回
路ＯＰＣを用いる他、パワーオンリセット回路等を設
け、電圧制御発振器への電力供給から所定期間経過した
ことをもって発振動作が初期状態から定常状態へ移った
とし、電圧制御発振器への電力供給から所定期間経過し
た後に立ち下がるパワーオンリセット回路の出力によっ
てスイッチング素子をオンとしても良いし、電圧制御発
振器を制御する外部回路によって発振動作が初期状態と
見なせる期間スイッチング素子をオフとしても良い。本
発明では発振動作が初期状態と見なせる期間スイッチン
グ素子をオフとする構成を備えていれば良い。
【００２８】
【発明の効果】本発明によれば、発振動作の初期状態に
あってはスイッチング素子により、圧電振動子とバリキ
ャップダイオードとのなす直列回路から容量素子を切り
離す。このため、発振動作の初期状態にあっては、負荷
容量を小さくでき、良好な発振起動性が得られる程度に
必要な負性抵抗を維持しながら、負荷容量を小さくでき
る分だけ発振増幅部としてのインバータのコンダクタン
スｇｍを小さくでき、水晶振動子等の圧電振動子の低振
幅動作化を図ることが可能となる。
あってはスイッチング素子により、圧電振動子とバリキ
ャップダイオードとのなす直列回路から容量素子を切り
離す。このため、発振動作の初期状態にあっては、負荷
容量を小さくでき、良好な発振起動性が得られる程度に
必要な負性抵抗を維持しながら、負荷容量を小さくでき
る分だけ発振増幅部としてのインバータのコンダクタン
スｇｍを小さくでき、水晶振動子等の圧電振動子の低振
幅動作化を図ることが可能となる。
【００２９】発振動作が初期状態から定常状態に移行し
た後、例えば、検出回路によって、インバータの発振信
号が所定の振幅値となったことを検出し、これを発振動
作が初期状態から定常状態に移行したことを示す検出出
力として発生し、この検出出力の発生に応答してスイッ
チング素子をオンとすることにより、圧電振動子とバリ
キャップダイオードとのなす直列回路に容量素子を直列
に接続することによって、バリキャップダイオードの容
量変化による圧電振動子に接続される合成容量に与える
効果を大きくできる。従って発振周波数の変化幅を大き
くすることが可能となる。以上により、発振起動性を確
保しつつ、発振周波数の可変幅が大きい電圧制御発振器
を提供することが可能となる。
た後、例えば、検出回路によって、インバータの発振信
号が所定の振幅値となったことを検出し、これを発振動
作が初期状態から定常状態に移行したことを示す検出出
力として発生し、この検出出力の発生に応答してスイッ
チング素子をオンとすることにより、圧電振動子とバリ
キャップダイオードとのなす直列回路に容量素子を直列
に接続することによって、バリキャップダイオードの容
量変化による圧電振動子に接続される合成容量に与える
効果を大きくできる。従って発振周波数の変化幅を大き
くすることが可能となる。以上により、発振起動性を確
保しつつ、発振周波数の可変幅が大きい電圧制御発振器
を提供することが可能となる。
【図１】本発明の第１実施例の電圧制御発振器の構成を
示す電気回路図。
示す電気回路図。
【図２】図１の各ＣＭＯＳインバータの出力電圧−入力
電圧特性を示す特性図。
電圧特性を示す特性図。
【図３】図１の動作説明のための等価回路図。
【図４】図１の動作説明のための電圧波形図。
【図５】本発明の第２実施例の電圧制御発振器の構成を
示す電気回路図。
示す電気回路図。
【図６】本発明の第３実施例の電圧制御発振器の構成を
示す電気回路図。
示す電気回路図。
【図７】本発明の第４実施例の電圧制御発振器の構成を
示す電気回路図。
示す電気回路図。
【図８】従来の電圧制御発振器の構成を示す電気回路
図。
図。
【図９】従来の電圧制御発振器の構成を示す電気回路
図。
図。
ＩＶ０ インバータ（ＣＭＯＳインバータ） ＸＬ 圧電振動子（水晶振動子） ＣＣ 遮断容量素子（キャパシタ） Ｔｒ スイッチング素子（ＰチャネルＭＯＳトラン
ジスタ） ＣＡ 容量素子（キャパシタ） ＯＰＣ 検出回路 ＣＶ バリキャップダイオード Ｔｒ１〜Ｔｒ３ スイッチング素子（ＰチャネルＭ
ＯＳトランジスタ） ＣＡ１〜ＣＡ３ 容量素子（キャパシタ） ＣＣ’ 遮断容量素子（キャパシタ） Ｔｒ’ スイッチング素子（ＮチャネルＭＯＳトラ
ンジスタ） ＣＡ’ 容量素子（キャパシタ） ＣＶ’ バリキャップダイオード
ジスタ） ＣＡ 容量素子（キャパシタ） ＯＰＣ 検出回路 ＣＶ バリキャップダイオード Ｔｒ１〜Ｔｒ３ スイッチング素子（ＰチャネルＭ
ＯＳトランジスタ） ＣＡ１〜ＣＡ３ 容量素子（キャパシタ） ＣＣ’ 遮断容量素子（キャパシタ） Ｔｒ’ スイッチング素子（ＮチャネルＭＯＳトラ
ンジスタ） ＣＡ’ 容量素子（キャパシタ） ＣＶ’ バリキャップダイオード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J079 AA04 BA12 BA22 BA41 DA13 EA03 FA05 FA13 FA14 FA21 FB03 FB31 GA04 GA09
Claims (4)
- 【請求項１】 圧電振動子が入力端子と出力端子との間
に接続されるインバータと、 カソードに制御端子を接続してあり、アノードまたは上
記カソードが直流成分遮断用の遮断容量素子を介して上
記出力端子または上記入力端子に接続されるバリキャッ
プダイオードと、 上記圧電振動子と上記バリキャップダイオードとのなす
直列回路に上記遮断容量素子とは別の容量素子を選択的
に直列に接続するスイッチング素子とを備え、 発振動作が初期状態にあるときには上記スイッチング素
子をオフとすることを特徴とする電圧制御発振器。 - 【請求項２】 上記容量素子及び上記スイッチング素子
の複数個を備え、当該複数のスイッチング素子により上
記容量素子の複数個を選択的に接続することを特徴とす
る請求項１に記載の電圧制御発振器。 - 【請求項３】 上記スイッチング素子はＭＯＳトランジ
スタであり、当該ＭＯＳトランジスタはゲートに印加さ
れる制御電圧によってオン抵抗を制御されることを特徴
とする請求項１または２に記載の電圧制御発振器。 - 【請求項４】 上記インバータの発振信号が所定の振幅
値となったことを検出して検出出力を発生する検出回路
を備え、上記検出出力の発生に応答して上記スイッチン
グ素子をオンとすることを特徴とする請求項１乃至３の
いずれかに記載の電圧制御発振器。
Priority Applications (2)
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|---|---|---|---|
| JP2001148895A JP2002344242A (ja) | 2001-05-18 | 2001-05-18 | 電圧制御発振器 |
| US10/134,897 US6710669B2 (en) | 2001-05-18 | 2002-04-29 | Voltage controlled oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148895A JP2002344242A (ja) | 2001-05-18 | 2001-05-18 | 電圧制御発振器 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18994136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001148895A Pending JP2002344242A (ja) | 2001-05-18 | 2001-05-18 | 電圧制御発振器 |
Country Status (2)
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| US (1) | US6710669B2 (ja) |
| JP (1) | JP2002344242A (ja) |
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| US7986194B2 (en) * | 2007-01-30 | 2011-07-26 | Epson Toyocom Corporation | Oscillator |
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- 2002-04-29 US US10/134,897 patent/US6710669B2/en not_active Expired - Lifetime
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| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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