JP2002343900A - チップキャリヤ基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 71
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 91
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 91
- 230000004888 barrier function Effects 0.000 claims abstract description 89
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 86
- 239000004020 conductor Substances 0.000 claims abstract description 86
- 229910052802 copper Inorganic materials 0.000 claims abstract description 85
- 239000010949 copper Substances 0.000 claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 claims description 83
- 239000002184 metal Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 43
- 238000002048 anodisation reaction Methods 0.000 claims description 15
- 239000000919 ceramic Substances 0.000 claims description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 169
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 229920000642 polymer Polymers 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 20
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 19
- 238000005498 polishing Methods 0.000 description 14
- 238000000059 patterning Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 239000002002 slurry Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 230000008020 evaporation Effects 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- CFAKWWQIUFSQFU-UHFFFAOYSA-N 2-hydroxy-3-methylcyclopent-2-en-1-one Chemical class CC1=C(O)C(=O)CC1 CFAKWWQIUFSQFU-UHFFFAOYSA-N 0.000 description 1
- 229920002160 Celluloid Polymers 0.000 description 1
- 241000252506 Characiformes Species 0.000 description 1
- RPNUMPOLZDHAAY-UHFFFAOYSA-N Diethylenetriamine Chemical compound NCCNCCN RPNUMPOLZDHAAY-UHFFFAOYSA-N 0.000 description 1
- 101000777301 Homo sapiens Uteroglobin Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000013504 Triton X-100 Substances 0.000 description 1
- 229920004890 Triton X-100 Polymers 0.000 description 1
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013019 agitation Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- VQWFNAGFNGABOH-UHFFFAOYSA-K chromium(iii) hydroxide Chemical compound [OH-].[OH-].[OH-].[Cr+3] VQWFNAGFNGABOH-UHFFFAOYSA-K 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004347 surface barrier Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- H—ELECTRICITY
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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- H05K2203/0315—Oxidising metal
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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Abstract
(57)【要約】
【課題】 好適な絶縁性誘電体により分離された多層の
導体並びに層間を相互接続するバイアを有するチップキ
ャリヤ基板を提供する。 【解決手段】 本発明のチップキャリヤ基板は、少なく
とも２個の、ベース上にある銅の導体層、陽極酸化によ
り形成した、導体層を相互接続する複数のアルミニウム
のスタッド、アルミニウムスタッドと銅の導体との間を
電気的に接続し、それらが直接接触するのを防止する、
バリヤ金属層、及び高分子誘電体で覆われた、アルミニ
ウムスタッド及び少なくとも１個の銅の導体層を含む。
導体並びに層間を相互接続するバイアを有するチップキ
ャリヤ基板を提供する。 【解決手段】 本発明のチップキャリヤ基板は、少なく
とも２個の、ベース上にある銅の導体層、陽極酸化によ
り形成した、導体層を相互接続する複数のアルミニウム
のスタッド、アルミニウムスタッドと銅の導体との間を
電気的に接続し、それらが直接接触するのを防止する、
バリヤ金属層、及び高分子誘電体で覆われた、アルミニ
ウムスタッド及び少なくとも１個の銅の導体層を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、好適な絶縁性誘電
体により分離された多層の導体並びに層間を相互接続す
るバイアを有するチップキャリヤ基板の製造方法、及び
該方法により形成されるチップキャリヤ基板に関する。
体により分離された多層の導体並びに層間を相互接続す
るバイアを有するチップキャリヤ基板の製造方法、及び
該方法により形成されるチップキャリヤ基板に関する。
【０００２】
【従来の技術】様々な用途、特に、チップキャリヤ基板
の形成のための多層電子相互接続構造体は、当業界で周
知である。このような相互接続構造体は、通常、予め決
定されたパターンに配列され、好適な絶縁（誘電）体に
より分離された数個の導体層並びに層間を相互接続する
バイアを含む。このような相互接続構造体は、マルチ又
は単一チップキャリヤ基板及びマイクロエレクトロニッ
ク受動素子（インダクタ、コンデンサ又は複合回路）の
製造に使用されうる。軍事、航空、自動車、通信、コン
ピュータ及び携帯電子利用部品などの分野における多数
の電子システムが、このような構造体を含んでいる。チ
ップキャリヤ基板における電子相互接続バイアを製造す
るための、数多くの技術が知られている。１つの方法で
は、通常はセラミック又は二酸化ケイ素で被覆したシリ
コンである誘電体、あるいはプリント配線基板（ＰＷ
Ｂ）をベースとして用意する。導体を、ベース上、誘電
体の下に形成する。孔を誘電体中に形成し、次いでスパ
ッタリングし、あるいは無電解めっきし、金属（通常は
銅）でパターンめっきして、下層の導体を上層に形成さ
れた導体と相互接続する。この方法により形成されるバ
イアは、孔全体が金属で充填されてはいないため、非充
填バイアと呼ばれる。一般に、非充填バイアの上の誘電
体の上方表面は、誘電体のバイア中への落ち込みによ
り、平面ではない。非平面表面は、上方金属層の導体の
密度を低下させ、またチップにより発生した熱を除去す
る非充填バイアのバイア能力が減少する。
の形成のための多層電子相互接続構造体は、当業界で周
知である。このような相互接続構造体は、通常、予め決
定されたパターンに配列され、好適な絶縁（誘電）体に
より分離された数個の導体層並びに層間を相互接続する
バイアを含む。このような相互接続構造体は、マルチ又
は単一チップキャリヤ基板及びマイクロエレクトロニッ
ク受動素子（インダクタ、コンデンサ又は複合回路）の
製造に使用されうる。軍事、航空、自動車、通信、コン
ピュータ及び携帯電子利用部品などの分野における多数
の電子システムが、このような構造体を含んでいる。チ
ップキャリヤ基板における電子相互接続バイアを製造す
るための、数多くの技術が知られている。１つの方法で
は、通常はセラミック又は二酸化ケイ素で被覆したシリ
コンである誘電体、あるいはプリント配線基板（ＰＷ
Ｂ）をベースとして用意する。導体を、ベース上、誘電
体の下に形成する。孔を誘電体中に形成し、次いでスパ
ッタリングし、あるいは無電解めっきし、金属（通常は
銅）でパターンめっきして、下層の導体を上層に形成さ
れた導体と相互接続する。この方法により形成されるバ
イアは、孔全体が金属で充填されてはいないため、非充
填バイアと呼ばれる。一般に、非充填バイアの上の誘電
体の上方表面は、誘電体のバイア中への落ち込みによ
り、平面ではない。非平面表面は、上方金属層の導体の
密度を低下させ、またチップにより発生した熱を除去す
る非充填バイアのバイア能力が減少する。
【０００３】他の方法では、厚いフォトレジスト層を、
パターニングされた下方導体層の上方に適用する。フォ
トレジストをパターニングしてバイアを決定し、金属
（銅など）をめっきする。フォトレジストを除去し、ポ
リマー誘電体を適用して、導体及びバイアを被覆する。
次の工程において、ポリマー誘電体を研磨して、めっき
したバイアの頂部を露出させ、上方の導体層を適用す
る。この方法により形成されるバイアは、充填バイアと
呼ばれる。充填バイアは、非充填バイアに比べて、全体
的なチップキャリヤ導体密度、及び熱及び電気特性の点
で改良されているが、この方法は複雑であって費用がか
かる。このパターンめっき法では、厚いフォトレジスト
の層、又は高価な光感受性誘電体を使用し、また通常基
板にわたって電気めっきした銅の厚さにばらつきを生ず
ることとなる。銅バイアの厚さのばらつきは、研磨工程
をどこで終了するかを決定する際に、問題を生じ得る。
研磨を終了するのが早すぎると、厚さが薄いことにより
バイアが露出しない可能性があり、一方研磨を終了する
のが遅すぎると、垂直方向の誘電体の間隔が、決定した
限界以下まで減少する原因となる可能性があり、チップ
キャリヤ基板の設計電気性能にばらつきを生ずる原因と
なる。
パターニングされた下方導体層の上方に適用する。フォ
トレジストをパターニングしてバイアを決定し、金属
（銅など）をめっきする。フォトレジストを除去し、ポ
リマー誘電体を適用して、導体及びバイアを被覆する。
次の工程において、ポリマー誘電体を研磨して、めっき
したバイアの頂部を露出させ、上方の導体層を適用す
る。この方法により形成されるバイアは、充填バイアと
呼ばれる。充填バイアは、非充填バイアに比べて、全体
的なチップキャリヤ導体密度、及び熱及び電気特性の点
で改良されているが、この方法は複雑であって費用がか
かる。このパターンめっき法では、厚いフォトレジスト
の層、又は高価な光感受性誘電体を使用し、また通常基
板にわたって電気めっきした銅の厚さにばらつきを生ず
ることとなる。銅バイアの厚さのばらつきは、研磨工程
をどこで終了するかを決定する際に、問題を生じ得る。
研磨を終了するのが早すぎると、厚さが薄いことにより
バイアが露出しない可能性があり、一方研磨を終了する
のが遅すぎると、垂直方向の誘電体の間隔が、決定した
限界以下まで減少する原因となる可能性があり、チップ
キャリヤ基板の設計電気性能にばらつきを生ずる原因と
なる。
【０００４】更に他の方法が、ラブノフらの米国特許第
5,580,825号明細書に記載されている。この方法は、ア
ルミニウムを導体及びバイアとして利用し、酸化アルミ
ニウムを誘電体として利用するものである。該方法は、
主アルミニウム層上でバリヤ陽極酸化法を行って、層状
導電経路の上に表面バリヤ酸化物を形成することによ
り、層状導電経路を決定する工程、主アルミニウム層の
上に、上方アルミニウム層を準備する工程、上方アルミ
ニウム層上で、層間相互接続を決定する工程、及び主及
び上方アルミニウム層を多孔質陽極酸化にかける工程を
含む。バリヤ金属層は、アルミニウム層の陽極酸化を補
助するために、主アルミニウム層の下に準備されている
必要があり、次いでそれ自体が完全に陽極酸化される。
この方法は、多くの欠点がある点で、問題がある。酸化
アルミニウムは、誘電率が高くかつ誘電損失が高いとい
う特徴を有する誘電体であり、そのため高速信号を転送
する最近のチップキャリヤ基板には適さない。また、酸
化アルミニウムは割れやすく、かつ吸水性が高く、これ
により絶縁体としての誘電特性が変化しうる。この方法
は、全てのアルミニウム残さが酸化アルミニウムに転換
された後にのみ、下方バリヤ層を完全に酸化する必要が
あるという矛盾した要求があることから、歩留まりの低
い方法である。
5,580,825号明細書に記載されている。この方法は、ア
ルミニウムを導体及びバイアとして利用し、酸化アルミ
ニウムを誘電体として利用するものである。該方法は、
主アルミニウム層上でバリヤ陽極酸化法を行って、層状
導電経路の上に表面バリヤ酸化物を形成することによ
り、層状導電経路を決定する工程、主アルミニウム層の
上に、上方アルミニウム層を準備する工程、上方アルミ
ニウム層上で、層間相互接続を決定する工程、及び主及
び上方アルミニウム層を多孔質陽極酸化にかける工程を
含む。バリヤ金属層は、アルミニウム層の陽極酸化を補
助するために、主アルミニウム層の下に準備されている
必要があり、次いでそれ自体が完全に陽極酸化される。
この方法は、多くの欠点がある点で、問題がある。酸化
アルミニウムは、誘電率が高くかつ誘電損失が高いとい
う特徴を有する誘電体であり、そのため高速信号を転送
する最近のチップキャリヤ基板には適さない。また、酸
化アルミニウムは割れやすく、かつ吸水性が高く、これ
により絶縁体としての誘電特性が変化しうる。この方法
は、全てのアルミニウム残さが酸化アルミニウムに転換
された後にのみ、下方バリヤ層を完全に酸化する必要が
あるという矛盾した要求があることから、歩留まりの低
い方法である。
【０００５】更に他の方法が、本件出願人による同時係
属しているイスラエル特許出願第120514号明細書に記載
されている。この出願においては、アルミニウム導体及
び充填アルミニウムバイアを有し、酸化アルミニウムで
ない（好ましくは高分子の）誘電体により分離された電
子相互接続構造体を製造する方法が提供されている。該
方法は、ベース上に堆積された接着金属層上のバリヤ金
属層の上に、第１のアルミニウム層を堆積させる工程、
第１のアルミニウム層の上に、中間バリヤ金属層を堆積
させる工程、中間バリヤ金属層をパターニングする工
程、第１のアルミニウム層及び残っているバリヤ金属の
上に、第２のアルミニウム層を堆積させる工程、第２の
アルミニウム層の上に、上方のバリヤ金属層を堆積させ
る工程、上方のバリヤ金属層をパターニングする工程、
両アルミニウム層のバリヤ金属で覆われていない部分
を、多孔質陽極酸化により多孔質酸化アルミニウムに転
換する工程、多孔質酸化アルミニウムを除去する工程、
露出したバリヤ金属及び接着金属層を除去して、露出し
たアルミニウムの導体及び充填バイアを残存させる工
程、ベース材料及びアルミニウムの導体及びバイアの上
方に、酸化アルミニウムでない誘電体を適用する工程、
及び誘電体を除去して、充填アルミニウムバイアの頂部
表面を露出させる工程を含む。この方法においては、酸
化アルミニウムが高分子誘電体で代替されており、かつ
下方バリヤ金属層は陽極酸化の後に除去されるため、こ
れを酸化する必要はなく、これらはいずれもラブノフの
方法に比べて歩留まりを実質的に改善するものである。
このような事実にもかかわらず、この方法にはなおいく
つかの問題点がある。第１に、アルミニウム導体は電気
抵抗が高いため、銅の導体に劣る。第２に、アルミニウ
ム導体は、銅の導体に比べて、（特に高電流密度の場合
に）エレクトロマイグレーションによる問題を有する。
第３に、相互接続構造体（チップキャリヤ基板）の上方
にあるアルミニウムパッドは、従来のチップ組立てプロ
セスと完全には互換性がない。したがって、アルミニウ
ムパッド又は導体を有するチップキャリヤ基板は、銅の
パッド及び導体に比べて更なる加工工程を必要とし、そ
れにより製造が一層複雑で費用のかかるものとなる。
属しているイスラエル特許出願第120514号明細書に記載
されている。この出願においては、アルミニウム導体及
び充填アルミニウムバイアを有し、酸化アルミニウムで
ない（好ましくは高分子の）誘電体により分離された電
子相互接続構造体を製造する方法が提供されている。該
方法は、ベース上に堆積された接着金属層上のバリヤ金
属層の上に、第１のアルミニウム層を堆積させる工程、
第１のアルミニウム層の上に、中間バリヤ金属層を堆積
させる工程、中間バリヤ金属層をパターニングする工
程、第１のアルミニウム層及び残っているバリヤ金属の
上に、第２のアルミニウム層を堆積させる工程、第２の
アルミニウム層の上に、上方のバリヤ金属層を堆積させ
る工程、上方のバリヤ金属層をパターニングする工程、
両アルミニウム層のバリヤ金属で覆われていない部分
を、多孔質陽極酸化により多孔質酸化アルミニウムに転
換する工程、多孔質酸化アルミニウムを除去する工程、
露出したバリヤ金属及び接着金属層を除去して、露出し
たアルミニウムの導体及び充填バイアを残存させる工
程、ベース材料及びアルミニウムの導体及びバイアの上
方に、酸化アルミニウムでない誘電体を適用する工程、
及び誘電体を除去して、充填アルミニウムバイアの頂部
表面を露出させる工程を含む。この方法においては、酸
化アルミニウムが高分子誘電体で代替されており、かつ
下方バリヤ金属層は陽極酸化の後に除去されるため、こ
れを酸化する必要はなく、これらはいずれもラブノフの
方法に比べて歩留まりを実質的に改善するものである。
このような事実にもかかわらず、この方法にはなおいく
つかの問題点がある。第１に、アルミニウム導体は電気
抵抗が高いため、銅の導体に劣る。第２に、アルミニウ
ム導体は、銅の導体に比べて、（特に高電流密度の場合
に）エレクトロマイグレーションによる問題を有する。
第３に、相互接続構造体（チップキャリヤ基板）の上方
にあるアルミニウムパッドは、従来のチップ組立てプロ
セスと完全には互換性がない。したがって、アルミニウ
ムパッド又は導体を有するチップキャリヤ基板は、銅の
パッド及び導体に比べて更なる加工工程を必要とし、そ
れにより製造が一層複雑で費用のかかるものとなる。
【０００６】
【発明が解決しようとする課題】本件発明者らは、誘電
率（ｋ）の低い材料が、酸化アルミニウムよりも良好な
性能を付与し、銅がアルミニウムよりも良好な性能を有
する導体をなし、更に全体として簡潔な方法により形成
された、実質的に垂直な側壁を有する平坦化された充填
アルミニウムバイアを、妥当な費用で提供することが可
能であることを見出した。これは、製造が比較的簡単で
かつ安価であり、高密度の相互接続性を有しかつ積層さ
れたランドレスのバイア配置を可能にし、基板にわたる
導体間にある誘電体の垂直方向の間隔が良好に制御され
かつ均一であり、非常に高速で高周波数のチップに好適
な、電子相互接続構造体を提供するものである。
率（ｋ）の低い材料が、酸化アルミニウムよりも良好な
性能を付与し、銅がアルミニウムよりも良好な性能を有
する導体をなし、更に全体として簡潔な方法により形成
された、実質的に垂直な側壁を有する平坦化された充填
アルミニウムバイアを、妥当な費用で提供することが可
能であることを見出した。これは、製造が比較的簡単で
かつ安価であり、高密度の相互接続性を有しかつ積層さ
れたランドレスのバイア配置を可能にし、基板にわたる
導体間にある誘電体の垂直方向の間隔が良好に制御され
かつ均一であり、非常に高速で高周波数のチップに好適
な、電子相互接続構造体を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、チップキャリ
ヤ基板の製造方法であって、基板上に第１の銅の導体層
を準備する工程、第１のバリヤ金属層を、前記第１の銅
の導体層の上に形成する工程、アルミニウム層を、第１
のバリヤ金属層の上に形成する工程、第２のバリヤ金属
を、アルミニウム層の上に形成する工程、頂部のバリヤ
金属をスタッドの形状にパターニングする工程、頂部の
バリヤ金属で保護されていないアルミニウムを陽極酸化
する工程、酸化アルミニウムを除去し、第１の銅の層を
パターニングする工程、全ての露出したバリヤ金属を除
去する工程、前記スタッド及び前記銅の導体を、高分子
誘電体で覆う工程、前記高分子誘電体を研磨して、前記
スタッドを露出させる工程、及び第２の銅の導体層を、
平坦な高分子誘電体の上に形成する工程を含む、前記製
造方法を提供する。第１の銅の導体層は、準備されたベ
ースの一部として準備してもよく、あるいはチップキャ
リヤ基板の製造方法の一部として形成してもよい。特
に、本発明は、チップキャリヤ基板の製造方法であっ
て、ベース上に接着／バリヤ金属層を堆積させる工程、
接着／バリヤ金属層の上に銅の層を準備する工程、バリ
ヤ金属層を、銅の層の上に堆積させる工程、第１のアル
ミニウム層を、バリヤ金属層の上に堆積させる工程、第
２のバリヤ金属層を、第１のアルミニウム層の上に堆積
させる工程、フォトレジスト層を、第２のバリヤ金属層
の上方に適用する工程、フォトレジスト層を露出させ、
現像する工程、露出した金属及びフォトレジスト層を除
去し、第２のバリヤ金属層の部分をアルミニウム層の上
に残存させる工程、第２のバリヤ金属層によって転換さ
れなかったアルミニウム層の部分を、多孔質陽極酸化に
より多孔質酸化アルミニウムに転換する工程、該多孔質
酸化アルミニウムを除去して、アルミニウムスタッドを
製造する工程、銅の導体層をパターニングする工程、全
ての露出したバリヤ及び接着／バリヤ金属層を除去する
工程、パターニングした銅の層及びアルミニウムスタッ
ドを、高分子誘電体で被覆する工程であって、誘電体の
全体の厚さが、銅の導体とアルミニウムスタッドの合計
の厚さに満たない、前記工程、及びはみ出したポリマー
及びスタッドを研磨してアルミニウムスタッド頂部のみ
を露出させ、もって実質的に平坦な表面を形成する工程
を含む、前記製造方法を提供する。
ヤ基板の製造方法であって、基板上に第１の銅の導体層
を準備する工程、第１のバリヤ金属層を、前記第１の銅
の導体層の上に形成する工程、アルミニウム層を、第１
のバリヤ金属層の上に形成する工程、第２のバリヤ金属
を、アルミニウム層の上に形成する工程、頂部のバリヤ
金属をスタッドの形状にパターニングする工程、頂部の
バリヤ金属で保護されていないアルミニウムを陽極酸化
する工程、酸化アルミニウムを除去し、第１の銅の層を
パターニングする工程、全ての露出したバリヤ金属を除
去する工程、前記スタッド及び前記銅の導体を、高分子
誘電体で覆う工程、前記高分子誘電体を研磨して、前記
スタッドを露出させる工程、及び第２の銅の導体層を、
平坦な高分子誘電体の上に形成する工程を含む、前記製
造方法を提供する。第１の銅の導体層は、準備されたベ
ースの一部として準備してもよく、あるいはチップキャ
リヤ基板の製造方法の一部として形成してもよい。特
に、本発明は、チップキャリヤ基板の製造方法であっ
て、ベース上に接着／バリヤ金属層を堆積させる工程、
接着／バリヤ金属層の上に銅の層を準備する工程、バリ
ヤ金属層を、銅の層の上に堆積させる工程、第１のアル
ミニウム層を、バリヤ金属層の上に堆積させる工程、第
２のバリヤ金属層を、第１のアルミニウム層の上に堆積
させる工程、フォトレジスト層を、第２のバリヤ金属層
の上方に適用する工程、フォトレジスト層を露出させ、
現像する工程、露出した金属及びフォトレジスト層を除
去し、第２のバリヤ金属層の部分をアルミニウム層の上
に残存させる工程、第２のバリヤ金属層によって転換さ
れなかったアルミニウム層の部分を、多孔質陽極酸化に
より多孔質酸化アルミニウムに転換する工程、該多孔質
酸化アルミニウムを除去して、アルミニウムスタッドを
製造する工程、銅の導体層をパターニングする工程、全
ての露出したバリヤ及び接着／バリヤ金属層を除去する
工程、パターニングした銅の層及びアルミニウムスタッ
ドを、高分子誘電体で被覆する工程であって、誘電体の
全体の厚さが、銅の導体とアルミニウムスタッドの合計
の厚さに満たない、前記工程、及びはみ出したポリマー
及びスタッドを研磨してアルミニウムスタッド頂部のみ
を露出させ、もって実質的に平坦な表面を形成する工程
を含む、前記製造方法を提供する。
【０００８】本発明の一態様によれば、銅の導体層をパ
ターニングする工程は、銅の導体層上の選択されたパタ
ーン及びアルミニウムスタッドを、フォトレジストの層
で被覆する工程、導体のパターンにフォトレジストを露
出させ、現像する工程、露出したバリヤ金属を除去し、
露出した銅を残存させる工程、フォトレジストを除去す
る工程、露出した銅の層をエッチングする工程、露出し
た接着／バリヤ金属層、銅の導体の上方にあるバリヤ金
属層、及びアルミニウムスタッドの上方にある第２のバ
リヤ金属層を除去する工程を含む。本発明の他の態様に
よれば、銅の導体層をパターニングする工程は、銅の導
体層上の選択されたパターン及びアルミニウムスタッド
を、フォトレジストの層で被覆する工程、導体のパター
ンにフォトレジストを露出させ、現像する工程、露出し
た第２のバリヤ金属を除去し、露出した銅を残存させる
工程、露出した銅の層をエッチングする工程、及びフォ
トレジスト、露出した接着／バリヤ金属層、銅の導体の
上方にあるバリヤ金属層、及びアルミニウムスタッドの
上方にある第２のバリヤ金属層を除去する工程を含む。
ターニングする工程は、銅の導体層上の選択されたパタ
ーン及びアルミニウムスタッドを、フォトレジストの層
で被覆する工程、導体のパターンにフォトレジストを露
出させ、現像する工程、露出したバリヤ金属を除去し、
露出した銅を残存させる工程、フォトレジストを除去す
る工程、露出した銅の層をエッチングする工程、露出し
た接着／バリヤ金属層、銅の導体の上方にあるバリヤ金
属層、及びアルミニウムスタッドの上方にある第２のバ
リヤ金属層を除去する工程を含む。本発明の他の態様に
よれば、銅の導体層をパターニングする工程は、銅の導
体層上の選択されたパターン及びアルミニウムスタッド
を、フォトレジストの層で被覆する工程、導体のパター
ンにフォトレジストを露出させ、現像する工程、露出し
た第２のバリヤ金属を除去し、露出した銅を残存させる
工程、露出した銅の層をエッチングする工程、及びフォ
トレジスト、露出した接着／バリヤ金属層、銅の導体の
上方にあるバリヤ金属層、及びアルミニウムスタッドの
上方にある第２のバリヤ金属層を除去する工程を含む。
【０００９】本発明の更に他の態様によれば、銅の導体
層をパターニングする工程は、上記の多孔質酸化アルミ
ニウムを除去する工程の前に、アルミニウムスタッドの
上方にある第２のバリヤ金属層を除去する工程を含む。
本発明の好ましい態様によれば、第１のバリヤ金属層を
形成する工程から第２の銅の導体層を形成する工程まで
を、所望の数の層が得られるまで繰り返す。更に、本発
明は、チップキャリヤ基板であって、ベース上にある、
高分子誘電体で分離された少なくとも２個の銅の導体
層、導体層を相互接続する複数のアルミニウムスタッド
であって、高分子誘電体で覆われているもの、及び各ス
タッドと相互接続された導体との間のバリヤ金属層であ
って、スタッドと導体の間の直接接触を防止するものを
含むものを提供する。本発明の好ましい態様によれば、
ベースはプリント配線基板（ＰＷＢ）又は多層セラミッ
ク（ＭＬＣ）基板である。本発明の他の態様によれば、
ベースは、導電性であるかあるいは非導電性であってよ
い単一ベースであって、ある側から他の側への電子情報
の選択的貫通路を有しないものである。
層をパターニングする工程は、上記の多孔質酸化アルミ
ニウムを除去する工程の前に、アルミニウムスタッドの
上方にある第２のバリヤ金属層を除去する工程を含む。
本発明の好ましい態様によれば、第１のバリヤ金属層を
形成する工程から第２の銅の導体層を形成する工程まで
を、所望の数の層が得られるまで繰り返す。更に、本発
明は、チップキャリヤ基板であって、ベース上にある、
高分子誘電体で分離された少なくとも２個の銅の導体
層、導体層を相互接続する複数のアルミニウムスタッド
であって、高分子誘電体で覆われているもの、及び各ス
タッドと相互接続された導体との間のバリヤ金属層であ
って、スタッドと導体の間の直接接触を防止するものを
含むものを提供する。本発明の好ましい態様によれば、
ベースはプリント配線基板（ＰＷＢ）又は多層セラミッ
ク（ＭＬＣ）基板である。本発明の他の態様によれば、
ベースは、導電性であるかあるいは非導電性であってよ
い単一ベースであって、ある側から他の側への電子情報
の選択的貫通路を有しないものである。
【００１０】
【発明の実施の形態】本発明は、チップキャリヤ基板の
製造方法、及び該方法により製造されたチップキャリヤ
基板であって、好適な絶縁性高分子誘電体により分離さ
れた多層の銅の導体、並びに銅の導体層の間を相互接続
するためのアルミニウムスタッド（充填アルミニウムバ
イア）を有するものに関する。バリヤ金属の層が各アル
ミニウムスタッドの上及び下に準備され、その上下にあ
るアルミニウムスタッドと導体とを電気的に接続する一
方、腐食の原因となりうるアルミニウムスタッドと銅の
導体との直接接触を防止している。本発明の特徴は、チ
ップキャリヤ基板が実質的に同一の高さのスタッドを有
し、このため平坦な上方表面を形成した場合に、全ての
スタッドが均一に露出し、異なる銅の層の間の垂直方向
の間隔が極めて均一に維持されることにある。本発明の
構造体は、極めて高い相互接続密度、並びに陽極酸化法
により形成され、誘電率の極めて低い絶縁体で覆われ
た、信頼性のある、積層されたランドレスの充填バイア
を提供する。そのうえ、該構造体は、熱特性が高くかつ
費用が安く、高速エレクトロニックシステムの性能要求
を満たすものである。本発明の方法は、従来技術よりも
工程数が少なく、工程は簡潔であってかつ制御が容易で
ある。
製造方法、及び該方法により製造されたチップキャリヤ
基板であって、好適な絶縁性高分子誘電体により分離さ
れた多層の銅の導体、並びに銅の導体層の間を相互接続
するためのアルミニウムスタッド（充填アルミニウムバ
イア）を有するものに関する。バリヤ金属の層が各アル
ミニウムスタッドの上及び下に準備され、その上下にあ
るアルミニウムスタッドと導体とを電気的に接続する一
方、腐食の原因となりうるアルミニウムスタッドと銅の
導体との直接接触を防止している。本発明の特徴は、チ
ップキャリヤ基板が実質的に同一の高さのスタッドを有
し、このため平坦な上方表面を形成した場合に、全ての
スタッドが均一に露出し、異なる銅の層の間の垂直方向
の間隔が極めて均一に維持されることにある。本発明の
構造体は、極めて高い相互接続密度、並びに陽極酸化法
により形成され、誘電率の極めて低い絶縁体で覆われ
た、信頼性のある、積層されたランドレスの充填バイア
を提供する。そのうえ、該構造体は、熱特性が高くかつ
費用が安く、高速エレクトロニックシステムの性能要求
を満たすものである。本発明の方法は、従来技術よりも
工程数が少なく、工程は簡潔であってかつ制御が容易で
ある。
【００１１】図１を参照すると、本発明の一態様にした
がって構成され効果を奏するチップキャリヤ基板１０が
示されている。チップキャリヤ基板１０はベース１２を
含んでおり、ここでは電子情報がある側から他の側へ選
択的に通過し得ない単一ベースとして示されている。ベ
ースは導体か、あるいは不導体であって薄膜形成に好適
なもの、すなわち表面粗さが低くかつ平坦性が高いもの
により形成してよい。該ベースは、例えば、シリコン、
ガラス、アルミナ、アルミニウム、銅、あるいは任意の
同様なベースであって、ある側から他の側への電子情報
の選択的貫通路を有しないものにより形成してよい。図
１に示されている態様では、ベースは不導体（例えばガ
ラス）により形成されている。高分子誘電体１８により
分離された２層以上の銅の導体層１４、１６、１７、１
９を、ベース１２の上に形成する。バリヤ金属としても
作用する接着金属の層２０（好ましくはチタン又はクロ
ム）を、各導体１４、１６、１７、１９の下に準備す
る。該接着／バリヤ金属層は、銅の導体とベース又は誘
電性ポリマーとの間の接着性を向上させるのに寄与する
一方、バイア及び導体の導電性を阻害しない。また、銅
の導体と下にあるアルミニウムスタッドとの直接接触を
防止する。バリヤ金属の層２２を、各導体１４、１６、
１７の上に準備する。本件発明の目的からすれば、バリ
ヤ金属は任意の選択的にエッチング可能な金属であっ
て、（ＣＦ4プラズマエッチングによる場合のように）
アルミニウム又は銅に影響を及ぼすことなくエッチング
することができるものであり、タンタル、タングステ
ン、及びチタンが含まれるが、これらに限定されるもの
ではなく、タンタルが最も好ましい。スタッド２４（充
填アルミニウムバイア）は、導体層１４、１６、１７及
び１９を相互接続する。本発明の特別な特徴として、導
体が銅で形成される一方、スタッドがアルミニウムで形
成され、かつ高いアスペクト比及び高い厚さの均一性を
有することがある。更に、本発明の特徴として、バイア
の寸法及び形状が、標準的な薄膜フォトレジストの解像
度及び単純な陽極酸化法の制御のみにより制限されるこ
とがある。図１から判るように、チップキャリヤ基板１
０は、ほぼ完全に平坦な上方表面、及び側壁が実質的に
直線的であってかつ同じ高さであり、頂部表面が均一に
露出しているスタッドを有する。公知のように、銅パッ
ドの上でニッケル／金溶射を使用することにより、複数
のチップを、チップキャリヤ銅パッドの表面上にマウン
トすることができる。
がって構成され効果を奏するチップキャリヤ基板１０が
示されている。チップキャリヤ基板１０はベース１２を
含んでおり、ここでは電子情報がある側から他の側へ選
択的に通過し得ない単一ベースとして示されている。ベ
ースは導体か、あるいは不導体であって薄膜形成に好適
なもの、すなわち表面粗さが低くかつ平坦性が高いもの
により形成してよい。該ベースは、例えば、シリコン、
ガラス、アルミナ、アルミニウム、銅、あるいは任意の
同様なベースであって、ある側から他の側への電子情報
の選択的貫通路を有しないものにより形成してよい。図
１に示されている態様では、ベースは不導体（例えばガ
ラス）により形成されている。高分子誘電体１８により
分離された２層以上の銅の導体層１４、１６、１７、１
９を、ベース１２の上に形成する。バリヤ金属としても
作用する接着金属の層２０（好ましくはチタン又はクロ
ム）を、各導体１４、１６、１７、１９の下に準備す
る。該接着／バリヤ金属層は、銅の導体とベース又は誘
電性ポリマーとの間の接着性を向上させるのに寄与する
一方、バイア及び導体の導電性を阻害しない。また、銅
の導体と下にあるアルミニウムスタッドとの直接接触を
防止する。バリヤ金属の層２２を、各導体１４、１６、
１７の上に準備する。本件発明の目的からすれば、バリ
ヤ金属は任意の選択的にエッチング可能な金属であっ
て、（ＣＦ4プラズマエッチングによる場合のように）
アルミニウム又は銅に影響を及ぼすことなくエッチング
することができるものであり、タンタル、タングステ
ン、及びチタンが含まれるが、これらに限定されるもの
ではなく、タンタルが最も好ましい。スタッド２４（充
填アルミニウムバイア）は、導体層１４、１６、１７及
び１９を相互接続する。本発明の特別な特徴として、導
体が銅で形成される一方、スタッドがアルミニウムで形
成され、かつ高いアスペクト比及び高い厚さの均一性を
有することがある。更に、本発明の特徴として、バイア
の寸法及び形状が、標準的な薄膜フォトレジストの解像
度及び単純な陽極酸化法の制御のみにより制限されるこ
とがある。図１から判るように、チップキャリヤ基板１
０は、ほぼ完全に平坦な上方表面、及び側壁が実質的に
直線的であってかつ同じ高さであり、頂部表面が均一に
露出しているスタッドを有する。公知のように、銅パッ
ドの上でニッケル／金溶射を使用することにより、複数
のチップを、チップキャリヤ銅パッドの表面上にマウン
トすることができる。
【００１２】本発明の方法の基本工程は、図２Ａないし
２Ｆに示されているように、次のとおりである。接着／
バリヤ金属層３２（好ましくはチタン又はクロム）を、
非導電性ベース３０の上に堆積させる。厚さが約２〜４
ミクロンであってよい第１の銅の層３４を、通常は蒸着
又はスパッタリングにより、あるいは銅のシード層の薄
膜（約２０００Å）の蒸着又はスパッタリングをし、次
いで電気めっきを施すことにより、接着／バリヤ金属層
３２の上に準備する。バリヤ金属層３６（最も好ましく
はタンタル又はチタン、あるいはこれらの組合せ）を、
銅の層３４の上に堆積させる。（図２Ａ）バリヤ金属層
３６の厚さは、約８００Å〜１０００Åの範囲である。
アルミニウムの厚い層（約５〜２０ミクロン）３８を、
通常は蒸着により、バリヤ金属層３６の上に堆積させ
る。（図２Ｂ）第２のバリヤ金属層４０（最も好ましく
は１０００Åのタンタル）を、アルミニウム層３８の上
に堆積させる。図２Ｃにおいて、フォトレジスト層４２
を、第２のバリヤ金属層４０の上方にコートする。フォ
トレジスト層４２をバイアの形状に露出し、現像する。
図２Ｄにおいて、露出したバリヤ金属及びフォトレジス
ト層を除去し、バイアの位置のアルミニウム層の上のバ
リヤ金属の層４０を残す。アルミニウム層のバリヤ金属
で覆われていない部分４４を、多孔質陽極酸化により多
孔質酸化アルミニウムに転換する（図２Ｅ）。陽極分極
の間、バリヤ金属は、酸化に対し耐性の高い酸化物の保
護膜を形成する。本発明の特別な特徴として、バリヤ金
属の上方層が、チップキャリヤ基板のバイアスタッドの
製造の間、その下のアルミニウムに陽極酸化に対する保
護を与えることがある。好ましい多孔質陽極酸化法のパ
ラメータを、次の表１に示す。
２Ｆに示されているように、次のとおりである。接着／
バリヤ金属層３２（好ましくはチタン又はクロム）を、
非導電性ベース３０の上に堆積させる。厚さが約２〜４
ミクロンであってよい第１の銅の層３４を、通常は蒸着
又はスパッタリングにより、あるいは銅のシード層の薄
膜（約２０００Å）の蒸着又はスパッタリングをし、次
いで電気めっきを施すことにより、接着／バリヤ金属層
３２の上に準備する。バリヤ金属層３６（最も好ましく
はタンタル又はチタン、あるいはこれらの組合せ）を、
銅の層３４の上に堆積させる。（図２Ａ）バリヤ金属層
３６の厚さは、約８００Å〜１０００Åの範囲である。
アルミニウムの厚い層（約５〜２０ミクロン）３８を、
通常は蒸着により、バリヤ金属層３６の上に堆積させ
る。（図２Ｂ）第２のバリヤ金属層４０（最も好ましく
は１０００Åのタンタル）を、アルミニウム層３８の上
に堆積させる。図２Ｃにおいて、フォトレジスト層４２
を、第２のバリヤ金属層４０の上方にコートする。フォ
トレジスト層４２をバイアの形状に露出し、現像する。
図２Ｄにおいて、露出したバリヤ金属及びフォトレジス
ト層を除去し、バイアの位置のアルミニウム層の上のバ
リヤ金属の層４０を残す。アルミニウム層のバリヤ金属
で覆われていない部分４４を、多孔質陽極酸化により多
孔質酸化アルミニウムに転換する（図２Ｅ）。陽極分極
の間、バリヤ金属は、酸化に対し耐性の高い酸化物の保
護膜を形成する。本発明の特別な特徴として、バリヤ金
属の上方層が、チップキャリヤ基板のバイアスタッドの
製造の間、その下のアルミニウムに陽極酸化に対する保
護を与えることがある。好ましい多孔質陽極酸化法のパ
ラメータを、次の表１に示す。
【００１３】
【表１】 表１： 多孔質陽極酸化パラメータ 溶液： 蓚酸脱水物 − ３０〜６０グラム／リットル 脱イオン（D.I.）水 陰極 − ＳＳ３１６ 陽極 − 固定基板 作業パラメータ
【００１４】電圧供給を０からプリセット値（約３５〜
６０Ｖ）まで、一定勾配（１〜２Ｖ／秒）で増加させる
ことにより、陽極酸化工程を開始する。一旦プリセット
電圧に到達したら、選択した電圧を一定に保持し、工程
を通して電流が減少する。この方法により、頂部のバリ
ヤ層は、その下のアルミニウム層を保護することによ
り、充填バイアを形成することになり、また底部のバリ
ヤ層は、形成されたアルミニウムスタッドとその下の銅
との直接接触を防止することになる。陽極酸化が底部の
バリヤ層に達すると、電流が急峻に落ちる。この残留電
流において、さらに全工程の時間長さの１０％〜２０％
の間、工程を継続すべきである。残留電流において上記
の期間陽極酸化を継続する理由は、ほぼまっすぐな充填
バイアの側壁を作製することにある。これにより、パッ
ドのないバイア構造を形成することができるため、相互
接続密度が増加する。また、陽極酸化工程の高解像度特
性により、直径が１０ミクロンより小さいバイアを形成
することができる。陽極酸化が完了し、必要とされるア
スペクト比が得られたら、図２Ｆに示すように、導体の
上の多孔質酸化アルミニウムフィルム４４及び露出した
バリヤ層３６を、完全に除去する。好ましくは、これ
を、表２に記載した溶液及びパラメータを用いて行う。
この溶液の特別な特徴として、アルミニウムを腐食させ
ず、これによりバイアがエッチングされないまま維持さ
れることがある。酸化物残さを除去するために、適度な
攪拌が必要とされる場合がある。
６０Ｖ）まで、一定勾配（１〜２Ｖ／秒）で増加させる
ことにより、陽極酸化工程を開始する。一旦プリセット
電圧に到達したら、選択した電圧を一定に保持し、工程
を通して電流が減少する。この方法により、頂部のバリ
ヤ層は、その下のアルミニウム層を保護することによ
り、充填バイアを形成することになり、また底部のバリ
ヤ層は、形成されたアルミニウムスタッドとその下の銅
との直接接触を防止することになる。陽極酸化が底部の
バリヤ層に達すると、電流が急峻に落ちる。この残留電
流において、さらに全工程の時間長さの１０％〜２０％
の間、工程を継続すべきである。残留電流において上記
の期間陽極酸化を継続する理由は、ほぼまっすぐな充填
バイアの側壁を作製することにある。これにより、パッ
ドのないバイア構造を形成することができるため、相互
接続密度が増加する。また、陽極酸化工程の高解像度特
性により、直径が１０ミクロンより小さいバイアを形成
することができる。陽極酸化が完了し、必要とされるア
スペクト比が得られたら、図２Ｆに示すように、導体の
上の多孔質酸化アルミニウムフィルム４４及び露出した
バリヤ層３６を、完全に除去する。好ましくは、これ
を、表２に記載した溶液及びパラメータを用いて行う。
この溶液の特別な特徴として、アルミニウムを腐食させ
ず、これによりバイアがエッチングされないまま維持さ
れることがある。酸化物残さを除去するために、適度な
攪拌が必要とされる場合がある。
【００１５】
【表２】 表２： 酸化アルミニウムエッチング工
程 溶液： 無水酸化クロムＣｒＯ3 − ２０グラム／リットル 濃（８５％）燐酸Ｈ3ＰＯ4 − ３５ミリリットル／リットル 脱イオン水 温度 − ７５℃〜８５℃
程 溶液： 無水酸化クロムＣｒＯ3 − ２０グラム／リットル 濃（８５％）燐酸Ｈ3ＰＯ4 − ３５ミリリットル／リットル 脱イオン水 温度 − ７５℃〜８５℃
【００１６】ここで、導体層をパターニングし、形成す
る。図３Ａないし３Ｃに示されている本発明の一態様に
よれば、この工程は、以下の段階を含む。図３Ａにおい
て、フォトレジストの厚い層４２は、バリヤ金属及びス
タッドを覆っている。このフォトレジストを、導体の形
状に露出させ、現像する。ここで、露出したバリヤ金属
層３６を、選択的にエッチングする。フォトレジストを
除去し、好ましくはアルミニウムを腐食させない溶液に
より、銅を湿式エッチングする（図３Ｂ）。最も好まし
くは、２％のＨ2Ｏ2、５％のＨ2ＳＯ4、及び脱イオン水
を含む所謂「ピラニア」溶液を、３０℃〜６０℃の温度
範囲で使用する。最後に、プラズマなどにより、層３６
及び４０中の露出したバリヤ金属及び接着／バリヤ金属
層３２を、選択的に除去する（図３Ｃ）。図４Ａないし
４Ｃに示されている本発明の他の態様によれば、導体層
は次のように形成される。図４Ａにおいて、フォトレジ
ストの厚い層４２は、バリヤ金属及びスタッドを覆って
いる。このフォトレジストを、露出させ、現像して導体
のパターンにするが、除去はしない。ここで、露出した
バリヤ金属層３６を選択的にエッチングし、銅の層３４
を湿式エッチングする（図４Ｂ）。好適な銅のエッチン
グ溶液の一例は、１５％の（ＮＨ4）2Ｓ2Ｏ8、５％のＨ
2ＳＯ4、及び０．１％のＣｕＳＯ4を含み、またエッチ
ングは３５℃ないし６０℃の温度範囲で行う。最後に、
プラズマエッチングなどにより、フォトレジスト４２、
スタッド上の露出したバリヤ金属４０、導体上の露出し
たバリヤ金属３６、及び接着／バリヤ金属層３２を、選
択的に除去する（図４Ｃ）。図５Ａないし５Ｃに示され
ている本発明のさらに他の態様によれば、多孔質陽極酸
化の後、アルミニウムスタッド上の第２のバリヤ金属層
４０を、プラズマエッチングにより除去し（図５Ａ）、
また多孔質酸化アルミニウム４４を除去する（図５
Ｂ）。ここで、基板をフォトレジストの厚い層４２で覆
い（図５Ｃ）、アルミニウムスタッド上のバリヤ金属層
４０を後の工程において除去する必要がなく、かくして
アルミニウムスタッドの頂部のフォトレジストの被覆の
問題が回避されていることを除き、図３Ａないし図３
Ｃ、又は図４Ａないし図４Ｃのいずれかに記載されてい
るように、工程を続ける。
る。図３Ａないし３Ｃに示されている本発明の一態様に
よれば、この工程は、以下の段階を含む。図３Ａにおい
て、フォトレジストの厚い層４２は、バリヤ金属及びス
タッドを覆っている。このフォトレジストを、導体の形
状に露出させ、現像する。ここで、露出したバリヤ金属
層３６を、選択的にエッチングする。フォトレジストを
除去し、好ましくはアルミニウムを腐食させない溶液に
より、銅を湿式エッチングする（図３Ｂ）。最も好まし
くは、２％のＨ2Ｏ2、５％のＨ2ＳＯ4、及び脱イオン水
を含む所謂「ピラニア」溶液を、３０℃〜６０℃の温度
範囲で使用する。最後に、プラズマなどにより、層３６
及び４０中の露出したバリヤ金属及び接着／バリヤ金属
層３２を、選択的に除去する（図３Ｃ）。図４Ａないし
４Ｃに示されている本発明の他の態様によれば、導体層
は次のように形成される。図４Ａにおいて、フォトレジ
ストの厚い層４２は、バリヤ金属及びスタッドを覆って
いる。このフォトレジストを、露出させ、現像して導体
のパターンにするが、除去はしない。ここで、露出した
バリヤ金属層３６を選択的にエッチングし、銅の層３４
を湿式エッチングする（図４Ｂ）。好適な銅のエッチン
グ溶液の一例は、１５％の（ＮＨ4）2Ｓ2Ｏ8、５％のＨ
2ＳＯ4、及び０．１％のＣｕＳＯ4を含み、またエッチ
ングは３５℃ないし６０℃の温度範囲で行う。最後に、
プラズマエッチングなどにより、フォトレジスト４２、
スタッド上の露出したバリヤ金属４０、導体上の露出し
たバリヤ金属３６、及び接着／バリヤ金属層３２を、選
択的に除去する（図４Ｃ）。図５Ａないし５Ｃに示され
ている本発明のさらに他の態様によれば、多孔質陽極酸
化の後、アルミニウムスタッド上の第２のバリヤ金属層
４０を、プラズマエッチングにより除去し（図５Ａ）、
また多孔質酸化アルミニウム４４を除去する（図５
Ｂ）。ここで、基板をフォトレジストの厚い層４２で覆
い（図５Ｃ）、アルミニウムスタッド上のバリヤ金属層
４０を後の工程において除去する必要がなく、かくして
アルミニウムスタッドの頂部のフォトレジストの被覆の
問題が回避されていることを除き、図３Ａないし図３
Ｃ、又は図４Ａないし図４Ｃのいずれかに記載されてい
るように、工程を続ける。
【００１７】本発明の特別な特徴として、スタッドの高
さが極めて均一であることがあり、通常変分は約３％未
満である。また、ポストの高さは比較的高く、１０〜２
０ミクロンのオーダーであり、銅の導体間にある高い誘
電性の垂直方向の間隔を提供し、極めて高周波数の用途
において、電気信号損失を減少させることがある。高分
子誘電体材料４６を、パターニングしたチップキャリヤ
基板のスタッド及びパターニングした銅の周囲に適用す
る。好ましい高分子誘電体材料は、極めて低い（すなわ
ち、約３．０未満の）誘電率を有するものであり、ベン
ゾシクロブタン（ＢＣＢ）（例えば、ダウ・ケミカル社
製のシクロテンシリーズ）、ポリイミド（米国デュポン
・エレクトロニック・マテリアルズ社製のピラリンシリ
ーズ）及びパリレン（米国アルファ・メタルズ社製）が
含まれる。ＢＣＢ及びポリイミドは、パターニングした
チップキャリヤ基板の上にスピンコートするのが好まし
いのに対し、パリレンは化学気相蒸着法（ＣＶＤ）によ
り適用するのが好ましい。本発明においては、高分子誘
電体材料を適用してエッチングした銅の層及びアルミニ
ウムスタッドを被覆することにより、誘電体の全体の厚
さが、銅の導体とアルミニウムスタッドの合計の厚さに
満たないようにする。その結果、誘電体で覆われたスタ
ッドの頂部は、残りの高分子誘電体表面から突き出た形
になる（図６Ａ）。このようにして、チップキャリヤ基
板が次の工程である化学機械研磨（ＣＭＰ）にかけられ
た場合に、突き出ているアルミニウムスタッド及びその
上のポリマーの除去速度は、残りの表面の上の平坦なポ
リマーの除去速度よりも著しく速い。これは、突き出て
いるポリマー及びスタッドが、切削（側方研磨）、並び
に平坦領域よりもはるかに高い圧力を受けるという事実
によるものである。ＣＭＰ工程は、当業界で公知のよう
に、表面を平坦化するための特殊な工具、研磨用パッ
ド、及びスラリーを使用する、包括的な平坦化法であ
る。本発明の特別な特徴として、使用するスラリーが、
平坦な高分子表面に作用する場合には、極めて遅いポリ
マー除去速度を有し、突き出ているスタッド及びポリマ
ーにより形成された凹凸に作用する場合には、極めて速
い除去速度を有することがある。その結果、突き出てい
るスタッドが除去されるとすぐに、研磨による除去速度
は著しく低下し、これにより「自動停止」研磨効果が創
設される。上記方法を使用することにより、ＣＭＰに先
立つスタッド厚さの均一性の重要性が明らかになる。す
なわち、ＣＭＰに先立つスタッド厚さの均一性を有す
る、均一性の高いポリマーコーティング方法（スピンコ
ート又はＣＶＤなど）を組み合わせることにより、極め
て均一な垂直方向の誘電性間隔が、「自動停止」研磨効
果によって得られる。研磨用スラリーは、研磨剤、好ま
しくは粒径が2000Å未満のＳｉＯ2を０〜３０％含む。
研磨用スラリーが、２種類の添加剤を含むのが好まし
い。第１の添加剤は界面活性剤であり、これは、スラリ
ー中の硬い研磨成分により生ずる、軟らかいポリマー表
面の表面引掻き傷を減少させる。ドイツのリーデル−デ
・ハーンGmbH製などのトリトンＸ−100を、０．１％〜
５％の範囲で選択するのが好ましい。第２の添加剤は酸
性物質であり、これは、スタッドの露出した表面を滑ら
かにするためのアルミニウムのマイクロエッチング剤と
して作用する。Ｈ3ＰＯ4を０．１％〜５％の範囲で選択
するのが好ましい。
さが極めて均一であることがあり、通常変分は約３％未
満である。また、ポストの高さは比較的高く、１０〜２
０ミクロンのオーダーであり、銅の導体間にある高い誘
電性の垂直方向の間隔を提供し、極めて高周波数の用途
において、電気信号損失を減少させることがある。高分
子誘電体材料４６を、パターニングしたチップキャリヤ
基板のスタッド及びパターニングした銅の周囲に適用す
る。好ましい高分子誘電体材料は、極めて低い（すなわ
ち、約３．０未満の）誘電率を有するものであり、ベン
ゾシクロブタン（ＢＣＢ）（例えば、ダウ・ケミカル社
製のシクロテンシリーズ）、ポリイミド（米国デュポン
・エレクトロニック・マテリアルズ社製のピラリンシリ
ーズ）及びパリレン（米国アルファ・メタルズ社製）が
含まれる。ＢＣＢ及びポリイミドは、パターニングした
チップキャリヤ基板の上にスピンコートするのが好まし
いのに対し、パリレンは化学気相蒸着法（ＣＶＤ）によ
り適用するのが好ましい。本発明においては、高分子誘
電体材料を適用してエッチングした銅の層及びアルミニ
ウムスタッドを被覆することにより、誘電体の全体の厚
さが、銅の導体とアルミニウムスタッドの合計の厚さに
満たないようにする。その結果、誘電体で覆われたスタ
ッドの頂部は、残りの高分子誘電体表面から突き出た形
になる（図６Ａ）。このようにして、チップキャリヤ基
板が次の工程である化学機械研磨（ＣＭＰ）にかけられ
た場合に、突き出ているアルミニウムスタッド及びその
上のポリマーの除去速度は、残りの表面の上の平坦なポ
リマーの除去速度よりも著しく速い。これは、突き出て
いるポリマー及びスタッドが、切削（側方研磨）、並び
に平坦領域よりもはるかに高い圧力を受けるという事実
によるものである。ＣＭＰ工程は、当業界で公知のよう
に、表面を平坦化するための特殊な工具、研磨用パッ
ド、及びスラリーを使用する、包括的な平坦化法であ
る。本発明の特別な特徴として、使用するスラリーが、
平坦な高分子表面に作用する場合には、極めて遅いポリ
マー除去速度を有し、突き出ているスタッド及びポリマ
ーにより形成された凹凸に作用する場合には、極めて速
い除去速度を有することがある。その結果、突き出てい
るスタッドが除去されるとすぐに、研磨による除去速度
は著しく低下し、これにより「自動停止」研磨効果が創
設される。上記方法を使用することにより、ＣＭＰに先
立つスタッド厚さの均一性の重要性が明らかになる。す
なわち、ＣＭＰに先立つスタッド厚さの均一性を有す
る、均一性の高いポリマーコーティング方法（スピンコ
ート又はＣＶＤなど）を組み合わせることにより、極め
て均一な垂直方向の誘電性間隔が、「自動停止」研磨効
果によって得られる。研磨用スラリーは、研磨剤、好ま
しくは粒径が2000Å未満のＳｉＯ2を０〜３０％含む。
研磨用スラリーが、２種類の添加剤を含むのが好まし
い。第１の添加剤は界面活性剤であり、これは、スラリ
ー中の硬い研磨成分により生ずる、軟らかいポリマー表
面の表面引掻き傷を減少させる。ドイツのリーデル−デ
・ハーンGmbH製などのトリトンＸ−100を、０．１％〜
５％の範囲で選択するのが好ましい。第２の添加剤は酸
性物質であり、これは、スタッドの露出した表面を滑ら
かにするためのアルミニウムのマイクロエッチング剤と
して作用する。Ｈ3ＰＯ4を０．１％〜５％の範囲で選択
するのが好ましい。
【００１８】一旦図６Ｂに示すような構造が得られた
ら、構造体中に必要な数の層が得られるまで、図２Ａな
いし６Ｂに示されている段階を繰り返す。一般に、４つ
の導体層が付与され、ここで、当業界で公知のように、
最上部（外部）の銅の層（上にアルミニウムスタッドを
有しないもの）を、（フォトレジストをエッチングレジ
ストとして使用して）エッチングによりパターニング
し、あるいは（パターニングしたフォトレジストを通し
て）電気めっきし、Ｎｉ／Ａｕで処理することができ
る。外部の導体層を、代わりに単一の銅の層として形成
してもよいと考えられるが、図８に示すように、他の金
属導体層が、プリント配線基板（ＰＷＢ）又は多層セラ
ミック（ＭＬＣ）ベースの一部であることを条件とす
る。この場合、多孔質陽極酸化工程を、パターニングし
たアルミニウムの単一層上で行って、ＰＷＢ又はＭＬＣ
上方銅層を、形成された単一の銅層に電気的に相互接続
し得るスタッドを形成する。チタン、タンタル、銅、及
びアルミニウムなどの、上記導電性材料の各々の堆積
は、Ｅ−ガン蒸着又はスパッタリングなどの任意の従来
の真空堆積技術により行うことが可能であると考えられ
る。あるいは、蒸着又はスパッタリングした銅のシード
層の上に、銅を電気めっきしてもよい。図７を参照する
と、本発明の他の態様にしたがって構成され効果を奏す
るチップキャリヤ基板110の断面概略図が示されてい
る。チップキャリヤ基板110は、アルミニウムで形成さ
れたベース112を含むことを除き、図１のチップキャリ
ヤ基板１０と実質的に類似している。この場合、ベース
112は、導体材料のベースであって、その上にチップキ
ャリヤ基板が作製されるものとして作用し、また最初の
加工工程は、第１のスタッドの層113を準備することに
より、チップキャリヤ基板の薄膜形成のための該ベース
を形成することである。このチップキャリヤ基板の製造
方法では、バリヤ金属層をアルミニウム112の上に堆積
する。フォトレジストを用いて該バリヤ金属をパターニ
ングし、フォトレジストを除去した後、露出したアルミ
ニウム表面を特定の深さまで陽極酸化し、これによりア
ルミニウムスタッドを形成する。次いで、酸化アルミニ
ウム及びバリヤ金属を除去し、ポリマー誘電体を適用す
る。研磨（この間にアルミニウムスタッドの頂部が露出
する）後、図１に記載のチップキャリヤ基板の形成に関
して、上記のように（図２Ａから）工程を開始する。図
８及び９は、本発明の好ましい態様に従って構成され効
果を奏するチップキャリヤ基板210の断面概略図であ
る。チップキャリヤ基板210は、非外部パターニングさ
れた銅の層をその上方表面として有するプリント配線基
板（ＰＷＢ）212、214をベースとして含むことを除き、
図７のチップキャリヤ基板110と実質的に類似してい
る。このベースは、公知のように、高分子誘電体で囲ま
れた導体の層を含む、多層の従来のＰＷＢであってよ
い。従来の加工技術を使用して、ＰＷＢを外部層加工の
段階に加工する。これには、ボール盤により穿孔するこ
と、銅の貫通孔をめっきすること、及び（図８に示すよ
うな）導体によりあるいは（図９に示すような）不導体
により、めっきされた貫通孔を塞ぐことが含まれる。こ
の段階において、基板は２個の外部の銅の層を有し、こ
れらは銅でめっきされた孔を通じて電気的に接続されて
おり、チップキャリヤ基板のベースとして製造に好適で
ある。本発明のチップキャリヤ基板は、密集したチップ
のＩ／Ｏを、はるかに密集していないＰＷＢ又はＭＬＣ
基板に再配分することが可能であると考えられる。
ら、構造体中に必要な数の層が得られるまで、図２Ａな
いし６Ｂに示されている段階を繰り返す。一般に、４つ
の導体層が付与され、ここで、当業界で公知のように、
最上部（外部）の銅の層（上にアルミニウムスタッドを
有しないもの）を、（フォトレジストをエッチングレジ
ストとして使用して）エッチングによりパターニング
し、あるいは（パターニングしたフォトレジストを通し
て）電気めっきし、Ｎｉ／Ａｕで処理することができ
る。外部の導体層を、代わりに単一の銅の層として形成
してもよいと考えられるが、図８に示すように、他の金
属導体層が、プリント配線基板（ＰＷＢ）又は多層セラ
ミック（ＭＬＣ）ベースの一部であることを条件とす
る。この場合、多孔質陽極酸化工程を、パターニングし
たアルミニウムの単一層上で行って、ＰＷＢ又はＭＬＣ
上方銅層を、形成された単一の銅層に電気的に相互接続
し得るスタッドを形成する。チタン、タンタル、銅、及
びアルミニウムなどの、上記導電性材料の各々の堆積
は、Ｅ−ガン蒸着又はスパッタリングなどの任意の従来
の真空堆積技術により行うことが可能であると考えられ
る。あるいは、蒸着又はスパッタリングした銅のシード
層の上に、銅を電気めっきしてもよい。図７を参照する
と、本発明の他の態様にしたがって構成され効果を奏す
るチップキャリヤ基板110の断面概略図が示されてい
る。チップキャリヤ基板110は、アルミニウムで形成さ
れたベース112を含むことを除き、図１のチップキャリ
ヤ基板１０と実質的に類似している。この場合、ベース
112は、導体材料のベースであって、その上にチップキ
ャリヤ基板が作製されるものとして作用し、また最初の
加工工程は、第１のスタッドの層113を準備することに
より、チップキャリヤ基板の薄膜形成のための該ベース
を形成することである。このチップキャリヤ基板の製造
方法では、バリヤ金属層をアルミニウム112の上に堆積
する。フォトレジストを用いて該バリヤ金属をパターニ
ングし、フォトレジストを除去した後、露出したアルミ
ニウム表面を特定の深さまで陽極酸化し、これによりア
ルミニウムスタッドを形成する。次いで、酸化アルミニ
ウム及びバリヤ金属を除去し、ポリマー誘電体を適用す
る。研磨（この間にアルミニウムスタッドの頂部が露出
する）後、図１に記載のチップキャリヤ基板の形成に関
して、上記のように（図２Ａから）工程を開始する。図
８及び９は、本発明の好ましい態様に従って構成され効
果を奏するチップキャリヤ基板210の断面概略図であ
る。チップキャリヤ基板210は、非外部パターニングさ
れた銅の層をその上方表面として有するプリント配線基
板（ＰＷＢ）212、214をベースとして含むことを除き、
図７のチップキャリヤ基板110と実質的に類似してい
る。このベースは、公知のように、高分子誘電体で囲ま
れた導体の層を含む、多層の従来のＰＷＢであってよ
い。従来の加工技術を使用して、ＰＷＢを外部層加工の
段階に加工する。これには、ボール盤により穿孔するこ
と、銅の貫通孔をめっきすること、及び（図８に示すよ
うな）導体によりあるいは（図９に示すような）不導体
により、めっきされた貫通孔を塞ぐことが含まれる。こ
の段階において、基板は２個の外部の銅の層を有し、こ
れらは銅でめっきされた孔を通じて電気的に接続されて
おり、チップキャリヤ基板のベースとして製造に好適で
ある。本発明のチップキャリヤ基板は、密集したチップ
のＩ／Ｏを、はるかに密集していないＰＷＢ又はＭＬＣ
基板に再配分することが可能であると考えられる。
【００１９】ベース212、214の非外部パターニングされ
た銅の層は、その上にチップキャリヤ基板が形成される
ベースの銅の導体層として作用する。チップキャリヤ基
板210は、その片側を、はんだのボールグリッドアレイ
（ＢＧＡ）技術によりＰＷＢ（マザーボード）に結合し
てよく、他の側（積層側）を、チップ又は受動素子を接
続するよう配置するものと考えられる。簡単には、バリ
ヤ層224をＰＷＢの銅の層の上に形成する。アルミニウ
ムの厚い層222をバリヤ224の上に形成し、次いでバリヤ
金属の上方層を形成する。フォトレジストを適用し、現
像し、プラズマエッチングなどによりバリヤを選択的に
パターニングし、フォトレジストを除去する。露出した
アルミニウムを酸化して除去し、ＰＷＢのパターニング
されていない銅の上のバリヤ層224の上に、スタッド222
を残す。ここで、バリヤ層をパターニングし、ＰＷＢの
露出した銅の層をエッチングする。露出した頂部及び底
部バリヤ層を除去し、銅／アルミニウム構造体を、アル
ミニウムスタッドの頂部の下のレベルまで、突き出てい
るスタッドを被覆している誘電体とともに、誘電体で充
填する。上記のように、突き出ている誘電体及びアルミ
ニウムスタッドを研磨して、アルミニウムスタッド222
の頂部のみを露出させる。次の工程において、接着／バ
リヤ層220を、次いで銅の外部層216を堆積する。更なる
銅の層が必要でない場合、これらの層を、（フォトレジ
ストをエッチングレジストとして用いた）エッチングに
より、あるいは（フォトレジストをめっきレジストとし
て用いた）電気めっきにより、パターニングする。更な
る銅の層が必要である場合には、図２Ｂないし４Ｃに記
載されているように、製造方法を繰り返してよい。ある
いは、ベース212は、その上方表面に非外部パターニン
グされた銅の層を有する多層セラミック（ＭＬＣ）基板
であってもよい。
た銅の層は、その上にチップキャリヤ基板が形成される
ベースの銅の導体層として作用する。チップキャリヤ基
板210は、その片側を、はんだのボールグリッドアレイ
（ＢＧＡ）技術によりＰＷＢ（マザーボード）に結合し
てよく、他の側（積層側）を、チップ又は受動素子を接
続するよう配置するものと考えられる。簡単には、バリ
ヤ層224をＰＷＢの銅の層の上に形成する。アルミニウ
ムの厚い層222をバリヤ224の上に形成し、次いでバリヤ
金属の上方層を形成する。フォトレジストを適用し、現
像し、プラズマエッチングなどによりバリヤを選択的に
パターニングし、フォトレジストを除去する。露出した
アルミニウムを酸化して除去し、ＰＷＢのパターニング
されていない銅の上のバリヤ層224の上に、スタッド222
を残す。ここで、バリヤ層をパターニングし、ＰＷＢの
露出した銅の層をエッチングする。露出した頂部及び底
部バリヤ層を除去し、銅／アルミニウム構造体を、アル
ミニウムスタッドの頂部の下のレベルまで、突き出てい
るスタッドを被覆している誘電体とともに、誘電体で充
填する。上記のように、突き出ている誘電体及びアルミ
ニウムスタッドを研磨して、アルミニウムスタッド222
の頂部のみを露出させる。次の工程において、接着／バ
リヤ層220を、次いで銅の外部層216を堆積する。更なる
銅の層が必要でない場合、これらの層を、（フォトレジ
ストをエッチングレジストとして用いた）エッチングに
より、あるいは（フォトレジストをめっきレジストとし
て用いた）電気めっきにより、パターニングする。更な
る銅の層が必要である場合には、図２Ｂないし４Ｃに記
載されているように、製造方法を繰り返してよい。ある
いは、ベース212は、その上方表面に非外部パターニン
グされた銅の層を有する多層セラミック（ＭＬＣ）基板
であってもよい。
【００２０】本発明の製造方法は、従来の相互接続構造
の製造技術に比べて、いくつかの利点を有する。本発明
の構造体は、直径が小さく、高さが２０ミクロン以下の
充填アルミニウムスタッド、並びに銅の導体の優れた導
電可能性及び信頼性を提供する。該充填バイア構造体
は、チップにより生成された熱の放散、並びに電力分配
システムの点で著しく向上している。（充填バイアによ
って使用可能にされている）積層スタッドに関連する電
力経路は、誘導性が低く、そのため増加したスイッチン
グ動作を補助することができる。また、各スタッドにつ
いての電圧降下が低減され、チップへのより良好な電気
的相互接続が提供される。低誘電率の高分子材料を使用
することにより、チップキャリヤ基板を通過する電気信
号の転送速度が実質的に向上する。垂直方向の誘電体間
隔が大きい（２０ミクロン以下）ことにより、特定のイ
ンピーダンスにおける信号の損失が低減し、また垂直方
向の誘電体間隔が極めて均一であることにより、設計さ
れた電気的特性に合致させようとする場合に、良好な制
御が可能となる。また、構造体が平坦化された表面を有
することにより、次のリソグラフィ工程及びチップアセ
ンブリ工程での歩留まりが向上する。最後に、該構造体
は、比較的簡単であって、かつ歩留まりの良好な方法に
より製造される、高密度のスタッド（バイア）及び導体
構造により、特徴付けられる。本発明は、単に例示のた
めに本願明細書に記載した事項により制限されるもので
はないことは、理解されよう。むしろ、本発明は、特許
請求の範囲によってのみ、制限されるものである。
の製造技術に比べて、いくつかの利点を有する。本発明
の構造体は、直径が小さく、高さが２０ミクロン以下の
充填アルミニウムスタッド、並びに銅の導体の優れた導
電可能性及び信頼性を提供する。該充填バイア構造体
は、チップにより生成された熱の放散、並びに電力分配
システムの点で著しく向上している。（充填バイアによ
って使用可能にされている）積層スタッドに関連する電
力経路は、誘導性が低く、そのため増加したスイッチン
グ動作を補助することができる。また、各スタッドにつ
いての電圧降下が低減され、チップへのより良好な電気
的相互接続が提供される。低誘電率の高分子材料を使用
することにより、チップキャリヤ基板を通過する電気信
号の転送速度が実質的に向上する。垂直方向の誘電体間
隔が大きい（２０ミクロン以下）ことにより、特定のイ
ンピーダンスにおける信号の損失が低減し、また垂直方
向の誘電体間隔が極めて均一であることにより、設計さ
れた電気的特性に合致させようとする場合に、良好な制
御が可能となる。また、構造体が平坦化された表面を有
することにより、次のリソグラフィ工程及びチップアセ
ンブリ工程での歩留まりが向上する。最後に、該構造体
は、比較的簡単であって、かつ歩留まりの良好な方法に
より製造される、高密度のスタッド（バイア）及び導体
構造により、特徴付けられる。本発明は、単に例示のた
めに本願明細書に記載した事項により制限されるもので
はないことは、理解されよう。むしろ、本発明は、特許
請求の範囲によってのみ、制限されるものである。
【図１】本発明の一態様に従って構成され効果を奏する
チップキャリヤ基板の断面概略図である。
チップキャリヤ基板の断面概略図である。
【図２】２Ａないし２Ｆは、本発明の一態様によるチッ
プキャリヤ基板の製造方法における第１工程の説明図で
ある。
プキャリヤ基板の製造方法における第１工程の説明図で
ある。
【図３】３Ａないし３Ｃは、本発明による一つのチップ
キャリヤ基板の製造方法における導体のパターニング工
程の説明図である。
キャリヤ基板の製造方法における導体のパターニング工
程の説明図である。
【図４】４Ａないし４Ｃは、本発明による他のチップキ
ャリヤ基板の製造方法における導体のパターニング工程
の説明図である。
ャリヤ基板の製造方法における導体のパターニング工程
の説明図である。
【図５】５Ａないし５Ｃは、本発明による他のチップキ
ャリヤ基板の製造方法における導体のパターニング工程
の説明図である。
ャリヤ基板の製造方法における導体のパターニング工程
の説明図である。
【図６】６Ａないし６Ｂは、本発明によるチップキャリ
ヤ基板の製造方法の一態様における最終工程の説明図で
ある。
ヤ基板の製造方法の一態様における最終工程の説明図で
ある。
【図７】本発明の他の態様にしたがって構成され効果を
奏するチップキャリヤ基板の断面概略図である。
奏するチップキャリヤ基板の断面概略図である。
【図８】本発明の一態様に従って構成され効果を奏す
る、ある側から他の側への選択的な電気的コンタクトを
有するチップキャリヤ基板の断面概略図である。
る、ある側から他の側への選択的な電気的コンタクトを
有するチップキャリヤ基板の断面概略図である。
【図９】本発明の他の態様に従って構成され効果を奏す
るチップキャリヤ基板の断面概略図である。
るチップキャリヤ基板の断面概略図である。
１０ チップキャリヤ基板 １２ ベース １４、１６、１７、１９ 銅の導体 １８ 高分子誘電体 ２０ 接着／バリヤ金属層 ２２ バリヤ金属層 ２４ スタッド ３０ 非導電性ベース ３２ 接着／バリヤ金属層 ３４ 第１の銅の層 ３６ バリヤ金属層 ３８ アルミニウム層 ４０ 第２のバリヤ金属層 ４２ フォトレジスト層 １１０、２１０ チップキャリヤ基板 １１２、２１２、２１４ ベース ２２０ 接着／バリヤ層 ２２２ アルミニウムスタッド ２２４ バリヤ層
フロントページの続き (72)発明者 ドロール ハーウィッツ イスラエル ディーエヌ ギルボア ガン ネル ハウス 473 (72)発明者 ボリス ヨフィス イスラエル ハイファ ヨーゼフ ストリ ート 29エイ (72)発明者 ドロール カッツ イスラエル ハイファ オーレン ストリ ート 28 (72)発明者 エヴァ イグナー イスラエル ハイファ ヴィルナイ スト リート 13−３ Ｆターム(参考） 5E346 AA15 AA43 BB16 CC16 CC17 CC18 CC21 FF04 GG15 HH06
Claims (8)
- 【請求項１】 少なくとも２個の、ベース上にある銅の
導体層、 陽極酸化により形成した、前記導体層を相互接続する複
数のアルミニウムのスタッド、 前記アルミニウムスタッドと前記銅の導体との間を電気
的に接続し、それらが直接接触するのを防止する、バリ
ヤ金属層、及び高分子誘電体で覆われた、前記アルミニ
ウムスタッド及び少なくとも１個の銅の導体層、を含む
チップキャリヤ基板。 - 【請求項２】 前記ベースがプリント配線基板（ＰＷ
Ｂ）又は多層セラミック（ＭＬＣ）基板であり、前記銅
の導体層の１つが前記基板の予備成形部分である請求項
１に記載のチップキャリヤ基板。 - 【請求項３】 前記ベースが、ある側から他の側への電
子情報の選択的貫通路を有しない単一導体ベースである
請求項１に記載のチップキャリヤ基板。 - 【請求項４】 前記ベースが、ある側から他の側への電
子情報の選択的貫通路を有しない単一不導体ベースであ
る、請求項１に記載のチップキャリヤ基板。 - 【請求項５】 前記誘電体が約３．０未満の誘電率を有
する請求項１に記載のチップキャリヤ基板。 - 【請求項６】 前記誘電体がポリイミドを含む請求項１
に記載のチップキャリヤ基板。 - 【請求項７】 前記誘電体がベンゾシクロブタンを含む
請求項１に記載のチップキャリヤ基板。 - 【請求項８】 前記誘電体がポリパラキシレンを含む請
求項１に記載のチップキャリヤ基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IL128200 | 1999-01-24 | ||
| IL12820099A IL128200A (en) | 1999-01-24 | 1999-01-24 | Chip carrier substrate |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19264899A Division JP3459381B2 (ja) | 1999-01-24 | 1999-07-07 | チップキャリヤ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343900A true JP2002343900A (ja) | 2002-11-29 |
| JP3486184B2 JP3486184B2 (ja) | 2004-01-13 |
Family
ID=11072407
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19264899A Expired - Fee Related JP3459381B2 (ja) | 1999-01-24 | 1999-07-07 | チップキャリヤ基板 |
| JP2002082892A Expired - Fee Related JP3486184B2 (ja) | 1999-01-24 | 2002-03-25 | チップキャリヤ基板 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19264899A Expired - Fee Related JP3459381B2 (ja) | 1999-01-24 | 1999-07-07 | チップキャリヤ基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6280640B1 (ja) |
| EP (1) | EP1022773A3 (ja) |
| JP (2) | JP3459381B2 (ja) |
| IL (2) | IL128200A (ja) |
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- 1999-05-03 US US09/303,422 patent/US6280640B1/en not_active Expired - Lifetime
- 1999-05-06 EP EP99201448A patent/EP1022773A3/en not_active Withdrawn
- 1999-07-07 JP JP19264899A patent/JP3459381B2/ja not_active Expired - Fee Related
- 1999-08-12 US US09/372,601 patent/US6262376B1/en not_active Expired - Lifetime
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- 2002-03-25 JP JP2002082892A patent/JP3486184B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013247357A (ja) * | 2012-05-29 | 2013-12-09 | Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co Ltd | 一体的階段状スタック構造体を備えた多層電子構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3459381B2 (ja) | 2003-10-20 |
| JP3486184B2 (ja) | 2004-01-13 |
| EP1022773A3 (en) | 2002-05-29 |
| IL128200A0 (en) | 1999-11-30 |
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| EP1022773A2 (en) | 2000-07-26 |
| JP2000216547A (ja) | 2000-08-04 |
| US6262376B1 (en) | 2001-07-17 |
| US6280640B1 (en) | 2001-08-28 |
| IL150672A0 (en) | 2003-02-12 |
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