JP2002222869A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トリプルウェルＭＯＳトランジスタにおい
て、消費電流の増大や、寄生バイポーラトランジスタの
熱暴走による素子破壊を防ぐこと。 【解決手段】 Ｎウェル領域２８内にＰウェル領域２２
が形成され、Ｐウェル領域２２にＭＯＳＦＥＴが形成さ
れたトリプルウェルＮＭＯＳトランジスタ３１１におい
て、Ｎ+ドレイン領域２５側にＮ+ドレイン領域２５より
も不純物濃度が低い不純物拡散領域２９を設け、それに
よって基板電流を抑制する。Ｐウェル領域２２の不純物
濃度を高くして寄生バイポーラトランジスタの電流利得
を下げる。さらに電流利得を下げるために、パンチスル
ーストッパー層を設けてもよい。不純物拡散領域２９の
不純物濃度を、同一基板１上に集積される微細ＣＭＯＳ
デバイスのＮ−ＬＤＤ領域３１と同じ濃度とし、それら
を一度のイオン注入工程で形成する。
て、消費電流の増大や、寄生バイポーラトランジスタの
熱暴走による素子破壊を防ぐこと。 【解決手段】 Ｎウェル領域２８内にＰウェル領域２２
が形成され、Ｐウェル領域２２にＭＯＳＦＥＴが形成さ
れたトリプルウェルＮＭＯＳトランジスタ３１１におい
て、Ｎ+ドレイン領域２５側にＮ+ドレイン領域２５より
も不純物濃度が低い不純物拡散領域２９を設け、それに
よって基板電流を抑制する。Ｐウェル領域２２の不純物
濃度を高くして寄生バイポーラトランジスタの電流利得
を下げる。さらに電流利得を下げるために、パンチスル
ーストッパー層を設けてもよい。不純物拡散領域２９の
不純物濃度を、同一基板１上に集積される微細ＣＭＯＳ
デバイスのＮ−ＬＤＤ領域３１と同じ濃度とし、それら
を一度のイオン注入工程で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に第１導電型の半導体
基板の一主面側に第２導電型のウェル領域が形成され、
その第２導電型のウェル領域内に設けられた第１導電型
のウェル領域にＭＯＳＦＥＴが形成された構造を有する
半導体集積回路装置に関する。
置およびその製造方法に関し、特に第１導電型の半導体
基板の一主面側に第２導電型のウェル領域が形成され、
その第２導電型のウェル領域内に設けられた第１導電型
のウェル領域にＭＯＳＦＥＴが形成された構造を有する
半導体集積回路装置に関する。
【０００２】
【従来の技術】Ｐ型の半導体基板の一主面側にＮ型のウ
ェル領域が形成され、そのＮ型のウェル領域内にさらに
Ｐ型のウェル領域が形成され、そのＰ型のウェル領域に
ＮＭＯＳＦＥＴが形成された、いわゆるトリプルウェル
ＮＭＯＳトランジスタが公知である（特開平７−７８８
８１号公開公報）。このトリプルウェルＮＭＯＳトラン
ジスタでは、ソースとウェルの電位が等しくなるように
設定することができ、そうすることによってバックゲー
トバイアスが加わらないようにすることができる。ま
た、トリプルウェルＮＭＯＳトランジスタには、Ｎ型の
ウェル内のＰ型のウェル内にＮＭＯＳトランジスタを形
成しているため、たとえばＮ型のウェルを最高電位と
し、Ｐ型のウェルをそれよりも低い電位とすることがで
きるので、負電圧まで使用することができるという利点
がある。
ェル領域が形成され、そのＮ型のウェル領域内にさらに
Ｐ型のウェル領域が形成され、そのＰ型のウェル領域に
ＮＭＯＳＦＥＴが形成された、いわゆるトリプルウェル
ＮＭＯＳトランジスタが公知である（特開平７−７８８
８１号公開公報）。このトリプルウェルＮＭＯＳトラン
ジスタでは、ソースとウェルの電位が等しくなるように
設定することができ、そうすることによってバックゲー
トバイアスが加わらないようにすることができる。ま
た、トリプルウェルＮＭＯＳトランジスタには、Ｎ型の
ウェル内のＰ型のウェル内にＮＭＯＳトランジスタを形
成しているため、たとえばＮ型のウェルを最高電位と
し、Ｐ型のウェルをそれよりも低い電位とすることがで
きるので、負電圧まで使用することができるという利点
がある。
【０００３】また、特開平１１−２３３７６９号公開公
報には、ゲート電極の下の深いところにソースおよびド
レインとは逆導電型の不純物領域（パンチスルーストッ
パー領域）を設けることによって、微細なＭＯＳＦＥＴ
においてパンチスルーの発生を抑制する技術について開
示されている。また、特開２０００−９１５７４号公開
公報には、ドレイン領域とチャネル形成領域との間に、
ドレイン領域と同じ導電型でかつドレイン領域よりも不
純物濃度が低いオフセットドレイン領域を設けることに
よって、ドレイン耐圧を高める技術について開示されて
いる。また、特開平７−１８３３９０号公開公報には、
パンチスルーストッパー領域とオフセットドレイン領域
とを有する半導体装置について開示されている。
報には、ゲート電極の下の深いところにソースおよびド
レインとは逆導電型の不純物領域（パンチスルーストッ
パー領域）を設けることによって、微細なＭＯＳＦＥＴ
においてパンチスルーの発生を抑制する技術について開
示されている。また、特開２０００−９１５７４号公開
公報には、ドレイン領域とチャネル形成領域との間に、
ドレイン領域と同じ導電型でかつドレイン領域よりも不
純物濃度が低いオフセットドレイン領域を設けることに
よって、ドレイン耐圧を高める技術について開示されて
いる。また、特開平７−１８３３９０号公開公報には、
パンチスルーストッパー領域とオフセットドレイン領域
とを有する半導体装置について開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たトリプルウェルＮＭＯＳトランジスタでは、Ｎ型のド
レイン領域とＰ型のウェル領域とＮ型のウェル領域によ
って寄生バイポーラトランジスタが構成されるため、基
板電流などによる電荷注入に対してその電流利得倍に寄
生電流が流れるおそれがある。このような寄生電流によ
って、消費電流が増大したり、寄生バイポーラトランジ
スタの熱暴走により素子が破壊するなどの不具合が生じ
る。
たトリプルウェルＮＭＯＳトランジスタでは、Ｎ型のド
レイン領域とＰ型のウェル領域とＮ型のウェル領域によ
って寄生バイポーラトランジスタが構成されるため、基
板電流などによる電荷注入に対してその電流利得倍に寄
生電流が流れるおそれがある。このような寄生電流によ
って、消費電流が増大したり、寄生バイポーラトランジ
スタの熱暴走により素子が破壊するなどの不具合が生じ
る。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、トリプルウェル構造を有するＭＯＳトラン
ジスタにおいて、基板電流を抑制するとともに、寄生バ
イポーラトランジスタによる電流利得を小さくし、それ
によって消費電流の増大や、寄生バイポーラトランジス
タの熱暴走による素子破壊を防ぐことができる半導体集
積回路装置を提供することを目的とする。
のであって、トリプルウェル構造を有するＭＯＳトラン
ジスタにおいて、基板電流を抑制するとともに、寄生バ
イポーラトランジスタによる電流利得を小さくし、それ
によって消費電流の増大や、寄生バイポーラトランジス
タの熱暴走による素子破壊を防ぐことができる半導体集
積回路装置を提供することを目的とする。
【０００６】また、本発明の他の目的は、トリプルウェ
ル構造を有するＭＯＳトランジスタと、単一のウェル内
に形成された通常の微細ＣＭＯＳトランジスタとを同一
半導体基板上に有する集積回路装置を、できるだけ少な
い工程数で製造することが可能な半導体集積回路装置の
製造方法を提供することである。
ル構造を有するＭＯＳトランジスタと、単一のウェル内
に形成された通常の微細ＣＭＯＳトランジスタとを同一
半導体基板上に有する集積回路装置を、できるだけ少な
い工程数で製造することが可能な半導体集積回路装置の
製造方法を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体集積回路装置は、第１導電型
の半導体基板の一主面側に第２導電型のウェル領域が形
成され、その第２導電型のウェル領域内にさらに第１導
電型のウェル領域が形成され、その第１導電型のウェル
領域にＭＯＳＦＥＴが形成されたトリプルウェルＭＯＳ
トランジスタに関し、ゲート電極から離れた位置にドレ
イン領域を設け、そのドレイン領域と、ドレイン領域側
のゲート電極端部との間に、ドレイン領域よりも不純物
濃度が低い不純物拡散領域を設けたものである。
め、本発明にかかる半導体集積回路装置は、第１導電型
の半導体基板の一主面側に第２導電型のウェル領域が形
成され、その第２導電型のウェル領域内にさらに第１導
電型のウェル領域が形成され、その第１導電型のウェル
領域にＭＯＳＦＥＴが形成されたトリプルウェルＭＯＳ
トランジスタに関し、ゲート電極から離れた位置にドレ
イン領域を設け、そのドレイン領域と、ドレイン領域側
のゲート電極端部との間に、ドレイン領域よりも不純物
濃度が低い不純物拡散領域を設けたものである。
【０００８】この半導体集積回路装置を製造する際に
は、トリプルウェルＭＯＳトランジスタの第２導電型の
ウェル領域と微細ＣＭＯＳトランジスタの第２導電型の
ウェル領域とを同時に形成する。また、トリプルウェル
ＭＯＳトランジスタの第１導電型のウェル領域と微細Ｃ
ＭＯＳトランジスタの第１導電型のウェル領域とを同時
に形成してもよい。さらには、微細ＣＭＯＳトランジス
タがＬＤＤ領域を有する場合には、そのＬＤＤ領域とト
リプルウェルＭＯＳトランジスタの前記不純物拡散領域
とを同時に形成するようにしてもよい。
は、トリプルウェルＭＯＳトランジスタの第２導電型の
ウェル領域と微細ＣＭＯＳトランジスタの第２導電型の
ウェル領域とを同時に形成する。また、トリプルウェル
ＭＯＳトランジスタの第１導電型のウェル領域と微細Ｃ
ＭＯＳトランジスタの第１導電型のウェル領域とを同時
に形成してもよい。さらには、微細ＣＭＯＳトランジス
タがＬＤＤ領域を有する場合には、そのＬＤＤ領域とト
リプルウェルＭＯＳトランジスタの前記不純物拡散領域
とを同時に形成するようにしてもよい。
【０００９】この発明によれば、トリプルウェルＭＯＳ
トランジスタのドレイン側に、ドレイン領域よりも不純
物濃度が低い不純物拡散領域が設けられているため、第
２導電型のドレイン領域と第１導電型のウェル領域と第
２導電型のウェル領域とによって構成される寄生バイポ
ーラトランジスタにより寄生電流が流れる原因となる基
板電流が抑制される。また、トリプルウェルＭＯＳトラ
ンジスタにおいて、第１導電型のウェル領域の不純物濃
度を高くすることによって、寄生バイポーラトランジス
タの電流利得を下げることができる。また、トリプルウ
ェルＭＯＳトランジスタの不純物拡散領域と微細ＣＭＯ
ＳデバイスのＬＤＤ領域とを同時に形成することによっ
て、工程数の増加を最小限に抑えることができる。
トランジスタのドレイン側に、ドレイン領域よりも不純
物濃度が低い不純物拡散領域が設けられているため、第
２導電型のドレイン領域と第１導電型のウェル領域と第
２導電型のウェル領域とによって構成される寄生バイポ
ーラトランジスタにより寄生電流が流れる原因となる基
板電流が抑制される。また、トリプルウェルＭＯＳトラ
ンジスタにおいて、第１導電型のウェル領域の不純物濃
度を高くすることによって、寄生バイポーラトランジス
タの電流利得を下げることができる。また、トリプルウ
ェルＭＯＳトランジスタの不純物拡散領域と微細ＣＭＯ
ＳデバイスのＬＤＤ領域とを同時に形成することによっ
て、工程数の増加を最小限に抑えることができる。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体集積回路装置ついて図面を参照しつつ詳細に
説明する。
かる半導体集積回路装置ついて図面を参照しつつ詳細に
説明する。
【００１１】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体集積回路装置の要部を示す縦断面図
である。この半導体集積回路装置は、同一の半導体基板
１上に、第１のＭＯＳトランジスタであるＮＭＯＳトラ
ンジスタ１０１と、第２のＭＯＳトランジスタであるＰ
ＭＯＳトランジスタ２０１と、第３のＭＯＳトランジス
タであるトリプルウェルＮＭＯＳトランジスタ３０１と
が形成されたものである。ＮＭＯＳトランジスタ１０１
とＰＭＯＳトランジスタ２０１はＣＭＯＳデバイスを構
成する。
態１にかかる半導体集積回路装置の要部を示す縦断面図
である。この半導体集積回路装置は、同一の半導体基板
１上に、第１のＭＯＳトランジスタであるＮＭＯＳトラ
ンジスタ１０１と、第２のＭＯＳトランジスタであるＰ
ＭＯＳトランジスタ２０１と、第３のＭＯＳトランジス
タであるトリプルウェルＮＭＯＳトランジスタ３０１と
が形成されたものである。ＮＭＯＳトランジスタ１０１
とＰＭＯＳトランジスタ２０１はＣＭＯＳデバイスを構
成する。
【００１２】ただし、この半導体基板１上には、フィー
ルド酸化膜により区画された素子形成領域にその他の素
子が形成されているが、それらの素子は図１では省略さ
れている（他の図においても同じ）。なお、以下の説明
では第１導電型をＰ型とし、第２導電型をＮ型として説
明するが、その逆でもよい（他の実施の形態においても
同じ）。
ルド酸化膜により区画された素子形成領域にその他の素
子が形成されているが、それらの素子は図１では省略さ
れている（他の図においても同じ）。なお、以下の説明
では第１導電型をＰ型とし、第２導電型をＮ型として説
明するが、その逆でもよい（他の実施の形態においても
同じ）。
【００１３】ＮＭＯＳトランジスタ１０１は、Ｐ型の半
導体基板（以下、Ｐ基板とする）１の一主面側に設けら
れたフィールド酸化膜１００により囲まれた素子形成領
域において、Ｐ基板１の一主面側にＰ型のウェル領域
（以下、Ｐウェル領域とする）２を備えている。Ｐウェ
ル領域２においてＰ基板１の一主面側には、Ｎ+ソース
領域３、Ｐ-チャネル形成領域４およびＮ+ドレイン領域
５が設けられている。また、Ｐ-チャネル形成領域４上
にはゲート絶縁膜６を介してゲート電極７が形成されて
いる。
導体基板（以下、Ｐ基板とする）１の一主面側に設けら
れたフィールド酸化膜１００により囲まれた素子形成領
域において、Ｐ基板１の一主面側にＰ型のウェル領域
（以下、Ｐウェル領域とする）２を備えている。Ｐウェ
ル領域２においてＰ基板１の一主面側には、Ｎ+ソース
領域３、Ｐ-チャネル形成領域４およびＮ+ドレイン領域
５が設けられている。また、Ｐ-チャネル形成領域４上
にはゲート絶縁膜６を介してゲート電極７が形成されて
いる。
【００１４】ＰＭＯＳトランジスタ２０１は、Ｐ基板１
の一主面側に設けられたフィールド酸化膜１００により
囲まれた素子形成領域において、Ｐ基板１の一主面側に
Ｎ型のウェル領域（以下、Ｎウェル領域とする）１８を
備えている。Ｎウェル領域１８においてＰ基板１の一主
面側には、Ｐ+ソース領域１３、Ｎ-チャネル形成領域１
４およびＰ+ドレイン領域１５が設けられている。ま
た、Ｎ-チャネル形成領域１４上にはゲート絶縁膜１６
を介してゲート電極１７が形成されている。
の一主面側に設けられたフィールド酸化膜１００により
囲まれた素子形成領域において、Ｐ基板１の一主面側に
Ｎ型のウェル領域（以下、Ｎウェル領域とする）１８を
備えている。Ｎウェル領域１８においてＰ基板１の一主
面側には、Ｐ+ソース領域１３、Ｎ-チャネル形成領域１
４およびＰ+ドレイン領域１５が設けられている。ま
た、Ｎ-チャネル形成領域１４上にはゲート絶縁膜１６
を介してゲート電極１７が形成されている。
【００１５】トリプルウェルＮＭＯＳトランジスタ３０
１は、Ｐ基板１の一主面側に設けられたフィールド酸化
膜１００により囲まれた素子形成領域において、Ｐ基板
１の一主面側にＮウェル領域２８を備えている。そのＮ
ウェル領域２８においてＰ基板１の一主面側にはＰウェ
ル領域２２が設けられている。このＰウェル領域２２の
表面濃度は０．７５×１０17〜１．２５×１０17／ｃｍ
3程度である。Ｐウェル領域２２においてＰ基板１の一
主面側には、Ｎ+ソース領域２３、Ｐ-チャネル形成領域
２４およびＮ+ドレイン領域２５が設けられている。ま
た、Ｐ-チャネル形成領域２４上にはゲート絶縁膜２６
を介してゲート電極２７が形成されている。
１は、Ｐ基板１の一主面側に設けられたフィールド酸化
膜１００により囲まれた素子形成領域において、Ｐ基板
１の一主面側にＮウェル領域２８を備えている。そのＮ
ウェル領域２８においてＰ基板１の一主面側にはＰウェ
ル領域２２が設けられている。このＰウェル領域２２の
表面濃度は０．７５×１０17〜１．２５×１０17／ｃｍ
3程度である。Ｐウェル領域２２においてＰ基板１の一
主面側には、Ｎ+ソース領域２３、Ｐ-チャネル形成領域
２４およびＮ+ドレイン領域２５が設けられている。ま
た、Ｐ-チャネル形成領域２４上にはゲート絶縁膜２６
を介してゲート電極２７が形成されている。
【００１６】Ｎ+ドレイン領域２５は、ゲート電極２７
のドレイン側端部からたとえば０．５μｍ以上離されて
いる。ゲート電極２７のドレイン側端部とＮ+ドレイン
領域２５との間には、Ｎ+ドレイン領域２５よりもＮ型
不純物濃度の低い不純物拡散領域２９が設けられてい
る。この不純物拡散領域２９は、ｘｊ０．３μｍ程度
で、かつ表面濃度が５×１０16〜１×１０18／ｃｍ3程
度である。したがって、この不純物拡散領域２９は、ゲ
ート電極２７のドレイン側端部における電界を緩和する
Ｎ-オフセットドレイン領域として機能し、オン状態で
のホットエレクトロンの発生を抑制するのに寄与する。
のドレイン側端部からたとえば０．５μｍ以上離されて
いる。ゲート電極２７のドレイン側端部とＮ+ドレイン
領域２５との間には、Ｎ+ドレイン領域２５よりもＮ型
不純物濃度の低い不純物拡散領域２９が設けられてい
る。この不純物拡散領域２９は、ｘｊ０．３μｍ程度
で、かつ表面濃度が５×１０16〜１×１０18／ｃｍ3程
度である。したがって、この不純物拡散領域２９は、ゲ
ート電極２７のドレイン側端部における電界を緩和する
Ｎ-オフセットドレイン領域として機能し、オン状態で
のホットエレクトロンの発生を抑制するのに寄与する。
【００１７】さらに、図示省略するが、Ｐ基板１の一主
面側の各ＭＯＳトランジスタおよびその他の図示しない
素子上には、層間絶縁膜、ソース電極およびドレイン電
極となる導電部、配線、並びにパッシベーション膜等が
積層される。
面側の各ＭＯＳトランジスタおよびその他の図示しない
素子上には、層間絶縁膜、ソース電極およびドレイン電
極となる導電部、配線、並びにパッシベーション膜等が
積層される。
【００１８】つぎに、実施の形態１にかかる半導体集積
回路装置の製造プロセスについて説明する。図２および
図３は、実施の形態１にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図２
に示すように、ＰＭＯＳトランジスタ２０１およびトリ
プルウェルＮＭＯＳトランジスタ３０１の形成領域にお
いて、イオン注入法によりＰ基板１の一主面側にＮウェ
ル領域１８，２８を形成する。
回路装置の製造プロセスについて説明する。図２および
図３は、実施の形態１にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図２
に示すように、ＰＭＯＳトランジスタ２０１およびトリ
プルウェルＮＭＯＳトランジスタ３０１の形成領域にお
いて、イオン注入法によりＰ基板１の一主面側にＮウェ
ル領域１８，２８を形成する。
【００１９】つづいて、図３に示すように、ＮＭＯＳト
ランジスタ１０１の形成領域において、イオン注入法に
よりＰ基板１の一主面側にＰウェル領域２を形成する。
また、Ｎウェル領域２８において、イオン注入法により
Ｐ基板１の一主面側にＰウェル領域２２を形成する。そ
の際、Ｐウェル領域２２をＰウェル領域２と同時に形成
するようにしてもよい。しかる後、フィールド酸化膜１
００、Ｐ-チャネル形成領域４，２４、Ｎ-チャネル形成
領域１４、ゲート絶縁膜６，１６，２６およびゲート電
極７，１７，２７をそれぞれ公知の方法により形成す
る。
ランジスタ１０１の形成領域において、イオン注入法に
よりＰ基板１の一主面側にＰウェル領域２を形成する。
また、Ｎウェル領域２８において、イオン注入法により
Ｐ基板１の一主面側にＰウェル領域２２を形成する。そ
の際、Ｐウェル領域２２をＰウェル領域２と同時に形成
するようにしてもよい。しかる後、フィールド酸化膜１
００、Ｐ-チャネル形成領域４，２４、Ｎ-チャネル形成
領域１４、ゲート絶縁膜６，１６，２６およびゲート電
極７，１７，２７をそれぞれ公知の方法により形成す
る。
【００２０】つづいて、トリプルウェルＮＭＯＳトラン
ジスタ３０１のドレイン側部分に対応する窓パターンを
有するマスク（図示せず）を用いながら、ゲート電極２
７をマスクとしたセルフアラインにて、ゲート電極２７
のドレイン側にのみ、イオン注入法によりＮ-オフセッ
トドレイン領域となる不純物拡散領域２９を形成する。
ここまでの状態が図３に示されている。
ジスタ３０１のドレイン側部分に対応する窓パターンを
有するマスク（図示せず）を用いながら、ゲート電極２
７をマスクとしたセルフアラインにて、ゲート電極２７
のドレイン側にのみ、イオン注入法によりＮ-オフセッ
トドレイン領域となる不純物拡散領域２９を形成する。
ここまでの状態が図３に示されている。
【００２１】つづいて、ゲート電極７，２７をそれぞれ
マスクとしたセルフアラインにて、イオン注入法により
Ｎ+ソース領域３，２３およびＮ+ドレイン領域５を形成
する。その際、トリプルウェルＮＭＯＳトランジスタ３
０１のＮ+ドレイン領域２５の形成領域に対応する窓パ
ターンを有するマスク（図示せず）によって、Ｎ+ドレ
イン領域２５も同時に形成される。つまり、Ｎ+ドレイ
ン領域２５はゲート電極２７をマスクとしたセルフアラ
インではなく、マスクにより規定される位置に形成され
る。つづいて、ゲート電極１７をマスクとしたセルフア
ラインにて、イオン注入法によりＰ+ソース領域１３お
よびＰ+ドレイン領域１５を形成する。なお、不純物拡
散領域２９を含む各不純物拡散領域は熱処理により活性
化される。この状態が図１に示す状態である。
マスクとしたセルフアラインにて、イオン注入法により
Ｎ+ソース領域３，２３およびＮ+ドレイン領域５を形成
する。その際、トリプルウェルＮＭＯＳトランジスタ３
０１のＮ+ドレイン領域２５の形成領域に対応する窓パ
ターンを有するマスク（図示せず）によって、Ｎ+ドレ
イン領域２５も同時に形成される。つまり、Ｎ+ドレイ
ン領域２５はゲート電極２７をマスクとしたセルフアラ
インではなく、マスクにより規定される位置に形成され
る。つづいて、ゲート電極１７をマスクとしたセルフア
ラインにて、イオン注入法によりＰ+ソース領域１３お
よびＰ+ドレイン領域１５を形成する。なお、不純物拡
散領域２９を含む各不純物拡散領域は熱処理により活性
化される。この状態が図１に示す状態である。
【００２２】つづいて、図示省略するが、基板全面に層
間絶縁膜を積層し、コンタクト穴を開口する。そして、
ソース電極およびドレイン電極となる導電部、配線、並
びにパッシベーション膜等を形成し、半導体集積回路装
置ができあがる。
間絶縁膜を積層し、コンタクト穴を開口する。そして、
ソース電極およびドレイン電極となる導電部、配線、並
びにパッシベーション膜等を形成し、半導体集積回路装
置ができあがる。
【００２３】上述した実施の形態１によれば、トリプル
ウェルＮＭＯＳトランジスタ３０１に、低濃度の不純物
拡散領域２９が設けられているため、ゲート電極２７の
ドレイン側端部の電界が緩和され、Ｎ+ドレイン領域２
５とＰウェル領域２２とＮウェル領域２８とによって構
成される寄生バイポーラトランジスタにより寄生電流が
流れる原因となる基板電流が抑制される。具体的には、
基板電流の発生をＮＭＯＳトランジスタ１０１の１０分
の１から１０００分の１程度に抑制することができる。
また、Ｐウェル領域２２が高不純物濃度であるため、寄
生バイポーラトランジスタの電流利得が下がる。したが
って、寄生バイポーラトランジスタの誤動作による動作
不良を防ぐことができるという効果が得られる。
ウェルＮＭＯＳトランジスタ３０１に、低濃度の不純物
拡散領域２９が設けられているため、ゲート電極２７の
ドレイン側端部の電界が緩和され、Ｎ+ドレイン領域２
５とＰウェル領域２２とＮウェル領域２８とによって構
成される寄生バイポーラトランジスタにより寄生電流が
流れる原因となる基板電流が抑制される。具体的には、
基板電流の発生をＮＭＯＳトランジスタ１０１の１０分
の１から１０００分の１程度に抑制することができる。
また、Ｐウェル領域２２が高不純物濃度であるため、寄
生バイポーラトランジスタの電流利得が下がる。したが
って、寄生バイポーラトランジスタの誤動作による動作
不良を防ぐことができるという効果が得られる。
【００２４】実施の形態２．図４は、本発明の実施の形
態２にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態２は、実施の形態１の半導体集積回
路装置において、ＬＤＤ領域３１，４１，５１およびス
ペーサ酸化膜３２，４２，５２を追加したものである。
その他の構成は実施の形態１と同じであるため、実施の
形態１と同じ構成については同一の符号を付して説明を
省略する。
態２にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態２は、実施の形態１の半導体集積回
路装置において、ＬＤＤ領域３１，４１，５１およびス
ペーサ酸化膜３２，４２，５２を追加したものである。
その他の構成は実施の形態１と同じであるため、実施の
形態１と同じ構成については同一の符号を付して説明を
省略する。
【００２５】Ｎ-ＬＤＤ領域３１は、第１のＭＯＳトラ
ンジスタであるＮＭＯＳトランジスタ１１１のＰウェル
領域２においてＰ基板１の一主面側に、ゲート電極７の
ソース側端部とＮ+ソース領域３との間、およびゲート
電極７のドレイン側端部とＮ+ドレイン領域５との間に
それぞれ設けられている。Ｎ-ＬＤＤ領域３１の表面濃
度は５×１０17〜１×１０18／ｃｍ3程度であり、ソー
ス・ドレイン領域３，５よりも低い。スペーサ酸化膜３
２はゲート電極７の側部に形成されている。
ンジスタであるＮＭＯＳトランジスタ１１１のＰウェル
領域２においてＰ基板１の一主面側に、ゲート電極７の
ソース側端部とＮ+ソース領域３との間、およびゲート
電極７のドレイン側端部とＮ+ドレイン領域５との間に
それぞれ設けられている。Ｎ-ＬＤＤ領域３１の表面濃
度は５×１０17〜１×１０18／ｃｍ3程度であり、ソー
ス・ドレイン領域３，５よりも低い。スペーサ酸化膜３
２はゲート電極７の側部に形成されている。
【００２６】Ｐ-ＬＤＤ領域４１は、第２のＭＯＳトラ
ンジスタであるＰＭＯＳトランジスタ２１１のＮウェル
領域１８においてＰ基板１の一主面側に、ゲート電極１
７のソース側端部とＰ+ソース領域１３との間、および
ゲート電極１７のドレイン側端部とＰ+ドレイン領域１
５との間にそれぞれ設けられている。Ｐ-ＬＤＤ領域４
１の表面濃度は５×１０17〜１×１０18／ｃｍ3程度で
あり、ソース・ドレイン領域１３，１５よりも低い。ス
ペーサ酸化膜４２はゲート電極１７の側部に形成されて
いる。
ンジスタであるＰＭＯＳトランジスタ２１１のＮウェル
領域１８においてＰ基板１の一主面側に、ゲート電極１
７のソース側端部とＰ+ソース領域１３との間、および
ゲート電極１７のドレイン側端部とＰ+ドレイン領域１
５との間にそれぞれ設けられている。Ｐ-ＬＤＤ領域４
１の表面濃度は５×１０17〜１×１０18／ｃｍ3程度で
あり、ソース・ドレイン領域１３，１５よりも低い。ス
ペーサ酸化膜４２はゲート電極１７の側部に形成されて
いる。
【００２７】Ｎ-ＬＤＤ領域５１は、第３のＭＯＳトラ
ンジスタであるトリプルウェルＮＭＯＳトランジスタ３
１１のＰウェル領域２２においてＰ基板１の一主面側
に、ゲート電極２７のソース側端部とＮ+ソース領域２
３との間に設けられている。Ｎ-ＬＤＤ領域５１の表面
濃度は５×１０17〜１×１０18／ｃｍ3程度であり、ソ
ース・ドレイン領域２３，２５よりも低い。スペーサ酸
化膜５２はゲート電極２７の側部に形成されている。実
施の形態２では、不純物拡散領域２９の表面濃度は、後
述する第１の製造方法による場合には５×１０16〜１×
１０18／ｃｍ3程度であり、後述する第２の製造方法に
よる場合にはＮ-ＬＤＤ領域５１と同じで５×１０17〜
１×１０18／ｃｍ3程度である。
ンジスタであるトリプルウェルＮＭＯＳトランジスタ３
１１のＰウェル領域２２においてＰ基板１の一主面側
に、ゲート電極２７のソース側端部とＮ+ソース領域２
３との間に設けられている。Ｎ-ＬＤＤ領域５１の表面
濃度は５×１０17〜１×１０18／ｃｍ3程度であり、ソ
ース・ドレイン領域２３，２５よりも低い。スペーサ酸
化膜５２はゲート電極２７の側部に形成されている。実
施の形態２では、不純物拡散領域２９の表面濃度は、後
述する第１の製造方法による場合には５×１０16〜１×
１０18／ｃｍ3程度であり、後述する第２の製造方法に
よる場合にはＮ-ＬＤＤ領域５１と同じで５×１０17〜
１×１０18／ｃｍ3程度である。
【００２８】つぎに、実施の形態２にかかる半導体集積
回路装置の製造プロセスについて説明する。まず、第１
の製造方法について説明する。図５および図６は、実施
の形態２にかかる半導体集積回路装置の第１の製造方法
による製造段階の要部を示す縦断面図である。まず、実
施の形態１と同様にしてＮウェル領域１８，２８、Ｐウ
ェル領域２，２２、フィールド酸化膜１００、Ｐ-チャ
ネル形成領域４，２４、Ｎ-チャネル形成領域１４、ゲ
ート絶縁膜６，１６，２６、およびゲート電極７，１
７，２７を順次形成する。
回路装置の製造プロセスについて説明する。まず、第１
の製造方法について説明する。図５および図６は、実施
の形態２にかかる半導体集積回路装置の第１の製造方法
による製造段階の要部を示す縦断面図である。まず、実
施の形態１と同様にしてＮウェル領域１８，２８、Ｐウ
ェル領域２，２２、フィールド酸化膜１００、Ｐ-チャ
ネル形成領域４，２４、Ｎ-チャネル形成領域１４、ゲ
ート絶縁膜６，１６，２６、およびゲート電極７，１
７，２７を順次形成する。
【００２９】そして、ＮＭＯＳトランジスタ１１１のゲ
ート電極７をマスクとしたセルフアラインによるイオン
注入法により、Ｎ-ＬＤＤ領域３１を形成する。それと
同時に、トリプルウェルＮＭＯＳトランジスタ３１１の
ゲート電極２７をマスクとしたセルフアラインによるイ
オン注入法により、ゲート電極２７のソース側にＮ-Ｌ
ＤＤ領域５１を形成する。その際、ゲート電極２７のド
レイン側に不純物が注入されないように、ゲート電極２
７のドレイン側をマスクしておく。また、ゲート電極１
７をマスクとしたセルフアラインによるイオン注入法に
より、Ｐ-ＬＤＤ領域４１を形成する。ここまでの状態
が図５に示されている。
ート電極７をマスクとしたセルフアラインによるイオン
注入法により、Ｎ-ＬＤＤ領域３１を形成する。それと
同時に、トリプルウェルＮＭＯＳトランジスタ３１１の
ゲート電極２７をマスクとしたセルフアラインによるイ
オン注入法により、ゲート電極２７のソース側にＮ-Ｌ
ＤＤ領域５１を形成する。その際、ゲート電極２７のド
レイン側に不純物が注入されないように、ゲート電極２
７のドレイン側をマスクしておく。また、ゲート電極１
７をマスクとしたセルフアラインによるイオン注入法に
より、Ｐ-ＬＤＤ領域４１を形成する。ここまでの状態
が図５に示されている。
【００３０】つづいて、実施の形態１と同様にして、ト
リプルウェルＮＭＯＳトランジスタ３１１のゲート電極
２７のドレイン側にのみ、イオン注入法によりＮ-オフ
セットドレイン領域となる不純物拡散領域２９を形成す
る。ここまでの状態が図６に示されている。
リプルウェルＮＭＯＳトランジスタ３１１のゲート電極
２７のドレイン側にのみ、イオン注入法によりＮ-オフ
セットドレイン領域となる不純物拡散領域２９を形成す
る。ここまでの状態が図６に示されている。
【００３１】つづいて、スペーサ酸化膜３２，４２，５
２を形成する。そして、スペーサ酸化膜３２，５２をそ
れぞれマスクとしたセルフアラインによるイオン注入法
により、Ｎ+ソース領域３，２３およびＮ+ドレイン領域
５を形成する。そのとき同時に、実施の形態１と同様
に、トリプルウェルＮＭＯＳトランジスタ３１１のＮ+
ドレイン領域２５の形成領域に対応する窓パターンを有
するマスク（図示せず）を用いて、ゲート電極２７から
離れた位置にＮ+ドレイン領域２５を形成する。
２を形成する。そして、スペーサ酸化膜３２，５２をそ
れぞれマスクとしたセルフアラインによるイオン注入法
により、Ｎ+ソース領域３，２３およびＮ+ドレイン領域
５を形成する。そのとき同時に、実施の形態１と同様
に、トリプルウェルＮＭＯＳトランジスタ３１１のＮ+
ドレイン領域２５の形成領域に対応する窓パターンを有
するマスク（図示せず）を用いて、ゲート電極２７から
離れた位置にＮ+ドレイン領域２５を形成する。
【００３２】また、スペーサ酸化膜４２をマスクとした
セルフアラインによるイオン注入法により、Ｐ+ソース
領域１３およびＰ+ドレイン領域１５を形成する。な
お、不純物拡散領域２９を含む各不純物拡散領域は熱処
理により活性化される。この状態が図４に示す状態であ
る。
セルフアラインによるイオン注入法により、Ｐ+ソース
領域１３およびＰ+ドレイン領域１５を形成する。な
お、不純物拡散領域２９を含む各不純物拡散領域は熱処
理により活性化される。この状態が図４に示す状態であ
る。
【００３３】つづいて、図示省略するが、実施の形態１
と同様に、層間絶縁膜の積層、コンタクト穴の開口、ソ
ース電極およびドレイン電極となる導電部、配線、並び
にパッシベーション膜等の形成をおこない、半導体集積
回路装置ができあがる。
と同様に、層間絶縁膜の積層、コンタクト穴の開口、ソ
ース電極およびドレイン電極となる導電部、配線、並び
にパッシベーション膜等の形成をおこない、半導体集積
回路装置ができあがる。
【００３４】つぎに、実施の形態２にかかる半導体集積
回路装置の第２の製造方法について説明する。図７は、
第２の製造方法による製造段階の要部を示す縦断面図で
ある。第２の製造方法は、ＬＤＤ領域３１，４１，５１
を形成するステップの前までは上述した第１の製造方法
と同じである。第２の製造方法では、ＮＭＯＳトランジ
スタ１１１のＮ-ＬＤＤ領域３１、およびトリプルウェ
ルＮＭＯＳトランジスタ３１１のＮ-ＬＤＤ領域５１を
形成する際に、同時にゲート電極２７のドレイン側に不
純物を注入して不純物拡散領域２９を形成する。このよ
うにすることによって、上述した第１の製造方法で用い
ていたオフセットドレイン領域（不純物拡散領域２９）
を形成するためのマスクが不要となる。ここまでの状態
が図７に示されている。これ以降は、上述した第１の製
造方法と同じである。
回路装置の第２の製造方法について説明する。図７は、
第２の製造方法による製造段階の要部を示す縦断面図で
ある。第２の製造方法は、ＬＤＤ領域３１，４１，５１
を形成するステップの前までは上述した第１の製造方法
と同じである。第２の製造方法では、ＮＭＯＳトランジ
スタ１１１のＮ-ＬＤＤ領域３１、およびトリプルウェ
ルＮＭＯＳトランジスタ３１１のＮ-ＬＤＤ領域５１を
形成する際に、同時にゲート電極２７のドレイン側に不
純物を注入して不純物拡散領域２９を形成する。このよ
うにすることによって、上述した第１の製造方法で用い
ていたオフセットドレイン領域（不純物拡散領域２９）
を形成するためのマスクが不要となる。ここまでの状態
が図７に示されている。これ以降は、上述した第１の製
造方法と同じである。
【００３５】上述した実施の形態２によれば、トリプル
ウェルＮＭＯＳトランジスタ３１１に、低濃度の不純物
拡散領域２９が設けられているため、ゲート電極２７の
ドレイン側端部の電界が緩和されるので、実施の形態１
と同様に、トリプルウェルＮＭＯＳトランジスタ３１１
の寄生バイポーラトランジスタにより寄生電流が流れる
原因となる基板電流を、ＮＭＯＳトランジスタ１１１の
１０分の１から１０００分の１程度に抑制することがで
きる。また、Ｐウェル領域２２が高不純物濃度であるた
め、寄生バイポーラトランジスタの電流利得が下がる。
したがって、寄生バイポーラトランジスタの誤動作によ
る動作不良を防ぐことができるという効果が得られる。
ウェルＮＭＯＳトランジスタ３１１に、低濃度の不純物
拡散領域２９が設けられているため、ゲート電極２７の
ドレイン側端部の電界が緩和されるので、実施の形態１
と同様に、トリプルウェルＮＭＯＳトランジスタ３１１
の寄生バイポーラトランジスタにより寄生電流が流れる
原因となる基板電流を、ＮＭＯＳトランジスタ１１１の
１０分の１から１０００分の１程度に抑制することがで
きる。また、Ｐウェル領域２２が高不純物濃度であるた
め、寄生バイポーラトランジスタの電流利得が下がる。
したがって、寄生バイポーラトランジスタの誤動作によ
る動作不良を防ぐことができるという効果が得られる。
【００３６】また、上述した実施の形態２において第２
の製造方法によれば、不純物拡散領域２９がＮ-ＬＤＤ
領域３１，５１と一緒に形成されるので、使用するマス
クの枚数が減るとともに、工程数が減り、プロセスが簡
略化されるという効果が得られる。
の製造方法によれば、不純物拡散領域２９がＮ-ＬＤＤ
領域３１，５１と一緒に形成されるので、使用するマス
クの枚数が減るとともに、工程数が減り、プロセスが簡
略化されるという効果が得られる。
【００３７】実施の形態３．図８は、本発明の実施の形
態３にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態３は、実施の形態２の半導体集積回
路装置（図４参照）において、第１のＭＯＳトランジス
タであるＮＭＯＳトランジスタ１２１および第２のＭＯ
ＳトランジスタであるＰＭＯＳトランジスタ２２１に、
それぞれ、ソース領域３，１３とドレイン領域５，１５
との間のパンチスルーを抑制するためのＰ-パンチスル
ーストッパー領域３６およびＮ-パンチスルーストッパ
ー領域４６を追加したものである。
態３にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態３は、実施の形態２の半導体集積回
路装置（図４参照）において、第１のＭＯＳトランジス
タであるＮＭＯＳトランジスタ１２１および第２のＭＯ
ＳトランジスタであるＰＭＯＳトランジスタ２２１に、
それぞれ、ソース領域３，１３とドレイン領域５，１５
との間のパンチスルーを抑制するためのＰ-パンチスル
ーストッパー領域３６およびＮ-パンチスルーストッパ
ー領域４６を追加したものである。
【００３８】これらＮＭＯＳトランジスタ１２１および
ＰＭＯＳトランジスタ２２１は、チャネル長が１μｍよ
りも短いサブミクロンＣＭＯＳデバイスを構成する。そ
の他の構成は実施の形態１または実施の形態２と同じで
あるため、実施の形態１または実施の形態２と同じ構成
についてはそれぞれ対応する実施の形態と同一の符号を
付して説明を省略する。
ＰＭＯＳトランジスタ２２１は、チャネル長が１μｍよ
りも短いサブミクロンＣＭＯＳデバイスを構成する。そ
の他の構成は実施の形態１または実施の形態２と同じで
あるため、実施の形態１または実施の形態２と同じ構成
についてはそれぞれ対応する実施の形態と同一の符号を
付して説明を省略する。
【００３９】Ｐ-パンチスルーストッパー領域３６およ
びＮ-パンチスルーストッパー領域４６は、第３のＭＯ
ＳトランジスタであるトリプルウェルＮＭＯＳトランジ
スタ３１１のＰウェル領域２２を形成した後、フィール
ド酸化膜１００を形成する前に、それぞれイオン注入法
により形成される。その際、トリプルウェルＮＭＯＳト
ランジスタ３１１側はマスクされる。これらパンチスル
ーストッパー領域３６，４６を形成する工程が挿入され
る以外の製造プロセスは実施の形態２と同様である。し
たがって、不純物拡散領域２９をＮ-ＬＤＤ領域３１，
５１と同時に形成してもよいし、Ｎ-ＬＤＤ領域３１，
５１の形成後に別工程として形成してもよい。
びＮ-パンチスルーストッパー領域４６は、第３のＭＯ
ＳトランジスタであるトリプルウェルＮＭＯＳトランジ
スタ３１１のＰウェル領域２２を形成した後、フィール
ド酸化膜１００を形成する前に、それぞれイオン注入法
により形成される。その際、トリプルウェルＮＭＯＳト
ランジスタ３１１側はマスクされる。これらパンチスル
ーストッパー領域３６，４６を形成する工程が挿入され
る以外の製造プロセスは実施の形態２と同様である。し
たがって、不純物拡散領域２９をＮ-ＬＤＤ領域３１，
５１と同時に形成してもよいし、Ｎ-ＬＤＤ領域３１，
５１の形成後に別工程として形成してもよい。
【００４０】上述した実施の形態３によれば、実施の形
態２と同様に、基板電流をＮＭＯＳトランジスタ１２１
の１０分の１から１０００分の１程度に抑制することが
でき、また、寄生バイポーラトランジスタの電流利得が
下がるので、寄生バイポーラトランジスタの誤動作によ
る動作不良を防ぐことができるという効果が得られる。
さらに、トリプルウェルＭＯＳトランジスタを微細ＣＭ
ＯＳデバイスと一緒に同一半導体基板上に集積すること
ができる。
態２と同様に、基板電流をＮＭＯＳトランジスタ１２１
の１０分の１から１０００分の１程度に抑制することが
でき、また、寄生バイポーラトランジスタの電流利得が
下がるので、寄生バイポーラトランジスタの誤動作によ
る動作不良を防ぐことができるという効果が得られる。
さらに、トリプルウェルＭＯＳトランジスタを微細ＣＭ
ＯＳデバイスと一緒に同一半導体基板上に集積すること
ができる。
【００４１】実施の形態４．図９は、本発明の実施の形
態４にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態４は、実施の形態３の半導体集積回
路装置において、第３のＭＯＳトランジスタであるトリ
プルウェルＮＭＯＳトランジスタ３２１にも１μｍの深
さを有するＰ-パンチスルーストッパー領域５６を設け
た構成としたものである。このＰ-パンチスルーストッ
パー領域５６はＮＭＯＳトランジスタ１２１のＰ-パン
チスルーストッパー領域３６と一緒に形成される。した
がって、製造プロセスは実施の形態３と同様である。な
お、重複する説明を省略する。
態４にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態４は、実施の形態３の半導体集積回
路装置において、第３のＭＯＳトランジスタであるトリ
プルウェルＮＭＯＳトランジスタ３２１にも１μｍの深
さを有するＰ-パンチスルーストッパー領域５６を設け
た構成としたものである。このＰ-パンチスルーストッ
パー領域５６はＮＭＯＳトランジスタ１２１のＰ-パン
チスルーストッパー領域３６と一緒に形成される。した
がって、製造プロセスは実施の形態３と同様である。な
お、重複する説明を省略する。
【００４２】上述した実施の形態４によれば、実施の形
態３と同様に、基板電流をＮＭＯＳトランジスタ１２１
の１０分の１から１０００分の１程度に抑制することが
でき、また、寄生バイポーラトランジスタの電流利得が
下がる。さらには、Ｐ-パンチスルーストッパー領域５
６を設けたことにより、Ｎ+ドレイン領域２５と、Ｐウ
ェル領域２２およびＰ-パンチスルーストッパー領域５
６と、Ｎウェル領域２８とによって構成される寄生バイ
ポーラトランジスタの電流利得が５０以下に抑制され
る。したがって、寄生バイポーラトランジスタの誤動作
による動作不良を防ぐことができるという効果が得られ
る。
態３と同様に、基板電流をＮＭＯＳトランジスタ１２１
の１０分の１から１０００分の１程度に抑制することが
でき、また、寄生バイポーラトランジスタの電流利得が
下がる。さらには、Ｐ-パンチスルーストッパー領域５
６を設けたことにより、Ｎ+ドレイン領域２５と、Ｐウ
ェル領域２２およびＰ-パンチスルーストッパー領域５
６と、Ｎウェル領域２８とによって構成される寄生バイ
ポーラトランジスタの電流利得が５０以下に抑制され
る。したがって、寄生バイポーラトランジスタの誤動作
による動作不良を防ぐことができるという効果が得られ
る。
【００４３】具体的には、図１０に示すように、Ｐ-パ
ンチスルーストッパー領域５６がある場合（実施の形態
４）には、Ｐウェル領域２２の表面濃度が１×１０17／
ｃｍ 3のときに電流利得は５０となる。それに対して、
Ｐ-パンチスルーストッパー領域５６がない場合（実施
の形態１〜３）、電流利得は、Ｐウェル領域２２の表面
濃度が０．７５×１０17／ｃｍ3のときに１４０であ
り、Ｐウェル領域２２の表面濃度が１×１０17／ｃｍ3
のときに１００であり、Ｐウェル領域２２の表面濃度が
１．２５×１０17／ｃｍ3のときに８０である。Ｐ-パン
チスルーストッパー領域５６がない場合の傾向、すなわ
ちＰウェル領域２２の表面濃度が高くなるほど電流利得
が下がるという傾向から、Ｐ-パンチスルーストッパー
領域５６がある場合に、Ｐウェル領域２２の表面濃度を
１×１０17／ｃｍ3よりも高くすれば、電流利得を５０
以下に抑制できることは容易に推測される。
ンチスルーストッパー領域５６がある場合（実施の形態
４）には、Ｐウェル領域２２の表面濃度が１×１０17／
ｃｍ 3のときに電流利得は５０となる。それに対して、
Ｐ-パンチスルーストッパー領域５６がない場合（実施
の形態１〜３）、電流利得は、Ｐウェル領域２２の表面
濃度が０．７５×１０17／ｃｍ3のときに１４０であ
り、Ｐウェル領域２２の表面濃度が１×１０17／ｃｍ3
のときに１００であり、Ｐウェル領域２２の表面濃度が
１．２５×１０17／ｃｍ3のときに８０である。Ｐ-パン
チスルーストッパー領域５６がない場合の傾向、すなわ
ちＰウェル領域２２の表面濃度が高くなるほど電流利得
が下がるという傾向から、Ｐ-パンチスルーストッパー
領域５６がある場合に、Ｐウェル領域２２の表面濃度を
１×１０17／ｃｍ3よりも高くすれば、電流利得を５０
以下に抑制できることは容易に推測される。
【００４４】また、上述した実施の形態４によれば、１
μｍの深さを有するＰ-パンチスルーストッパー領域５
６を設けたことによって、トリプルウェルＮＭＯＳトラ
ンジスタ３２１のＰウェル領域２２を形成した後にその
表面に形成されることがあるＮ型の半導体層を補償する
ことができるという効果が得られる。このＮ型の半導体
層は、微細化に伴ってＮウェル領域２８の不純物濃度が
スケーリング則にしたがって高濃度化されたことによっ
てＮウェル領域２８の表面におけるリンのパイルアップ
現象が促進されることが原因で形成される。
μｍの深さを有するＰ-パンチスルーストッパー領域５
６を設けたことによって、トリプルウェルＮＭＯＳトラ
ンジスタ３２１のＰウェル領域２２を形成した後にその
表面に形成されることがあるＮ型の半導体層を補償する
ことができるという効果が得られる。このＮ型の半導体
層は、微細化に伴ってＮウェル領域２８の不純物濃度が
スケーリング則にしたがって高濃度化されたことによっ
てＮウェル領域２８の表面におけるリンのパイルアップ
現象が促進されることが原因で形成される。
【００４５】以上において本発明は、上述した各実施の
形態および添付した図面の構成に限らず、種々変更可能
であり、たとえば第１導電型をＮ型とし、第２導電型を
Ｐ型とした場合で同様の効果が得られる。
形態および添付した図面の構成に限らず、種々変更可能
であり、たとえば第１導電型をＮ型とし、第２導電型を
Ｐ型とした場合で同様の効果が得られる。
【００４６】
【発明の効果】本発明によれば、トリプルウェルＭＯＳ
トランジスタに、第２導電型のドレイン領域よりも不純
物濃度が低い第２導電型の不純物拡散領域が設けられて
いるため、ドレイン領域と第１導電型のウェル領域と第
２導電型のウェル領域とによって構成される寄生バイポ
ーラトランジスタにより寄生電流が流れる原因となる基
板電流が抑制される。また、第１導電型のウェル領域が
高不純物濃度であるため、寄生バイポーラトランジスタ
の電流利得が下がる。したがって、寄生バイポーラトラ
ンジスタの誤動作による動作不良を防ぐことができると
いう効果が得られる。
トランジスタに、第２導電型のドレイン領域よりも不純
物濃度が低い第２導電型の不純物拡散領域が設けられて
いるため、ドレイン領域と第１導電型のウェル領域と第
２導電型のウェル領域とによって構成される寄生バイポ
ーラトランジスタにより寄生電流が流れる原因となる基
板電流が抑制される。また、第１導電型のウェル領域が
高不純物濃度であるため、寄生バイポーラトランジスタ
の電流利得が下がる。したがって、寄生バイポーラトラ
ンジスタの誤動作による動作不良を防ぐことができると
いう効果が得られる。
【図１】本発明の実施の形態１にかかる半導体集積回路
装置の要部を示す縦断面図である。
装置の要部を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
装置の製造段階における要部を示す縦断面図である。
【図３】本発明の実施の形態１にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
装置の製造段階における要部を示す縦断面図である。
【図４】本発明の実施の形態２にかかる半導体集積回路
装置の要部を示す縦断面図である。
装置の要部を示す縦断面図である。
【図５】本発明の実施の形態２にかかる半導体集積回路
装置の第１の製造方法による製造段階の要部を示す縦断
面図である。
装置の第１の製造方法による製造段階の要部を示す縦断
面図である。
【図６】本発明の実施の形態２にかかる半導体集積回路
装置の第１の製造方法による製造段階の要部を示す縦断
面図である。
装置の第１の製造方法による製造段階の要部を示す縦断
面図である。
【図７】本発明の実施の形態２にかかる半導体集積回路
装置の第２の製造方法による製造段階の要部を示す縦断
面図である。
装置の第２の製造方法による製造段階の要部を示す縦断
面図である。
【図８】本発明の実施の形態３にかかる半導体集積回路
装置の要部を示す縦断面図である。
装置の要部を示す縦断面図である。
【図９】本発明の実施の形態４にかかる半導体集積回路
装置の要部を示す縦断面図である。
装置の要部を示す縦断面図である。
【図１０】本発明の実施の形態４にかかる半導体集積回
路装置について寄生バイポーラトランジスタの電流利得
とＰウェル領域の表面濃度との関係を示す特性図であ
る。
路装置について寄生バイポーラトランジスタの電流利得
とＰウェル領域の表面濃度との関係を示す特性図であ
る。
１ 半導体基板 ２，２２ Ｐウェル領域（第１導電型のウェル領域） ３，２３ Ｎ+ソース領域（第２導電型のソース領域） ５，２５ Ｎ+ドレイン領域（第２導電型のドレイン領
域） ６，１６，２６ ゲート絶縁膜 ７，１７，２７ ゲート電極 １３ Ｐ+ソース領域（第１導電型のソース領域） １５ Ｐ+ドレイン領域（第１導電型のドレイン領域） １８，２８ Ｎウェル領域（第２導電型のウェル領域） ２９ （第２導電型の）不純物拡散領域 ３１，４１，５１ ＬＤＤ領域 ３６，４６，５６ パンチスルーストッパー領域 １０１，１１１，１２１ ＮＭＯＳトランジスタ（第１
のＭＯＳトランジスタ） ２０１，２１１，２２１ ＰＭＯＳトランジスタ（第２
のＭＯＳトランジスタ） ３０１，３１１，３２１ トリプルウェルＮＭＯＳトラ
ンジスタ（第３のＭＯＳトランジスタ）
域） ６，１６，２６ ゲート絶縁膜 ７，１７，２７ ゲート電極 １３ Ｐ+ソース領域（第１導電型のソース領域） １５ Ｐ+ドレイン領域（第１導電型のドレイン領域） １８，２８ Ｎウェル領域（第２導電型のウェル領域） ２９ （第２導電型の）不純物拡散領域 ３１，４１，５１ ＬＤＤ領域 ３６，４６，５６ パンチスルーストッパー領域 １０１，１１１，１２１ ＮＭＯＳトランジスタ（第１
のＭＯＳトランジスタ） ２０１，２１１，２２１ ＰＭＯＳトランジスタ（第２
のＭＯＳトランジスタ） ３０１，３１１，３２１ トリプルウェルＮＭＯＳトラ
ンジスタ（第３のＭＯＳトランジスタ）
Claims (9)
- 【請求項１】 第１導電型のウェル領域上に形成された
第１のＭＯＳトランジスタと、 第２導電型のウェル領域上に形成された第２のＭＯＳト
ランジスタと、 第２導電型のウェル領域内に設けられた第１導電型のウ
ェル領域上に形成され、かつ第２導電型のドレイン領域
がゲート電極端部から離れた位置に形成され、前記ドレ
イン領域と前記ゲート電極端部との間に、前記ドレイン
領域よりも不純物濃度が低く、かつ前記ドレイン領域に
接続する第２導電型の不純物拡散領域を有する第３のＭ
ＯＳトランジスタと、 が同一半導体基板上に形成されていることを特徴とする
半導体集積回路装置。 - 【請求項２】 前記第３のＭＯＳトランジスタは、第２
導電型のソース領域に接続する第２導電型のＬＤＤ領域
を備えており、 前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳ
トランジスタは、それぞれ第２導電型のＬＤＤ領域およ
び第１導電型のＬＤＤ領域を備えていることを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記不純物拡散領域の不純物濃度は、前
記第３のＭＯＳトランジスタおよび前記第１のＭＯＳト
ランジスタの前記ＬＤＤ領域の不純物濃度と同じである
ことを特徴とする請求項２に記載の半導体集積回路装
置。 - 【請求項４】 前記第１のＭＯＳトランジスタが形成さ
れた第１導電型の前記ウェル領域内、および前記第２の
ＭＯＳトランジスタが形成された第２導電型の前記ウェ
ル領域内に、それぞれ、パンチスルーの発生を抑制する
パンチスルーストッパー領域が形成されていることを特
徴とする請求項１〜３のいずれか一つに記載の半導体集
積回路装置。 - 【請求項５】 前記第３のＭＯＳトランジスタが形成さ
れた第１導電型の前記ウェル領域内に、第１導電型の拡
散領域が形成されていることを特徴とする請求項１〜４
のいずれか一つに記載の半導体集積回路装置。 - 【請求項６】 第１導電型のウェル領域上に形成された
第１のＭＯＳトランジスタと、第２導電型のウェル領域
上に形成された第２のＭＯＳトランジスタと、第２導電
型のウェル領域内に設けられた第１導電型のウェル領域
上に形成された第３のＭＯＳトランジスタと、を同一半
導体基板上に有する半導体集積回路装置を製造するにあ
たり、 前記半導体基板の一主面側に、前記第２のＭＯＳトラン
ジスタの第２導電型の前記ウェル領域、および前記第３
のＭＯＳトランジスタの第２導電型の前記ウェル領域を
同時に形成する工程と、 前記半導体基板の一主面側に、前記第１のＭＯＳトラン
ジスタの第１導電型の前記ウェル領域を形成する工程
と、 前記第３のＭＯＳトランジスタの第２導電型の前記ウェ
ル領域内で、前記半導体基板の一主面側に第１導電型の
前記ウェル領域を形成する工程と、 前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトラ
ンジスタおよび前記第３のＭＯＳトランジスタのそれぞ
れについて、ゲート絶縁膜およびゲート電極を形成する
工程と、 前記第３のＭＯＳトランジスタについて、第１導電型の
前記ウェル領域内の、前記半導体基板の一主面側に、前
記ゲート電極をマスクとしたセルフアラインにより、ド
レイン領域よりも不純物濃度が低い不純物拡散領域を形
成する工程と、 前記第１のＭＯＳトランジスタのソース領域、前記第１
のＭＯＳトランジスタのドレイン領域、前記第３のＭＯ
Ｓトランジスタのソース領域、および前記第３のＭＯＳ
トランジスタについて前記ゲート電極端部から離れた位
置で前記不純物拡散領域に接続する前記ドレイン領域を
同時に形成する工程と、 前記第２のＭＯＳトランジスタについてソース領域およ
びドレイン領域を形成する工程と、 を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 前記第１のＭＯＳトランジスタ、前記第
２のＭＯＳトランジスタおよび前記第３のＭＯＳトラン
ジスタのそれぞれについて、前記ゲート電極形成後、前
記ソース領域および前記ドレイン領域の形成前に、前記
不純物拡散領域の形成とは別の工程で、前記ゲート電極
をマスクとしたセルフアラインにより、前記第１のＭＯ
Ｓトランジスタのソース側およびドレイン側、前記第２
のＭＯＳトランジスタのソース側およびドレイン側、並
びに前記第３のＭＯＳトランジスタのソース側にそれぞ
れＬＤＤ領域を形成する工程をさらに含むことを特徴と
する請求項６に記載の半導体集積回路装置の製造方法。 - 【請求項８】 前記不純物拡散領域を形成する際に、前
記第１のＭＯＳトランジスタのソース側およびドレイン
側、並びに前記第３のＭＯＳトランジスタのソース側に
それぞれＬＤＤ領域を形成することを特徴とする請求項
６に記載の半導体集積回路装置の製造方法。 - 【請求項９】 前記第１のＭＯＳトランジスタの第１導
電型の前記ウェル領域と、前記第３のＭＯＳトランジス
タの第１導電型の前記ウェル領域とを同時に形成するこ
とを特徴とする請求項６〜８のいずれか一つに記載の半
導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015043A JP2002222869A (ja) | 2001-01-23 | 2001-01-23 | 半導体集積回路装置およびその製造方法 |
| EP02250303A EP1225627B1 (en) | 2001-01-23 | 2002-01-16 | Semiconductor integrated circuit device and manufacture method therefor |
| DE60232563T DE60232563D1 (de) | 2001-01-23 | 2002-01-16 | Integrierter Halbleiterschaltkreis und zugehöriges Herstellungsverfahren |
| US10/055,717 US6809376B2 (en) | 2001-01-23 | 2002-01-23 | Semiconductor integrated circuit device and manufacture method therefore |
| US10/435,956 US20030207509A1 (en) | 2001-01-23 | 2003-05-12 | Semiconductor integrated circuit device and manufacture method therefore |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015043A JP2002222869A (ja) | 2001-01-23 | 2001-01-23 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222869A true JP2002222869A (ja) | 2002-08-09 |
Family
ID=18881659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP1225627B1 (ja) |
| JP (1) | JP2002222869A (ja) |
| DE (1) | DE60232563D1 (ja) |
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| US7800428B2 (en) * | 2006-11-03 | 2010-09-21 | Infineon Technologies Ag | Semiconductor device and method for controlling a semiconductor device |
| KR102684973B1 (ko) * | 2018-10-10 | 2024-07-17 | 삼성전자주식회사 | 래치 회로 |
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| JPH07183390A (ja) | 1993-12-24 | 1995-07-21 | Oki Electric Ind Co Ltd | Ｃｍｉｓ型半導体装置及びその製造方法 |
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| JP3601612B2 (ja) * | 1994-09-22 | 2004-12-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3315356B2 (ja) * | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
| JPH11233769A (ja) | 1998-02-12 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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-
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-
2002
- 2002-01-16 EP EP02250303A patent/EP1225627B1/en not_active Expired - Lifetime
- 2002-01-16 DE DE60232563T patent/DE60232563D1/de not_active Expired - Lifetime
- 2002-01-23 US US10/055,717 patent/US6809376B2/en not_active Expired - Fee Related
-
2003
- 2003-05-12 US US10/435,956 patent/US20030207509A1/en not_active Abandoned
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