JP2002203965A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】ＰＴ−ＩＧＢＴのリーク電流の増加を抑制する
こと。 【解決手段】ｄ２／ｄ１＞１．５を満たすｎ⁺ 型バッフ
ァ層８およびｐ⁺ 型コレクタ層９を形成する。ここで、
ｄ１はｐ⁺ 型コレクタ層９の裏面から測った、ｎ ⁺ 型バ
ッファ層８中のｎ型不純物の濃度がピークとなる深さ、
ｄ２はｎ⁺ 型バッファ層８のｄ１よりも深い領域におい
て、ｎ⁺ 型バッファ層８中のｎ型不純物の活性化率ａが
０．３となる最初の深さである。活性化率ａは（ＳＲ分
析にて得られた活性化したｎ型不純物の濃度）／（ＳＩ
ＭＳ分析にて得られたｎ型不純物の濃度）で定義され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パンチスルー型Ｉ
ＧＢＴ（ＰＴ−ＩＧＢＴ）等の高耐圧半導体素子を含む
半導体装置に関する。

【０００２】

【従来の技術】高耐圧半導体素子の一つとしてＩＧＢＴ
（Insulated Gate Bipolar Transistor）が知られて
いる。図６に、従来のパンチスルー型ＩＧＢＴの断面図
を示す。図中、８１は高抵抗のｎ^- 型ベース層を示して
おり、このｎ^- 型ベース層８１の表面にはｐ型ベース層
８２が選択的に形成されている。ｐ型ベース層８２の表
面にはｎ型エミッタ層８３が選択的に形成されている。

【０００３】ｎ型エミッタ層８３とｎ^- 型ベース層８１
で挟まれたｐ型ベース層８２上には、ゲート絶縁膜８４
を介して、ゲート電極８５が設けられている。ゲート電
極８５は例えばポリシリコンで形成されている。

【０００４】エミッタ電極８６は、層間絶縁膜８７に開
口されたコンタクトホールを介して、ｎ型エミッタ層８
３およびｐ型ベース層８２に接続している。エミッタ電
極８６は例えばＡｌ等の金属で形成されている。さら
に、これらのゲート電極８５およびエミッタ電極８６を
含むｎ^- 型ベース層８１の表面は、図示しないパッシベ
ーション膜で被われている。

【０００５】一方、ｎ^- 型ベース層８１の裏面には、ｎ
⁺ 型バッファ層８８を介して、ｐ⁺型コレクタ層８９が
設けられている。ｐ⁺ 型コレクタ層８９には、コレクタ
電極９０が設けられている。コレクタ電極９０は、例え
ばＡｌ等の金属で形成されている。

【０００６】しかしながら、この種のＰＴ−ＩＧＢＴに
は以下のような問題があった。図６に示したＰＴ−ＩＧ
ＢＴは、ｐ⁺ 型コレクタ層８９上にｎ⁺ 型バッファ層８
８およびｎ^- 型ベース層８１が予め作り込まれた厚いエ
ピタキシャルウェハ（基板）を用いて製造する。

【０００７】具体的には、厚さ６２５μｍのｐ⁺ 型コレ
クタ層８９上に、厚さ１５μｍのｎ ⁺ 型バッファ層８
８、厚さ６０μｍのｎ^- 型ベース層８１を順次エピタキ
シャル成長させ、厚さ７００μｍのエピタキシャルウェ
ハを形成した後、ｐ⁺ 型コレクタ層８９の裏面を研磨
し、ｐ⁺ 型コレクタ層８９の厚さを１７５μｍまで薄く
したものを基板に使用する。以上述べたような厚さ７０
０μｍのエピタキシャルウェハを作成するにはコストが
かかる。したがって、図６に示したＰＴ−ＩＧＢＴは製
造コストがかかるという問題があった。

【０００８】このような問題は、ｎ⁺ 型バッファ層８８
およびｐ⁺ 型コレクタ層８９が予め作り込まれていない
鏡面研磨ウェハを用いれば解決できる。鏡面研磨ウェハ
は生Ｓｉウェハ（raw Si wafaer）と呼ばれることもあ
る。

【０００９】すなわち、鏡面研磨ウェハにｎ型不純物を
導入してｎ^- 型ベース層８１を形成し、その表面にｐ型
ベース層８２、ｎ型エミッタ層８３、ゲート絶縁膜８
４、ゲート電極８５、層間絶縁膜８７、エミッタ電極８
６、さらには図示しないパッシベーション膜を形成した
後、ｎ^- 型ベース層８１の裏面にｎ型不純物、ｐ型不純
物を順次イオン注入し、続いてこれらのｎ型およびｐ型
不純物を活性化するためのアニールを行って、ｎ⁺ 型バ
ッファ層８８よびｐ⁺ 型コレクタ層８９を形成すれば良
い。

【００１０】この種のプロセスを採用する場合、ｎ⁺ 型
バッファ層８８およびｐ⁺ 型コレクタ層８９に対して高
温長時間のアニールを施すと、ｎ^- 型ベース層８１の表
面側に形成されたエミッタ電極８６やパッシベーション
膜等が悪影響を受ける。したがって、イオン注入後のア
ニールの温度は、エミッタ電極８６やパッシベーション
膜等によって律速され、代表的には５００℃程度が上限
となり、イオン注入したｎ型およびｐ型不純物を十分に
活性化することができなくなる。

【００１１】ここで、上記アニールとして、ｎ^- 型ベー
ス層８１の裏面からレーザーを照射するというレーザア
ニールを用いれば、ｎ^- 型ベース層８１の表面にまで熱
が伝わることを防止でき、かつｎ^- 型ベース層８１の裏
面はＳｉ溶融温度まで上げることができる。したがっ
て、エミッタ電極８６やパッシベーション膜等に悪影響
を与えずに、アニールを行うことが可能となる。

【００１２】しかしながら、この種のレーザアニールの
場合、レーザー溶融深さは数μｍ以内で、かつ照射時間
は短時間であるため、レーザーによる熱がｎ⁺ 型バッフ
ァ層８８内に十分に伝わらず、ｎ⁺ 型バッファ層８８中
にダメージ層が残留し、その結果として素子オフ状態で
リーク電流が発生するという問題が起こる。リーク電流
が発生する理由は、図７に示すように、オフ状態でダメ
ージ層９１が空乏化すると、ダメージ層９１がキャリア
の生成中心として働くからである。

【００１３】

【発明が解決しようとする課題】上述の如く、従来のエ
ピタキシャルウェハを用いたＰＴ−ＩＧＢＴは、製造コ
ストがかかるという問題があった。そこで、製造コスト
を下げるために、生Ｓｉウェハを用いたＰＴ−ＩＧＢＴ
が提案された。しかし、この種のＰＴ−ＩＧＢＴは、そ
のｎ⁺ 型バッファ層およびｐ⁺ 型コレクタ層をイオン注
入とレーザーアニールにより形成すると、素子オフ状態
でリーク電流が発生するという問題があった。

【００１４】本発明の目的は、このようなリーク電流の
増大を抑制できるＰＴ−ＩＧＢＴ等の高耐圧半導体素子
を含む半導体装置を提供することにある。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係る半導体装置は、高抵抗の第１導電型ベ
ース層と、この第１導電型ベース層の表面に選択的に形
成された第２導電型ベース層と、この第２導電型ベース
層の表面に選択的に形成された第１導電型エミッタ層
と、この第１導電型エミッタ層と前記第１導電型ベース
層とで挟まれた前記第２導電型ベース層上にゲート絶縁
膜を介して設けられたゲート電極と、前記第１導電型ベ
ース層の裏面に高不純物濃度の第１導電型バッファ層を
介して設けられた第２導電型コレクタ層とを備え、かつ
前記第１導電型バッファ層と反対側の第２導電型コレク
タ層の表面から測った、前記第１導電型バッファ層中の
第１導電型不純物のピーク濃度位置をｄ１とし、前記第
１導電型バッファ層の前記ｄ１よりも深い領域におい
て、ＳＲ分析による前記第１導電型バッファ層中の活性
化した第１導電型不純物の濃度／ＳＩＭＳ分析による前
記第１導電型バッファ層中の第１導電型不純物の濃度で
定義する活性化率が所定の値以下となる最初の深さをｄ
２とした場合、ｄ２／ｄ１＞１．５を満たすことを特徴
とする。

【００１６】本発明者等の研究によれば、リーク電流の
増加となるダメージ層は、ＰＴ−ＩＧＢＴのバッファ層
中の不純物の不活性化率と関係があり、具体的にはｄ２
／ｄ１＞１．５の条件を満たす場合、リーク電流の増加
を効果的に抑制できることが明らかになった。したがっ
て、本発明によれば、ＰＴ−ＩＧＢＴ等の高耐圧半導体
素子のリーク電流の増大を抑制できるようになる。

【００１７】なお、上記本発明に係る半導体装置におい
て、前記所定の値は、代表的には０．３以下であるが、
０．２以下であっても良い。

【００１８】また、前記第１導電型ベース層、前記第２
導電型ベース層、前記第１導電型エミッタ層、前記第１
導電型バッファ層および前記第２導電型コレクタ層は、
例えば鏡面研磨ウェハに形成されたものである。

【００１９】前記第１導電型バッファ層および前記第２
導電型コレクタ層は、イオン注入およびレーザーアニー
ルを用いて形成することが好ましい。この点については
発明の実施の形態で詳説する。

【００２０】また、ＰＴ−ＩＧＢＴの場合には、前記第
１導電型エミッタ層と前記第２導電型ベース層とに第１
の主電極を設け、前記第２導電型コレクタ層に第２の主
電極を設けることになる。

【００２１】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。

【００２２】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。ま
ず、本実施形態のＰＴ−ＩＧＢＴは鏡面研磨ウェハ（生
Ｓｉウェハ）を用いて形成したものであり、したがって
エピタキシャルウェハを用いて形成した場合とは異な
り、製造コストが高くなるという問題はない。さらに、
以下に説明するように、本実施形態のＰＴ−ＩＧＢＴ
は、従来の生Ｓｉウェハを用いて形成したＰＴ−ＩＧＢ
Ｔとは異なり、リーク電流の増加の問題もない。

【００２３】図１は、本発明の一実施形態に係るＰＴ−
ＩＧＢＴの製造方法を示す工程断面図である。

【００２４】まず、図１（ａ）に示すように、ｎ^- 型ベ
ース層１の表面にｐ型ベース層２を選択的に形成し、続
いてｐ型ベース層８２の表面にｎ型エミッタ層３を選択
的に形成する。ｎ^- 型ベース層１は鏡面研磨ウェハ内に
ｎ型不純物を導入した後、アニールを行って形成したも
のである。

【００２５】次に図１（ｂ）に示すように、ゲート絶縁
膜４となる絶縁膜、ゲート電極５となる導電膜を全面に
順次堆積した後、これらの導電膜および絶縁膜をパター
ニングし、ｎ型エミッタ層３とｎ^- 型ベース層１とで挟
まれたｐ型ベース層２上に、ゲート絶縁膜４を介してゲ
ート電極５が設けられてなる絶縁ゲート構造を形成す
る。ゲート絶縁膜４は例えばシリコン酸化膜、ゲート電
極５は例えばポリシリコンでそれぞれ形成する。

【００２６】次に図１（ｃ）に示すように、層間絶縁膜
６を全面に堆積し、層間絶縁膜６にコンタクトホールを
開口した後、ｐ型ベース層２とｎ型エミッタ層３にコン
タクトするエミッタ電極７を形成する。エミッタ電極７
は例えばＡｌで形成する。

【００２７】その後、ゲート電極５およびエミッタ電極
６を含むｎ^- 型ベース層１の表面を図示しないパッシベ
ーション膜で覆い、さらに仕様の耐圧に応じてｎ^- 型ベ
ース層１を薄くする。これはｎ^- 型ベース層１の裏面を
研磨して行う。この研磨は、例えばＣＭＰ（Chemical M
echanical Polishing）法により行う。

【００２８】次に図１（ｄ）に示すように、例えばドー
ズ量１×１０¹⁵ｃｍ^-2、加速電圧２４０ＫｅＶの条件で
ｎ^- 型ベース層１の裏面に燐等のｎ型不純物、ドーズ量
１×１０¹⁵ｃｍ^-2、加速電圧５０ＫｅＶの条件でボロン
等のｐ型不純物を順次注入した後、例えばエネルギー密
度２．５Ｊ／ｃｍ² の条件でエキシマレーザをｎ^- 型ベ
ース層１の裏面（ｎ⁺ 型バッファ層８と反対側のｎ^- 型
ベース層１の表面）に照射し、ｎ^- 型ベース層８１の裏
面から５μｍ以下の領域を溶融するというレーザーアニ
ールを行うことによって、ｎ^- 型ベース層１の裏面に本
発明のｎ⁺ 型バッファ層８およびｐ⁺ 型コレクタ層９を
形成する。その後、周知の方法に従ってコレクタ電極１
０を形成する。

【００２９】本発明のｎ⁺ 型バッファ層８およびｐ⁺ 型
コレクタ層９とは、ｄ２／ｄ１＞１．５を満たすものを
いう。ここで、ｄ１はｎ⁺ 型バッファ層８とｐ⁺ 型コレ
クタ層９との界面から測った、ｎ⁺ 型バッファ層８中の
ｎ型不純物の濃度がピークとなる深さ、ｄ２はｎ⁺ 型バ
ッファ層８のｄ１よりも深い領域において、ｎ⁺ 型バッ
ファ層８中のｎ型不純物の活性化率ａを示し、その値が
０．３となる最初の深さである。活性化率ａは（ＳＲ
（spreading resistance））分析にて得られた活性化し
たｎ型不純物の濃度）／（ＳＩＭＳ分析にて得られたｎ
型不純物の濃度）で定義される。

【００３０】ＳＲ分析は、周知の技術であるが簡単に説
明すると以下の通りである。すなわち、２本の針の間隔
を十分に小さくし（数１０〜数１００μｍ）、その先端
が試料に接触する面の半径をａとすると、ひろがり抵抗
（Ｒｓ）と比抵抗（ρ）との関係は、Ｒｓ＝ρ／２ａで
与えられる。

【００３１】図２に、不純物拡散を行ったｐｎ接合を斜
め研磨した後に針の間隔２０μｍの装置でＳＲ分析を行
う様子を示す。図２のDOPING TYPE 2 はｎ⁺ 型バッファ
層８に相当し、DOPING TYPE 1 はｐ⁺ 型コレクタ層９に
それぞれ相当する。

【００３２】図３に、ｎ^- 型ベース層１、ｎ⁺ 型バッフ
ァ層８およびｐ⁺ 型コレクタ層９中の不純物の濃度分布
を示す。具体的には、ＳＲ分析にて得られた不純物の濃
度分布、ＳＩＭＳ分析にて得られた不純物の濃度分布が
それぞれ示されている。また、図３において示される領
域Ａは、ダメージ層、またはダメージ層と未活性イオン
が残留している領域を表している。図３において、ｄｅ
ｐｔｈ＝０はｐ⁺ 型コレクタ層９の裏面、ｄｅｐｔｈ＝
１はｎ⁺ 型バッファ層８とｎ^- 型ベース層１の界面にそ
れぞれ相当する。

【００３３】素子オフ状態では、ダメージ層が残留して
いる領域Ａを含むｎ⁺ 型バッファ層８の一部が空乏化す
る。そのため、領域Ａが大きいほどリーク電流は増大す
る。

【００３４】ダメージ層が残留している領域Ａは、ｎ⁺
型バッファ層８を形成するときのｎ型不純物のイオン注
入によって生じるものである。したがって、領域Ａはｄ
２／ｄ１と関連づけられて考えられ、具体的には、領域
Ａが大きいほど、ｄ２／ｄ１は小さくなると考えられ
る。すなわち、ｄ２／ｄ１を大きくすれば、リーク電流
を低減できると考えられる。

【００３５】そこで、本発明者等は、ｄ２／ｄ１と領域
Ａとの関係を調べたところ、図４に示すように、ｄ２／
ｄ１＝１．５を境にしてそれよりも大きくなると、リー
ク電流は十分に小さくなることが明らかになった。

【００３６】ここでは、ｄ２はｄ１よりも深い領域にお
いてｎ⁺ 型バッファ層８中のｎ型不純物の活性化率ａが
０．３となる最初の深さとして説明した。その理由は、
図５に示すように、ｎ⁺ 型バッファ層８中のｎ型不純物
の活性化率ａ＝０．５から活性化率ａ＝０．１への変化
は急峻であり、これらの値の平均値として０．３（＝
（０．５＋０．１）／２）を選んだからである。しか
し、ｄ２を活性化率ａが０．３よりも小さくなる深さ、
例えば０．２よりも小さくなる深さとして定義しても良
い。図５において、ｄｅｐｔｈ＝０はｐ⁺ 型コレクタ層
９の裏面、ｄｅｐｔｈ＝１はｎ⁺ 型バッファ層８とｎ^-
型ベース層１の界面にそれぞれ相当する。

【００３７】ｎ型不純物のイオン注入の条件を同じにし
てレーザーアニールだけの条件を変えると、Ｓｉ溶融深
さが変わるため、ｄ１がほぼ一定のもとでｄ２が変化す
る。したがって、ｎ型不純物のイオン注入の条件を同じ
にし、レーザーアニールによる加熱を弱くしてＳｉ溶融
深さを浅くすることで、活性化率ａ＜０．２は実現され
る。

【００３８】ここで、ｎ型不純物のイオン注入の条件を
同じにしてレーザーアニールだけの条件を変え、ｄ２を
活性化率ａ＜０．２となる最初の深さと定義とした場合
のｄ２／ｄ１は、ｄ２を活性化率ａ＜０．３となる最初
の深さと定義した場合のｄ２／ｄ１よりも大きくなる。
したがって、ｄ２を活性化率ａ＜０．２となる最初の深
さで定義した場合、ｄ２／ｄ１＞１．５の条件は当然に
満たされる。

【００３９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、第１導電
型をｎ型、第２導電型をｐ型として説明したが、逆に第
１導電型をｐ型、第２導電型をｎ型としても良い。

【００４０】さらに、上記実施形態でＰＴ−ＩＧＢＴの
単品（ディスクリート）について説明したが、ＰＴ−Ｉ
ＧＢＴとその制御回路や保護回路などの他の回路を同一
チップ内に形成しても良い。

【００４１】さらにまた、上記実施形態ではＰＴ−ＩＧ
ＢＴの場合について説明したが、本発明はディープトレ
ンチを用いた高耐圧ＭＯＳトランジスタにも適用でき
る。すなわち、本発明は、高抵抗の第１導電型ベース層
／高不純物濃度の第１導電型バッファ層／第２導電型コ
レクタ層の半導体構造を有する半導体素子（半導体装
置）に対して適用可能である。

【００４２】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題を解決できる場合には、この構成要件が削
除された構成が発明として抽出され得る。

【００４３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【００４４】

【発明の効果】以上詳説したように本発明によれば、リ
ーク電流の増加を効果的に抑制できる高耐圧半導体素子
を含む半導体装置を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＰＴ−ＩＧＢＴの製
造方法を示す工程断面図

【図２】ＳＲ分析を説明するための図

【図３】ＰＴ−ＩＧＢＴのｎ^- 型ベース層、ｎ⁺ 型バッ
ファ層およびｐ⁺ 型コレクタ層中の不純物の分布をＳＲ
分析およびＳＩＭＳ分析により調べた結果を示す図

【図４】ｄ２／ｄ１とリーク電流との関係を示す図

【図５】ｎ⁺ 型バッファ層のｎ型不純物の活性化率の深
さ依存性を示す図

【図６】従来のＰＴ−ＩＧＢＴを示す断面図

【図７】従来のＰＴ−ＩＧＢＴのリーク電流のメカニズ
ムを説明するための図

【符号の説明】

１…ｎ^- 型ベース層（第１導電型ベース層） ２…ｐ型ベース層（第２導電型ベース層） ３…ｎ型エミッタ層（第１導電型エミッタ層） ４…ゲート絶縁膜 ５…ゲート電極 ６…層間絶縁膜 ７…エミッタ電極（第１の主電極） ８…ｎ⁺ 型バッファ層（第１導電型バッファ層） ９…ｐ⁺ 型コレクタ層（第２導電型コレクタ層） １０…コレクタ電極（第２の主電極）

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【手続補正書】

【提出日】平成１３年４月２７日（２００１．４．２
７）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (3)

【特許請求の範囲】
1. 【請求項１】高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に選択的に形成された第
   ２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 この第１導電型エミッタ層と前記第１導電型ベース層と
   で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
   介して設けられたゲート電極と、 前記第１導電型ベース層の裏面に高不純物濃度の第１導
   電型バッファ層を介して設けられた第２導電型コレクタ
   層とを具備してなり、 かつ前記第１導電型バッファ層と反対側の前記第２導電
   型コレクタ層の表面から測った、前記第１導電型バッフ
   ァ層中の第１導電型不純物のピーク濃度位置をｄ１と
   し、 前記第１導電型バッファ層の前記ｄ１よりも深い領域に
   おいて、（ＳＲ分析による前記第１導電型バッファ層中
   の活性化した第１導電型不純物の濃度）／（ＳＩＭＳ分
   析による前記第１導電型バッファ層中の第１導電型不純
   物の濃度）で定義する活性化率が所定の値以下となる最
   初の深さをｄ２とした場合、 ｄ２／ｄ１＞１．５を満たすことを特徴とする半導体装
   置。
2. 【請求項２】前記所定の値は、０．３以下であることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記第１導電型ベース層、前記第２導電型
   ベース層、前記第１導電型エミッタ層、前記第１導電型
   バッファ層および前記第２導電型コレクタ層は、鏡面研
   磨ウェハに形成されたものであることを特徴とする請求
   項１または２に記載の半導体装置。