JP2002182975A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JP2002182975A JP2002182975A JP2000383806A JP2000383806A JP2002182975A JP 2002182975 A JP2002182975 A JP 2002182975A JP 2000383806 A JP2000383806 A JP 2000383806A JP 2000383806 A JP2000383806 A JP 2000383806A JP 2002182975 A JP2002182975 A JP 2002182975A
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Abstract
(57)【要約】
【課題】 メモリアクセスの優先度を適切に設定する。
【解決手段】 プロセッサユニット１−１〜１−４それ
ぞれからメモリ２−１〜２−５それぞれへのアクセスの
優先度が、メモリ毎に異なるように制御するか、動作モ
ード毎に異なるように制御する。 【効果】 メモリアクセスの優先度を適切に設定できる
ので、プロセッサ間のメモリアクセスの衝突を軽減でき
る。
ぞれからメモリ２−１〜２−５それぞれへのアクセスの
優先度が、メモリ毎に異なるように制御するか、動作モ
ード毎に異なるように制御する。 【効果】 メモリアクセスの優先度を適切に設定できる
ので、プロセッサ間のメモリアクセスの衝突を軽減でき
る。
Description
【０００１】
【発明の属する技術分野】本発明はマルチプロセッサシ
ステムに関し、特にマルチプロセッサシステムにおける
メモリアクセスの制御に関する。
ステムに関し、特にマルチプロセッサシステムにおける
メモリアクセスの制御に関する。
【０００２】
【従来の技術】従来のマルチプロセッサ、特にＤＳＰ
（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏ
ｒ）においては、複数のメモリの記憶内容同士が演算さ
れることが多い。この場合、複数のプロセッサが共通に
用いる共有メモリ（ＳｈａｒｅｄＭｅｍｏｒｙ；ＳＭ）
を効率的に使用することが非常に重要になる。
（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏ
ｒ）においては、複数のメモリの記憶内容同士が演算さ
れることが多い。この場合、複数のプロセッサが共通に
用いる共有メモリ（ＳｈａｒｅｄＭｅｍｏｒｙ；ＳＭ）
を効率的に使用することが非常に重要になる。
【０００３】図９を参照すると、同図に示されているマ
ルチプロセッサシステムは、複数のプロセッサユニット
（ＰＵ）８０−１〜８０−４と、これら複数のプロセッ
サユニット８０−１〜８０−４によって時分割にアクセ
スされる共有メモリ（ＳＭ）８１−１，８１−２と、プ
ロセッサユニットから共有メモリをアクセスするための
バス使用権を調停するバス調停部８２と、このバス調停
部８２の制御に従って各プロセッサユニットからのアク
セス信号を選択して出力するマルチプレクサ（ＭＵＸ）
８３−１，８３−２とを含んで構成されている。かかる
構成において、バス調停部８２は、各プロセッサユニッ
トからのアクセスの競合を調停する。具体的には、バス
調停部８２の出力に応じてマルチプレクサ８３−１及び
８３−２が制御されることにより、あるタイミングにお
いては、１つのプロセッサユニットのみが１つの共有メ
モリに対してアクセスすることができる。このようなマ
ルチプロセッサシステムにおいては、アクセス優先度を
適切に制御するため、バスの調停をいかに行うかが重要
である。一般的には、バス使用権が全てのプロセッサユ
ニットに対して均等になるように、バスの調停が行われ
る。
ルチプロセッサシステムは、複数のプロセッサユニット
（ＰＵ）８０−１〜８０−４と、これら複数のプロセッ
サユニット８０−１〜８０−４によって時分割にアクセ
スされる共有メモリ（ＳＭ）８１−１，８１−２と、プ
ロセッサユニットから共有メモリをアクセスするための
バス使用権を調停するバス調停部８２と、このバス調停
部８２の制御に従って各プロセッサユニットからのアク
セス信号を選択して出力するマルチプレクサ（ＭＵＸ）
８３−１，８３−２とを含んで構成されている。かかる
構成において、バス調停部８２は、各プロセッサユニッ
トからのアクセスの競合を調停する。具体的には、バス
調停部８２の出力に応じてマルチプレクサ８３−１及び
８３−２が制御されることにより、あるタイミングにお
いては、１つのプロセッサユニットのみが１つの共有メ
モリに対してアクセスすることができる。このようなマ
ルチプロセッサシステムにおいては、アクセス優先度を
適切に制御するため、バスの調停をいかに行うかが重要
である。一般的には、バス使用権が全てのプロセッサユ
ニットに対して均等になるように、バスの調停が行われ
る。
【０００４】
【発明が解決しようとする課題】バスの調停について
は、種々の技術が提案されている。例えば、特開平５−
１２８０７３号公報においては、バス上の衝突を防止す
るため、任意のタイミングにおいて、複数のプロセッサ
中の１つのプロセッサだけが共有メモリにアクセスする
ように構成している。しかしながら、このように構成し
た場合、共有メモリを複数のプロセッサによって有効に
用いることができない。
は、種々の技術が提案されている。例えば、特開平５−
１２８０７３号公報においては、バス上の衝突を防止す
るため、任意のタイミングにおいて、複数のプロセッサ
中の１つのプロセッサだけが共有メモリにアクセスする
ように構成している。しかしながら、このように構成し
た場合、共有メモリを複数のプロセッサによって有効に
用いることができない。
【０００５】また、特開平６−３０９２７６号公報にお
いては、固定のＩＤコードの他に、バス権獲得の要求信
号を出す毎に前回の値とはランダムに変化する値となる
可変ＩＤコードを備え、この可変ＩＤコードを比較する
ことによって、バス権を均等に割り振るようにしてい
る。しかしながら、バス権を均等に割り振ることは、マ
ルチプロセッサの処理内容によっては、最適な制御にな
らないことがある。
いては、固定のＩＤコードの他に、バス権獲得の要求信
号を出す毎に前回の値とはランダムに変化する値となる
可変ＩＤコードを備え、この可変ＩＤコードを比較する
ことによって、バス権を均等に割り振るようにしてい
る。しかしながら、バス権を均等に割り振ることは、マ
ルチプロセッサの処理内容によっては、最適な制御にな
らないことがある。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はメモリアクセ
スの優先度を適切に設定することのできるマルチプロセ
ッサシステムを提供することである。
るためになされたものであり、その目的はメモリアクセ
スの優先度を適切に設定することのできるマルチプロセ
ッサシステムを提供することである。
【０００７】
【課題を解決するための手段】本発明によるマルチプロ
セッサシステムは、複数のプロセッサと、これらプロセ
ッサからそれぞれアクセスされる複数のメモリとを含む
マルチプロセッサシステムであって、前記プロセッサそ
れぞれから前記メモリそれぞれへのアクセスの優先度
が、該メモリ毎に異なるように制御する制御手段を含む
ことを特徴とする。各メモリそれぞれにおいて、アクセ
スの優先度を適切に設定することで、システム全体の処
理を高速にすることができる。
セッサシステムは、複数のプロセッサと、これらプロセ
ッサからそれぞれアクセスされる複数のメモリとを含む
マルチプロセッサシステムであって、前記プロセッサそ
れぞれから前記メモリそれぞれへのアクセスの優先度
が、該メモリ毎に異なるように制御する制御手段を含む
ことを特徴とする。各メモリそれぞれにおいて、アクセ
スの優先度を適切に設定することで、システム全体の処
理を高速にすることができる。
【０００８】本発明による他のマルチプロセッサシステ
ムは、複数のプロセッサと、これらプロセッサからそれ
ぞれアクセスされるメモリとを含み複数種類の動作モー
ドを有するマルチプロセッサシステムであって、前記プ
ロセッサそれぞれから前記メモリへのアクセスの優先度
が、前記動作モード毎に異なるように制御する制御手段
を含むことを特徴とする。動作モード毎にアクセスの優
先度を適切に設定することで、システム全体の処理を高
速にすることができる。
ムは、複数のプロセッサと、これらプロセッサからそれ
ぞれアクセスされるメモリとを含み複数種類の動作モー
ドを有するマルチプロセッサシステムであって、前記プ
ロセッサそれぞれから前記メモリへのアクセスの優先度
が、前記動作モード毎に異なるように制御する制御手段
を含むことを特徴とする。動作モード毎にアクセスの優
先度を適切に設定することで、システム全体の処理を高
速にすることができる。
【０００９】また、前記メモリに格納すべきデータの種
類を予め定め、前記データの種類に応じて前記メモリに
対する各プロセッサからのアクセスの優先度を定めても
良い。こうすることにより、データの種類に応じてより
適切に処理することができる。そして、アクセスの優先
度の低いプロセッサからのアクセス要求信号の応答を遅
延させることによってアクセスの優先度を設定する。遅
延の許容できるプロセッサのアクセスを遅延させること
により、システム全体の処理を高速にすることができ
る。
類を予め定め、前記データの種類に応じて前記メモリに
対する各プロセッサからのアクセスの優先度を定めても
良い。こうすることにより、データの種類に応じてより
適切に処理することができる。そして、アクセスの優先
度の低いプロセッサからのアクセス要求信号の応答を遅
延させることによってアクセスの優先度を設定する。遅
延の許容できるプロセッサのアクセスを遅延させること
により、システム全体の処理を高速にすることができ
る。
【００１０】なお、前記メモリは、複数の入出力ポート
を有するメモリであり、それら入出力ポートを介してそ
れぞれ異なるプロセッサが該メモリをアクセスするよう
にしても良い。デュアルポートメモリ等を用いることに
より、１つのメモリに対して書込みと読出しとを同時に
行うことができるので、処理をより高速に行うことがで
きる。
を有するメモリであり、それら入出力ポートを介してそ
れぞれ異なるプロセッサが該メモリをアクセスするよう
にしても良い。デュアルポートメモリ等を用いることに
より、１つのメモリに対して書込みと読出しとを同時に
行うことができるので、処理をより高速に行うことがで
きる。
【００１１】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。図２は本発明によるマルチプロセッサ
システムの実施の一形態を示すブロック図である。同図
に示されているように、本実施形態によるマルチプロセ
ッサシステムは、メディアプロセッサ１内に実現されて
いる。すなわち、メディアプロセッサ１は、４つのサブ
プロセッサユニット（ｓｕｂ ｐｒｏｃｅｓｓｏｒ ｕ
ｎｉｔ；ＳＰＵ）１−１〜１−４と、これらサブプロセ
ッサユニット１−１〜１−４によってアクセスされるメ
モリ２−１〜２−５と、各プロセッサユニットが効率的
に各メモリをアクセスするように制御する優先順位付バ
ス調停部３と、各プロセッサユニットにクロックを与え
たり、その動作状態を制御するクロック制御・ＳＰＵ動
作状態制御部４と、ＲＩＳＣ（ｒｅｄｕｃｅｄ ｉｎｓ
ｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）マイク
ロプロセッサ（ＭＰＵ）５と、バスブリッジ６と、ＬＣ
Ｄ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）９
０を制御して所定の表示を行うためのＬＣＤコントロー
ラ（ＬＣＤＣ）９と、外部のホストコンピュータとのイ
ンタフェースをなすホストインタフェース（ＨｏｓｔＩ
／Ｆ）１０と、ＳＤＲＡＭやＳＲＡＭ等の外部メモリ８
０とのインタフェースをなすメモリインタフェース８と
を含んで構成されている。
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。図２は本発明によるマルチプロセッサ
システムの実施の一形態を示すブロック図である。同図
に示されているように、本実施形態によるマルチプロセ
ッサシステムは、メディアプロセッサ１内に実現されて
いる。すなわち、メディアプロセッサ１は、４つのサブ
プロセッサユニット（ｓｕｂ ｐｒｏｃｅｓｓｏｒ ｕ
ｎｉｔ；ＳＰＵ）１−１〜１−４と、これらサブプロセ
ッサユニット１−１〜１−４によってアクセスされるメ
モリ２−１〜２−５と、各プロセッサユニットが効率的
に各メモリをアクセスするように制御する優先順位付バ
ス調停部３と、各プロセッサユニットにクロックを与え
たり、その動作状態を制御するクロック制御・ＳＰＵ動
作状態制御部４と、ＲＩＳＣ（ｒｅｄｕｃｅｄ ｉｎｓ
ｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）マイク
ロプロセッサ（ＭＰＵ）５と、バスブリッジ６と、ＬＣ
Ｄ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）９
０を制御して所定の表示を行うためのＬＣＤコントロー
ラ（ＬＣＤＣ）９と、外部のホストコンピュータとのイ
ンタフェースをなすホストインタフェース（ＨｏｓｔＩ
／Ｆ）１０と、ＳＤＲＡＭやＳＲＡＭ等の外部メモリ８
０とのインタフェースをなすメモリインタフェース８と
を含んで構成されている。
【００１２】本例では、メモリ２−１は、Ｉ／ＤＲＡ
Ｍ、メモリ２−２及び２−３はＤ−ＲＡＭ、メモリ２−
４及び２−５はＩ−ＲＡＭであるものとする。Ｉ−ＲＡ
Ｍはサブプロセッサユニット（ＳＰＵ）のプログラムを
格納する命令メモリ（Ｉｎｓｔｒｕｃｔｉｏｎ ＲＡ
Ｍ，Ｉ−ＲＡＭ）を示し、Ｄ−ＲＡＭはサブプロセッサ
ユニット（ＳＰＵ）の演算データを格納するデータメモ
リ（Ｄａｔａ ＲＡＭ，Ｄ−ＲＡＭ）を示している。こ
れらの各メモリの個数は、同図に示されている数に限定
されず、処理内容に必要な記憶容量に応じてメモリの個
数を増減すれば良い。
Ｍ、メモリ２−２及び２−３はＤ−ＲＡＭ、メモリ２−
４及び２−５はＩ−ＲＡＭであるものとする。Ｉ−ＲＡ
Ｍはサブプロセッサユニット（ＳＰＵ）のプログラムを
格納する命令メモリ（Ｉｎｓｔｒｕｃｔｉｏｎ ＲＡ
Ｍ，Ｉ−ＲＡＭ）を示し、Ｄ−ＲＡＭはサブプロセッサ
ユニット（ＳＰＵ）の演算データを格納するデータメモ
リ（Ｄａｔａ ＲＡＭ，Ｄ−ＲＡＭ）を示している。こ
れらの各メモリの個数は、同図に示されている数に限定
されず、処理内容に必要な記憶容量に応じてメモリの個
数を増減すれば良い。
【００１３】マイクロプロセッサ５は、例えば、内部プ
ロセッサ５１と、ＲＯＭ５２と、ＲＡＭ５３とを含んで
構成されている。このメディアプロセッサ１は、ホスト
インタフェース１０を介して、外部のホストＣＰＵ１１
と、通信装置（Ｃｏｍ．ｄｅｖｉｃｅ）１２と、ユーザ
インタフェース１３と、フラッシュメモリ１４と、ＳＲ
ＡＭ１５と接続され、それら各部と信号を授受できるよ
うになっている。ユーザインタフェース１３は、キーボ
ード（ＫＢ）やマイクロフォン（ＭＩＣ）等からの信号
を入力し、またスピーカ（ＳＰＫ）への信号を出力する
機能を有している。
ロセッサ５１と、ＲＯＭ５２と、ＲＡＭ５３とを含んで
構成されている。このメディアプロセッサ１は、ホスト
インタフェース１０を介して、外部のホストＣＰＵ１１
と、通信装置（Ｃｏｍ．ｄｅｖｉｃｅ）１２と、ユーザ
インタフェース１３と、フラッシュメモリ１４と、ＳＲ
ＡＭ１５と接続され、それら各部と信号を授受できるよ
うになっている。ユーザインタフェース１３は、キーボ
ード（ＫＢ）やマイクロフォン（ＭＩＣ）等からの信号
を入力し、またスピーカ（ＳＰＫ）への信号を出力する
機能を有している。
【００１４】同図に示されているように、本システム
は、複数のプロセッサによって複数のメモリをアクセス
するように構成されている。すなわち、本システムにお
いては、複数のプロセッサと共有メモリとが図３に示さ
れているように接続されている。同図を参照すると、本
システムは、複数のプロセッサユニット１−Ａ、１−Ｂ
…と、複数の共有メモリ２−１，２−２…とがバス３１
を介して接続された構成であり、このバス３１の使用権
の調停をバス調停部８２が行うのである。各共有メモリ
２−１，２−２…を使用して処理した結果は、外部メモ
リインタフェース８を介して外部メモリ８０に書込まれ
る。
は、複数のプロセッサによって複数のメモリをアクセス
するように構成されている。すなわち、本システムにお
いては、複数のプロセッサと共有メモリとが図３に示さ
れているように接続されている。同図を参照すると、本
システムは、複数のプロセッサユニット１−Ａ、１−Ｂ
…と、複数の共有メモリ２−１，２−２…とがバス３１
を介して接続された構成であり、このバス３１の使用権
の調停をバス調停部８２が行うのである。各共有メモリ
２−１，２−２…を使用して処理した結果は、外部メモ
リインタフェース８を介して外部メモリ８０に書込まれ
る。
【００１５】図３に示されているシステムの動作を示す
タイムチャートが図４である。同図には、クロックと、
バスリクエスト信号（ＢｕｓＲｅｑｕｅｓｔ）と、バス
アクノレッジ信号（ＢｕｓＡｃｋ）と、アドレス信号
（Ａｄｄｒｅｓｓ）と、入力データ（ＤａｔａＩｎ）
と、出力データ（ＤａｔａＯｕｔ）と、バスセレクト信
号（ＢＳｅｌ）と、バスレディ信号（ＢＲｅａｄｙ）
と、リード／ライト信号（ＲＷ）とが示されている。リ
ード／ライト信号がローレベルの期間においてはリード
動作が行われ、リード／ライト信号がハイレベルの期間
においてはライト動作が行われる。
タイムチャートが図４である。同図には、クロックと、
バスリクエスト信号（ＢｕｓＲｅｑｕｅｓｔ）と、バス
アクノレッジ信号（ＢｕｓＡｃｋ）と、アドレス信号
（Ａｄｄｒｅｓｓ）と、入力データ（ＤａｔａＩｎ）
と、出力データ（ＤａｔａＯｕｔ）と、バスセレクト信
号（ＢＳｅｌ）と、バスレディ信号（ＢＲｅａｄｙ）
と、リード／ライト信号（ＲＷ）とが示されている。リ
ード／ライト信号がローレベルの期間においてはリード
動作が行われ、リード／ライト信号がハイレベルの期間
においてはライト動作が行われる。
【００１６】リード動作においては、まず、プロセッサ
ユニットによってバスリクエスト信号がローレベルにさ
れアクティブ状態になる。これに応答してバス調停部に
よってバスアクノレッジ信号がローレベルにされアクテ
ィブ状態になる。この状態において、アドレスが指定さ
れるとデータが読出され、プロセッサへの入力データが
有効になる。以上のようにリード動作が行われていると
き、バスセレクト信号及びバスレディ信号はローレベル
にされアクティブ状態になり、リードライト信号はロー
レベルである。
ユニットによってバスリクエスト信号がローレベルにさ
れアクティブ状態になる。これに応答してバス調停部に
よってバスアクノレッジ信号がローレベルにされアクテ
ィブ状態になる。この状態において、アドレスが指定さ
れるとデータが読出され、プロセッサへの入力データが
有効になる。以上のようにリード動作が行われていると
き、バスセレクト信号及びバスレディ信号はローレベル
にされアクティブ状態になり、リードライト信号はロー
レベルである。
【００１７】一方、ライト動作においては、まず、プロ
セッサユニットによってバスリクエスト信号がローレベ
ルにされアクティブ状態になる。これに応答してバス調
停部によってバスアクノレッジ信号がローレベルにされ
アクティブ状態になる。この状態において、アドレスが
指定されるとプロセッサからの出力データが有効にな
り、データが書込まれる。このとき、バスセレクト信号
はローレベルにされアクティブ状態になっている。バス
レディ信号は、ローレベルとハイレベルとを繰返す。ま
た、リードライト信号はハイレベルである。
セッサユニットによってバスリクエスト信号がローレベ
ルにされアクティブ状態になる。これに応答してバス調
停部によってバスアクノレッジ信号がローレベルにされ
アクティブ状態になる。この状態において、アドレスが
指定されるとプロセッサからの出力データが有効にな
り、データが書込まれる。このとき、バスセレクト信号
はローレベルにされアクティブ状態になっている。バス
レディ信号は、ローレベルとハイレベルとを繰返す。ま
た、リードライト信号はハイレベルである。
【００１８】図３中のバス調停部８２の構成例につい
て、図１を参照して説明する。同図において、バス調停
部８２は、バス制御部８２−Ａと、制御信号レジスタ部
８２−Ｂとを含んで構成されている。このような構成を
採用しているので、クロスバースイッチとしてバス調停
部を考えたとき、回路全体を小さくすることができる。
同図において、バス制御部８２−Ａの出力によってマル
チプレクサ８３−Ａ及び８３−Ｂを制御する。そして、
複数のプロセッサユニット１−Ａ、１−Ｂ、１−Ｃ、１
−Ｘのうち、プロセッサユニット１−Ａ、１−Ｂ、１−
Ｃからのアクセス信号をマルチプレクサ８３−Ａによっ
て選択し、制御信号レジスタ部８２−Ｂに一旦格納す
る。アクセス信号を一旦格納するため、メモリ２へのア
クセスが遅れることになる。この遅れたアクセス信号
は、もう１つのマルチプレクサ８３−Ｂに入力される。
このマルチプレクサ８３−Ｂにはプロセッサユニット１
−Ｘからの制御信号も入力されている。このような構成
においては、マルチプレクサ８３−Ａ及び制御信号レジ
スタ部８２−Ｂを介してマルチプレクサ８３−Ｂに入力
されたプロセッサユニット１−Ａ、１−Ｂ、１−Ｃから
のアクセス信号と、プロセッサユニット１−Ｘからのア
クセス信号とが択一的に出力されることになる。このた
め、メモリ２については、プロセッサユニット１−Ａ、
１−Ｂ、１−Ｃよりも、プロセッサユニット１−Ｘが優
先的にアクセスすることができる。このように、遅延の
許容できるプロセッサのアクセスを一旦レジスタ部で記
憶することにより、回路を高速化できる。
て、図１を参照して説明する。同図において、バス調停
部８２は、バス制御部８２−Ａと、制御信号レジスタ部
８２−Ｂとを含んで構成されている。このような構成を
採用しているので、クロスバースイッチとしてバス調停
部を考えたとき、回路全体を小さくすることができる。
同図において、バス制御部８２−Ａの出力によってマル
チプレクサ８３−Ａ及び８３−Ｂを制御する。そして、
複数のプロセッサユニット１−Ａ、１−Ｂ、１−Ｃ、１
−Ｘのうち、プロセッサユニット１−Ａ、１−Ｂ、１−
Ｃからのアクセス信号をマルチプレクサ８３−Ａによっ
て選択し、制御信号レジスタ部８２−Ｂに一旦格納す
る。アクセス信号を一旦格納するため、メモリ２へのア
クセスが遅れることになる。この遅れたアクセス信号
は、もう１つのマルチプレクサ８３−Ｂに入力される。
このマルチプレクサ８３−Ｂにはプロセッサユニット１
−Ｘからの制御信号も入力されている。このような構成
においては、マルチプレクサ８３−Ａ及び制御信号レジ
スタ部８２−Ｂを介してマルチプレクサ８３−Ｂに入力
されたプロセッサユニット１−Ａ、１−Ｂ、１−Ｃから
のアクセス信号と、プロセッサユニット１−Ｘからのア
クセス信号とが択一的に出力されることになる。このた
め、メモリ２については、プロセッサユニット１−Ａ、
１−Ｂ、１−Ｃよりも、プロセッサユニット１−Ｘが優
先的にアクセスすることができる。このように、遅延の
許容できるプロセッサのアクセスを一旦レジスタ部で記
憶することにより、回路を高速化できる。
【００１９】図１に示されているマルチプロセッサシス
テムの動作例について図５を参照して説明する。同図に
は、図１中のプロセッサ１−Ｘから出力される各信号
と、プロセッサ１−Ａから出力される各信号と、クロッ
クとが示されている。同図に示されているプロセッサ１
−Ｘから出力される信号は、バスセレクト信号（Ｘ−Ｂ
Ｓｅｌ）、アドレス信号（Ｘ−Ａｄｄｒｅｓｓ）、入力
データ（Ｘ−ＤａｔａＩｎ）、出力データ（Ｘ−Ｄａｔ
ａＯｕｔ）、バスレディ信号（Ｘ−ＢＲｅａｄｙ）、及
びリードライト信号（Ｘ−ＲＷ）である。また、同図に
示されているプロセッサ１−Ａから出力される信号は、
バスセレクト信号（Ａ−ＢＳｅｌ）、アドレス信号（Ａ
−Ａｄｄｒｅｓｓ）、入力データ（Ａ−ＤａｔａＩ
ｎ）、出力データ（Ａ−ＤａｔａＯｕｔ）、バスレディ
信号（Ａ−ＢＲｅａｄｙ）、及びリードライト信号（Ａ
−ＲＷ）である。
テムの動作例について図５を参照して説明する。同図に
は、図１中のプロセッサ１−Ｘから出力される各信号
と、プロセッサ１−Ａから出力される各信号と、クロッ
クとが示されている。同図に示されているプロセッサ１
−Ｘから出力される信号は、バスセレクト信号（Ｘ−Ｂ
Ｓｅｌ）、アドレス信号（Ｘ−Ａｄｄｒｅｓｓ）、入力
データ（Ｘ−ＤａｔａＩｎ）、出力データ（Ｘ−Ｄａｔ
ａＯｕｔ）、バスレディ信号（Ｘ−ＢＲｅａｄｙ）、及
びリードライト信号（Ｘ−ＲＷ）である。また、同図に
示されているプロセッサ１−Ａから出力される信号は、
バスセレクト信号（Ａ−ＢＳｅｌ）、アドレス信号（Ａ
−Ａｄｄｒｅｓｓ）、入力データ（Ａ−ＤａｔａＩ
ｎ）、出力データ（Ａ−ＤａｔａＯｕｔ）、バスレディ
信号（Ａ−ＢＲｅａｄｙ）、及びリードライト信号（Ａ
−ＲＷ）である。
【００２０】ここで、２つのプロセッサ１−Ａ及び１−
Ｘから同時にメモリに対するアクセスが要求されたバス
セレクト信号が出力された場合を考える。同図に示され
ているように、バスセレクト信号が２つのプロセッサ１
−Ａ及び１−Ｘから同時に出力された場合、バスセレク
ト信号Ａ−ＢＳｅｌ及びＸ−ＢＳｅｌが同時にローレベ
ルに変化することになる。この場合、本システムにおい
ては、プロセッサ１−Ｘのメモリアクセスが、プロセッ
サ１−Ａによるメモリアクセスよりも優先されるので、
プロセッサ１−Ｘに対するバスレディ信号Ｘ−ＢＲｅａ
ｄｙが先に立下り、これに応答してプロセッサ１−Ｘへ
の入力データＸ−ＤａｔａＩｎが有効になる。この後、
プロセッサ１−Ａに対するバスレディ信号Ａ−ＢＲｅａ
ｄｙが遅れて立下り、これに応答してプロセッサ１−Ａ
への入力データＡ−ＤａｔａＩｎが有効になる。以上の
ように、プロセッサ１−Ｘのメモリアクセスが、プロセ
ッサ１−Ａによるメモリアクセスよりも優先されるので
ある。リード要求に限らず、ライト要求についても同様
である。
Ｘから同時にメモリに対するアクセスが要求されたバス
セレクト信号が出力された場合を考える。同図に示され
ているように、バスセレクト信号が２つのプロセッサ１
−Ａ及び１−Ｘから同時に出力された場合、バスセレク
ト信号Ａ−ＢＳｅｌ及びＸ−ＢＳｅｌが同時にローレベ
ルに変化することになる。この場合、本システムにおい
ては、プロセッサ１−Ｘのメモリアクセスが、プロセッ
サ１−Ａによるメモリアクセスよりも優先されるので、
プロセッサ１−Ｘに対するバスレディ信号Ｘ−ＢＲｅａ
ｄｙが先に立下り、これに応答してプロセッサ１−Ｘへ
の入力データＸ−ＤａｔａＩｎが有効になる。この後、
プロセッサ１−Ａに対するバスレディ信号Ａ−ＢＲｅａ
ｄｙが遅れて立下り、これに応答してプロセッサ１−Ａ
への入力データＡ−ＤａｔａＩｎが有効になる。以上の
ように、プロセッサ１−Ｘのメモリアクセスが、プロセ
ッサ１−Ａによるメモリアクセスよりも優先されるので
ある。リード要求に限らず、ライト要求についても同様
である。
【００２１】上述した従来のマルチプロセッサシステム
においては、バス使用権が均等になるように、バスの調
停が行われる。これに対し本システムにおいては、バス
使用権を均等にするのではなく、信号処理の内容に応じ
て、あるプロセッサユニットには、他のプロセッサユニ
ットよりも高い優先度を与える。アクセスの頻度が高い
ものの優先度を高くする。固定的に優先度を高くしても
良い。優先度の高いプロセッサからメモリへのアクセス
用信号線を、他のプロセッサからメモリへのアクセス用
信号線よりも短くしておく。こうすれば、信号線の短い
ものについて、高い優先度を与えることができる。この
場合、例えば、ＭＰＥＧ−４についての処理において
は、複数種類の演算を行うため、各演算処理の内容に応
じてその処理を行うプロセッサユニットについてのバス
使用権の優先度を決定する。
においては、バス使用権が均等になるように、バスの調
停が行われる。これに対し本システムにおいては、バス
使用権を均等にするのではなく、信号処理の内容に応じ
て、あるプロセッサユニットには、他のプロセッサユニ
ットよりも高い優先度を与える。アクセスの頻度が高い
ものの優先度を高くする。固定的に優先度を高くしても
良い。優先度の高いプロセッサからメモリへのアクセス
用信号線を、他のプロセッサからメモリへのアクセス用
信号線よりも短くしておく。こうすれば、信号線の短い
ものについて、高い優先度を与えることができる。この
場合、例えば、ＭＰＥＧ−４についての処理において
は、複数種類の演算を行うため、各演算処理の内容に応
じてその処理を行うプロセッサユニットについてのバス
使用権の優先度を決定する。
【００２２】複数種類のモードを設定しておき、各モー
ドにおいて各プロセッサユニットに対するバス使用権の
優先度を異なるものにしておいても良い。こうすれば、
モードを変更するだけで、各プロセッサユニットに対す
るバス使用権の優先度を変更することができる。ここ
で、優先順位付バス調停部３の構成例が図６に示されて
いる。同図に示されているように、各メモリに対応して
設けられたマルチプレクサ３−１〜３−５と、これらマ
ルチプレクサに対して選択制御信号ＳＥＬ１〜ＳＥＬ５
を与える優先順位設定部３０とを含んで構成されてい
る。優先順位設定部３０から出力される選択制御信号Ｓ
ＥＬ１〜ＳＥＬ５によって、マルチプレクサ３−１〜３
−５内の優先度が制御される。
ドにおいて各プロセッサユニットに対するバス使用権の
優先度を異なるものにしておいても良い。こうすれば、
モードを変更するだけで、各プロセッサユニットに対す
るバス使用権の優先度を変更することができる。ここ
で、優先順位付バス調停部３の構成例が図６に示されて
いる。同図に示されているように、各メモリに対応して
設けられたマルチプレクサ３−１〜３−５と、これらマ
ルチプレクサに対して選択制御信号ＳＥＬ１〜ＳＥＬ５
を与える優先順位設定部３０とを含んで構成されてい
る。優先順位設定部３０から出力される選択制御信号Ｓ
ＥＬ１〜ＳＥＬ５によって、マルチプレクサ３−１〜３
−５内の優先度が制御される。
【００２３】マルチプレクサ３−１には、プロセッサユ
ニット１−１，１−２及び１−４からのアクセス信号が
入力されている。マルチプレクサ３−１においては、プ
ロセッサユニット１−１からのアクセス信号が、他のプ
ロセッサユニット１−２及び１−４からのアクセス信号
よりも優先度が高く設定されている。マルチプレクサ３
−２には、プロセッサユニット１−２及び１−３からの
アクセス信号が入力されている。マルチプレクサ３−２
においては、プロセッサユニット１−３からのアクセス
信号が、他のプロセッサユニット１−２からのアクセス
信号よりも優先度が高く設定されている。
ニット１−１，１−２及び１−４からのアクセス信号が
入力されている。マルチプレクサ３−１においては、プ
ロセッサユニット１−１からのアクセス信号が、他のプ
ロセッサユニット１−２及び１−４からのアクセス信号
よりも優先度が高く設定されている。マルチプレクサ３
−２には、プロセッサユニット１−２及び１−３からの
アクセス信号が入力されている。マルチプレクサ３−２
においては、プロセッサユニット１−３からのアクセス
信号が、他のプロセッサユニット１−２からのアクセス
信号よりも優先度が高く設定されている。
【００２４】マルチプレクサ３−３には、プロセッサユ
ニット１−３及び１−４からのアクセス信号が入力され
ている。マルチプレクサ３−３においては、プロセッサ
ユニット１−３からのアクセス信号が、他のプロセッサ
ユニット１−４からのアクセス信号よりも優先度が高く
設定されている。マルチプレクサ３−４には、プロセッ
サユニット１−３及び１−４からのアクセス信号が入力
されている。マルチプレクサ３−４においては、プロセ
ッサユニット１−３からのアクセス信号が、他のプロセ
ッサユニット１−４からのアクセス信号よりも優先度が
高く設定されている。
ニット１−３及び１−４からのアクセス信号が入力され
ている。マルチプレクサ３−３においては、プロセッサ
ユニット１−３からのアクセス信号が、他のプロセッサ
ユニット１−４からのアクセス信号よりも優先度が高く
設定されている。マルチプレクサ３−４には、プロセッ
サユニット１−３及び１−４からのアクセス信号が入力
されている。マルチプレクサ３−４においては、プロセ
ッサユニット１−３からのアクセス信号が、他のプロセ
ッサユニット１−４からのアクセス信号よりも優先度が
高く設定されている。
【００２５】マルチプレクサ３−５には、プロセッサユ
ニット１−４からのアクセス信号のみが入力されてい
る。したがって、プロセッサユニット１−４からのアク
セス信号が最優先になる。ところで、メモリに対するア
クセス優先順位の設定は、アプリケーションの機能にあ
わせて予め設定することもできる他、ＤＳＰのプログラ
ム実行にあわせて動的に設定することもできる。ここで
は、図２に示されているマルチプロセッサシステムのよ
り具体的な動作例について、図７を参照して説明する。
同図においては、マルチプロセッサシステムをＭＰＥＧ
（Ｍｏｖｉｎｇ ＰｉｃｔｕｒｅＥｘｐｅｒｔｓ Ｇｒ
ｏｕｐ）−４デコーダとして用いた場合におけるデータ
の流れと、ＳＰＵとメモリとの優先順位関係とについて
説明する。ＭＰＥＧ−４のデータをデコードする場合、
可変長復号データを逆量子化し、その逆量子化結果につ
いて、逆ＤＣＴ処理、動き補償処理、ポストフィルタ処
理及び色変換処理を順に行うことになる。これらの各処
理を行うため、本システムでは、各メモリに格納すべき
データの種類を予め定め、そのデータの種類に応じてそ
のメモリに対する各プロセッサからのアクセスの優先度
を定めている。すなわち、メモリ２−１が可変長復号デ
ータ記憶用、メモリ２−２が逆量子化結果記憶用、メモ
リ２−３が逆ＤＣＴ結果記憶用、メモリ２−４が動き補
償結果記憶用、メモリ２−５が色変換結果記憶用であ
る。
ニット１−４からのアクセス信号のみが入力されてい
る。したがって、プロセッサユニット１−４からのアク
セス信号が最優先になる。ところで、メモリに対するア
クセス優先順位の設定は、アプリケーションの機能にあ
わせて予め設定することもできる他、ＤＳＰのプログラ
ム実行にあわせて動的に設定することもできる。ここで
は、図２に示されているマルチプロセッサシステムのよ
り具体的な動作例について、図７を参照して説明する。
同図においては、マルチプロセッサシステムをＭＰＥＧ
（Ｍｏｖｉｎｇ ＰｉｃｔｕｒｅＥｘｐｅｒｔｓ Ｇｒ
ｏｕｐ）−４デコーダとして用いた場合におけるデータ
の流れと、ＳＰＵとメモリとの優先順位関係とについて
説明する。ＭＰＥＧ−４のデータをデコードする場合、
可変長復号データを逆量子化し、その逆量子化結果につ
いて、逆ＤＣＴ処理、動き補償処理、ポストフィルタ処
理及び色変換処理を順に行うことになる。これらの各処
理を行うため、本システムでは、各メモリに格納すべき
データの種類を予め定め、そのデータの種類に応じてそ
のメモリに対する各プロセッサからのアクセスの優先度
を定めている。すなわち、メモリ２−１が可変長復号デ
ータ記憶用、メモリ２−２が逆量子化結果記憶用、メモ
リ２−３が逆ＤＣＴ結果記憶用、メモリ２−４が動き補
償結果記憶用、メモリ２−５が色変換結果記憶用であ
る。
【００２６】同図において、まず、ＲＩＳＣプロセッサ
において可変長復号（ＶＬＤ）処理されたデータ（ＶＬ
Ｄ−ｄａｔａ）がメモリ２−１へ転送される（ステップ
）。サブプロセッサユニット１−１（ＳＰＵ＃１）
は、メモリ２−１からＶＬＤ−ｄａｔａを読込み、逆量
子化（ＩＱ）を行う（ステップ）。逆量子化結果は
（Ｑ−ｄａｔａ）メモリ２−２へ転送される（ステップ
）。サブプロセッサユニット１−２（ＳＰＵ＃２）は
メモリ２−２からＱ−ｄａｔａを読込み、逆ＤＣＴ処理
（ＩＤＣＴ）を行う（ステップ）。逆ＤＣＴ結果（Ｉ
ＤＣＴ ｒｅｓｕｌｔ）は、メモリ２−３へ転送される
（ステップ）。サブプロセッサユニット１−３（ＳＰ
Ｕ＃３）はメモリ２−３から逆ＤＣＴ結果（ＩＤＣＴ
ｒｅｓｕｌｔ）を読込み、動き補償処理（ＭＣ）を行う
（ステップ）。動き補償結果（ＹＵＶ）はフレームメ
モリであるメモリ２−４へ転送される（ステップ）。
サブプロセッサユニット１−４（ＳＰＵ＃４）はメモリ
からフレームデータ（ＹＵＶ）を読込み、ポストフィル
タ処理（ＰＦ）及び色変換処理（ＣＴ）を行う（ステッ
プ）。色変換結果（ＲＧＢ）は、フレームメモリであ
るメモリ２−５へ転送される（ステップ）。なお、メ
モリ２−５に書込まれたデータは、インタフェース８を
介して出力され、最終的に外部メモリ８０に書込まれ
る。
において可変長復号（ＶＬＤ）処理されたデータ（ＶＬ
Ｄ−ｄａｔａ）がメモリ２−１へ転送される（ステップ
）。サブプロセッサユニット１−１（ＳＰＵ＃１）
は、メモリ２−１からＶＬＤ−ｄａｔａを読込み、逆量
子化（ＩＱ）を行う（ステップ）。逆量子化結果は
（Ｑ−ｄａｔａ）メモリ２−２へ転送される（ステップ
）。サブプロセッサユニット１−２（ＳＰＵ＃２）は
メモリ２−２からＱ−ｄａｔａを読込み、逆ＤＣＴ処理
（ＩＤＣＴ）を行う（ステップ）。逆ＤＣＴ結果（Ｉ
ＤＣＴ ｒｅｓｕｌｔ）は、メモリ２−３へ転送される
（ステップ）。サブプロセッサユニット１−３（ＳＰ
Ｕ＃３）はメモリ２−３から逆ＤＣＴ結果（ＩＤＣＴ
ｒｅｓｕｌｔ）を読込み、動き補償処理（ＭＣ）を行う
（ステップ）。動き補償結果（ＹＵＶ）はフレームメ
モリであるメモリ２−４へ転送される（ステップ）。
サブプロセッサユニット１−４（ＳＰＵ＃４）はメモリ
からフレームデータ（ＹＵＶ）を読込み、ポストフィル
タ処理（ＰＦ）及び色変換処理（ＣＴ）を行う（ステッ
プ）。色変換結果（ＲＧＢ）は、フレームメモリであ
るメモリ２−５へ転送される（ステップ）。なお、メ
モリ２−５に書込まれたデータは、インタフェース８を
介して出力され、最終的に外部メモリ８０に書込まれ
る。
【００２７】この場合、各メモリに対するアクセスの優
先度は以下のようになっているものとする。メモリ（Ｖ
ＬＤ−ｄａｔａ）はサブプロセッサユニット１−１（Ｓ
ＰＵ＃１），ＭＰＵ（ＲＩＳＣ）の順に優先度が高い。
メモリ（Ｑ−ｄａｔａ）はサブプロセッサユニット１−
２（ＳＰＵ＃２），サブプロセッサユニット１−１（Ｓ
ＰＵ＃１）の順に優先度が高い。メモリ（ＩＤＣＴ ｒ
ｅｓｕｌｔ）はサブプロセッサユニット１−２（ＳＰＵ
＃２），サブプロセッサユニット１−３（ＳＰＵ＃３）
の順に優先度が高い。ＩＤＣＴ処理は最も高速性が要求
される。フレームメモリ（ＹＵＶ）はサブプロセッサユ
ニット１−３（ＳＰＵ＃３），サブプロセッサユニット
（ＳＰＵ＃４）の順に優先度が高い。フレームメモリ
（ＲＧＢ）はサブプロセッサユニット１−４（ＳＰＵ＃
４）の優先度が高い。以上は、ＭＰＥＧデータの解凍処
理の場合であるが、同データの圧縮処理の場合について
も同様に、メモリ毎にアクセスの優先度を定めれば、処
理全体をより高速にすることができる。
先度は以下のようになっているものとする。メモリ（Ｖ
ＬＤ−ｄａｔａ）はサブプロセッサユニット１−１（Ｓ
ＰＵ＃１），ＭＰＵ（ＲＩＳＣ）の順に優先度が高い。
メモリ（Ｑ−ｄａｔａ）はサブプロセッサユニット１−
２（ＳＰＵ＃２），サブプロセッサユニット１−１（Ｓ
ＰＵ＃１）の順に優先度が高い。メモリ（ＩＤＣＴ ｒ
ｅｓｕｌｔ）はサブプロセッサユニット１−２（ＳＰＵ
＃２），サブプロセッサユニット１−３（ＳＰＵ＃３）
の順に優先度が高い。ＩＤＣＴ処理は最も高速性が要求
される。フレームメモリ（ＹＵＶ）はサブプロセッサユ
ニット１−３（ＳＰＵ＃３），サブプロセッサユニット
（ＳＰＵ＃４）の順に優先度が高い。フレームメモリ
（ＲＧＢ）はサブプロセッサユニット１−４（ＳＰＵ＃
４）の優先度が高い。以上は、ＭＰＥＧデータの解凍処
理の場合であるが、同データの圧縮処理の場合について
も同様に、メモリ毎にアクセスの優先度を定めれば、処
理全体をより高速にすることができる。
【００２８】なお、以上の説明において、各共有メモリ
に、周知のデュアルポートメモリを用いても良い。デュ
アルポートメモリは、図８に示されているように、２つ
のリードポートＲｅａｄ ｐｏｒｔ−Ａ、Ｒｅａｄ ｐ
ｏｒｔ−Ｂ）と、２つのライトポート（Ｗｒｉｔｅ ｐ
ｏｒｔ−Ａ、Ｗｒｉｔｅ ｐｏｒｔ−Ｂ）とを有してい
る。このため、それら２組のポートに、異なるプロセッ
サからのアクセス信号を入力しておけば、一方のプロセ
ッサがメモリに対して書込みを行っている時に、それと
並行して他方のプロセッサがそのメモリに対して読出し
を行うことができる。このように構成すれば、１つのメ
モリに対して書込みと読出しとを同時に行うことができ
るので、処理をより高速に行うことができる。このよう
に、デュアルポートメモリをＬＳＩの内蔵メモリとして
用いることで、２ポート分のプロセッサからのアクセス
を高速にすることができる。
に、周知のデュアルポートメモリを用いても良い。デュ
アルポートメモリは、図８に示されているように、２つ
のリードポートＲｅａｄ ｐｏｒｔ−Ａ、Ｒｅａｄ ｐ
ｏｒｔ−Ｂ）と、２つのライトポート（Ｗｒｉｔｅ ｐ
ｏｒｔ−Ａ、Ｗｒｉｔｅ ｐｏｒｔ−Ｂ）とを有してい
る。このため、それら２組のポートに、異なるプロセッ
サからのアクセス信号を入力しておけば、一方のプロセ
ッサがメモリに対して書込みを行っている時に、それと
並行して他方のプロセッサがそのメモリに対して読出し
を行うことができる。このように構成すれば、１つのメ
モリに対して書込みと読出しとを同時に行うことができ
るので、処理をより高速に行うことができる。このよう
に、デュアルポートメモリをＬＳＩの内蔵メモリとして
用いることで、２ポート分のプロセッサからのアクセス
を高速にすることができる。
【００２９】請求項の記載に関し、本発明は更に以下の
態様を採り得る。（１）バスを使用可能な複数のプロセ
ッサのうち、特定のプロセッサのバス使用権を他のプロ
セッサのバス使用権よりも高くするように制御する制御
手段を含むことを特徴とするマルチプロセッサシステ
ム。（２）バスを使用可能な複数のプロセッサによる複
数種類の動作モードを有するマルチプロセッサシステム
であって、各プロセッサのバス使用権の優先度が、前記
複数の動作モードそれぞれにおいて異なることを特徴と
するマルチプロセッサシステム。
態様を採り得る。（１）バスを使用可能な複数のプロセ
ッサのうち、特定のプロセッサのバス使用権を他のプロ
セッサのバス使用権よりも高くするように制御する制御
手段を含むことを特徴とするマルチプロセッサシステ
ム。（２）バスを使用可能な複数のプロセッサによる複
数種類の動作モードを有するマルチプロセッサシステム
であって、各プロセッサのバス使用権の優先度が、前記
複数の動作モードそれぞれにおいて異なることを特徴と
するマルチプロセッサシステム。
【００３０】
【発明の効果】以上説明したように本発明は、プロセッ
サそれぞれからメモリそれぞれへのアクセスの優先度
が、メモリ毎に異なるように制御するか、動作モード毎
に異なるように制御することにより、メモリアクセスの
優先度を適切に設定できるので、プロセッサ間のメモリ
アクセスの衝突を軽減できるという効果がある。そし
て、遅延の許容できるプロセッサのアクセスを遅延させ
る一方で、優先すべきアクセスについての信号線を短く
することができるので、回路の遅延が少なくなり、アク
セスサイクルを速めることができ、動作周波数を上げる
ことができるという効果がある。
サそれぞれからメモリそれぞれへのアクセスの優先度
が、メモリ毎に異なるように制御するか、動作モード毎
に異なるように制御することにより、メモリアクセスの
優先度を適切に設定できるので、プロセッサ間のメモリ
アクセスの衝突を軽減できるという効果がある。そし
て、遅延の許容できるプロセッサのアクセスを遅延させ
る一方で、優先すべきアクセスについての信号線を短く
することができるので、回路の遅延が少なくなり、アク
セスサイクルを速めることができ、動作周波数を上げる
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明によるマルチプロセッサシステムにおけ
るバス調停部の構成例を示すブロック図である。
るバス調停部の構成例を示すブロック図である。
【図２】本発明によるマルチプロセッサシステムの実施
の一形態を示すブロック図である。
の一形態を示すブロック図である。
【図３】本システムにおける、複数のプロセッサと共有
メモリとの接続関係を示すブロック図である。
メモリとの接続関係を示すブロック図である。
【図４】図３に示されているマルチプロセッサシステム
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図５】本発明によるマルチプロセッサシステムの動作
例を示すタイムチャートである。
例を示すタイムチャートである。
【図６】本発明によるマルチプロセッサシステムにおけ
る動作優先順位付バス調停部の構成例を示すブロック図
である。
る動作優先順位付バス調停部の構成例を示すブロック図
である。
【図７】図２に示されているマルチプロセッサシステム
のより具体的な動作例を示す図である。
のより具体的な動作例を示す図である。
【図８】デュアルポートメモリのポートの状態を示す図
である。
である。
【図９】一般的なマルチプロセッサシステムの構成を示
すブロック図である。
すブロック図である。
１−Ａ、１−Ｂ、１−Ｃ、１−Ｘ プロセッサユニット ２ メモリ ８２ バス調停部 ８２−Ａ バス制御部 ８２−Ｂ 制御信号レジスタ部 ８３−Ａ、８３−Ｂ マルチプレクサ
Claims (5)
- 【請求項１】 複数のプロセッサと、これらプロセッサ
からそれぞれアクセスされる複数のメモリとを含むマル
チプロセッサシステムであって、前記プロセッサそれぞ
れから前記メモリそれぞれへのアクセスの優先度が、該
メモリ毎に異なるように制御する制御手段を含むことを
特徴とするマルチプロセッサシステム。 - 【請求項２】 複数のプロセッサと、これらプロセッサ
からそれぞれアクセスされるメモリとを含み複数種類の
動作モードを有するマルチプロセッサシステムであっ
て、前記プロセッサそれぞれから前記メモリへのアクセ
スの優先度が、前記動作モード毎に異なるように制御す
る制御手段を含むことを特徴とするマルチプロセッサシ
ステム。 - 【請求項３】 前記メモリに格納すべきデータの種類が
予め定められており、前記制御手段は、前記データの種
類に応じて前記メモリに対する各プロセッサからのアク
セスの優先度を定めることを特徴とする請求項１又は２
記載のマルチプロセッサシステム。 - 【請求項４】 前記制御手段は、アクセスの優先度の低
いプロセッサからのアクセス要求信号の応答を遅延させ
ることを特徴とする請求項１〜３のいずれかに記載のマ
ルチプロセッサシステム。 - 【請求項５】 前記メモリは、複数の入出力ポートを有
するメモリであり、それら入出力ポートを介してそれぞ
れ異なるプロセッサが該メモリをアクセスするようにし
たことを特徴とする請求項１〜４のいずれかに記載のマ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383806A JP2002182975A (ja) | 2000-12-18 | 2000-12-18 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383806A JP2002182975A (ja) | 2000-12-18 | 2000-12-18 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002182975A true JP2002182975A (ja) | 2002-06-28 |
Family
ID=18851392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383806A Withdrawn JP2002182975A (ja) | 2000-12-18 | 2000-12-18 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002182975A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004338A (ja) * | 2005-06-22 | 2007-01-11 | Renesas Technology Corp | データ処理装置 |
| JP2008509464A (ja) * | 2004-08-05 | 2008-03-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | メッセージハンドラ、および通信モジュールが有するメッセージメモリ中のデータへのアクセスを制御する方法 |
| US7765250B2 (en) | 2004-11-15 | 2010-07-27 | Renesas Technology Corp. | Data processor with internal memory structure for processing stream data |
| JP2011159069A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| JP2014093048A (ja) * | 2012-11-06 | 2014-05-19 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
-
2000
- 2000-12-18 JP JP2000383806A patent/JP2002182975A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008509464A (ja) * | 2004-08-05 | 2008-03-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | メッセージハンドラ、および通信モジュールが有するメッセージメモリ中のデータへのアクセスを制御する方法 |
| US7765250B2 (en) | 2004-11-15 | 2010-07-27 | Renesas Technology Corp. | Data processor with internal memory structure for processing stream data |
| JP2007004338A (ja) * | 2005-06-22 | 2007-01-11 | Renesas Technology Corp | データ処理装置 |
| JP2011159069A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| US8140741B2 (en) | 2010-01-29 | 2012-03-20 | Kabushiki Kaisha Toshiba | Semiconductor storage device and control method thereof |
| US8275935B2 (en) | 2010-01-29 | 2012-09-25 | Kabushiki Kaisha Toshiba | Semiconductor storage device and control method thereof |
| JP2014093048A (ja) * | 2012-11-06 | 2014-05-19 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |