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JP2002063069A - メモリ制御装置、データ処理システム及び半導体装置 - Google Patents

メモリ制御装置、データ処理システム及び半導体装置

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JP2002063069A
JP2002063069A JP2000254245A JP2000254245A JP2002063069A JP 2002063069 A JP2002063069 A JP 2002063069A JP 2000254245 A JP2000254245 A JP 2000254245A JP 2000254245 A JP2000254245 A JP 2000254245A JP 2002063069 A JP2002063069 A JP 2002063069A
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Abstract

(57)【要約】 【課題】 メモリ装置とデータ処理装置間のアクセスを
高速かつ低電力で行う。 【解決手段】 同一ページに対するアクセスを高速で行
うページ・オン・モードにおいて、異なるページアクセ
スが連続して発生した場合、ページ・オフ・モードへと
切り替えられるメモリ制御装置、及びデータ処理装置。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メモリアクセスが
可能なメモリ制御装置、メモリ制御装置と中央処理装置
とで構成されるデータ処理装置、及び、データ処理装置
とメモリとにより構成されるデータ処理システム、更に
は、前記が単一の半導体パッケージ内に形成された半導
体装置に適用して有効な技術に関する。
【0002】
【従来の技術】中央処理装置(CPU)を有するデータ
処理装置がアクセスするメモリとして、主記憶とキャッ
シュメモリとがある。主記憶は、中央処理装置で実行さ
れるプログラム或いは処理されるべきデータを格納す
る。半導体装置に形成された主記憶の代表的な例とし
て、DRAM(Dynamic Random Acc
ess Memory)等の揮発性メモリやFLASH
メモリ等の不揮発性メモリなど、大容量のメモリ装置が
知られている。一方、キャッシュメモリとしては、SR
AM(Static Random Access M
emory)などの比較的小容量のメモリがある。キャ
ッシュメモリは、高速で動作する中央処理装置と中央処
理装置に比べて低速で動作する主記憶との間に設けら
れ、両者間での速度の違いを吸収する目的で設けられ
る。
【0003】従来、中央処理装置、キャッシュメモリ及
び主記憶等で構成されるデータ処理システムを高速で動
作させるため、主記憶のDRAMのセンスアンプをキャ
ッシュメモリ的に利用するとした技術が存在する。DR
AMのセンスアンプをキャッシュメモリ的に利用する方
法について説明する。データ処理装置は、初めに、DR
AMに対しカラムアドレスを出力する。DRAMでは、
ロウアドレスによってワード線が選択され、このワード
線上の一行分のデータがセンスアンプに転送され保持さ
れる。次に、データ処理装置は、DRAMに対してカラ
ムアドレスを出力する。カラムアドレスによって所定の
カラムスイッチが選択され、センスアンプで保持されて
いるデータが読み出される。上述のデータの読み出しが
終了した後、センスアンプは上記ワード線一行分のデー
タの保持を続ける。その後、データ処理装置がDRAM
に対してアクセスを行う際、そのアクセスにおけるロウ
アドレスが前回アクセスのロウアドレスと同一であれ
ば、データ処理装置はカラムアドレスのみを出力する。
通常、ワード線の選択動作には比較的長い時間を必要と
するが、センスアンプにデータを保持しておけば、同一
ワード線上のアクセス、つまり、同一ページ内へのアク
セスが生じた場合、データを短時間で読み出すことが可
能である。
【0004】
【発明が解決しようとする課題】しかし、上記の技術に
は問題が存在する。つまり、センスアンプが保持してい
るデータに対応するワード線とは異なるワード線からデ
ータを読み出す場合、つまりセンスアンプをキャッシュ
と利用した場合にキャッシュミスが生じた場合、現在選
択されているワード線を非選択としてデータ線をプリチ
ャージした後に、新しいワード線を選択する必要があ
る。故に、アクセスの際にプリチャージを行う必要があ
り、通常にデータを読み出すよりもデータの読み出しに
時間が必要となり、かえって読み出しが遅くなる場合が
生じる。
【0005】上述の問題を解決するための幾つかの技術
がとして、特開平6−131867、特開平7−781
06及び特開平2000−2116がある。
【0006】特開平6−131867では、DRAMの
センスアンプをキャッシュとして利用する際、キャッシ
ュミスが起きた場合でも読み出し及び書き込みを高速化
する技術が開示されている。具体的には、DRAMのデ
ータ線を、メモリセルとプリアンプとが接続されたデー
タ線と、キャッシュメモリとして用いるメインアンプが
接続されたグローバルデータ線とに分割したDRAMの
構成が示されている。更に、メモリセルとプリアンプと
が接続されたデータ線をグローバルビット線とは独立に
ショートする手段を設ける構成についても示されてい
る。この構成により、グローバルデータ線に接続された
メインアンプで1ページ分のデータを保持している状態
であっても、メモリセルとプリアンプとが接続されたデ
ータ線をプリチャージすることが可能となり、別のペー
ジつまり別のワード線のデータを読み出す準備を行うこ
とが可能となる。
【0007】また、特開平7−78106では、DRA
Mの複数バンク毎のセンスアンプをキャッシュとして利
用する際、バンク間の交互のアクセスが発生した場合で
も読み出し及び書き込みを高速化する技術が開示されて
いる。具体的には、DRAM制御回路内に、それぞれの
バンクに対応したロウアドレス記憶手段を有するデータ
処理システムの構成が示されている。この構成により、
メモリへのアクセスが、以前に行われたアクセスと同一
のロウアドレスに対するものか否か、つまり、同一のペ
ージに対するアクセスか否かの判定をバンク毎に行うこ
とが可能となり、特にブロック転送等の処理を高速に行
うことが可能となる。
【0008】更に、特開平2000−2116では、マ
ルチバンクDRAMのバンク毎のセンスアンプをキャッ
シュメモリとして利用する技術が開示されている。この
ようなセンスアンプキャッシュのヒット率を向上させる
ため、メモリバンクをアクセスした後に所定のオフセッ
トを加算した次のアドレスを先行発行して、先行アドレ
スのデータを先読みさせる手段が示されている。
【0009】ところで、本願発明者は、中央処理装置が
実行するプログラム或いはデータを主記憶から読み出す
際、主記憶へのアクセスには幾つかの偏りが存在するこ
とを見出した。例えば、主記憶への同一ページ(同一ワ
ード線)内へのアクセスが頻繁に行われる場合、或い
は、異なるページへのアクセスが頻繁に行われる場合、
或いは、同一ページ内へのアクセスと異なるページへの
アクセスとがほぼ同じ割合で行われる場合といった偏り
である。これらのアクセスの偏りが発生する理由は、プ
ログラムの性質に依存するところが大きい。本願発明者
は、上述の従来技術では前記アクセスの偏りに充分に対
応することが出来ず、その偏りに起因して主記憶からの
データの読み出し或いはデータの書き込みに時間がかか
るといった問題点が解決出来ないことを見出した。
【0010】本発明の目的は、DRAM等の主記憶のセ
ンスアンプをキャッシュメモリとして用いるデータ処理
装置、及び、主記憶とデータ処理装置とで構成されたデ
ータ処理システムにおいて、主記憶に対するアクセス速
度を高速化し、データ処理システム全体の高速化を可能
とすることである。
【0011】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0012】
【課題を解決するための手段】本願発明の代表的な手段
を示せば、以下の通りである。
【0013】現在のメモリ装置へのアクセスが以前のア
クセスと同一ページか、あるいは、異なるページかを判
断し、メモリ装置の制御モードの切り替えを行なう手段
を有することである。
【0014】つまり、ページモードを有するメモリ制御
装置であって、前記ページモードにおいて異なるページ
アクセスが発生した場合にページモードが解除されるメ
モリ制御装置である。更に、前記ページモードにおい
て、同一のページにアクセスする場合にはロウアドレス
の出力が省略されるメモリ制御装置である。また、前記
ページモードが解除された場合には、アクセスにおいて
カラムアドレスが出力された後にプリチャージ制御を行
う動作モードとなる。
【0015】また、前記プリチャージ制御とは、前記カ
ラムアドレスを出力した後の所定期間が経過した後にR
AS信号がHighとされることである。他方では、前
記プリチャージ制御とは、前記カラムアドレスを出力し
た後の所定期間が経過した後にプリチャージコマンドが
出力されることである。更に前記ページモードの解除を
行うか行わないかを設定するためのレジスタを有する構
成も可能である。ここで、前記ページモードとは、ペー
ジ・オン・モード、或いは、RASダウンモードと称さ
れる場合がある。
【0016】又、別の代表的な手段は、ページモードを
有するメモリ制御装置であって、前記ページモードにお
いて、異なるページアクセスが連続して発生した場合、
ページモードが解除されるメモリ制御装置である。更
に、前記ページモードにおいて、異なるページにアクセ
スする場合にはプリチャージ制御を行った後にロウアド
レスが出力され、同一ページにアクセスする場合にはロ
ウアドレスの出力が省略される。また、前記プリチャー
ジ制御とは、RAS信号がHighとして出力されるこ
とである。他方では、前記プリチャージ制御とは、プリ
チャージコマンドが出力されることであり、前記プリチ
ャージコマンドの出力の後、所定期間経過した後に前記
ロウアドレスが出力されることである。また、前記ペー
ジモードが解除された場合には、アクセスにおいてカラ
ムアドレスが出力されてから所定期間が経過した後にR
AS信号がHighとされる動作モードとなる。他方で
は、前記ページモードが解除された場合には、アクセス
においてカラムアドレスが出力されてから所定期間が経
過した後にプリチャージコマンドが出力される動作モー
ドとなる。更に、前記解除を行うか行わないかを設定す
るためのレジスタを有することも可能である。
【0017】又、別の代表的な手段は、第1のモードと
第2のモードとを有するメモリ制御装置であって、前記
第1のモードにおいて、第1のページへのアクセスが発
生した後に、前記第1のページとは異なる第2のページ
へのアクセスが発生した場合に、前記第1のモードから
前記第2のモードへと切り替えられるメモリ制御装置で
ある。更に、前記第2のモードにおいて、第3のページ
へのアクセスが発生した後に、前記第3のページへのア
クセスが発生した場合に、前記第2のモードから前記第
1のモードへと切り替えられる。また、前記第1のモー
ドとは、連続して同一のページにアクセスするためのモ
ードであり、前記第2のモードとは、連続して異なるペ
ージにアクセスするためのモードである。また、前記第
1のモードおいて同一ページに所定の回数アクセスする
ために必要な時間は、前記第2のモードにおいて同一ペ
ージに前記所定の回数アクセスするために必要な時間よ
りも短いことを特徴とする。
【0018】更に、別の手段として、第1のモードと第
2のモードとを有するメモリ制御装置であって、前記第
1のモードは、ロウアドレスの出力を省略してカラムア
ドレスを出力するメモリアクセスを有し、前記第2のモ
ードは、ロウアドレスとカラムアドレスとを出力した後
にプリチャージ制御を行うメモリアクセスを有し、前記
第1のモードにおいて、プリチャージ制御を行った後に
ロウアドレスとカラムアドレスとを出力するメモリアク
セスを行う場合に、前記第1のモードへとモードが切り
替えられることを特徴とするメモリ制御装置がある。こ
こで、前記第2のモードにおいて、同一のロウアクセス
に対するメモリアクセスが発生した場合、前記第1のモ
ードへとモードが切り替えられることを特徴とする。ま
た、前記第1のモードと前記第2のモードとの切り替え
を行うか行わないかを設定するためのレジスタを有する
こともかのうである。ここで、前記第2のモードの前記
プリチャージ制御は、前記カラムアドレスを出力してか
ら規格で定められた期間が経過した後にRAS信号をH
ighレベルで出力することである。他方では、前記第
2のモードの前記プリチャージ制御は、前記カラムアド
レスを出力してから規格で定められた期間が経過した後
にプリチャージコマンドを出力することである。
【0019】更に、別の手段としては、アドレスを出力
する中央処理装置と、前記アドレスが供給され、第1の
モードと第2のモードとで動作するメモリ制御装置と、
前記メモリ装置によって制御されるメモリ装置とを有
し、前記第1のモードにおいて、前記メモリ装置の第1
のページへのアクセスが発生した後に、前記第1のペー
ジとは異なる前記メモリ装置の第2のページへのアクセ
スが発生した場合に、前記第1のモードから前記第2の
モードへと切り替えられるデータ処理システムでもよ
い。ここで、前記データ処理システムは、前記第1のモ
ードと前記第2のモードとを切り替えて動作するか或い
は切り替えずに動作するかを設定する記憶回路を有して
いる。更に、中央処理装置は、前記記憶回路の設定を変
更することが可能である。更に、前記中央処理装置と前
記メモリ制御装置とは、同一の半導体チップ上に形成さ
れている。或いは、前記中央処理装置と前記メモリ制御
装置と前記メモリ装置とは、単一の半導体パッケージ内
に形成されている構成でもよい。
【0020】また、別な手段としては、メモリ装置に対
し、ロウアドレスを省略してカラムアドレスを出力する
第1のアクセスと、前記メモリ装置のプリチャージを行
った後にロウアドレスとカラムアドレスとを出力する第
2のアクセスと、前記メモリ装置にロウアドレスとカラ
ムアドレスとを出力した後に前記メモリ装置のプリチャ
ージを行う第3のアクセスとを有し、前記第1のアクセ
スの後に前記第2のアクセスを行い、前記第2のアクセ
スの後に前記第3のアクセスを行うメモリ制御装置でも
よい。ここで、前記第1のアクセスを行った後、前記第
2のアクセスを複数回行った後に前記第3のアクセスを
行うものでもよい。
【0021】更に、別の形態として、アドレスが入力さ
れる入力ノードと、前記入力ノードに入力されたアドレ
スを記憶する第1の記憶回路と、前記第1の記憶回路に
記憶されたアドレスと前記入力ノードに入力された情報
とを比較する第1の比較回路と、前記第1の比較回路の
出力と第2の記憶回路の情報とを比較する第2の比較回
路と、前記第2の比較回路の出力に基づき、第1の状態
或いは第2の状態が設定される第1の回路とを有するメ
モリ制御回路であってもよい。ここで、前記第1の比較
回路は、前記第1の記憶回路に記憶されたアドレスと前
記入力ノードに入力された情報とが不一致と判定された
回数を出力し、前記第2の比較回路は、前記第1の比較
回路が出力する前記回数と前記第2の記憶回路の情報と
を比較する。更に、前記第1の回路により前記第1の状
態が設定された場合は前記入力ノードに入力されたアド
レスの第1の部分と第2の部分とを出力し、前記第1の
回路により前記第2の状態が設定された場合は前記入力
ノードに入力されたアドレスの第1の部分を出力する第
2の回路と、前記第2の回路の出力をメモリ装置に出力
する出力ノードとを有してもよい。また、前記第1の記
憶回路は、前記入力ノードに入力されたアドレスの内の
一部を記憶し、前記第1の比較回路は、前記第1の記憶
回路が記憶している前記アドレスの内の一部と前記入力
ノードに入力されたアドレスの一部とを比較することも
可能である。ここで、前記第1の比較回路が行う比較と
は、前記入力ノードに入力された第1のアドレスと、前
記第1のアドレスが前記入力ノードに入力される前に前
記入力ノードに入力された第2のアドレスとの比較であ
ってもよい。更に、前記入力ノードに入力されるアドレ
スは複数のビット幅を有し、前記第1の記憶回路は複数
の領域を有しており、前記第1の比較回路は、前記第1
のアドレスの所定ビットに基づき指定される前記複数の
領域の中の1つに記憶されたアドレスと、前記第1のア
ドレスとを比較するものであってもよい。また、前記第
1の部分とは、前記メモリ装置のロウアドレスであり、
前記第2の部分とは、前記メモリ装置のカラムアドレス
であってもよい。更に、前記入力ノードには、中央処理
装置が出力するアドレスが供給されるものであってもよ
い。
【0022】中央処理装置の1次キャッシュの構成を表
わすラインサイズ、インデックス及びタグの情報と、中
央処理装置がアクセスするメモリ装置の構成を表わすカ
ラムアドレス、ロウアドレス、バンクアドレスの情報と
に基づき、中央処理装置のアドレスとメモリ装置のアド
レスの対応を調整することが可能なメモリ制御装置。
【0023】また、上記の実現手段に組み合わせて、メ
モリ装置の同一ページへのアクセスの頻度をさらに向上
させるためにメモリ装置をアクセスした後、その次のア
ドレス(所定のオフセットを加算したアドレス)を先行
発行し、先行発行アドレスのデータを別のメモリ装置内
バンクのセンスアンプに保持させる。ここで、以前の先
行発行アドレスが、現在のアクセスに対して同一ページ
であったかどうかを判断し、同一ページであった場合
は、先行発行アドレスを有効にし、異なるページであっ
た場合は、先行発行アドレスを無効にするように切り替
え、メモリ装置を制御することも可能である。
【0024】また、中央処理装置の1次キャッシュの構
成を表わすラインサイズ、インデックス及びタグの情報
と中央処理装置がアクセスするメモリ装置の構成を表わ
すカラムアドレス、ロウアドレス、バンクアドレスの情
報より、自動的に、中央処理装置のアドレスとメモリ装
置のアドレスの対応を調整する構成を付加することも可
能である。この構成は、上記の構成に追加的に付加する
ことも可能であるが、それ単独でも本発明の効果を得る
ことが可能である。
【0025】
【発明の実施の形態】図1は本発明の第1の実施形態で
あるデータ処理システムの構成図である。
【0026】データ処理部MS0は、中央処理装置CP
Uと1次キャッシュメモリL1Cとを有する。データ処
理部MS0は浮動小数点演算ユニット等、図示した以外
の要素を有していてもよいが、本発明では直接関係ない
ため図示及び説明を省略する。中央処理装置CPUは、
特に制限するわけではないが、32ビットのアドレス信
号によりアドレス空間を管理することが可能であり、ア
ドレス空間の一部に後述するメモリモジュールが割り当
てられている。
【0027】主記憶としての役目を果たすメモリモジュ
ールMEMは、複数のメモリ装置(ME0〜ME7)に
より構成される。メモリ装置には、中央処理装置CPU
で実行されるプログラムやプログラムの実行中に必要と
なるデータ(以下、本明細書においてはプログラムとデ
ータとの区別を行わず一律データとして記載する)が記
憶されている。本実施形態のメモリ装置のそれぞれは4
つのメモリバンクから構成されており、各メモリバンク
にはセンスアンプが設けられている。メモリ装置のバン
クについては、2バンク構成であっても、8バンク構成
であっても問題なく、特に4バンクを制限しているわけ
ではない。更に、バンク構成を持たないメモリ装置であ
ってもよい。
【0028】データ処理部MS0とメモリモジュールM
EMとの間には、メモリモジュールMEMを制御するメ
モリ制御ユニットMCUが設けられる。また、メモリ制
御ユニットにはPCIブリッジ回路BRGが接続され
る。PCIブリッジ回路は、データ処理システム外から
メモリモジュールに対してデータを転送する場合に使用
される。
【0029】メモリ制御ユニットMCUは、メモリモジ
ュール内のメモリ装置のリフレッシュを制御するリフレ
ッシュ制御回路RFCを有する。また、メモリ制御ユニ
ットは、中央処理装置CPUからのメモリアクセスと、
リフレッシュ制御回路からのメモリモジュールのリフレ
ッシュのためのメモリアクセスと、PCIブリッジ回路
BRGからのメモリアクセスとを調停する調停回路AR
Bを有する。調停回路は、中央処理装置、リフレッシュ
制御回路及びPCIブリッジ回路からのアクセス要求を
監視しており、それぞれのアクセス要求の内の1つを優
先順位に従い許可する。本実施形態における優先順位
は、特に制限されないが、リフレッシュ制御回路のアク
セス要求を第1とし、中央処理装置からのアクセス要求
を第2とし、PCIブリッジ回路からのアクセス要求を
第3の優先順位とする。メモリ制御ユニットは、更に、
調停回路で許可されたアクセスを受け、メモリモジュー
ルを制御するメモリ制御回路MCを有している。メモリ
モジュールを構成するメモリ装置がDRAM等の場合、
リフレッシュ動作が必要となるため上述のリフレッシュ
制御回路が有効となる。
【0030】尚、本実施形態においては、データ処理部
とメモリ制御ユニットとを併せてデータ処理装置と称す
ることとする。但し、データ処理部において本実施形態
のメモリ制御ユニットの中にメモリ制御ユニットを組み
入れることも可能である。本実施形態のデータ処理部
は、図示しないクロックCLKに同期して動作する。以
上で述べたことは、第1の実施形態にのみに限定して適
用される訳でなく、本明細書の全ての実施形態に適用さ
れる。
【0031】以下、上述のデータ処理システムの動作を
説明する。中央処理装置CPUは、メモリモジュールM
EMに対してデータの読み出し或いは書き込み等のアク
セス要求として、CO0を介して読み出し命令を、AD
0を介してメモリのアドレスを、調停回路ARBへ出力
する。上述の調停手続きに従い、調停回路が中央処理装
置からの読み出し命令のアクセスを許可すると、ICO
を介してリード命令を、IADを介してアドレスを、メ
モリ制御回路MCに出力する。メモリ制御回路は、調停
回路からのリード命令とアドレス信号とを受けて、メモ
リモジュールMEM内のメモリ装置(ME0〜ME7)
を制御する。
【0032】図2は図1のメモリモジュールMEMの詳
細な構成である。本実施形態のメモリモジュールは、8
つのメモリ装置(ME0〜ME7)で構成される。メモ
リモジュール内の一つのメモリ装置ME0は4つのメモ
リバンク(B0〜B3)とメインアンプMAと入出力バ
ッファIOBUFとを有する。他のメモリ装置(ME1
〜ME7)についても、ME0と同様の構成のため、図
示と説明とを省略する。ME0が有する4つのメモリバ
ンク(B0〜B3)の内の一つであるメモリバンクB0
は、メモリアレイ、ロウデコーダX−DEC、カラムデ
コーダY−DEC、センスアンプアレイSA−ARY、
カラムスイッチCSW及びグローバルビット線GBLを
有する。他のメモリバンク(B1〜B3)についても、
メモリバンクB0と同様の構成のため、図示と説明とを
省略する。メモリ制御ユニットMCUとメモリモジュー
ルMEMとは64ビット幅のバスMDQを介してデータ
の入出力を行う。メモリ制御ユニットMCUに接続され
ている64ビットバスは、メモリモジュール内において
8つのメモリ装置(ME0〜ME7)に分割されるた
め、1つのメモリ装置には8ビットのバスが接続されて
いる。各メモリ装置はメモリ制御回路MCからの命令で
同時に動作し、メモリモジュールMEMは同時に64ビ
ットデータの読み出し及び書き込みを行う。本実施形態
のメモリ装置(ME0〜ME7)は、4つのメモリバン
ク毎に、独立に制御可能である。
【0033】図3と図4ではメモリバンクの詳細な構成
とメモリモジュールMEMの動作とを示す。尚、本実施
形態の以下の説明において、メモリ装置はシンクロナス
DRAMとして説明を進める。以下、図1の示した信号
線での信号の状況を図4にて説明する。中央処理装置C
PUが出力する読み出し命令とアクセスアドレスとは、
調停回路ARBを経由しICOとIADとを介してメモ
リ制御回路MCに入力される。メモリ制御回路は、メモ
リモジュールに対し、MCOを介してバンクアクテイブ
命令ACを、MADを介してバンクアドレスBK0(
MAD[13:12]の2ビット)とロウアドレスR0
( MAD[11:0]の12ビット)とを出力する。次
にMCOを介してリード命令RDを、 MADを介して
バンクアドレスBK0( MADD[13:12])とカ
ラムアドレスR0( MADD[8:0]の9ビット)と
を出力する。メモリ制御回路が出力した命令やアドレス
は、メモリモジュールMEM内の8つのメモリ装置に並
行に入力され、同じ読み出し動作を行なう。本実施形態
では、メモリモジュールやメモリ制御ユニットよりなる
データ処理システムはクロック信号と同期動作している
ため、それぞれの命令とアドレス、及びデータはクロッ
クに同期して入出力される。
【0034】図2に示すメモリモジュールMEM内の8
つのシンクロナスDRAM(ME0〜ME7)には、命
令とアドレスとが共通に入力されるため、以下において
は、それらSDRAM1つの動作を説明する。バンクア
クテイブ命令ACとバンクアドレスBK0とロウアドレ
スR0とがSDRAM0に入力されると、バンクアドレ
スBK0によって選ばれた4つの内の1つのバンクB0
のロウデコーダX−DECによって、バンク内の409
6本のワード線の中の1つのワード線WLが選択され
る。図2に示すバンクの詳細を図3で示す。1本のワー
ド線が選択されることで、4096ビットからなる1ペ
ージ分のメモリセルのデータが、4096のビット線対
(BL0―0とBLB0−0からBL7−511とBL
B7−511)を通り4096個のセンスアンプアレイ
SA−ARYに転送され、それぞれのセンスアンプによ
り増幅、保持される。次に、センスアンプに保持された
データを読み出すために、MCOを介してリード命令R
D、MADを介してワード線選択時のバンクアドレスB
K0と同一のバンクアドレスBK0とカラムアドレスC
0とが入力される。ワード線の選択時と同様に、バンク
アドレスBK0により4つのバンクのうちの1つのバン
クが選択され、選択されたバンクのカラムデコーダーY
−DECは、カラムアドレスC0によって、4096個
のカラムスイッチ群CSWの中の8個のカラムスイッチ
を選択する。カラムデコーダY−DECにより選択され
た8つのカラムスイッチでは、センスアンプに保持され
たデータがグローバルビット線(GBL0〜GBLB
7)に出力される。グローバルビット線に出力された8
ビットのデータは、図2に示すメインアンプMAと入出
力バッファIOCUFとを介してMDQに出力される。
MDQに出力する際は、上述の動作を行う他の7つのS
DRAMからもデータが出力されるため、64ビットの
データが出力されることとなる。以上の如くデータを出
力した後、メモリ制御回路MCは、プリチャージ命令P
REつまりプリチャージ制御のためのプリチャージコマ
ンドとバンクアドレスBK0とを出力する。これによ
り、選択されたバンクの選択されたワード線の選択を解
除し、ビット線のプリチャージを行う。このプリチャー
ジについては、カラムアドレスの出力後どのタイミング
で行うかについては、規格により定められている場合も
ある。本明細書の同期型メモリ装置においては、その期
間は4クロック後となっているが、特に制限しているわ
けではない。本明細書の同期型でないメモリ装置につい
ても同様である。つまり、RAS信号をHighにして
プリチャージを行い、ページを閉じる。以上の動作で
は、メモリ制御回路MCがメモリモジュールMEMに対
して、バンクアクティブ命令ACを出力し、メモリモジ
ュールからデータが出力されるまでのレイテンシは7サ
イクル、つまりアクセスのレイテンシは7サイクルとな
る。
【0035】図5は図1のメモリ制御回路MCの詳細な
構成である。メモリ制御回路は、ページアクセス判定回
路PHと、モード切り替えブロックMODEと、メモリ
モジュールに対して制御命令とアクセスアドレスとを発
行するアドレス発生回路ACGと、メモリモジュールに
対する入出力データの制御を行う入出力データ制御回路
DQBとを有する。ページアクセス判定回路PHは、以
前のアクセスアドレスのロウアドレスと調停回路ARB
から供給される現在のアクセスアドレスのロウアドレス
とが一致したか否かの判定を行う。モード切り替えブロ
ックMODEは、メモリモジュールMEMへのアクセス
の後にメモリ装置のページを閉じるページ・オフ・モー
ドにするか、ページを開いた状態を維持するページ・オ
ン・モードにするかの切り替えを動的に行なうブロック
である。ページアクセス判定回路とモード切り替えブロ
ックとについては以下に示す。
【0036】図6と図7とに基づき、ページアクセス判
定回路PHとモード切り替えブロックの動作を説明す
る。図6はページアクセス判定回路が保持しているメモ
リモジュールMEMの各バンクに対応したロウアドレス
選択信号PSと比較ロウアドレスTRADとのテーブル
を示す。比較ロウアドレスTRADには、それぞれのバ
ンクに対する直前のアクセスにおけるロウアドレスが記
憶されれいる。ロウアドレス選択信号PSがLowの時
は、対応するバンクのロウアドレスTRADが選択され
ていないことを示し、Highの時は、そのバンクのロ
ウアドレスTRADが選択されていることを示す。つま
り、対応するバンクの前回のアクセスが終了した時点
で、ページが閉じられていればLow、ページが開いた
ままであればHighとなる。
【0037】図7(a)はページアクセス判定回路PH
の動作タイミングを示す。メモリ制御回路MCには、調
停回路ARBからリード命令RとアクセスアドレスAD
0とが入力される。アクセスアドレスAD0は、バンク
を指定するバンクアドレスIAD(BANK)とワード
線を指定するロウアドレスIAD(ROW)とを有す
る。アクセスアドレスAD0のうち、バンクを指定する
バンクアドレスIAD(BANK)の値が”1”、ワー
ド線つまりページを指定するロウアドレスIAD(RO
W)が”38”の場合を例示する。ページアクセス判定
回路は、バンクアドレスの”1”に基づき図6に示すテ
ーブルより取得された第1バンクの比較ロウアドレスの
値”5”と、入力されたロウアドレスIAD(ROW)
の”38”とを比較する。この場合は、入力されたロウ
アドレスと比較ロウアドレスとは一致しない。つまり、
バンク1に関しては、直前のバンク1に対するアクセス
と今回のバンク1に対するアクセスとではロウアドレス
が異なる、つまり異なるページアクセスと判定される。
この場合、図5に示す、ロウアドレスの一致を示す信号
HTはLowとなる。また、バンク1に関するロウアド
レスの不一致信号MSIG[1]はHighとなり、モ
ード切り替えブロックMODEへ出力される。PSO
は、第1バンクのPSの値であるHighの出力であ
る。更に、第1バンクの比較ロウアドレスとロウアドレ
スとが一致しなかったので、第1バンクの比較ロウアド
レスの値は5から38へと更新される。
【0038】次に、図7(b)の動作を説明する。メモ
リ制御回路MCに入力されるバンクアドレスIAD(B
ANK)が”3”、ロウアドレスIAD(ROW)が”
41”の場合を示す。ページアクセス判定回路PHは、
図6に示す第3バンクの比較ロウアドレスの値”41”
と入力されたロウアドレスIAD(ROW)の”41”
とを比較する。この場合は、入力されたロウアドレスと
比較ロウアドレスとは一致する。つまり、バンク3に関
しては、直前のバンク3に対するアクセスと今回のバン
ク3に対するアクセスとではロウアドレスが一致、つま
りページアクセスと判定される。その結果、ロウアドレ
スの一致を示す信号HTはHigh、バンク3に関する
ロウアドレスの不一致信号MSIG[3]はLowとな
る。PSOは、第3バンクのPSの値であるHighの
出力である。第3バンクの比較ロウアドレスと入力され
たロウアドレスとは一致したため第3バンクの比較ロウ
アドレスの値”41”はそのまま保持される。ここで、
MSIG[*](*はバンク番号)は第*バンクに対す
るロウアドレス不一致信号であり、第*バンクへのアク
セスがページアクセスの場合はLowとなり、異なるペ
ージアクセスの場合はHighとなる。
【0039】モード切り替えブロックMODEは、各バ
ンクに割り当てられた制御モードを切り替える複数のモ
ード切り替え回路(PRJ0〜PRJ3)を有する。そ
のうちの一つである第3バンクに対応するモード切り替
え回路PRJ3は、異なるページアクセスの連続回数の
アクセス回数カウンターRCと、このアクセス回数カウ
ンターRCの値に基づきLPR[3]をHighレベル
またはLowレベルに切り替えるスイッチ回路SWとか
ら構成される。LPR[3]がHighの時はページ・
オフ・モードを示し、Lowの時はページ・オン・モー
ドを示す。他のモード切り替え回路(PRJ0〜PRJ
2)の構成は、モード切り替え回路PRJ3と等しく、
それぞれメモリモジュールの第0のバンクから第2のバ
ンクに対応するモード切り替え回路である。上述したペ
ージ・オン・モードとは、メモリモジュールからデータ
を読み出したりメモリモジュールにデータ書き込むため
にメモリモジュールにアクセスした際、次のアクセスが
起きるまでページを閉じないようにメモリ装置を制御す
るモードであり、ページ・オフ・モードとは、メモリモ
ジュールにアクセスした際、アクセス毎にページを閉じ
るようにメモリ装置を制御するモードである。RASダ
ウンモード、或いは、単にページモードは、ページ・オ
ン・モードに対応する表現である。
【0040】モード切り替え回路(PRJ0〜PRJ
3)が備えているアクセス回数カウンターRCには、中
央処理装置CPUによって、異なるページアクセスの連
続回数を設定することが可能である。中央処理装置CP
Uは、アクセス回数カウンターに設定するための命令R
SETと、異なるページアクセスの連続回数の値とを出
力する。命令RSETと連続回数の値は、図1のCO0
とAD0とを経由してメモリ制御ユニットMCUに入力
され、調停回路ARBを介してモード切り替え回路(P
RJ0〜PRJ3)に入力され、中央処理装置からの命
令により、アクセス回数カウンターRCに異なるページ
アクセスの連続回数の値が設定される。(本実施形態で
は、中央処理装置が異なるページアクセスの連続回数の
値を設定するが、特に制限している訳ではなく、データ
処理システム外から設定することも可能であり、メモリ
制御ユニットの製造段階で固定値を設定しておくことも
可能である。)図8はモード切り替え回路(PRJ0〜
PRJ3)の動作を示す。モード切り替え回路(PRJ
0〜PRJ3)は、第0バンク〜第3バンクに対応し、
それぞれのバンクを独立に制御する。しかしそれらの動
作は同一の思想に基づき動作するため、ここでは第3バ
ンクを制御するモード切り替え回路PRJ3の動作を代
表して説明する。尚、モード切り替え回路PRJ3のア
クセス回数カウンターRCには、異なるページアクセス
の連続回数値Nが既に設定されているものとする。以
下、モード切り替え回路の動作を2つの動作フローに大
別して説明する。
【0041】まず、第1動作フローを説明する。この状
態において、既にページ・オン・モードが設定されてい
るものとする。中央処理装置CPUからのメモリモジュ
ールMEMに対するアクセスが調停回路ARBを介して
メモリ制御回路MCに入力される。ページアクセス判定
回路PHは、入力されたアクセスアドレスがページアク
セスか否かを判定する。判定結果は、ロウアドレス不一
致信号MSIG[3]としてモード切り替え回路PRJ
3に入力される。モード切り替え回路PRJ3では、H
ighがN回連続したか否か、つまりページアクセスで
ないアクセスがアクセス回数カウンターRCの値の回数
だけ連続したか否かをチェックする。MSIG[3]の
HighがN回連続しなかった場合は、モード切り替え
回路PRJ3の出力であるLPR[3]をLowにし、
ページ・オン・モードを維持する。 MSIG[3]の
HighがN回連続した場合は、LPR[3]をHig
hへと変更してページ・オフ・モードに切り替え、第2
動作フローに移行する。
【0042】第2動作フローでは、ページアクセスが生
じるまで、つまりロウアドレス不一致信号MSIG
[3]がLowになるまで、 LPR[3]をHigh
とし、ページ・オフ・モードを維持する。MSIG
[3]がLow、つまりページアクセスとなればLPR
[3]をLowとし、ページ・オン・モードに切り替
え、第1動作フローへ移行する。
【0043】第3バンクを制御するモード切り替え回路
PRJ3は上記一連の制御を繰り返し行い、モード切り
替え回路(PRJ2〜PRJ0)は第2バンクから第0
バンクに対するアクセスについて同様の一連の制御を行
う。
【0044】図9と図10とを用い、図5内のアドレス
発生回路ACGの動作と、それぞれのモードにおけるメ
モリモジュールへのアクセスの動作波形を示す。図5に
示すように、アドレス発生回路ACGには、調停回路A
RBからのリード命令とアクセスアドレスとが、ページ
アクセス判定回路PHからのページアクセス判定信号H
Tとロウアドレス選択信号PSOが、モード切り替えブ
ロックMODEからLPRが入力される。ページ・オン
・モードの場合はLPRはLowとなり、ページ・オフ
・モードの場合はLPRはHighとなる。ページ・オ
ン・モードの場合は、メモリモジュールへのアクセスの
最後に、プリチャージ命令PREの発行は行わず、ペー
ジを開いた状態を保持する。以下、図9の(A)〜
(H)について具体的に説明する。
【0045】(A):ロウアドレス選択信号PSOがH
igh、ロウアドレスの一致を示す信号HTがHig
h、且つLPRがLowのときは、すでにページが選択
されており、そのページと同一のページにアクセスが生
じたことを表し、リード命令RDとカラムアドレスのみ
をメモリモジュールMEMに出力する。この時のデータ
転送のリードアクセスのレイテンシは5となる。図10
では最も下のタイミング図が該当する。
【0046】(B):ロウアドレス選択信号PSOがL
ow、HTがHigh、且つLPRがLowのときは、
ページは選択されていないため、バンクアクテイブ命令
ACとロウアドレス、リード命令RDとカラムアドレス
の順にメモリモジュールへ出力する。この時のデータ転
送のリードレイテンシは7となる。図10では、下から
2段目のタイミング図が該当する。この(B)は、ペー
ジ・オフ・モードからページ・オン・モードへと切り替
わるアクセスである。
【0047】(C):ロウアドレス選択信号PSOがH
igh、HTがLow、且つLPRがLowのときは、
すでにページが選択されており、そのページと異なるペ
ージにアクセスが生じた事を表し、プリチャージ命令P
RE、バンクアクテイブ命令ACとロウアドレス、リー
ド命令RDとカラムアドレスの順にメモリモジュールへ
出力する。この時のデータ転送リードレイテンシは9と
なる。図10では最も上に示したタイミング図が該当す
る。ページ・オン・モードにおいて、異なるページへの
アクセスが発生している状況である。
【0048】(D):ロウアドレス選択信号PSOがL
ow、HTがLow、且つLPRがLowのときは、ペ
ージは選択されていないため、バンクアクテイブ命令A
C、リード命令RDの順にメモリモジュールへ出力す
る。この時のデータ転送のリードレイテンシは7とな
る。
【0049】以上(A)〜(D)はページ・オン・モー
ドに関する説明である。以下に示す(E)〜(H)はペ
ージ・オフ・モードについての説明である。ページ・オ
フ・モードでは、アクセスの最後に、プリチャージ命令
PREを発行し、メモリモジュールMEMのページを閉
じた状態、つまりワード線を非選択状態とする。
【0050】(E):ロウアドレス選択信号PSOがH
igh、HTがHigh、且つLPRがHighのとき
は、すでにページが選択されており、そのページと同一
のページにアクセスが生じたことを表し、リード命令R
Dとカラムアドレス、プリチャージ命令PREをメモリ
モジュールに出力し、データ出力後にページを閉じる。
この時のデータ転送リードレイテンシは5となる。
【0051】(F):ロウアドレス選択信号PSOがL
ow、HTがHigh、且つLPRがHighのとき
は、ページは選択されていないため、バンクアクテイブ
命令ACとロウアドレス、リード命令RDとカラムアド
レス、プリチャージ命令PREの順にメモリモジュール
へ出力する。この時のデータ転送のリードレイテンシは
7となる。
【0052】(G):ロウアドレス選択信号PSがHi
gh、HTがLow、且つLPRがHighのときは、
すでにページが選択されており、そのページと異なるペ
ージにアクセスが生じた事を表し、プリチャージ命令P
RE、バンクアクテイブ命令ACとロウアドレス、リー
ド命令RDとカラムアドレス、プリチャージ命令PRE
の順にメモリモジュールへ出力する。この時のデータ転
送リードレイテンシは9となる。図10では上から2段
目に示したタイミング図が該当する。ページ・オン・モ
ードにからページ・オフ・モードへと移行している状況
である。
【0053】(H):ロウアドレス選択信号PSがLo
w、HTがLow、且つLPRがHighのときは、ペ
ージは選択されていないため、バンクアクテイブ命令A
Cとロウアドレス、リード命令RDとカラムアドレス、
プリチャージ命令PREの順にメモリモジュールへ出力
する。この時のデータ転送のリードレイテンシは7とな
る。図10では上から3段目に示したタイミング図が該
当する。ページ・オフ・モードが継続している状況であ
る。
【0054】図9の表の最下段に示しているライトレイ
テンシは、ライト命令WTが入力した際の、アドレス発
生回路ACGの動作の一例を示す。メモリモジュールに
データを書き込む場合は、コマンドシーケンスのリード
命令RDがライト命令WTに置き換わる。
【0055】ページ・オン・モードで、異なるページア
クセスが生じると、現在開いているページを閉じる必要
がある。つまり現在選択状態であるワード線を非選択と
してデータ線をプリチャージするためのプリチャージ命
令PREを発行する必要がある。この場合は、ページを
閉じた後再度ページを開く必要があるため、リードレイ
テンシは9サイクルとなる。上記のように異なるページ
アクセスが連続すると、ページ・オン・モードからペー
ジ・オフ・モードに切り替わる。ページ・オフ・モード
では、異なるページのアクセスでは、以前のアクセス
で、すでにページが閉じられているため、最初にプリチ
ャージ命令PREを発行する必要がなく、レイテンシは
7サイクルとなる。尚、ページ・オン・モードからペー
ジ・オフ・モードに切り替わる際、異なるページアクセ
スが連続する必要性は無く、ページ・オン・モードにお
いて、一度だけ異なるページへのアクセスが生じた時点
で、ページ・オン・モードに切り替えることも可能であ
る。これはアクセス回数カウンタRCの設定を”1”と
すればよい。更に、異なるページアクセスが連続するの
でなく、同一ページへのアクセスと異なるページへのア
クセスの割合によってページ・オン・モードからページ
・オフ・モードに切り替わるようにすることも可能であ
る。更に、図9の(E)の如く、強制的にページ・オン
・モードからページ・オフ・モードに切り替わるような
構成を設けることも可能である。一方ページ・オフ・モ
ードで、同一ページのアクセスが生じると、ページ・オ
ン・モードに切り替わる。ページ・オン・モードでの同
一ページアクセスでは、現在開いているページと同一の
ページに対するアクセスであるため、新規にページを開
く必要はなく、レイテンシは5となる。この場合も、図
9の(D)の如く、強制的にページ・オフ・モードから
ページ・オン・モードに切り替わるような構成を設ける
ことも可能である。また、ページ・オフ・モードにおい
て何度かページアクセスが生じた後にページ・オン・モ
ードに切り替わる構成であってもよい。この場合は、図
9の(E)の状況が継続した後にページ・オン・モード
に切り替わることとなる。何度ページアクセスが起きれ
ばページ・オン・モードに切り替わるかを設定するため
に、アクセス回数カウンタRCの如きレジスタを持つこ
とも可能である。
【0056】本発明は、上述のように、アクセスに応じ
て、ページ・オン・モードとページ・オフ・モードとが
動的に切り替ええられることを特徴とし、中央処理装置
とメモリモジュールとの間のデータのやり取りを高速で
行うことを可能としている。
【0057】図11は、メモリ制御回路MCにリフレッ
シュ命令が入力した際の動作を示した波形である。リフ
レッシュ命令が入力したら、プリチャージオール命令P
ALでメモリモジュールの全メモリバンクをプリチャー
ジし、その後リフレッシュ命令REFを発行する。プリ
チャージオール命令PALで全メモリバンクをプリチャ
ージした際には、ページアクセス判定回路PH内のロウ
アドレス選択信号PSをすべてLowにする。
【0058】図12(a)は、中央処理装置CPUから
メモリモジュールMEMへ生じるアクセスの代表例を示
す。中央処理装置からメモリモジュールへは、同一ペー
ジの連続アクセスと、異なるページの連続アクセスとが
交互に生じる特性がある。T1、T3は同一ページへの
連続アクセスが続いている期間を示し、T2、T4は異
なるページへの連続アクセスがつづいている期間を示
す。図12(b)は、同一ページの連続アクセスが続い
ている期間T1及びT3において、ページ・オン・モー
ドに固定した制御、ページ・オフ・モードに固定した制
御、本発明のモード切り替え制御を行なった場合のレイ
テンシ比較を示す。図12(c)は、異なるページの連
続アクセスが続いている期間T2及びT4において、ペ
ージ・オン・モードに固定した制御、ページ・オフ・モ
ードに固定した制御、本発明のモード切り替え制御を行
なった場合のレイテンシ比較を示す。図12(b)、
(c)で示すように、本発明によれば、同一ページの連
続アクセスが続いている期間T1及びT3ではページ・
オン・モードで動作し、異なるページの連続アクセスが
続いている期間T2及びT4ではページ・オフ・モード
に切り替ええて動作する。このモード切り替えによっ
て、常に、レイテンシを最小にし、メモリモジュールへ
のアクセスを高速にすることが可能となる。更に、メモ
リ装置のセンスアンプの動作回数を抑制するため、メモ
リ装置の消費電力を低減する可能となる。
【0059】以上、第1の実施形態についての説明を行
ったが、第1の実施形態ではメモリモジュールは複数の
バンクを有する構成とした。しかし上述の説明より明か
なように、本発明の思想は、メモリバンクを有さないメ
モリモジュールにより構成されるデータ処理システムに
適用することも可能であり、メモリバンクを有さないメ
モリモジュールにより構成されるデータ処理システムの
メモリ装置へのアクセスの高速化を実現することも可能
である。
【0060】図13は、本発明の第2の実施形態のメモ
リ制御回路MC1構成である。データ処理システムの他
の構成要素については第1の実施形態と同様であるため
説明及び図示を省略し、名称や記号は第1の実施形態に
おけるものと同様とする。
【0061】メモリ制御回路MC1は、調停回路ARB
からのアクセスアドレスに基づき、次のアドレス(所定
のオフセットを加算したアドレス)を先行発行する先行
発行回路PFSを有する。また、メモリ制御回路は、現
在のアクセスアドレスが以前のアクセスアドレスに対し
て異なるページか或いは同一のページかを判定し、メモ
リモジュールのページを閉じるページ・オフ・モードに
するか或いはページを開くページ・オン・モードにする
かの切り替えを動的に行なうモード切り替えブロックM
ODE0を有する。更に、バンク毎に、以前のアクセス
アドレスのロウアドレスと、現在のアクセスのロウアド
レスが一致した否かのページアクセスを判定するページ
アクセス判定回路PH0を有する。また、先行発行回路
PFSで以前に先行発行されたロウアドレスと調停回路
ARBからのロウアドレスとが一致したどうかを判定す
る先行発行アクセス判定回路PH1と、先行発行アクセ
ス判定回路PH1の結果を受けて先行発行回路PFSで
の先行発行を有効にするか或いは無効にするかの切り替
えを動的に行なう先行発行モード切り替えブロックMO
DE1とを有する。更に、メモリモジュールに対して、
制御命令とアドレスを発生するアドレス発生回路ACG
と入出力データを制御する入出力データ制御回路DQB
とを有する。モード切り替えブロックMODE0と先行
発行モード切り替えブロックMODE1との動作は図2
のモード切り替えブロックMODEと同様である。
【0062】以下、先行発行回路PFSと先行発行アク
セス判定回路PH1との動作を説明する。
【0063】図14は、先行発行アクセス判定回路PH
1が有する、メモリモジュールの各バンク毎に対応した
ロウアドレスのテーブルを示す。このロウアドレスは、
現在のメモリアクセスの以前に先行発行回路PFSが先
行発行した比較ロウアドレスPRADを示す。
【0064】図15は、先行発行回路PFSが保持して
いるテーブルである。それらは、先行発行アドレスをペ
ージアクセス判定回路PH0の入力として有効とするか
或いは無効とするかをメモリバンク毎に対応させたバリ
ッド信号PFである。バリッド信号PFがHighのと
きは有効、Lowの時は無効を示す。
【0065】図16(a)及び(b)は、先行発行回路
PFSと先行発行アクセス判定回路PH1の動作の一例
を示す。図16(a)では、メモリ制御回路MC1へI
COを通じてリード命令RとバンクアドレスIAD(B
ANK)の値”2”、ロウアドレスIAD(ROW)の
値”105”が入力される。先行発行回路PFSは、こ
のアクセスアドレスに対し、SADを介して、バンクア
ドレスSAD(BANK)の値”2”、ロウアドレスS
AD(ROW)の値”105”を先行発行アクセス判定
回路PH1へ出力する。先行発行アクセス判定回路PH
1は、図14に示す第2バンクの比較ロウアドレスPR
ADの値”105”と入力されたロウアドレス値”10
5”とを比較する。この場合、一致したので、ページア
クセスと判定され、HSIG[2]はHighとなり、
第2バンクのPRADの値は”105”のまま保持され
る。先行発行回路PFSは、次に、先行発行アドレスを
SADを介してバンクアドレスSAD(BANK)の
値”3”、ロウアドレスSAD(ROW)の値”10
5”を先行発行アクセス判定回路PH1へ出力する。併
せて、アクセス判定回路PH0へはPFEをLowとし
て出力する。発行アクセス判定回路PH1では図14に
示す第3バンクの比較ロウアドレスPRADの値”1
5”を、入力された先行発行ロウアドレスSAD(RO
W)の値105に更新する。先行発行回路PFSがSA
Dを介して先行発行したバンクアドレスSAD(BAN
K)の値は”3”であるため、図15に示すバリッド信
号PFのうち第3バンクに対応しているバリッド信号を
検索する。このバリッド信号PFの値はHighである
ため、先行発行アドレスは、有効と判断され、PFEを
Lowとする。先行発行モード切り替えブロックMOD
E1から先行発行回路PFSへ出力される信号LPF
[0:3]は、各バンクに対応しており、前記バリッド
信号PFの値をHighあるいはLowに設定するため
に必要な切り替え信号である。LPFがHighである
ことは、先行発行アドレスを有効に切り替えることを示
し、LPFがLowであることは、先行発行アドレスを
無効に切り替ええることを示す。 LPF[2]がHi
ghのとき、バリッド信号PFの第2バンクに対応する
箇所がHighに設定される。LPF[2]がHigh
に設定される。
【0066】図16(b)では、メモリ制御回路MC1
へICOを通じてリード命令RとバンクアドレスIAD
(BANK)の値”0”、ロウアドレスIAD(RO
W)の値”18”が入力される。先行発行回路PFS
は、このアクセスに対し、SADを介し、バンクアドレ
スSAD(BANK)の値”0”、ロウアドレスSAD
(ROW)の値を”18”を先行発行アクセス判定回路
PH1へ出力する。先行発行アクセス判定回路PH1
は、図14に示す第0バンクの比較ロウアドレスPRA
Dの値”8”と入力されたロウアドレス値”18”とを
比較する。この場合、一致しないので、HSIG[0]
はLowとなる。第0バンクの比較ロウアドレスPRA
Dの値は8のまま保持される。先行発行回路PFSは、
次に、先行発行アドレスとして、バンクアドレスSAD
(BANK)の値”1”、ロウアドレスSAD(RO
W)の値”18”を先行発行アクセス判定回路PH1へ
出力する。更に、先行発行回路PFSは、PF1をLo
wとし先行発行アクセス判定回路PH1へ出力する。先
行発行アクセス判定回路PH1は、図14に示す第1バ
ンクの比較ロウアドレスPRADの値”6”を先行発行
ロウアドレスSAD(ROW)の値”18”に更新す
る。先行発行回路PFSがSADを介して先行発行した
バンクアドレスSDA(BANK)の値が”1”である
ため、前記バリッド信号PFのうち第1バンクに対応し
ているバリッド信号PF1を検索する。このバリッド信
号PFの値がLowであるため、先行発行アドレスは、
無効と判断され、PFEをHighとする。LPF
[1]がLowになると、前記バリッド信号PFのうち
第1バンクに対応しているバリッド信号PF1をLow
に設定する。
【0067】図17には、先行発行モード切り替えブロ
ックMODE1の動作を示す。先行発行モード切り替え
ブロックMODE1は、図2に示すモード切り替えブロ
ックMODEと同じ構成で、同様の動作を行う。以下、
一連の動作を2つの動作フローに分けて説明する。
【0068】第1動作フローでは、調停回路ARBから
のアクセスアドレスが先行発行モード切り替えブロック
MODE1に入力するたびに、HSIGのHighがM
回連続したかどうかをチェックする。HSIGのHig
hがM回連続しなかった場合は、LPFをLowにし、
先行発行アドレス無効モードを維持する。 HSIGの
HighがM回連続した場合は、LPFをHighに
し、先行発行アドレス有効モードに切り替ええ、第2動
作フローへ移行する。
【0069】第2動作フローでは、HSIGがLowに
なるまで、先行発行アドレス有効モードを維持し続け、
LPFをHighにする。HSIGがLowになった
らLPFをLowにし、先行発行アドレス無効モードに
切り替ええ、第1動作フローへ移行する。このように、
一連の制御を繰り返し行う。
【0070】図18(a)及び(b)には、ページアク
セス判定回路PH0及びアドレス発生回路ACGの動作
を示す。図18(a)において、メモリ制御回路MC1
へICOを介してリード命令R、IADを介してアドレ
スA0が入力される。先行発行回路PFSは、このアク
セスに対し、SADを介してアドレスA0と先行発行ア
ドレスA1とをページアクセス判定回路PH0へ出力す
る。ページアクセス判定回路PH0は、アドレスA0は
同一ページアクセスと判定しHTをHigh、MSIG
をLow、PSOをHighと出力する。先行発行アド
レスA1は、PFEがLowで有効と判断され、ページ
アクセス判定回路PH0でのページアクセスの判定の対
象となる。その結果、異なるページアクセスと判定され
HTをLow、その時の、PSOはHighとなる。ア
ドレス発生回路ACGは、アドレスA0に対するリード
命令をページアクセス判定回路PH0と、先行発行回路
PFSよりのHT、PSO及びPFEの各信号をうけ、
アドレスA0に対して、リード命令RD、バンクアドレ
スB0、カラムアドレスC0をメモリモジュールへ出力
する。先行発行アドレスA1に対しては、プリチャージ
命令PRE、バンクアクテイブ命令AC、バンクアドレ
スB1及びロウアドレスR1をメモリモジュールへ出力
する。
【0071】図18(b)では、メモリ制御回路MC1
へICOを介してリード命令R、IADを介してアドレ
スA0が入力されると、先行発行回路PFSは、このア
クセスに対し、SADよりアドレスA0と先行発行アド
レスA1とをページアクセス判定回路PH0へ出力す
る。ページアクセス判定回路PH0は、アドレスA0は
異なるページアクセスと判定しHTをLow、MSIG
をHigh、PSOをLowと出力する。先行発行アド
レスA1は、PFEがHighで無効と判断され、ペー
ジアクセス判定回路PH0でのページアクセスの判定の
対象とはならず、何も行わない。アドレス発生回路AC
Gは、アドレスA0に対するリード命令をページアクセ
ス判定回路PH0と、先行発行回路PFSより、HT、
PSO及びPFEの各信号をうけ、アドレスA0に対し
て、バンクアクティブ命令AC、リード命令RD、バン
クアドレスB0、ロウアドレスR0及びカラムアドレス
C0をメモリモジュールへ出力する。先行発行アドレス
A1に対しては、何も行わない。
【0072】図19は、メモリ制御回路MC1の全体動
作例を説明する。ICOを介してリード命令R0とIA
Dを介してアドレスA0とが先行発行回路PFSへ入力
される。先行発行回路PFSはSADを介して、先ずA
0を発行し、次に先行発行アドレスA1を発行する。こ
のとき、先行発行アドレスA1はアドレスA0とは異な
るバンクへのアドレスである。アドレスA0は、ページ
アクセス判定回路PH0に入力される。ページアクセス
判定回路PH0は、第1の実施形態と同様に、入力され
たロウアドレスが比較ロウアドレスと同一、つまり同一
ページと判断すると、HTはHighとなる。この場
合、アドレス発生回路ACGはリード命令RD、バンク
アドレスB0及びカラムアドレスC0とをメモリモジュ
ールに対して出力する。先行発行アドレスA1はアドレ
スA0の次にページアクセス判定回路PH0に入力され
る。ページアクセス判定回路PH0内の比較ロウアドレ
スと入力されたロウアドレスとは異なると判定される、
つまり、異なるページと判断すると、HTはLowとな
り、アドレス発生回路ACGは、先行発行アドレスに対
するデータを、DRAMのセンスアンプに保持するため
に、プリチャージ命令PREを出力し、バンクアクテイ
ブ命令ACとバンクアドレスB1とロウアドレスR1を
出力する。次に、ICOを介してリード命令R1とIA
Dを介してアドレスA1が先行発行回路PFSへ入力さ
れると、SADを介して先ずA1を発行し、次に先行発
行アドレスA2を発行する。アドレスA1に対するロウ
アドレスは、以前のアドレスA0によって選択されてい
るため、HTはHighとなり、所望のデータは最小レ
イテンシ2でメモリモジュールより出力される。このよ
うに、次アドレスを先行発行し制御することで、同一ペ
ージへのアクセスの頻度を、向上することができ、メモ
リモジュールへのアクセスを高速にすることが可能とな
る。
【0073】図20は、本発明は第3の実施形態を示す
メモリ制御回路MC2の構成図である。この実施形態で
は、第1の実施形態で示したメモリ制御回路MCに、自
動アドレス調整回路ATを付加したことを特徴とする。
【0074】図21は、メモリ制御回路MC2を適用し
たデータ処理システム構成図である。このデータ処理シ
ステムは、メモリモジュールMEMと、メモリモジュー
ルをアクセスする中央処理装置CPUと1次キャッシュ
LICとを有するデータ処理部MS2と、PCIブリッ
ジ回路BRGと、メモリモジュールMEMを制御するメ
モリ制御ユニットMCU2とで構成される。メモリモジ
ュールMEMは、図1に示すメモリモジュールMEM
に、メモリモジュールの構成を示すバンクアドレス、ロ
ウアドレス及びカラムアドレスのモジュール・ステイタ
ス情報を保持しているモジュール・ステイタス・レジス
タMREGを付加している。データ処理部MS2は、図
1に示すデータ処理部MS0に、1次キャッシュの構成
を示すタグ、インデックス、ラインサイズのキャッシュ
・ステイタス情報を保持しているキャッシュ・ステイタ
ス・レジスタLREGを付加している。
【0075】図20及び図21を用い、キャッシュ・ス
テイタス・レジスタLREGに保持されているキャッシ
ュ・ステイタス情報とモジュール・ステイタス・レジス
タMREGに保持されているモジュール・ステイタス情
報とを自動アドレス調整回路ATへ転送する動作を説明
する。まず、キャッシュ・ステイタス・レジスタLRE
Gに保持されているキャッシュ・ステイタス情報を自動
アドレス調整回路ATに転送する動作を説明する。中央
処理装置CPUは、キャッシュ・ステイタス・レジスタ
LREGに保持しているキャッシュ・ステイタス情報を
メモリ制御回路に転送する転送命令WCをCO0とIC
Oとを介して出力し、キャッシュ・ステイタス情報をD
Q0とIDQとを介してメモリ制御回路内の自動アドレ
ス調整回路ATに出力する。IDQ[4:0]よりライ
ンサイズのビット数、IDQ[9:5]よりインデック
スのビット数、IDQ[14:10]よりタグのビット
数がアドレス調整回路ATに送られる。転送命令WCに
よりキャッシュ・ステイタス情報は自動アドレス調整回
路AT内のレジスタCREGに転送される。
【0076】次に、中央処理装置CPUより、モジュー
ル・ステイタス・レジスタMREGに保持されているモ
ジュール・ステイタス情報を、メモリ制御回路に転送す
る転送命令RMをCO0とICOとを介してメモリ制御
回路に出力する。メモリ制御回路内のアドレス発生回路
ACGは、モジュール・ステイタス・レジスタMREG
内のモジュール・ステイタス情報を読み出すための読み
出し命令RMをメモリモジュールに対して出力する。そ
れにより、メモリモジュールより、MDQとIDQとを
介して自動アドレス調整回路内のレジスタに転送され
る。
【0077】図22は、1次キャッシュL1Cの構成と
して、ラインサイズが5ビット、インデックスが8ビッ
ト及びタグが19ビットの場合と、メモリモジュールM
EMの構成としてカラムアドレスが9ビット、バンクア
ドレスが2ビット及びロウアドレスが12ビットの場合
において、自動アドレス調整回路ATがアドレス調整を
行った例である。IAD[31:0]は自動アドレス調
整回路ATに入力されるアドレスで、SAD[22:
0]は自動アドレス調整回路ATで調整を行われて出力
するアドレスである。LIN0〜LIN4の5ビットは
ラインサイズのビット、IND0〜IND7の8ビット
はインデックスのビット、TAG0〜TAG18の19
ビットはタグのビットを示す。C0〜C8の9ビットは
カラムアドレスのビット、B0〜B1の2ビットはバン
クアドレスのビット、R0〜R11の12ビットはロウ
アドレスを示す。まず、IAD[31:0]の下位ビッ
トから順に、ラインサイズの5ビット、インデックスの
8ビット、タグの19ビットを割り当て、SAD[2
2:0]の下位ビットから順に、カラムアドレスの9ビ
ット、バンクアドレスの2ビット、ロウアドレスの12
ビットを割り当てる。次に、タグの下位ビットから順
に、バンクアドレスに割り当てる。
【0078】図23は、1次キャッシュL1Cの構成と
して、ラインサイズが5ビット、インデックスが9ビッ
ト、タグが18ビットの場合と、メモリモジュールME
Mの構成としてカラムアドレスが9ビット、バンクアド
レスが2ビット、ロウアドレスが12ビットの場合に、
自動アドレス調整回路ATがアドレス調整を行った例で
ある。IAD[31:0]は自動アドレス調整回路AT
に入力するアドレスで、SAD[22:0]は自動アド
レス調整回路ATで調整が行われて出力するアドレスで
ある。LIN0〜LIN4の5ビットはラインサイズの
ビット、IND0〜IND8の9ビットはインデックス
のビット、TAG0〜TAG17の18ビットはタグの
ビットを示す。C0〜C8の9ビットはカラムアドレス
のビット、B0〜B1の2ビットはバンクアドレスのビ
ット、R0〜R11の12ビットはロウアドレスのビッ
トを示す。まず、IAD[31:0]の下位ビットから
順に、ラインサイズの5ビット、インデックスの9ビッ
ト、タグの18ビットを割り当て、SAD[22:0]
の下位ビットから順に、カラムアドレスの9ビット、バ
ンクアドレスの2ビット、ロウアドレスの12ビットを
割り当てる。次に、タグの下位ビットから順に、バンク
アドレスに割り当てる。
【0079】このように、TAGビットにバンクアドレ
スを自動的に割り付けることで、1次キャッシュのキャ
ッシュミスに起因したキャッシュエントリのリプレース
を行うためのリード動作とライトバックのためのライト
動作とを、異なるバンクに分散させ、同一バンクの異な
るページ動作の頻度を減らし、DRAM及びシンクロナ
スDRAMを高速に動作させることが可能となる。
【0080】図24は、本発明の第4の実施形態であ
る。この実施形態では、図1のメモリモジュールをDD
RシンクロナスDRAMで構成する。DDR(Doub
leData Rate)SDRAMも、SDRAMと
同様に複数のメモリバンクと、このメモリバンクに対応
したセンスアンプをもっている。DDRSDRAMはク
ロックの立ち上がりと立ち下がりでデータを転送できる
特徴がある。本実施形態の構成については、第1の実施
形態とほぼ同一の構成となるため、図示と説明とは省略
する。本実施形態により、DDRSDRAMを高速に動
作させることが可能となる。図24では、リード命令R
がメモリ制御回路MCへ入力したとき、メモリ制御回路
MCが行なうモード切り替え制御よって、メモリ制御回
路がメモリモジュールMEMへ出力する命令、アドレス
及びメモリモジュールから読み出されたデータの動作波
形のリードレイテンシを示す。ページ・オン・モード
で、異なるページアクセスが生じると、現在開いている
ページを閉じるため、プリチャージ命令PREを発行
し、再度ページを開く必要があるためリードレイテンシ
は8サイクルとなる。異なるページアクセスが連続する
と、ページ・オン・モードからページ・オフ・モードに
切り替わる。ページ・オフ・モードでの異なるページの
アクセスでは、以前のアクセスで、すでにページが閉じ
られているため、最初にプリチャージ命令PREを発行
する必要がなく、レイテンシは6サイクルとなる。ペー
ジ・オフ・モードで、同一ページのアクセスが生じる
と、ページ・オン・モードに切り替えわる。ページ・オ
ン・モードでの同一ページアクセスでは、開いているペ
ージと同一のページに対するアクセスであるため、新規
にページを開く必要がなく、レイテンシは4となる。上
述の如く、DDRSDRAMで構成されたメモリモジュ
ールに対してモードを切り替ええて制御を行うことで、
メモリモジュールとのアクセスを高速で行うことが可能
となる。
【0081】図25は、第4の実施形態のモード切り替
え回路の動作を示す。本実施形態のモード切り替え回路
は、第1の実施形態の図5のモード切り替え回路(PR
J0〜PRJ3)と同様の構成であり、図25で示す記
号は、第1の実施形態のものと同じ意味を有するものと
する。ここにおいても、第1の実施形態での説明と同様
に、4つのバンクより構成されるDDR−SDRAMの
第3バンクを制御するモード切り替え回路PRJ3の動
作を代表して説明する。モード切り替え回路PRJ3の
アクセス回数カウンターRCには、異なるページアクセ
スの連続回数値Nが既に設定されているものとする。以
下、モード切り替え回路の動作を3つの動作フローに大
別して説明する。
【0082】まず、第1動作フローを説明する。この状
態において、既にページ・オン・モードが設定されてい
るものとする。中央処理装置CPUからのメモリモジュ
ールMEMに対するアクセスが調停回路ARBを介して
メモリ制御回路MCに入力される。ページアクセス判定
回路PHは、入力されたアクセスアドレスがページアク
セスか否かを判定する。判定結果は、ロウアドレス不一
致信号MSIG[3]としてモード切り替え回路PRJ
3に入力される。モード切り替え回路PRJ3では、H
ighがN回連続したか否か、つまりページアクセスで
ないアクセスがアクセス回数カウンターRCの値の回数
だけ連続したか否かをチェックする。MSIG[3]の
HighがN回連続しなかった場合は、モード切り替え
回路PRJ3の出力であるLPR[3]をLowにし、
ページ・オン・モードを維持する。 MSIG[3]の
HighがN回連続した場合は、LPR[3]をHig
hへと変更してページ・オフ・モードに切り替え、第2
動作フローに移行する。
【0083】第2動作フローでは、モード切り替え回路
PRJ3が、ページ・オフ・モードの状態において、M
SIG[3]がHighであるか否かのチェックを行
う。ロウアドレス不一致信号MSIG[3]がLowの
とき、つまりページアクセスのときは、アクセス回数カ
ウンターRCの値NをN+1とし、LPR[3]をLo
wにし、ページ・オン・モードに切り替え、第1動作フ
ローへ移行する。MSIG[3]がHighであれば、
ページアクセスでないため、アクセス回数カウンタRC
の値NをN−1とし、 LPR[3]をHighの状態
で維持し、ページ・オフ・モードを維持する。
【0084】第3動作フローでは、第2の動作フローで
ページ・オフ・モードが維持された後に、ページアクセ
スが生じるまで、つまりロウアドレス不一致信号MSI
G[3]がLowになるまで、 LPR[3]をHig
hとし、ページ・オフ・モードを維持する。MSIG
[3]がLow、つまりページアクセスとなればLPR
[3]をLowとし、ページ・オン・モードに切り替
え、第1動作フローへ移行する。上述した第2の動作モ
ードにより、きめ細やかなモード切り替えが可能となり
より高速なデータ処理システムの構築が可能となる。
尚、第2の実施形態の思想については、本実施形態以外
の実施形態へも応用することが可能であり、更に、第2
の実施形態の図17への応用も可能である。
【0085】図26は、本発明の第5の実施形態であ
る。この実施形態では、図1のメモリモジュールをED
ODRAMで構成している。EDO(Extended
Data Out)DRAMも、メモリバンクに対応し
たセンスアンプをもっている。EDODRAMは、非同
期でデータを転送することが特徴である。本発明をED
ODRAMで構成したメモリモジュールMEMに適用す
ることで、高速に動作可能なデータ処理システムが実現
可能となる。図26では、リード命令Rがメモリ制御回
路MCへ入力したとき、メモリ制御回路MCが行なうモ
ード切り替え制御よって、メモリ制御回路がメモリモジ
ュールMEMへ出力する命令、アドレス及びメモリモジ
ュールから読み出されたデータの動作波形のリードレイ
テンシを示す。EDODRAMでは、CASがHigh
でRASがHighになったとき、ページが閉じる。C
ASがHighでRASがLowになったときに、ロウ
アドレスで指定したページが開く。RASがLowでC
ASがLowになったときにカラムアドレスで指定した
データが出力される。CAS及びRASとはLowレベ
ルがアクティブを示す信号である。故に、RAS及びC
ASに/等の記号や上線を付加する場合もあるが、本明
細書ではそれら記号は省略している。ページ・オン・モ
ードで、異なるページアクセスが生じると、現在開いて
いるページを閉じるため、RAS信号をいったんHig
hにしてプリチャージを行う、その後、RASをLow
にし、ロウアドレスR0で指定したページを開く。その
後、CASを4回Lowにし、カラムアドレスC0、C
1、C2、C3で指定されたデータを出力する。この
時、リードレイテンシは8サイクルとなる。異なるペー
ジアクセスが連続すると、ページ・オン・モードからペ
ージ・オフ・モードに切り替えわる。ぺージ・オフ・モ
ードにおいては、異なるページのアクセスでは、以前の
アクセスで、すでにページが閉じられているため、最初
にRASをHighにしページを閉じる必要がなく、レ
イテンシは6サイクルとなる。ページ・オフ・モード
で、同一ページのアクセスが生じると、ページ・オン・
モードに切り替えわる。ページ・オン・モードでの同一
ページアクセスでは、現在開いているページと同一のペ
ージに対するアクセスであるため、新規にページを開く
必要はなく、レイテンシは4となる。このように、ED
ODRAMで構成されたメモリモジュールに対して、モ
ードを切り替ええて制御を行うことで、高速なデータ処
理システムを実現することが可能となる。尚、図25に
おいて、EDODRAM以外の要素、つまり、中央処理
装置CPU或いはメモリ制御ユニットMCU等は、クロ
ックCLKに同期して動作し、命令やアクセスアドレス
を発行する構成が一般的であるため、クロックCLKを
図示している。
【0086】以上述べてきた第1から第5の実施形態で
は、アクセスとの文言を使用しているが、アクセスとは
メモリ装置にアドレスを供給してメモリ装置からアドレ
スを読み出す動作のことである。また、本実施形態で
は、モードと言う文言を使用しているが、モードとは、
一連の規格に従って所定の動作を選択して行うものであ
る。特に制限しているわけではないが、モードはレジス
タに所定の値を入力することで、所定の動作が設定され
る。本実施形態の場合は、中央処理装置或いはメモり制
御装置の中に設けられたレジスタによってモードが設定
される。更に、本実施形態では、ページ・オン・モード
とページ・オフ・モードを切り替えて動作するモードと
切り替えて行わないモードとを設定するためのレジスタ
を設けることも可能である。ページ・オン・モードとペ
ージ・オフ・モードともモードであり、前記の切り替え
を行うか否かについてもモードである。データ処理部と
メモリ制御ユニットつまりメモリ制御装置とを別の半導
体チップ上に形成してもよいが、両者を単一の半導体チ
ップ上に形成してもよい。その場合、単一の半導体チッ
プ上に形成されたデータ処理装置は、データバスDQ0
を別々の半導体チップで形成するよりも幅の広いバスと
することが可能となる上に、両者の距離が短縮されるた
めに、両者間での高速データ転送が可能となる。更に、
メモリ制御装置のみを他者に設計させ、或いは既に設計
されている設計資産としてデータ処理部と同一の半導体
チップ上に形成してワンチップのデータ処理装置とする
ことも可能である。この場合、メモリ制御装置の回路等
の構成を記録媒体に記録し、データ処理部の設計者或い
はデータ処理装置の設計者に提供することの可能であ
る。また、自らが半導体装置の製造を行う場合、他者が
提供するデータ処理部に、本発明のメモリ制御装置或い
はメモリ制御装置とメモリ装置とを組み合わせ、半導体
装置を提供して他者に供給することも可能である。他
方、メモリ制御ユニットをメモリモジュール内に設ける
ことも可能である。メモリ制御装置をデータ処理部或い
はメモリモジュール内に形成することで、データ処理シ
ステムの製造者の負荷を低減するとが可能となり、デー
タ処理システムの小型化も可能となる。また、半導体装
置の製造プロセスの進歩にあわせ、メモリモジュールの
一部或いは全部をデータ処理装置と同一の半導体チップ
上に形成することも可能である。つまりワンチップのデ
ータ処理システムの実現であり、システムの一層の小型
化が可能となる。また、中央処理装置にメモリ制御回路
の動作をソフト的に実行させることも可能である。勿
論、メモリモジュールとデータ処理部とを同一の半導体
チップ上に形成しない場合であっても、中央処理装置に
メモリ制御装置の動作をソフト的に実行させることも可
能である。但し、ソフト的に実施する場合、余分な構成
の付加は不要であるが、中央処理装置にアドレス比較等
を行わせるための負荷が大きくなり、中央処理装置が行
う他の処理が低速となってしまう可能性は残る。本発明
を別構成とすることで、中央処理装置に対して余計な付
加を与えずに本発明の効果を得ることが可能となる。ま
た、図27に示すように、単一チップのデータ処理装置
IC−DPDとそれぞれが単一チップのメモリ装置(I
C−ME1〜IC−ME4)とで形成されたモジュール
とを1つのパッケージで封止した半導体装置であっても
よい。この構成は、マルチチップモジュール或いはマル
チチップパッケージなどとして知られている。
【0087】以上、高速動作可能なデータ処理システム
の実施形態を説明してきたが、本発明は上記実施形態に
限定されるわけでは無く、本願発明の思想を逸脱しない
範囲で、他にも様々な実施形態を採用することが可能で
ある。
【0088】例えば、第2の実施形態で示したアドレス
を先行発行する先行発行回路と先行発行アクセス判定回
路、第3の実施形態で示した自動アドレス調整回路、及
び、第4の実施形態で示したアクセス回数カウンタの値
の増減を他の実施形態に組み合わせることも可能であ
る。アドレスを先行発行する先行発行回路と先行発行ア
クセス判定回路を他の実施形態と組み合わせることで、
同一ページへのアクセス頻度を向上させることが可能と
なり、より一層高速化可能なデータ処理装置を実現する
ことが可能となる。また、自動アドレス調整回路を他の
実施形態と組み合わせることで、異なるページ動作の頻
度を削減することが可能となり、一層高速化可能なデー
タ処理装置を実現することが可能となる。また、アクセ
ス回数カウンタの値の増減を他の実施形態と組み合わせ
ることで、よりきめ細やかなモード切り替えが可能とな
り、更なるデータ処理装置の高速化が可能となる。勿
論、前記それぞれを組み合わせて他の実施形態に応用す
ることで、相乗的な効果を導き出すことが可能である。
【0089】また、第1、第3、第4、及び、第5の実
施形態ではメモリモジュールは複数のバンクを有する構
成としたが、メモリバンクを有さないメモリモジュール
により構成されるデータ処理システムに適用することも
可能である。メモリバンクを有さないメモリモジュール
により構成されるデータ処理システムのメモリ装置への
アクセスの高速化を実現することも可能である。
【0090】
【発明の効果】以上説明した様に、本発明によって、メ
モリモジュールへのアクセスに対応し、自動モード切り
替え制御を有することで、メモリモジュールへのアクセ
スレイテンシを低減することが可能となり、高速なデー
タ処理システムを実現することが可能となる。更に、次
アドレス先行発行切り替え制御或いはアドレス対応の自
動調整を行うことで、更に高速なデータ処理システムの
実現が可能となる。
【図面の簡単な説明】
【図1】本発明を適用した第1の実施形態のデータ処理
システムの構成図。
【図2】第1の実施形態のメモリモジュールの構成図。
【図3】第1の実施形態の1つのメモリバンクの構成
図。
【図4】第1の実施形態のメモリ制御回路の動作タイミ
ング図。
【図5】第1の実施形態のメモリ制御回路の構成図。
【図6】第1の実施形態のページアクセス判定回路が保
持する情報を示した図。
【図7】第1の実施形態のページアクセス判定回路の動
作タイミング図。
【図8】第1の実施形態のモード切り替え回路の動作フ
ローを示した図。
【図9】第1の実施形態のアドレス発生回路の動作を示
した図。
【図10】第1の実施形態のメモリ制御回路の動作タイ
ミング図。
【図11】第1の実施形態のリフレッシュ動作のタイミ
ング図。
【図12】本発明の効果を示す図。
【図13】本発明を適用した第2の実施形態のメモリ制
御回路の構成図。
【図14】第2の実施形態の先行発行アクセス判定回路
が保持する情報を示した図。
【図15】第2の実施形態の先行発行回路が保持する情
報を示した図。
【図16】第2の実施形態の先行発行回路及び先行発行
アクセス判定回路の動作タイミング図。
【図17】第2の実施形態の先行発行モード切り替えブ
ロックの動作フローを示した図。
【図18】第2の実施形態のページアクセス判定回路及
びアドレス発生回路の動作タイミング図。
【図19】第2の実施形態のメモリ制御回路の動作タイ
ミング図。
【図20】本発明の第3の実施形態のメモリ制御回路の
構成図。
【図21】第3の実施形態のデータ処理システム構成
図。
【図22】第3の実施形態の自動アドレス調整回路が行
うアドレス調整の図。
【図23】第3の実施形態の自動アドレス調整回路が行
うアドレス調整の図。
【図24】本発明の第4の実施形態の動作タイミング
図。
【図25】第4の実施形態のモード切り替え回路の動作
フローを示した図。
【図26】本発明の第5の実施形態の動作タイミング
図。
【図27】本発明のデータ処理システムを単一のパッケ
ージに封止した半導体装置の図。
【符号の説明】
MS0,MS2,MS3,MS4:データ処理部、CP
U:中央処理装置、LIC:1次キャッシュ、MEM:
メモリモジュール、BRG:PCIブリッジ回路、ME
0〜ME7:メモリ装置、B0〜B3:第0バンク〜第
3バンク、Y−DEC:カラムデコーダ、X−DEC:
ロウデコーダ、SA−ARY:センスアンプアレイ、C
SW:カラムスイッチ群、GBL:グローバルビット線
群、MA:メインアンプ、IOBUF:入出力バッフ
ァ、WL:ワード線、SA:センスアンプ、BL ロー
カルビット、MCU,MCU2:メモリ制御ユニット、
ARB:調停回路、REC:リフレッシュ制御回路、M
C,MC1,MC2:メモリ制御回路、PH:ページア
クセス判定回路、MODE:モード切り替えブロック、
PRJ0〜PRJ3:モード切り替え回路、RC:アク
セス回数カウンター、SW:スイッチ回路、ACG:ア
ドレス発生回路、DQB:入出力データ制御回路、MS
IG: ページアクセス比較判定信号、LPR:モード
切り替え信号、HT:ページアクセス比較判定信号、P
SO:ロウアドレス選択信号、PFS:先行発行回路、
PH0:ページアクセス判定回路、MODE0:モード
切り替えブロック、PH1:先行発行アクセス判定回
路、MODE1:先行発行モード切り替えブロック、P
FE:先行発行アドレス有効信号、SAD:アドレス信
号、PF1:先行発行アドレス発行タイミング信号、H
SIG:先行発行アドレスに対するページアクセス判定
信号、LPF:先行発行アドレス有効/無効切り替え信
号、AT:自動アドレス調整回路、LREG:キャッシ
ュ・ステイタス・レジスタ、MREG:モジュール・ス
テイタス・レジスタ。

Claims (46)

    【特許請求の範囲】
  1. 【請求項1】ページモードを有するメモリ制御装置であ
    って、 前記ページモードにおいて、異なるページアクセスが発
    生した場合、ページモードが解除されるメモリ制御装
    置。
  2. 【請求項2】前記ページモードにおいて、同一のページ
    にアクセスする場合には、ロウアドレスの出力が省略さ
    れる請求項1記載のメモリ制御装置。
  3. 【請求項3】前記ページモードが解除された場合には、
    アクセスにおいてカラムアドレスが出力された後にプリ
    チャージ制御を行う動作モードとなる請求項2記載のメ
    モリ制御装置。
  4. 【請求項4】前記プリチャージ制御とは、前記カラムア
    ドレスを出力した後の所定期間が経過した後にRAS信
    号がHighとされることである請求項3記載のメモリ
    制御装置。
  5. 【請求項5】前記プリチャージ制御とは、前記カラムア
    ドレスを出力した後の所定期間が経過した後にプリチャ
    ージコマンドが出力されることである請求項3記載のメ
    モリ制御装置。
  6. 【請求項6】前記ページモードの解除を行うか行わない
    かを設定するためのレジスタを有している請求項3記載
    のメモリ制御装置。
  7. 【請求項7】前記ページモードとは、ページ・オン・モ
    ードである請求項3記載のメモリ制御装置。
  8. 【請求項8】前記ページモードとは、RASダウンモー
    ドである請求項3記載のメモリ制御装置。
  9. 【請求項9】ページモードを有するメモリ制御装置であ
    って、 前記ページモードにおいて、異なるページアクセスが連
    続して発生した場合、ページモードが解除されるメモリ
    制御装置。
  10. 【請求項10】前記ページモードにおいて、異なるペー
    ジにアクセスする場合にはプリチャージ制御を行った後
    にロウアドレスが出力され、同一ページにアクセスする
    場合にはロウアドレスの出力が省略される請求項9記載
    のメモリ制御装置。
  11. 【請求項11】前記プリチャージ制御とは、RAS信号
    がHighとして出力されることである請求項10記載
    のメモリ制御装置。
  12. 【請求項12】前記プリチャージ制御とは、プリチャー
    ジコマンドが出力されることであり、 前記プリチャージコマンドの出力の後、所定期間経過し
    た後に前記ロウアドレスが出力されることを特徴とする
    請求項10記載のメモリ制御装置。
  13. 【請求項13】前記ページモードが解除された場合に
    は、アクセスにおいてカラムアドレスが出力されてから
    所定期間が経過した後にRAS信号がHighとされる
    動作モードとなる請求項10記載のメモリ制御装置。
  14. 【請求項14】前記ページモードが解除された場合に
    は、アクセスにおいてカラムアドレスが出力されてから
    所定期間が経過した後にプリチャージコマンドが出力さ
    れる動作モードとなる請求項10記載のメモリ制御装
    置。
  15. 【請求項15】前記解除を行うか行わないかを設定する
    ためのレジスタを有している請求項10記載のメモリ制
    御装置。
  16. 【請求項16】第1のモードと第2のモードとを有する
    メモリ制御装置であって、 前記第1のモードにおいて、第1のページへのアクセス
    が発生した後に、前記第1のページとは異なる第2のペ
    ージへのアクセスが発生した場合に、前記第1のモード
    から前記第2のモードへと切り替えられるメモリ制御装
    置。
  17. 【請求項17】前記第2のモードにおいて、第3のペー
    ジへのアクセスが発生した後に、前記第3のページへの
    アクセスが発生した場合に、前記第2のモードから前記
    第1のモードへと切り替えられる請求項16記載のメモ
    リ制御装置。
  18. 【請求項18】前記第1のモードとは、連続して同一の
    ページにアクセスするためのモードであり、 前記第2のモードとは、連続して異なるページにアクセ
    スするためのモードである請求項17記載のメモリ制御
    装置。
  19. 【請求項19】前記第1のモードおいて同一ページに所
    定の回数アクセスするために必要な時間は、前記第2の
    モードにおいて同一ページに前記所定の回数アクセスす
    るために必要な時間よりも短いことを特徴とする請求項
    17記載のメモリ制御装置。
  20. 【請求項20】第1のモードと第2のモードとを有する
    メモリ制御装置であって、 前記第1のモードは、ロウアドレスの出力を省略してカ
    ラムアドレスを出力するメモリアクセスを有し、 前記第2のモードは、ロウアドレスとカラムアドレスと
    を出力した後にプリチャージ制御を行うメモリアクセス
    を有し、 前記第1のモードにおいて、プリチャージ制御を行った
    後にロウアドレスとカラムアドレスとを出力するメモリ
    アクセスを行う場合に、前記第1のモードへとモードが
    切り替えられることを特徴とするメモリ制御装置。
  21. 【請求項21】前記第2のモードにおいて、同一のロウ
    アクセスに対するメモリアクセスが発生した場合、前記
    第1のモードへとモードが切り替えられることを特徴と
    する請求項20記載のメモリ制御装置。
  22. 【請求項22】前記第1のモードと前記第2のモードと
    の切り替えを行うか行わないかを設定するためのレジス
    タを有している請求項21記載のメモリ制御装置。
  23. 【請求項23】前記第1のモードとはページモードであ
    る請求項21記載のメモリ制御装置。
  24. 【請求項24】前記第2のモードの前記プリチャージ制
    御は、前記カラムアドレスを出力してから規格で定めら
    れた期間が経過した後にRAS信号をHighレベルで
    出力することである請求項21記載のメモリ制御装置。
  25. 【請求項25】前記第2のモードの前記プリチャージ制
    御は、前記カラムアドレスを出力してから規格で定めら
    れた期間が経過した後にプリチャージコマンドを出力す
    ることである請求項21記載のメモリ制御装置。
  26. 【請求項26】アドレスを出力する中央処理装置と、 前記アドレスが供給され、第1のモードと第2のモード
    とで動作するメモリ制御装置と、 前記メモリ装置によって制御されるメモリ装置とを有
    し、 前記第1のモードにおいて、前記メモリ装置の第1のペ
    ージへのアクセスが発生した後に、前記第1のページと
    は異なる前記メモリ装置の第2のページへのアクセスが
    発生した場合に、前記第1のモードから前記第2のモー
    ドへと切り替えられるデータ処理システム。
  27. 【請求項27】前記第2のモードにおいて、前記メモリ
    装置の第3のページへのアクセスが発生した後に、前記
    第3のページへのアクセスが発生した場合に、前記第2
    のモードから前記第1のモードへと切り替えられる請求
    項26記載のデータ処理システム。
  28. 【請求項28】前記データ処理システムは、前記第1の
    モードと前記第2のモードとを切り替えて動作するか或
    いは切り替えずに動作するかを設定する記憶回路を有し
    ている請求項27記載のデータ処理システム
  29. 【請求項29】前記中央処理装置は、前記記憶回路の設
    定を変更することが可能な請求項28記載のデータ処理
    システム。
  30. 【請求項30】前記中央処理装置と前記メモリ制御装置
    とは、同一の半導体チップ上に形成されている請求項2
    7記載のデータ処理システム。
  31. 【請求項31】前記中央処理装置と前記メモリ制御装置
    と前記メモリ装置とは、単一の半導体パッケージ内に形
    成されている請求項27記載のデータ処理システム。
  32. 【請求項32】メモリ装置に対し、ロウアドレスを省略
    してカラムアドレスを出力する第1のアクセスと、 前記メモリ装置のプリチャージを行った後にロウアドレ
    スとカラムアドレスとを出力する第2のアクセスと、 前記メモリ装置にロウアドレスとカラムアドレスとを出
    力した後に前記メモリ装置のプリチャージを行う第3の
    アクセスとを有し、 前記第1のアクセスの後に前記第2のアクセスを行い、
    前記第2のアクセスの後に前記第3のアクセスを行うメ
    モリ制御装置。
  33. 【請求項33】前記第1のアクセスを行った後、前記第
    2のアクセスを複数回行った後に前記第3のアクセスを
    行う請求項32記載のメモリ制御装置。
  34. 【請求項34】前記アクセスとは、前記メモリ装置より
    データを読み出すための一連の手続きである請求項33
    記載のメモリ制御装置。
  35. 【請求項35】前記メモリ装置とはDRAMであり、 前記プリチャージを行うためにRAS信号をHighと
    して出力する請求項32に記載のメモリ制御装置。
  36. 【請求項36】前記メモリ装置とは同期型のDRAMで
    あり、 前記プリチャージを行うために、プリチャージコマンド
    を出力する請求項32に記載のメモリ制御装置。
  37. 【請求項37】前記第3のアクセスにおけるプリチャー
    ジは、前記カラムアドレスを出力した後、規格により定
    めれた期間が経過した後に行うものである請求項32記
    載のメモリ制御装置。
  38. 【請求項38】アドレスが入力される入力ノードと、 前記入力ノードに入力されたアドレスを記憶する第1の
    記憶回路と、 前記第1の記憶回路に記憶されたアドレスと前記入力ノ
    ードに入力された情報とを比較する第1の比較回路と、 前記第1の比較回路の出力と第2の記憶回路の情報とを
    比較する第2の比較回路と、 前記第2の比較回路の出力に基づき、第1の状態或いは
    第2の状態が設定される第1の回路とを有するメモリ制
    御回路。
  39. 【請求項39】前記第1の比較回路は、前記第1の記憶
    回路に記憶されたアドレスと前記入力ノードに入力され
    た情報とが不一致と判定された回数を出力し、 前記第2の比較回路は、前記第1の比較回路が出力する
    前記回数と前記第2の記憶回路の情報とを比較する請求
    項38記載のメモリ制御装置。
  40. 【請求項40】請求項38記載のメモリ制御装置は、更
    に、 前記第1の回路により前記第1の状態が設定された場合
    は前記入力ノードに入力されたアドレスの第1の部分と
    第2の部分とを出力し、前記第1の回路により前記第2
    の状態が設定された場合は前記入力ノードに入力された
    アドレスの第1の部分を出力する第2の回路と、 前記第2の回路の出力をメモリ装置に出力する出力ノー
    ドとを有する。
  41. 【請求項41】前記第1の記憶回路は、前記入力ノード
    に入力されたアドレスの内の一部を記憶し、 前記第1の比較回路は、前記第1の記憶回路が記憶して
    いる前記アドレスの内の一部と前記入力ノードに入力さ
    れたアドレスの一部とを比較する請求項38に記載のメ
    モリ制御装置。
  42. 【請求項42】前記第1の比較回路が行う比較とは、前
    記入力ノードに入力された第1のアドレスと、前記第1
    のアドレスが前記入力ノードに入力される前に前記入力
    ノードに入力された第2のアドレスとの比較である請求
    項41に記載のメモリ制御装置。
  43. 【請求項43】前記入力ノードに入力されるアドレスは
    複数のビット幅を有し、 前記第1の記憶回路は複数の領域を有しており、 前記第1の比較回路は、前記第1のアドレスの所定ビッ
    トに基づき指定される前記複数の領域の中の1つに記憶
    されたアドレスと、前記第1のアドレスとを比較する請
    求項38に記載のメモリ制御装置。
  44. 【請求項44】前記第1の部分とは、前記メモリ装置の
    ロウアドレスであり、 前記第2の部分とは、前記メモリ装置のカラムアドレス
    である請求項40に記載のメモリ制御装置。
  45. 【請求項45】前記入力ノードには、中央処理装置が出
    力するアドレスが供給される請求項38に記載のメモリ
    制御装置。
  46. 【請求項46】中央処理装置の1次キャッシュの構成を
    表わすラインサイズ、インデックス及びタグの情報と、
    中央処理装置がアクセスするメモリ装置の構成を表わす
    カラムアドレス、ロウアドレス、バンクアドレスの情報
    とに基づき、中央処理装置のアドレスとメモリ装置のア
    ドレスの対応を調整することが可能なメモリ制御装置。
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