JP2002050172A

JP2002050172A - Ｆｉｆｏ制御回路

Info

Publication number: JP2002050172A
Application number: JP2000235727A
Authority: JP
Inventors: Tetsuya Takeshita; 徹也竹下
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2002-02-15

Abstract

(57)【要約】【課題】複数バイト幅のＦＩＦＯへの入力データの書き
込みおよび読み出しをＣＰＵに負荷をかけることなく行
うＦＩＦＯ制御回路を提供する。【解決手段】複数バイト幅のＦＩＦＯ１４の入力側に入
力バススイッチ１３を介して入力データを入力し、ＦＩ
ＦＯ１４から読み出されたデータは、出力バススイッチ
１５を介して出力する。書き込み時にはバイトイネーブ
ル端子１１およびアドレスカウンタ２０４を有する入力
制御部２０３を介して書き込み、読み出し時にはアドレ
スカウンタ２１１を有する出力制御部２１０を介して読
み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリのＦＩＦＯ
（先入れ先出し）制御回路、特にバイトアクセス可能な
ＦＩＦＯ制御回路に関する。

【０００２】

【従来の技術】斯かるＦＩＦＯ制御回路の従来技術は、
例えば、特開平１０−２６０７８６号公報の「磁気ディ
スクのデータ転送回路」、特開平７−８４９３２号公報
の「データ転送制御装置および方法」および特開平５−
１８３４４０号公報の「符号化装置および復号化装置」
等に開示されている。

【０００３】

【発明が解決しようとする課題】従来、磁気ディスク等
と外部インタフェース間でデータをやり取りする場合
に、磁気ディスクは、５１２バイト単位でデータを入出
力するのに対し、外部インタフェースが半端なデータ量
を複数に分けて転送する場合がある。最初のデータをＦ
ＩＦＯ方式で格納する場合には、残りのデータは、ＣＰ
Ｕ（中央演算処理装置）がデータを一旦引き取って、バ
イトを合わせてＦＩＦＯ格納し、データを結合させなく
てはならなかった。即ち、上述した従来のＦＩＦＯ制御
回路又は方式では、データ転送時にＣＰＵが関与する必
要があるので、ＣＰＵの負荷が増加するという課題があ
った。

【０００４】従って、本発明の目的は、ＣＰＵに負荷を
かけることなくデータ転送を可能にするＦＩＦＯ制御回
路を提供することである。

【０００５】

【課題解決のための手段】本発明のＦＩＦＯ制御回路
は、複数バイト幅を有するＦＩＦＯに入力データの書き
込みおよび読み出しを行う回路であって、ＦＩＦＯの入
力側に配置され入力データをバイト単位で入出力する入
力バススイッチと、ＦＩＦＯの出力側に配置されＦＩＦ
Ｏからの出力をバイト単位で入出力する出力バススイッ
チと、それぞれバイトイネーブル端子およびアドレスカ
ウンタを有し、ＦＩＦＯの書き込みおよび読み出しを制
御する入力および出力制御部とを備える。

【０００６】また、本発明のＦＩＦＯ制御回路の好適実
施形態によると、ＦＩＦＯは、各々１バイト幅の複数の
ＦＩＦＯにより構成される。入力バススイッチおよび出
力バススイッチは、それぞれ複数のマルチプレクサを含
む。出力バススイッチの出力側に読み出し信号によって
出力データの出力又はハイインピーダンスとするバッフ
ァを含む。

【０００７】入力制御部からの入力アドレスおよび出力
制御部からの出力アドレスを比較して充満又は空き出力
を生成するアドレス比較器を有し、複数バイト単位又は
１バイト単位の書き込みおよび読み出しを行う。

【０００８】

【発明の実施の形態】以下、本発明によるＦＩＦＯ制御
回路の好適実施形態の構成および動作を、添付図を参照
して詳細に説明する。

【０００９】本発明によるＦＩＦＯ制御回路は、複数バ
イト幅を持つＦＩＦＯメモリに対し、バイト単位のデー
タの入出力を可能にするものである。図１は、本発明に
よるＦＩＦＯ制御回路の好適実施形態の基本構成を示す
ブロック図である。図１のＦＩＦＯ制御回路は、ＦＩＦ
Ｏ（先入れ先出しメモリ）１４、入力アドレスカウンタ
１２、入力バススイッチ１３、出力バススイッチ１５、
出力アドレスカウンタ１６およびアドレス比較器１７に
より構成される。

【００１０】入力バススイッチ１３には、例えば１６ビ
ットの入力データが入力され、その出力をＦＩＦＯ１４
に入力する。入力アドレスカウンタ１２は、バイトイネ
ーブルＢＥ端子１１を有し、このＢＥ端子１１にバイト
イネーブル信号が入力されると共にライト（書き込み）
信号がこのアドレスカウンタ１２およびＦＩＦＯ１４に
入力される。この入力アドレスカウンタ１２の出力であ
る入力アドレスは、ＦＩＦＯ１４およびアドレス比較器
１７に入力される。

【００１１】一方、出力アドレスカウンタ１６には、バ
イトイネーブル信号およびリード（読み出し）信号が入
力される。出力アドレスカウンタ１６から出力される出
力アドレスは、アドレス比較器１７およびＦＩＦＯ１４
に入力される。ＦＩＦＯ１４から読み出された出力は、
出力バススイッチ１５を介して、例えば１６ビットの出
力データとなる。また、アドレス比較器１７は、それぞ
れ入力アドレスカウンタ１２および出力アドレスカウン
タ１６からの入力アドレスおよび出力アドレスを比較し
て、ＦＵＬＬ（充満）又はＥＭＰＴＹ（空）を出力す
る。

【００１２】図１に示すＦＩＦＯ制御回路のライト（書
き込み）時には、データの有効バイトを示すバイトイネ
ーブルを入力バイトイネーブルＢＥ端子１１に入力しな
がらデータを書き込むと、入力アドレスカウンタ１２
は、有効バイト数分カウントアップする。データは、入
力バススイッチ１３を介して、アドレスの若いバイトか
ら順にスワップされ、同時にＦＩＦＯ１４に書き込まれ
る。

【００１３】また、このＦＩＦＯ制御回路のリード（読
み出し）時には、読み出すデータのバイトイネーブルＢ
Ｅを示しリードすると、有効バイト数のデータが、出力
バススイッチ１５を介して、アドレスの若いバイトから
出力される。出力アドレスカウンタ１６は、有効アドレ
ス分カウントアップする。アドレス比較器１７は、入力
アドレスカウンタ１２と出力アドレスカウンタ１６の両
アドレスを比較し、ＦＩＦＯ１４内部に有効データが空
か又は充満か判断し、その状態を表す信号であるＥＭＰ
ＴＹ又はＦＵＬＬ信号を出力する。

【００１４】次に、図２は、本発明によるＦＩＦＯ制御
回路の具体例のブロック図を示す。この具体例では、デ
ータ幅１６ビットおよび容量１０２４バイトの２個のＦ
ＩＦＯ２０５、２０６の制御回路を示す。このＦＩＦＯ
制御回路は、マルチプレクサ２０１、２０２、入力制御
部２０３、ＦＩＦＯ２０５、２０６、出力制御部２１
０、マルチプレクサ２０８、２０９、バッファ２１３、
２１４およびアドレス比較器２０７により構成される。
入力制御部２０３および出力制御部２１０は、それぞれ
アドレスカウンタ２０４、２１１を有する。

【００１５】ここで、１６ビット幅の入力データは、８
ビット（１バイト）毎に分割（即ち、ハイバイト及びロ
ウバイト）され、それぞれマルチプレクサ２０１、２０
２に入力される。マルチプレクサ２０１の出力は、後述
する入力制御部２０３から出力されるＨ信号の値によっ
て決定する。一方、マルチプレクサ２０２は、入力制御
部２０３から出力されるＬ信号の値によって決定され
る。Ｈ信号が「０」（又はＬ信号が「１」）のときは、
ロウバイトデータがマルチプレクサ２０２から、Ｈ信号
が「１」（又はＬ信号が「０」）のときは、ハイバイト
データがマルチプレクサ２０１から出力される。ここ
で、両マルチプレクサ２０１、２０２は、同様の機能を
持つ。マルチプレクサ２０１の出力は、ＦＩＦＯ２０５
に入力される。一方、マルチプレクサ２０２の出力は、
ＦＩＦＯ２０６に入力される。入力制御部２０３が内蔵
するアドレスカウンタ２０４は、有効データ数をカウン
ト（計数）する。

【００１６】ＦＩＦＯ２０５の出力データおよびＦＩＦ
Ｏ２０６の出力データは、それぞれマルチプレクサ２０
８、２０９に入力される。マルチプレクサ２０８の出力
は、出力制御部２１０から出力されるＨ信号によって決
定する。一方、マルチプレクサ２０９の出力は、出力制
御部２１０のＬ信号によって決定される。出力制御部２
１０のＨ信号が「０」（即ち、Ｌ信号が「１」）のとき
は、ＦＩＦＯ２０５の出力データが出力される。また、
出力制御部２１０のＨ信号が「１」（即ち、Ｌ信号が
「０」）のときは、ＦＩＦＯ２０６の出力データが出力
される。出力制御部２１０が内蔵するアドレスカウンタ
２１１は、有効データ数をカウントする。バッファ２１
３、２１４は、ＲＥＡＤ（読み出し）信号が「０」のと
きは、マルチプレクサ２０８、２０９の出力データを出
力する。ＲＥＡＤ信号が「１」のときは、これらマルチ
プレクサ２１３、２１４をハイインピーダンスとし、出
力データは出力しない。

【００１７】ＦＩＦＯ２０５、ＦＩＦＯ２０６のメモリ
容量は、それぞれ例えば５１２バイトであり、合計１０
２４バイトである。アドレスカウンタ２０４は、「０」
から「１０２３」（１６進数で３ＦＦ）までをカウント
する１１ビットカウンタである。入力制御部２０３のＦ
ＩＦＯ２０５への出力アドレスＨ＿Ａは、アドレスカウ
ンタ２０４の上位１０ビットの値を出力する。ＦＩＦＯ
２０６への出力アドレスＬ＿Ａは、アドレスカウンタ２
０４の上位１０ビットと、１ビットの値を加算した値が
出力される。入力制御部２０４の出力信号ＩＮ＿Ａは、
出力アドレスＬ＿Ａと同じ値を、アドレス比較器２０７
に出力する。

【００１８】入力制御部２０３の入力信号ＢＥ＿Ｌおよ
びＢＥ＿Ｈは、ライトデータの有効バイトを示す信号を
入力する。入力信号ＢＥ＿Ｌが「０」ならば入力データ
のロウバイトが有効データ、「１」ならば無効データで
ある。一方、入力信号ＢＥ＿Ｈが「０」ならば入力デー
タのハイロウバイトが有効データ、「１」ならば無効デ
ータである。入力制御部２０３の入力信号ＢＥ＿Ｌ、Ｂ
Ｅ＿Ｈのどちらか一方が０のとき、入力信号ＷＲの立ち
上がりエッジでアドレスカウンタ２０４は１つカウント
アップする。また、入力信号ＢＥ＿ＬおよびＢＥ＿Ｈの
両方が「０」のとき、入力信号ＷＲの立ち上がりエッジ
で、アドレスカウンタ２０４は２つカウントアップす
る。

【００１９】出力制御部２１０が内蔵するアドレスカウ
ンタ２１１は、アドレスカウンタ２０４と同様に、
「０」から「１０２３」（１６進数で３ＦＦ）までをカ
ウントする１１ビットカウンタである。出力制御部２１
０のＦＩＦＯ２０５への出力アドレスＨ＿Ａは、アドレ
スカウンタ２０４の上位１０ビットの値を出力する。Ｆ
ＩＦＯ２０６への出力アドレスＬ＿Ａは、アドレスカウ
ンタ２０４の上位１０ビットに下位１ビットの値を加算
した値を、出力アドレス比較器２０７に入力する。

【００２０】出力制御部２１０の入力信号ＢＥ＿Ｌおよ
びＢＥ＿Ｈは、ライト（書き込み）するデータの有効バ
イトを示す信号を入力する。入力信号ＢＥ＿Ｌが「０」
ならば入力データのロウバイトが有効データ、「１」な
らば無効データである。入力信号ＢＥ＿Ｈが「０」なら
ば入力データのハイロウバイトが有効データ、「１」な
らば無効データである。出力制御部２１０の入力信号Ｂ
Ｅ＿Ｌ、ＢＥ＿Ｈのどちらか一方が「０」のときの、入
力信号RDの立ち上がりエッジでアドレスカウンタ２１１
は、１つカウントアップする。また、入力信号ＢＥ＿Ｌ
およびＢＥ＿Ｈの両方が「０」のとき、入力信号RDの立
ち上がりエッジでアドレスカウンタ２１１は２つカウン
トアップする。

【００２１】アドレス比較器２０７は、入力制御部２０
３および出力制御部２１０から出力されるアドレスＩＮ
＿ＡおよびＯ＿Ａを比較する。「アドレスカウンタ２０
４の値＝アドレスカウンタ２１１の値」の場合には、Ｆ
ＩＦＯ２０５、２０６内に有効データがないと見なし、
信号ＥＭＰＴＹを「１」出力する。一方、「アドレスカ
ウンタ２０４の値＝アドレスカウンタ２１１の値−１」
の場合には、ＦＩＦＯ２０５、２０６内に空き容量がな
いとみなし、信号ＦＵＬＬを「１」出力する。

【００２２】次に、図３（Ａ）は、図２に示す入力制御
部２０３のＬ信号およびＨ信号の出力条件を示す。ま
た、図３（Ｂ）は、入力制御部２０３の出力信号Ｌ＿Ｗ
およびＨ＿Ｗの出力条件を示す。図３（Ａ）、（Ｂ）に
おいて、入力信号ＢＥ＿ＬおよびＢＥ＿Ｈが共に「１」
の場合には、アドレスカウンタ２０４はカウントアップ
されない。出力制御部２１０のＨ信号およびＬ信号の出
力条件は、上述した図３（Ａ）、（Ｂ）と同じである。

【００２３】次に、図２に示すＦＩＦＯ制御回路の動作
を説明する。ライト動作を図４〜図７を参照し、リード
動作を図８〜図１１を参照して説明する。先ず、図２の
ＦＩＦＯ制御回路が初期状態のとき、入力制御部２０３
のアドレスカウンタ２０４の値は「０」、出力制御部２
１１のアドレスカウンタ２１１の値も「０」である。ア
ドレス比較器２０７のＦＵＬＬ信号は「０」、ＥＭＰＴ
Ｙ信号は「１」となる。

【００２４】上述した初期状態において、１６ビットの
入力データをライトしたときの動作は、入力データと、
入力制御部２０３の入力信号ＢＥ＿Ｌ、ＢＥ＿Ｈに
「０」を入力する。入力制御部２０３の出力信号は、Ｈ
信号が「１」、Ｌ信号が「０」、出力信号Ｈ＿Ａおよび
Ｌ＿Ａが「０」、出力信号ＩＮ＿Ａが「０」である。続
いてＷＲ信号が入力（Ｌレベルへの移行）されると、こ
の信号は入力制御部２０３の出力信号Ｈ＿Ｗ、Ｌ＿Ｗと
して出力される。ＷＲ信号の立ち上がりで、ＦＩＦＯ２
０５に入力データのハイバイト、ＦＩＦＯ２０６に入力
データのロウバイトが格納され、アドレスカウンタ２０
４の値は、２になる。アドレス比較器２０７のＥＭＰＴ
Ｙ信号は、「０」になる。この一連の動作のタイミング
チャートを図４に示す。

【００２５】次に、ロウバイトデータ側から１バイトの
ライトしたときの動作は、入力データと、入力制御部２
０３の入力信号ＢＥ＿Ｌに「０」、ＢＥ＿Ｈに「１」を
入力する。入力制御部２０３の出力信号は、Ｈ信号が
「１」、Ｌ信号が「０」、Ｈ＿Ａ信号が「１」、Ｌ＿Ａ
信号が「１」およびＩＮ＿Ａ信号が「１」である。ここ
で、ＷＲ信号が入力されると、この信号は入力制御部２
０３のＬ＿Ｗから出力される。ＷＲ信号の立ち上がり
で、ＦＩＦＯ２０６に入力データのロウバイトが格納さ
れ、アドレスカウンタ２０４の値は、３になる。この一
連の動作のタイミングチャートを図５に示す。

【００２６】次に、１６ビットの入力データをライトし
たときの動作は、入力データと、入力制御部２０３の入
力信号ＢＥ＿Ｌ、ＢＥ＿Ｈに「０」を入力する。入力制
御部２０３の出力信号は、Ｈ信号が「０」、Ｌ信号が
「１」、Ｈ＿Ａ信号が「１」、Ｌ＿Ａ信号が「２」およ
びＩＮ＿Ａ信号が「２」である。そこで、ＷＲ信号が入
力されると、その信号は入力制御部２０３のＨ＿Ｗ、Ｌ
＿Ｗから出力される。ＷＲ信号の立ち上がりで、ＦＩＦ
Ｏ２０５に入力データのロウバイト、ＦＩＦＯ２０６に
入力データのハイバイトが格納される。そして、アドレ
スカウンタ２０４の値は、５になる。この一連の動作の
タイミングチャートを図６に示す。

【００２７】次に、ロウバイトデータ側から１バイトの
ライトしたときの動作は、入力データと、入力制御部２
０３の入力信号ＢＥ＿Ｌに「０」、ＢＥ＿Ｈに「１」を
入力する。入力制御部２０３の出力信号は、Ｈ信号が
「０」、Ｌ信号が「１」、Ｈ＿Ａ信号が「１」、Ｌ＿Ａ
信号が「１」およびＩＮ＿Ａ信号が「１」である。ここ
で、ＷＲ信号が入力されると、その信号は入力制御部２
０３のＨ＿Ｗから出力される。ＷＲ信号の立ち上がり
で、ＦＩＦＯ２０５に入力データのロウバイトが格納さ
れ、アドレスカウンタ２０４の値は６になる。この一連
の動作のタイミングチャートを図７に示す。

【００２８】次に、１６ビットデータをリードしたとき
の動作は、出力制御部２１０のＢＥ＿ＬおよびＢＥ＿Ｈ
に「０」を入力する。出力制御部２１０の出力信号は、
Ｈ信号が「１」、Ｌ信号が「０」、Ｈ＿Ａ信号が
「０」、Ｌ＿Ａ信号が「０」およびＩＮ＿Ａ信号が
「０」である。このとき、マルチプレクサ２０８の出力
は、ＦＩＦＯ２０５の出力データを出力し、マルチプレ
クサ２０９はＦＩＦＯ２０６の出力データを出力する。
次に、出力制御部２１０のＲＤ（ＲＥＡＤ：読み出し）
に「０」が入力されると、バッファ２１３および２１４
がデータを出力する。ＲＤの立ち上がりで、アドレスカ
ウンタ２１１の値は２になる。この一連の動作タイミン
グチャートを図８に示す。

【００２９】次に、ロウバイトデータ側から１バイトリ
ードしたときの動作は、出力制御部２１０のＢＥ＿Ｌに
「０」およびＢＥ＿Ｈに「１」を入力する。出力制御部
２１０の出力信号は、Ｈ信号が「１」、Ｌ信号が
「０」、Ｈ＿Ａ信号が「１」、Ｌ＿Ａ信号が「１」およ
びＩＮ＿Ａ信号が「１」である。次に、ＲＤ信号に
「０」を入力すると、バッファ２１４から有効データで
あるＦＩＦＯ２０６の出力データが出力される。ＦＩＦ
Ｏ２０５の出力データがバッファ２１３から出力される
が、これは有効なデータではない。ＲＤ信号の立ち上が
りで、アドレスカウンタ２１１の値は３になる。この一
連の動作タイミングチャートを図９に示す。

【００３０】次に、１６ビットデータをリードしたとき
の動作は、出力制御部２１０のＢＥ＿ＬおよびＢＥ＿Ｈ
に「０」を入力する。出力制御部２１０の出力信号は、
Ｈ信号が「０」、Ｌ信号が「１」、Ｈ＿Ａ信号が
「１」、Ｌ＿Ａ信号が「２」およびＩＮ＿Ａ信号が
「２」である。そこで、ＲＤ信号に「０」を入力する
と、バッファ２１３からＦＩＦＯ２０５の出力データ、
バッファ２１４からＦＩＦＯ２０６の出力データが出力
される。ＲＤ信号の立ち上がりで、アドレスカウンタ２
１１の値は５になる。この一連の動作タイミングチャー
トを図１０に示す。

【００３１】最後に、ロウバイトデータ側から１バイト
リードしたときの動作は、出力制御部２１０のＢＥ＿Ｌ
に「０」およびＢＥ＿Ｈに「１」を入力する。出力制御
部２１０の出力信号は、Ｈ信号が「０」、Ｌ信号が
「１」、Ｈ＿Ａ信号が「２」、Ｌ＿Ａ信号が「３」およ
びＩＮ＿Ａ信号が「３」である。そこで、ＲＤ信号に
「０」を入力すると、バッファ２１３から有効データで
あるＦＩＦＯ２０５の出力データが出力される。ＦＩＦ
Ｏ２０６の出力データがバッファ２１４から出力される
が、これは有効なデータではない。ＲＤ信号の立ち上が
りでアドレスカウンタ２１１の値は「４」になる。この
一連の動作タイミングチャートを図１１に示す。

【００３２】以上、本発明によるＦＩＦＯ制御回路の好
適実施形態の構成および動作を詳述した。しかし、斯か
る実施形態は、本発明の単なる例示に過ぎず、何ら本発
明を限定するものではない。本発明の要旨を逸脱するこ
となく、特定用途に応じて種々の変形変更が可能である
こと、当業者には容易に理解できよう。

【００３３】

【効果の説明】以上の説明から理解される如く、本発明
のＦＩＦＯ制御回路によると、次の如き実用上の顕著な
効果が得られる。第１に、複数バイト幅のデータを同時
にライトおよびリードできるのに対しバイト単位のアク
セスが希望するバイト（図２のハイバイト、ロウバイ
ト）からデータを入出力することが可能である。第２
に、例えば１６ビット幅のデータ転送において、例えば
合計１０バイトのデータ転送が行われる場合に、ＦＩＦ
Ｏに対するライトが５バイトで中断し、また残りの５バ
イトのデータライトを再開したとき最初の１６ビットデ
ータが２バイトとも有効だった場合にもＦＩＦＯはバイ
ト単位でデータを詰めて格納するので、リード時には１
６ビットデータを５回のサイクルで出力することが可能
になる。

【図面の簡単な説明】

【図１】本発明によるＦＩＦＯ制御回路の好適実施形態
の構成を示すブロック図である。

【図２】図１に示すＦＩＦＯ制御回路の具体例のブロッ
ク図である。

【図３】図２に示す入力制御部の動作説明図であり、
（Ａ）はＬおよびＨ信号の出力条件を、（Ｂ）はＬ＿Ｗ
およびＨ＿Ｗ信号の出力条件を示す図である。

【図４】図２に示すＦＩＦＯ制御回路のライト（書き込
み）動作を示すタイミングチャートである。

【図５】図２に示すＦＩＦＯ制御回路のライト（書き込
み）動作を示すタイミングチャートである。

【図６】図２に示すＦＩＦＯ制御回路のライト（書き込
み）動作を示すタイミングチャートである。

【図７】図２に示すＦＩＦＯ制御回路のライト（書き込
み）動作を示すタイミングチャートである。

【図８】図２に示すＦＩＦＯ制御回路のリード（読み出
し）動作を示すタイミングチャートである。

【図９】図２に示すＦＩＦＯ制御回路のリード（読み出
し）動作を示すタイミングチャートである。

【図１０】図２に示すＦＩＦＯ制御回路のリード（読み
出し）動作を示すタイミングチャートである。

【図１１】図２に示すＦＩＦＯ制御回路のリード（読み
出し）動作を示すタイミングチャートである。

【符号の説明】

１１バイトイネーブル端子１２、２０４入力アドレスカウンタ１３入力バススイッチ１５出力バススイッチ１６、２１１出力アドレスカウンタ１７、２０７アドレス比較器２０３入力制御部２１０出力制御部１４、２０５、２０６ＦＩＦＯ２０１、２０２、２０８、２０９マルチプレクサ２１３、２１４バッファ

Claims

【特許請求の範囲】

【請求項１】複数バイト幅を有するＦＩＦＯ（先入れ先
出しメモリ）に入力データを書き込みおよび読み出しを
行うＦＩＦＯ制御回路において、前記ＦＩＦＯの入力側に配置され入力データをバイト単
位で入出力する入力バススイッチと、前記ＦＩＦＯの出
力側に配置され該ＦＩＦＯからの出力をバイト単位で入
出力する出力バススイッチと、それぞれバイトイネーブ
ル端子およびアドレスカウンタを有し、前記ＦＩＦＯの
書き込みおよび読み出しを制御する入力および出力制御
部とを備えることを特徴とするＦＩＦＯ制御回路。
【請求項２】前記ＦＩＦＯは、各々１バイト幅の複数の
ＦＩＦＯにより構成されることを特徴とする請求項１に
記載のＦＩＦＯ制御回路。
【請求項３】前記入力バススイッチおよび前記出力バス
スイッチは、それぞれ複数のマルチプレクサを含むこと
を特徴とする請求項１又は２に記載のＦＩＦＯ制御回
路。
【請求項４】前記出力バススイッチの出力側に読み出し
信号によって出力データを出力又はハイインピーダンス
となるバッファを含むことを特徴とする請求項１、２又
は３に記載のＦＩＦＯ制御回路。
【請求項５】前記入力制御部からの入力アドレスおよび
前記出力制御部からの出力アドレスを比較して充満又は
空き出力を生成するアドレス比較器を有することを特徴
とする請求項１乃至４の何れかに記載のＦＩＦＯ制御回
路。
【請求項６】前記複数バイト単位又は１バイト単位の書
き込みおよび読み出しを行うことを特徴とする請求項１
乃至５の何れかに記載のＦＩＦＯ制御回路。