JP2001306641A - 半導体集積回路の自動配置配線方法 - Google Patents
半導体集積回路の自動配置配線方法Info
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- JP2001306641A JP2001306641A JP2000127322A JP2000127322A JP2001306641A JP 2001306641 A JP2001306641 A JP 2001306641A JP 2000127322 A JP2000127322 A JP 2000127322A JP 2000127322 A JP2000127322 A JP 2000127322A JP 2001306641 A JP2001306641 A JP 2001306641A
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- wiring grid
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Abstract
(57)【要約】
【課題】 配線グリッド間隔の異なる２種類のＬＳＩレ
イアウトを組み合わせる場合、端子と配線の間に未結線
部分が生じ、その未結線部分に手動で配線を配置しなけ
ればならず、一方の配線グリッド間隔に揃えようとする
と、レイアウトに長時間必要で時間的なロスが大きく、
チップ面積の増加が生じる場合もある。 【解決手段】 ｘ方向の長さ｛ｘ２＋（Ｌ／２）｝、ｙ
方向の長さ｛ｙ２＋（Ｌ／２）｝の端子１６及び１７が
配置される。配線グリッド１０に沿って必要なマクロブ
ロックの配線１１及び１２が配置され、その後にチップ
上にチップの配線グリッド１３に沿って配線１４、１５
が自動配線される。端子１６及び１７を上位のチップの
配線グリッド１３で見てみると、必ず１本以上の配線グ
リッドをｘ方向及びｙ方向共に横切ることになるため、
チップ上の配線１４、１５は端子１６、１７を介して必
ずマクロブロックの配線１１、１２に接続される。
イアウトを組み合わせる場合、端子と配線の間に未結線
部分が生じ、その未結線部分に手動で配線を配置しなけ
ればならず、一方の配線グリッド間隔に揃えようとする
と、レイアウトに長時間必要で時間的なロスが大きく、
チップ面積の増加が生じる場合もある。 【解決手段】 ｘ方向の長さ｛ｘ２＋（Ｌ／２）｝、ｙ
方向の長さ｛ｙ２＋（Ｌ／２）｝の端子１６及び１７が
配置される。配線グリッド１０に沿って必要なマクロブ
ロックの配線１１及び１２が配置され、その後にチップ
上にチップの配線グリッド１３に沿って配線１４、１５
が自動配線される。端子１６及び１７を上位のチップの
配線グリッド１３で見てみると、必ず１本以上の配線グ
リッドをｘ方向及びｙ方向共に横切ることになるため、
チップ上の配線１４、１５は端子１６、１７を介して必
ずマクロブロックの配線１１、１２に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の自
動配置配線方法に係り、特にコンピュータ支援設計（Ｃ
ＡＤ）システムを用いて大規模半導体集積回路（ＬＳ
Ｉ）をレイアウト設計する半導体集積回路の自動配置配
線方法に関する。
動配置配線方法に係り、特にコンピュータ支援設計（Ｃ
ＡＤ）システムを用いて大規模半導体集積回路（ＬＳ
Ｉ）をレイアウト設計する半導体集積回路の自動配置配
線方法に関する。
【０００２】
【従来の技術】ＣＡＤシステムを用いて行うＬＳＩのレ
イアウト設計に際しては、例えばＮＡＮＤやＮＯＲなど
の論理ゲートに相当する基本セルをＬＳＩチップ上に配
置しておき、基本セル間の配線を格子状のグリッドに沿
って自動的に配置することが行われる。また、基本セル
以外にも、トランジスタや抵抗を組み合わせたものなど
のセルもある。
イアウト設計に際しては、例えばＮＡＮＤやＮＯＲなど
の論理ゲートに相当する基本セルをＬＳＩチップ上に配
置しておき、基本セル間の配線を格子状のグリッドに沿
って自動的に配置することが行われる。また、基本セル
以外にも、トランジスタや抵抗を組み合わせたものなど
のセルもある。
【０００３】また、いくつかの基本セルを用いて構成し
た、ゲートやフリップフロップなどの何種類かの論理機
能単位（ブロック）を実現する配線パターンは予めレイ
アウト設計され、ライブラリとして準備されているた
め、このライブラリから必要なプロックの配線パターン
を呼び出してブロックの自動配置及び自動配線すること
も行われる。
た、ゲートやフリップフロップなどの何種類かの論理機
能単位（ブロック）を実現する配線パターンは予めレイ
アウト設計され、ライブラリとして準備されているた
め、このライブラリから必要なプロックの配線パターン
を呼び出してブロックの自動配置及び自動配線すること
も行われる。
【０００４】
【発明が解決しようとする課題】しかるに、近年、ＬＳ
Ｉの高集積化などに伴い、各種メモリ、乗算器、ＡＬ
Ｕ、更にはＣＰＵ周辺回路などのマクロブロックも、ロ
ジック回路と共に１チップに搭載されるようになってき
たが、レイアウト設計におけるグリッドの間隔は、製造
プロセスの違いからテクノロジー毎に異なるため、ある
一つのマクロブロックを、そのまま別のテクノロジーの
ロジック回路用のチップに搭載させることはグリッドの
間隔が互いに異なり、そのままでは自動配置、配線がで
きない。
Ｉの高集積化などに伴い、各種メモリ、乗算器、ＡＬ
Ｕ、更にはＣＰＵ周辺回路などのマクロブロックも、ロ
ジック回路と共に１チップに搭載されるようになってき
たが、レイアウト設計におけるグリッドの間隔は、製造
プロセスの違いからテクノロジー毎に異なるため、ある
一つのマクロブロックを、そのまま別のテクノロジーの
ロジック回路用のチップに搭載させることはグリッドの
間隔が互いに異なり、そのままでは自動配置、配線がで
きない。
【０００５】例えば、図４に示すように、マクロブロッ
ク１を、マクロブロック１の外側にパターンを持つチッ
プ２に搭載する場合、マクロブロック１の配線グリッド
３とチップ２の配線グリッド４とは、互いのテクノロジ
ーの違いからグリッド間隔が異なる。この場合、自動配
置配線では基本的に異なるグリッド間のレイアウトがで
きないため、チップ２の配線グリッド４上に配置されて
いる自動配線５と、マクロブロック１の端子との間に未
結線部分が生じ、その未結線部分に手動で配線６を配置
しなければならないという問題がある。
ク１を、マクロブロック１の外側にパターンを持つチッ
プ２に搭載する場合、マクロブロック１の配線グリッド
３とチップ２の配線グリッド４とは、互いのテクノロジ
ーの違いからグリッド間隔が異なる。この場合、自動配
置配線では基本的に異なるグリッド間のレイアウトがで
きないため、チップ２の配線グリッド４上に配置されて
いる自動配線５と、マクロブロック１の端子との間に未
結線部分が生じ、その未結線部分に手動で配線６を配置
しなければならないという問題がある。
【０００６】また、自動配置、配線のために、上記のマ
クロブロック１を図５に７で示すように、その配線グリ
ッド８をチップ２の配線グリッド４と同一のグリッド間
隔となるように自動配置配線し直して使用することも考
えられる。しかし、この場合は、マクロブロック１の配
線グリッドを使用できないということと、セルレイアウ
トやマクロブロックのレイアウト等も修正する作業が必
要になり、レイアウトに長時間必要で時間的なロスが大
きく、また、場合によってはチップ面積の増加が生じる
場合もある。
クロブロック１を図５に７で示すように、その配線グリ
ッド８をチップ２の配線グリッド４と同一のグリッド間
隔となるように自動配置配線し直して使用することも考
えられる。しかし、この場合は、マクロブロック１の配
線グリッドを使用できないということと、セルレイアウ
トやマクロブロックのレイアウト等も修正する作業が必
要になり、レイアウトに長時間必要で時間的なロスが大
きく、また、場合によってはチップ面積の増加が生じる
場合もある。
【０００７】本発明は以上の点に鑑みなされたもので、
配線グリッド間隔が異なる複数のレイアウトを簡単に組
み合わせて短時間にレイアウトし得る半導体集積回路の
自動配置配線方法を提供することを目的とする。
配線グリッド間隔が異なる複数のレイアウトを簡単に組
み合わせて短時間にレイアウトし得る半導体集積回路の
自動配置配線方法を提供することを目的とする。
【０００８】また、本発明の他の目的は、既存のレイア
ウトデータを使用して既存のレイアウトの配線グリッド
間隔と異なる配線グリッド間隔に自動配置配線を簡単に
行い得る半導体集積回路の自動配置配線方法を提供する
ことにある。
ウトデータを使用して既存のレイアウトの配線グリッド
間隔と異なる配線グリッド間隔に自動配置配線を簡単に
行い得る半導体集積回路の自動配置配線方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するため、マクロブロック及び端子を配置してから第
１の配線グリッドに沿って所望の第１の配線を行った
後、グリッド間隔が前記第１の配線グリッドのグリッド
間隔以上の第２の配線グリッドに沿って少なくとも前記
端子に接続される配線を含む所望の第２の配線を行う半
導体集積回路の自動配置配線方法であって、第１の配線
グリッドのｘ方向の間隔よりも第２の配線グリッドのｘ
方向の間隔の方が長いときは、端子のｘ方向の長さを第
２の配線グリッドのｘ方向の間隔より第２の配線の配線
幅の１／２倍以上大なる値に設定し、第１の配線グリッ
ドのｙ方向の間隔よりも第２の配線グリッドのｙ方向の
間隔の方が長いときは、端子のｙ方向の長さを第２の配
線グリッドのｙ方向の間隔より第２の配線の配線幅の１
／２倍以上大なる値に設定して配置することを特徴とす
る。
成するため、マクロブロック及び端子を配置してから第
１の配線グリッドに沿って所望の第１の配線を行った
後、グリッド間隔が前記第１の配線グリッドのグリッド
間隔以上の第２の配線グリッドに沿って少なくとも前記
端子に接続される配線を含む所望の第２の配線を行う半
導体集積回路の自動配置配線方法であって、第１の配線
グリッドのｘ方向の間隔よりも第２の配線グリッドのｘ
方向の間隔の方が長いときは、端子のｘ方向の長さを第
２の配線グリッドのｘ方向の間隔より第２の配線の配線
幅の１／２倍以上大なる値に設定し、第１の配線グリッ
ドのｙ方向の間隔よりも第２の配線グリッドのｙ方向の
間隔の方が長いときは、端子のｙ方向の長さを第２の配
線グリッドのｙ方向の間隔より第２の配線の配線幅の１
／２倍以上大なる値に設定して配置することを特徴とす
る。
【００１０】本発明では、下位のマクロブロックの端子
のｘ方向の長さを、上位のマクロブロック又はチップの
第２の配線グリッドのｘ方向の間隔よりも第２の配線の
配線幅の１／２倍以上大とし、下位のマクロブロックの
端子のｙ方向の長さを、第２の配線グリッドのｙ方向の
間隔よりも第２の配線の配線幅の１／２倍以上大とする
ようにしたため、端子は第２の配線グリッドを１本以上
横切るようにできる。
のｘ方向の長さを、上位のマクロブロック又はチップの
第２の配線グリッドのｘ方向の間隔よりも第２の配線の
配線幅の１／２倍以上大とし、下位のマクロブロックの
端子のｙ方向の長さを、第２の配線グリッドのｙ方向の
間隔よりも第２の配線の配線幅の１／２倍以上大とする
ようにしたため、端子は第２の配線グリッドを１本以上
横切るようにできる。
【００１１】ここで、上記の端子は、具体的には、ｘ方
向の長さｘｐ、ｙ方向の長さｙｐのサイズに設定され、
長さｘｐは、第２の配線グリッドのｘ方向の間隔をｘ
２、ｙ方向の間隔をｙ２、第２の配線の配線幅をＬとし
たとき、間隔ｘ２が第１の配線グリッドのｘ方向の間隔
ｘ１より大であるときには、｛ｘ２＋（Ｌ／２）｝以上
の長さで、ｘ２＝ｘ１のときは任意の長さとし、長さｙ
ｐは、間隔ｙ２が第１の配線グリッドのｙ方向の間隔ｙ
１より大であるときには、｛ｙ２＋（Ｌ／２）｝以上の
長さで、ｙ２＝ｙ１のときは任意の長さとして自動配線
することを特徴とする。
向の長さｘｐ、ｙ方向の長さｙｐのサイズに設定され、
長さｘｐは、第２の配線グリッドのｘ方向の間隔をｘ
２、ｙ方向の間隔をｙ２、第２の配線の配線幅をＬとし
たとき、間隔ｘ２が第１の配線グリッドのｘ方向の間隔
ｘ１より大であるときには、｛ｘ２＋（Ｌ／２）｝以上
の長さで、ｘ２＝ｘ１のときは任意の長さとし、長さｙ
ｐは、間隔ｙ２が第１の配線グリッドのｙ方向の間隔ｙ
１より大であるときには、｛ｙ２＋（Ｌ／２）｝以上の
長さで、ｙ２＝ｙ１のときは任意の長さとして自動配線
することを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体集積
回路の自動配置配線方法の一実施の形態のフローチャー
ト、図２は本発明方法によりレイアウトされた端子と配
線の一例を示す。
て図面と共に説明する。図１は本発明になる半導体集積
回路の自動配置配線方法の一実施の形態のフローチャー
ト、図２は本発明方法によりレイアウトされた端子と配
線の一例を示す。
【００１３】本実施の形態について、図１及び図２を併
せ参照して説明する。一例として、まず、チップ上にマ
クロブロックの配置及び配線をしてから、マクロブロッ
クの外側のチップ上に図２に示すように配線をするもの
とする（以下、上記のマクロブロックを下位のマクロブ
ロック、上記のチップを上位のチップともいう。）。
せ参照して説明する。一例として、まず、チップ上にマ
クロブロックの配置及び配線をしてから、マクロブロッ
クの外側のチップ上に図２に示すように配線をするもの
とする（以下、上記のマクロブロックを下位のマクロブ
ロック、上記のチップを上位のチップともいう。）。
【００１４】ここで、図２において、下位のマクロブロ
ックの配線グリッド１０はｘ方向のグリッド間隔（長
さ）がｘ１、ｙ方向のグリッド間隔（長さ）がｙ１であ
り、また、配線１１、１２の幅はＬ’である。一方、上
位のチップの配線グリッド１３はｘ方向のグリッド間隔
（長さ）がｘ２、ｙ方向のグリッド間隔（長さ）がｙ２
であり、また、配線１４及び１５の幅はＬである。この
実施の形態で自動配置配線をする前提として、ｘ１≦ｘ
２、ｙ１≦ｙ２であるものとする。
ックの配線グリッド１０はｘ方向のグリッド間隔（長
さ）がｘ１、ｙ方向のグリッド間隔（長さ）がｙ１であ
り、また、配線１１、１２の幅はＬ’である。一方、上
位のチップの配線グリッド１３はｘ方向のグリッド間隔
（長さ）がｘ２、ｙ方向のグリッド間隔（長さ）がｙ２
であり、また、配線１４及び１５の幅はＬである。この
実施の形態で自動配置配線をする前提として、ｘ１≦ｘ
２、ｙ１≦ｙ２であるものとする。
【００１５】図１に戻って説明するに、ＣＡＤによりレ
イアウトを行うに際し、記憶装置（図示せず）には、チ
ップやマクロブロックの配線グリッドの情報、配置する
マクロブロックの位置情報、配線情報などのパターンデ
ータが予め記憶されている。レイアウト装置は、この記
憶装置からパターンデータを取り込み（ステップＳ
１）、チップの配線グリッドのｘ方向の長さｘ２がマク
ロブロックの配線グリッドのｘ方向の長さｘ１よりも長
いかどうか判定し（ステップＳ２）、長ければ、マクロ
ブロックの端子のｘ方向の長さｘｐを ｘｐ≧ｘ２＋（Ｌ／２） ・・・（１） なる不等式を満足する値に設定する（ステップＳ３）。
ここで、（１）式中のＬは、図２に示したチップ上の配
線１４、１５の幅である。
イアウトを行うに際し、記憶装置（図示せず）には、チ
ップやマクロブロックの配線グリッドの情報、配置する
マクロブロックの位置情報、配線情報などのパターンデ
ータが予め記憶されている。レイアウト装置は、この記
憶装置からパターンデータを取り込み（ステップＳ
１）、チップの配線グリッドのｘ方向の長さｘ２がマク
ロブロックの配線グリッドのｘ方向の長さｘ１よりも長
いかどうか判定し（ステップＳ２）、長ければ、マクロ
ブロックの端子のｘ方向の長さｘｐを ｘｐ≧ｘ２＋（Ｌ／２） ・・・（１） なる不等式を満足する値に設定する（ステップＳ３）。
ここで、（１）式中のＬは、図２に示したチップ上の配
線１４、１５の幅である。
【００１６】一方、ｘ２＞ｘ１の条件が満たされないと
きには、ｘ２＝ｘ１であり、この場合はマクロブロック
の配線グリッドのｘ方向の長さｘ１は、チップの配線グ
リッドのｘ方向の長さｘ２と等しいので、マクロブロッ
クの端子のｘ方向の長さは任意の長さに設定する（ステ
ップＳ４）。
きには、ｘ２＝ｘ１であり、この場合はマクロブロック
の配線グリッドのｘ方向の長さｘ１は、チップの配線グ
リッドのｘ方向の長さｘ２と等しいので、マクロブロッ
クの端子のｘ方向の長さは任意の長さに設定する（ステ
ップＳ４）。
【００１７】続いて、チップの配線グリッドのｙ方向の
長さｙ２がマクロブロックの配線グリッドのｙ方向の長
さｙ１よりも長いかどうか判定し（ステップＳ５）、長
ければ、マクロブロックの端子のｙ方向の長さｙｐを ｙｐ≧ｙ２＋（Ｌ／２） ・・・（２） なる不等式を満足する値に設定する（ステップＳ６）。
長さｙ２がマクロブロックの配線グリッドのｙ方向の長
さｙ１よりも長いかどうか判定し（ステップＳ５）、長
ければ、マクロブロックの端子のｙ方向の長さｙｐを ｙｐ≧ｙ２＋（Ｌ／２） ・・・（２） なる不等式を満足する値に設定する（ステップＳ６）。
【００１８】一方、ｙ２＞ｙ１の条件が満たされないと
きには、ｙ２＝ｙ１であり、この場合はマクロブロック
の配線グリッドのｙ方向の長さｙ２は、チップの配線グ
リッドのｙ方向の長さｙ１と等しいので、マクロブロッ
クの端子のｙ方向の長さは任意の長さに設定する（ステ
ップＳ７）。
きには、ｙ２＝ｙ１であり、この場合はマクロブロック
の配線グリッドのｙ方向の長さｙ２は、チップの配線グ
リッドのｙ方向の長さｙ１と等しいので、マクロブロッ
クの端子のｙ方向の長さは任意の長さに設定する（ステ
ップＳ７）。
【００１９】ステップＳ６又はＳ７の処理の後、ステッ
プＳ３又はＳ４で設定したｘ方向の長さと、ステップＳ
６又はＳ７で設定したｙ方向の長さのマクロブロックの
端子を、チップ上にマクロブロックと共に配置する（ス
テップＳ８）。図２では、上記の端子として、ｘ方向の
長さ｛ｘ２＋（Ｌ／２）｝、ｙ方向の長さ｛ｙ２＋（Ｌ
／２）｝の端子１６及び１７が配置される。
プＳ３又はＳ４で設定したｘ方向の長さと、ステップＳ
６又はＳ７で設定したｙ方向の長さのマクロブロックの
端子を、チップ上にマクロブロックと共に配置する（ス
テップＳ８）。図２では、上記の端子として、ｘ方向の
長さ｛ｘ２＋（Ｌ／２）｝、ｙ方向の長さ｛ｙ２＋（Ｌ
／２）｝の端子１６及び１７が配置される。
【００２０】続いて、マクロブロックの配線グリッド１
０に沿って必要なマクロブロックの配線が図２に１１及
び１２で示すように配置され、その後にチップ上にチッ
プの配線グリッド１３に沿って図２に１４及び１５で示
すように自動配線される（ステップＳ９）。
０に沿って必要なマクロブロックの配線が図２に１１及
び１２で示すように配置され、その後にチップ上にチッ
プの配線グリッド１３に沿って図２に１４及び１５で示
すように自動配線される（ステップＳ９）。
【００２１】この実施の形態では、端子１６及び１７を
上位のチップの配線グリッド１３で見てみると、必ず１
本以上の配線グリッドをｘ方向及びｙ方向共に横切るこ
とになるため、チップ上の配線１４、１５は端子１６、
１７を介して必ずマクロブロックの配線１１、１２に接
続される。
上位のチップの配線グリッド１３で見てみると、必ず１
本以上の配線グリッドをｘ方向及びｙ方向共に横切るこ
とになるため、チップ上の配線１４、１５は端子１６、
１７を介して必ずマクロブロックの配線１１、１２に接
続される。
【００２２】次に、本実施の形態の作用効果について、
更に詳細に図３と共に説明する。マクロブロックの配線
グリッド１０とチップの配線グリッド１３とは、前述し
たようにテクノロジーの相違からｘ方向及びｙ方向の長
さ（グリッド間隔）が異なり、図３（Ａ）に示すよう
に、下位のマクロブロックに端子１９及び２０を配置
し、それにつながる配線１１及び１２を行った後、この
マクロブロックの端子１９、２０につながるチップ上の
配線を配線グリッド１３に沿って自動配置した場合、従
来は端子１９及び２０のサイズが配線グリッド１０に対
応して決定されているので、配線グリッド１０が配線グ
リッド１３よりも小さい場合は、同図（Ａ）に２３で示
すような未結線や、２４で示すような配線幅が極めて狭
いデザインルールエラーが発生することがある。
更に詳細に図３と共に説明する。マクロブロックの配線
グリッド１０とチップの配線グリッド１３とは、前述し
たようにテクノロジーの相違からｘ方向及びｙ方向の長
さ（グリッド間隔）が異なり、図３（Ａ）に示すよう
に、下位のマクロブロックに端子１９及び２０を配置
し、それにつながる配線１１及び１２を行った後、この
マクロブロックの端子１９、２０につながるチップ上の
配線を配線グリッド１３に沿って自動配置した場合、従
来は端子１９及び２０のサイズが配線グリッド１０に対
応して決定されているので、配線グリッド１０が配線グ
リッド１３よりも小さい場合は、同図（Ａ）に２３で示
すような未結線や、２４で示すような配線幅が極めて狭
いデザインルールエラーが発生することがある。
【００２３】これに対し、本実施の形態では、マクロブ
ロックの端子のｘ方向のサイズは（１）式の不等式を満
足する値に設定され、かつ、ｙ方向のサイズは（２）式
の不等式を満足する値に設定されることから、図３
（Ｂ）に示すように、マクロブロックの端子２５及び２
６は、配線グリッド１３よりも大きなサイズとされるた
め、チップ上の配線２１は端子２５に接続され、また、
チップ上の配線２２は端子２６に接続される。
ロックの端子のｘ方向のサイズは（１）式の不等式を満
足する値に設定され、かつ、ｙ方向のサイズは（２）式
の不等式を満足する値に設定されることから、図３
（Ｂ）に示すように、マクロブロックの端子２５及び２
６は、配線グリッド１３よりも大きなサイズとされるた
め、チップ上の配線２１は端子２５に接続され、また、
チップ上の配線２２は端子２６に接続される。
【００２４】従って、従来のように、未結線部分の手動
による配線を不要にできることからレイアウト作業等の
時間を短縮でき、また、従来のレイアウトデータを流用
することができる。更に、下位のマクロブロックの配線グ
リッドを上位のチップの配線グリッドと同一のグリッド
間隔となるように自動配置配線し直す必要も無いので、
セルレイアウトやマクロブロックのレイアウト等も修正
する作業が不要であり、場合によってはチップ面積を小
さくすることも可能である。
による配線を不要にできることからレイアウト作業等の
時間を短縮でき、また、従来のレイアウトデータを流用
することができる。更に、下位のマクロブロックの配線グ
リッドを上位のチップの配線グリッドと同一のグリッド
間隔となるように自動配置配線し直す必要も無いので、
セルレイアウトやマクロブロックのレイアウト等も修正
する作業が不要であり、場合によってはチップ面積を小
さくすることも可能である。
【００２５】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば上位のチップに代えて上位の
マクロブロックと下位のマクロブロックとの間で配線す
る場合も適用でき、またゲートアレイのＬＳＩ以外の各
種のＬＳＩに適用可能である。
れるものではなく、例えば上位のチップに代えて上位の
マクロブロックと下位のマクロブロックとの間で配線す
る場合も適用でき、またゲートアレイのＬＳＩ以外の各
種のＬＳＩに適用可能である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
下位のマクロブロックの端子のｘ方向の長さとｙ方向の
長さを、上位のマクロブロック又はチップの配線グリッ
ドの各方向の間隔よりも上位のマクロブロック又はチッ
プの配線の配線幅の１／２倍以上大とすることにより、
上記の下位のマクロブロックの端子が上位のマクロブロ
ック又はチップの配線グリッドを１本以上横切るように
したため、第２の配線を端子に必ず接続でき、よって、
従来のように、未結線部分の手動による配線を不要にで
きることからレイアウト作業等の時間を短縮できる。
下位のマクロブロックの端子のｘ方向の長さとｙ方向の
長さを、上位のマクロブロック又はチップの配線グリッ
ドの各方向の間隔よりも上位のマクロブロック又はチッ
プの配線の配線幅の１／２倍以上大とすることにより、
上記の下位のマクロブロックの端子が上位のマクロブロ
ック又はチップの配線グリッドを１本以上横切るように
したため、第２の配線を端子に必ず接続でき、よって、
従来のように、未結線部分の手動による配線を不要にで
きることからレイアウト作業等の時間を短縮できる。
【００２７】また、本発明によれば、マクロブロックの
配置や配線自体は変更する必要が無いので、既存のレイ
アウトデータをそのまま流用することができる。
配置や配線自体は変更する必要が無いので、既存のレイ
アウトデータをそのまま流用することができる。
【００２８】更に、本発明によれば、下位のマクロブロ
ックの第１の配線グリッドを第２の配線グリッドと同一
のグリッド間隔となるように自動配置配線し直す必要も
無いので、セルレイアウトやマクロブロックのレイアウ
ト等も修正する作業が不要である。
ックの第１の配線グリッドを第２の配線グリッドと同一
のグリッド間隔となるように自動配置配線し直す必要も
無いので、セルレイアウトやマクロブロックのレイアウ
ト等も修正する作業が不要である。
【００２９】更に、本発明によれば、端子の外形を変更
するだけであるので、場合によってはチップ面積を小さ
くすることができる。
するだけであるので、場合によってはチップ面積を小さ
くすることができる。
【図１】本発明の一実施の形態のフローチャートであ
る。
る。
【図２】本発明の一実施の形態による端子と配線と配線
グリッドの関係を示す図である。
グリッドの関係を示す図である。
【図３】本発明の一実施の形態の作用効果説明図であ
る。
る。
【図４】従来方法の一例による配線説明図である。
【図５】従来方法の他の例による配線説明図である。
１０ マクロブロックの配線グリッド １１、１２ マクロブロックの配線 １３ チップの配線グリッド １４、１５、２１、２２ チップの配線 １６、１７、２５、２６ 本発明方法によるマクロブロ
ックの端子 １９、２０ 従来方法によるマクロブロックの端子 ２３ 未結線部分 ２４ デザインルールエラー個所
ックの端子 １９、２０ 従来方法によるマクロブロックの端子 ２３ 未結線部分 ２４ デザインルールエラー個所
Claims (2)
- 【請求項１】 マクロブロック及び端子を配置してから
第１の配線グリッドに沿って所望の第１の配線を行った
後、グリッド間隔が前記第１の配線グリッドのグリッド
間隔以上の第２の配線グリッドに沿って少なくとも前記
端子に接続される配線を含む所望の第２の配線を行う半
導体集積回路の自動配置配線方法であって、 前記第１の配線グリッドのｘ方向の間隔よりも前記第２
の配線グリッドのｘ方向の間隔の方が長いときは、前記
端子のｘ方向の長さを前記第２の配線グリッドのｘ方向
の間隔より前記第２の配線の配線幅の１／２倍以上大な
る値に設定し、前記第１の配線グリッドのｙ方向の間隔
よりも前記第２の配線グリッドのｙ方向の間隔の方が長
いときは、前記端子のｙ方向の長さを前記第２の配線グ
リッドのｙ方向の間隔より前記第２の配線の配線幅の１
／２倍以上大なる値に設定して配置することを特徴とす
る半導体集積回路の自動配置配線方法。 - 【請求項２】 前記端子は、ｘ方向の長さｘｐ、ｙ方向
の長さｙｐのサイズに設定され、前記長さｘｐは、前記
第２の配線グリッドのｘ方向の間隔をｘ２、ｙ方向の間
隔をｙ２、前記第２の配線の配線幅をＬとしたとき、前
記間隔ｘ２が前記第１の配線グリッドのｘ方向の間隔ｘ
１より大であるときには、｛ｘ２＋（Ｌ／２）｝以上の
長さで、ｘ２＝ｘ１のときは任意の長さとし、前記長さ
ｙｐは、前記間隔ｙ２が前記第１の配線グリッドのｙ方
向の間隔ｙ１より大であるときには、｛ｙ２＋（Ｌ／
２）｝以上の長さで、ｙ２＝ｙ１のときは任意の長さと
して自動配線することを特徴とする請求項１記載の半導
体集積回路の自動配置配線方法。
Priority Applications (1)
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|---|---|---|---|
| JP2000127322A JP2001306641A (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路の自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127322A JP2001306641A (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路の自動配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001306641A true JP2001306641A (ja) | 2001-11-02 |
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ID=18636939
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000127322A Pending JP2001306641A (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路の自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001306641A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940328B2 (en) | 2006-05-25 | 2011-05-10 | Sony Corporation | Solid state imaging device having wirings with lateral extensions |
| JP2015506589A (ja) * | 2012-01-13 | 2015-03-02 | テラ イノヴェイションズ インコーポレイテッド | リニアＦｉｎＦＥＴ構造をもつ回路 |
| WO2016129109A1 (ja) * | 2015-02-13 | 2016-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
-
2000
- 2000-04-27 JP JP2000127322A patent/JP2001306641A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| KR101371843B1 (ko) | 2006-05-25 | 2014-03-07 | 소니 주식회사 | 고체 촬상 장치와 그 제조 방법, 및 카메라 모듈 |
| US7940328B2 (en) | 2006-05-25 | 2011-05-10 | Sony Corporation | Solid state imaging device having wirings with lateral extensions |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| JP2015506589A (ja) * | 2012-01-13 | 2015-03-02 | テラ イノヴェイションズ インコーポレイテッド | リニアＦｉｎＦＥＴ構造をもつ回路 |
| JPWO2016129109A1 (ja) * | 2015-02-13 | 2017-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9947708B2 (en) | 2015-02-13 | 2018-04-17 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| WO2016129109A1 (ja) * | 2015-02-13 | 2016-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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