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JP2001230369A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001230369A
JP2001230369A JP2000042130A JP2000042130A JP2001230369A JP 2001230369 A JP2001230369 A JP 2001230369A JP 2000042130 A JP2000042130 A JP 2000042130A JP 2000042130 A JP2000042130 A JP 2000042130A JP 2001230369 A JP2001230369 A JP 2001230369A
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JP
Japan
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semiconductor
semiconductor element
main surface
insulating layer
semiconductor device
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JP2000042130A
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English (en)
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Kazumi Watase
和美 渡瀬
Hiroaki Fujimoto
博昭 藤本
Ryuichi Sawara
隆一 佐原
Noriyuki Kaino
憲幸 戒能
Nozomi Shimoishizaka
望 下石坂
Yoshifumi Nakamura
嘉文 中村
Takahiro Kumakawa
隆博 隈川
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 多ピン化に対応でき、小型化が可能な半導体
装置を提供する。 【解決手段】 第１素子電極１２が配列された第１半導
体素子１１と、第２素子電極が配列された第２半導体素
子１３と、第１素子電極１２の一部１２ｂと第２素子電
極１４とを電気的に接続する接続部材１５と、第１半導
体素子の主面１１ａと第２半導体素子の裏面１３ｂとを
被覆する絶縁層１７と、絶縁層１７上に形成され、開口
部１７内に露出した第１素子電極１２ｂと電気的に接続
された配線層２２と、配線層２２の一部として絶縁層１
７上に形成された外部電極２３とを備える半導体装置１
０である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を備え
た半導体装置およびその製造方法に関する。特に、半導
体素子を保護し、外部機器と半導体素子との電気的な接
続を確保する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化および高機能化
のために、半導体装置の小型化や動作速度の高速化とと
もに、実装密度の向上に対する要求が高まっている。こ
れらの要求に対応するため、種々のパッケージ形態が開
発されている。たとえば、ＣＯＣ（チップ・オン・チッ
プ）モジュール（特開平１０−３２３０７号公報）等の
パッケージ形態が開発されている。
【０００３】以下、図５を参照しながら従来のＣＯＣモ
ジュールを用いた半導体装置（以下、「ＣＯＣ」とい
う。）およびその製造方法を説明する。
【０００４】図５は、従来のＣＯＣ１００の断面を模式
的に示している。ＣＯＣ１００は、第１の半導体集積回
路部を内蔵する第１半導体チップ１０１と、第２の半導
体集積回路部を内蔵する第２半導体チップ１０２とがフ
ェイスダウン方式で互いに電気的に接続された構成をし
ている。フェイスダウン方式を用いているため、第２半
導体チップ１０２の主面は下向きで、半導体チップ１０
２の裏面は上向きとなっている。
【０００５】第１半導体チップ１０１は、リードフレー
ム１０６のダイパット１０６ａ上に配置されており、第
１半導体チップ１０１の上方に位置する第２半導体チッ
プ１０２は、第１半導体チップ１０１よりも小さいチッ
プサイズを有している。第１半導体チップ１０１および
第２半導体チップ１０２は共に、封止樹脂１０８によっ
て封止されている。
【０００６】第１半導体チップ１０１の主面には、第１
の半導体集積回路部に電気的に接続された複数の第１素
子電極１０３が形成されており、一方、第２半導体チッ
プ１０２の主面には、第２の半導体集積回路部に電気的
に接続された複数の第２素子電極１０４が形成されてい
る。第１半導体チップ１０１の主面と第２半導体チップ
１０２の主面とは互いに対向するように配置されてお
り、第１半導体チップ１０１の第１素子電極の一部１０
３ａと第２半導体チップ１０２の第２素子電極１０４と
は、接続部材（例えば、バンプ）１０５によって互いに
電気的に接続されている。また、第１半導体チップ１０
１の第１素子電極の一部１０３ｂは、ボンディングワイ
ヤ（例えば、Ａｕ線）１０７によってリードフレーム１
０６の外部リード（外部電極）１０６ｂと電気的に接続
されている。
【０００７】次に、同図を参照しながら、従来のＣＯＣ
１００の製造方法を説明する。
【０００８】まず、第１半導体チップ１０１と第２半導
体チップ１０２とを用意した後、第２半導体チップ１０
２の第２素子電極１０４上に、はんだ等からなる接続部
材１０５を形成する。次に、第２半導体チップ１０２の
第２素子電極１０４が接続部材１０５を介して第１半導
体チップ１０１の第１素子電極１０３ａに接続するよう
に、第２半導体チップ１０２を第１半導体チップ１０１
の上に載置する。次いで接続部材１０５を溶融させるこ
とによって、第２半導体チップ１０２の第２素子電極１
０４と第１半導体チップ１０１の第１素子電極１０３ａ
とを互いに電気的に接続する。
【０００９】次に、第１半導体チップ１０１をリードフ
レーム１０６のダイパット１０６ａ上に取り付けた後、
ワイヤボンディング法を用いて第１半導体チップ１０１
の第１素子電極１０３ｂとリードフレーム１０６の外部
リード１０６ｂとをボンディングワイヤ（例えば、Ａｕ
線）１０７によって電気的に接続する。最後に、第１半
導体チップ１０１および第２半導体チップ１０２と、リ
ードフレーム１０６のダイパット１０６ａおよび外部リ
ード１０６ｂの一部とを封止樹脂１０８によって封止す
ると、ＣＯＣ１００が得られる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＯＣ１００には、より多ピン化させることが困難
であるという問題がある。すなわち、ＣＯＣ１００で
は、封止樹脂（パッケージ）１０８の側面から引き出さ
れた外部リード１０６ｂを用いて外部接続を行うため、
さらに多くの外部電極（外部端子）を設けることが難し
い。また、ＣＯＣ１００の外形寸法は、リードフレーム
１０６のサイズ等のパッケージ寸法によって制約される
ため、ＣＯＣ１００の小型化を図ることが難しい。
【００１１】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、多ピン化に対応でき、小型化
が可能な半導体装置およびその製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、複数の第１素子電極が配列された主面を有する第１
半導体素子と、複数の第２素子電極が配列された主面で
あって前記第１半導体素子の前記主面に対向する主面を
有する第２半導体素子と、前記第１半導体素子の前記複
数の第１素子電極の少なくとも一部と、前記第２半導体
素子の前記複数の第２素子電極の少なくとも一部とを電
気的に接続する接続部材と、前記第１半導体素子の前記
主面と前記第２半導体素子の裏面とを被覆する絶縁層
と、前記絶縁層に形成され、前記複数の第１素子電極の
少なくとも一部を露出する開口部と、前記絶縁層上に形
成され、前記開口部内に露出した前記第１素子電極と電
気的に接続された配線層と、前記配線層の一部として前
記絶縁層上に形成され、外部機器に電気的に接続可能な
複数の外部電極とを備え、これによって上記目的を達成
する。
【００１３】ある実施形態では、前記第１半導体素子お
よび前記第２半導体素子は共に半導体チップであり、前
記第１半導体素子の前記主面の面積は、前記第２半導体
素子の前記主面の面積よりも大きい。また、ある実施形
態では、前記第１半導体素子は、半導体ウェハ内に形成
された半導体チップである。
【００１４】前記複数の外部電極のうちの少なくとも一
部は、前記第２半導体素子の前記裏面上に位置する絶縁
層上に形成されていることが好ましい。
【００１５】ある実施形態では、前記第２半導体素子
は、外部機器に電気的に接続可能な外部電極を少なくと
も１つ前記第２半導体素子の裏面上に有している。
【００１６】前記第１半導体素子の前記主面上に形成さ
れ、前記複数の第１素子電極を露出する開口部を有する
パッシベーション膜をさらに備え、前記絶縁層は、前記
パッシベーション膜上に形成されていてもよい。
【００１７】前記外部電極上に設けられた金属ボールを
さらに備えていてもよい。
【００１８】本発明による半導体装置の製造方法は、複
数の第１素子電極が配列された主面を有する第１半導体
素子と、複数の第２素子電極が配列された主面を有する
第２半導体素子とを用意する工程と、前記第１半導体素
子の前記主面と前記第２半導体素子の前記主面とを互い
に対向させた後、前記第１半導体素子の前記複数の第１
素子電極の少なくとも一部と、前記第２半導体素子の前
記複数の第２素子電極の少なくとも一部とを接続部材に
よって互いに電気的に接続する工程と、前記第２半導体
素子の裏面および前記第１半導体素子の前記主面を被覆
する絶縁層を形成する工程と、前記複数の第１素子電極
の少なくとも一部を露出する開口部を前記絶縁層に形成
する工程と、前記開口部内に露出した前記第１素子電極
に電気的に接続する配線層であって、前記配線層の一部
が外部機器に電気的に接続可能な外部電極として機能す
る配線層を前記絶縁層上に形成する工程とを包含する。
【００１９】前記複数の第１素子電極の少なくとも一部
と前記複数の第２素子電極の少なくとも一部とを互いに
電気的に接続する工程を実行した後に、前記第２半導体
素子の前記裏面を研磨する工程をさらに包含することが
好ましい。
【００２０】前記複数の第１素子電極の少なくとも一部
と前記複数の第２素子電極の少なくとも一部とを互いに
電気的に接続する工程を実行した後に、互いに対向する
前記第１半導体素子の前記主面と前記第２半導体素子の
前記主面との間に封止樹脂を充填する工程をさらに実行
することが好ましい。
【００２１】ある実施形態では、前記絶縁層に前記開口
部を形成する工程の後、前記第２半導体素子の前記裏面
と前記絶縁層とを共に研磨する工程と、研磨された前記
第２半導体素子の前記裏面および前記絶縁層の上に、さ
らなる絶縁層を形成する工程とをさらに実行する。
【００２２】前記外部電極上に金属ボールを設ける工程
をさらに包含することが好ましい。
【００２３】ある実施形態では、前記第１半導体素子と
前記第２半導体素子とを用意する工程は、前記第１半導
体素子が複数形成された半導体ウェハを用意し、前記半
導体ウェハに形成された複数の前記半導体素子のそれぞ
れに対応する前記第２半導体素子を用意する工程であ
り、前記配線層を形成する工程の後、前記半導体ウェハ
を前記複数の第１半導体素子のそれぞれに分離する工程
をさらに実行する。
【００２４】ある実施形態では、前記第１半導体素子と
第２半導体素子とを用意する工程は、半導体チップ形態
の前記第１半導体素子および前記第２半導体素子を用意
する工程である。
【００２５】本発明の半導体装置では、第１半導体素子
の主面と第２半導体素子の裏面とを被覆する絶縁層上に
外部電極が形成されているので、外部電極を二次元的に
配置することができる。このため、半導体装置の側面か
ら引き出された外部リードを外部電極として使用する従
来の半導体装置と比較して、より多くの外部電極を設け
ることが可能な半導体装置を提供することができる。ま
た、従来の半導体装置のようにリードフレームを用いず
に、第１半導体素子の主面上に位置する絶縁層上に外部
電極が形成されているため、第１半導体素子のサイズの
半導体装置にすることができる。このため、リードフレ
ームのサイズ等よる寸法制約を受けていた従来の半導体
装置よりも、小型化した半導体装置を提供することがで
きる。第２半導体素子の裏面上に位置する絶縁層上に外
部電極が形成されると、半導体装置の上面全面を用いて
外部電極を配置することが可能となる。
【００２６】第２半導体素子の裏面上に外部電極が形成
されている場合、当該外部電極を通じて第２半導体素子
で発生した熱を外部機器（例えば、配線基板）に直接伝
えて放熱させることができるため、半導体装置の放熱性
を向上させることができる。第１半導体素子の主面上に
パッシベーション膜が形成されている場合、パッシベー
ション膜によって第１半導体素子に内蔵された第１の半
導体集積回路部を保護することができる。外部電極上に
金属ボールが設けられると、金属ボールを介して外部電
極と配線基板とを簡便なプロセスで迅速に電気的に接続
することが可能となる。また、外部電極上に金属ボール
が設けることによって外部電極と配線基板との間隔を広
げることができ、半導体装置と配線基板との線膨張係数
の差に起因して生じる両者の接合部に加わる応力を緩和
することができる。
【００２７】本発明の半導体装置の製造方法では、第１
素子電極に電気的に接続する配線層であって配線層の一
部が外部電極として機能する配線層を絶縁層上に形成す
る工程を行うので、従来技術で使用されていたワイヤー
ボンディング法を用いずに、第１素子電極と外部電極と
を電気的に接続することができる。このため、従来技術
と比較して、微細な配線を形成することが可能となる。
また、ウェハ一括で形成可能な配線を作製することがで
き、さらには、従来技術と比較して配線長を短くするこ
とができるため、電気的特性を向上させた半導体装置を
製造することができる。
【００２８】第２半導体素子の裏面を研磨すると、半導
体装置の厚さを薄くすることができる。予め厚さを薄く
した第２半導体素子を用いる場合においてはチップが割
れたりするためにハンドリングが困難であるのに対し
て、第２半導体素子の裏面を研磨する場合、ハンドリン
グの困難性を軽減することができる。
【００２９】第１半導体素子の主面と第２半導体素子の
主面との間に封止樹脂を充填した場合、第１半導体素子
と第２半導体素子との接合を強固なものにすることがで
きる。また、封止樹脂を充填することによって、第１半
導体素子の主面と第２半導体素子の主面との間にボイド
が生じないようにすることができ、その結果、ボイドに
たまった水蒸気の膨張によって半導体装置にクラックが
生じるということを防止することができるため、吸湿や
耐リフロー試験を実行するのに有利な半導体装置を製造
することができる。
【００３０】第２半導体素子の裏面と絶縁層とを共に研
磨した後、研磨された第２半導体素子の裏面および絶縁
層の上にさらなる絶縁層を形成した場合、絶縁層の平坦
性を確保することができ、その結果、外部電極の平坦性
を良好にすることができる。第１半導体素子が複数形成
された半導体ウェハを用意すると、半導体ウェハ状態で
各工程を実行することができるため、製造コストの低減
を図ることができる。
【００３１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。以下の図面においては、説明を
簡明にするために、実質的に同一の機能を有する構成要
素を同一の参照符号で示す。 （実施形態１）図１を参照しながら、本発明による実施
形態１を説明する。図１（ａ）は、本実施形態にかかる
半導体装置１０の上面を模式的に示しており、半導体装
置１０の内部構造を説明するために一部を切り欠いて示
している。図１（ｂ）は、半導体装置１０の断面を模式
的に示している。
【００３２】本実施形態の半導体装置１０は、複数の第
１素子電極１２が配列された主面１１ａを有する第１半
導体素子（第１半導体チップ）１１と、複数の第２素子
電極１４が配列された主面１３ａを有する第２半導体素
子（第２半導体チップ）１３と、第２半導体チップ１３
を覆うように第１半導体チップ１１の主面１１ａ上に形
成された絶縁層１７と、絶縁層１７上に形成された配線
層２２とを有している。配線層２２は第１素子電極１２
の一部１２ｂに電気的に接続されており、配線層２２の
一部には、外部機器（不図示）に電気的に接続可能な外
部電極として機能するランド２３が形成されている。同
図に示すように、ランド２３上には金属ボール２５が設
けられ、金属ボール２５が位置する領域以外の半導体装
置１０の上面には、ソルダーレジスト膜２４が形成され
ていることが好ましい。
【００３３】第１半導体チップ１１は、第１の半導体集
積回路部（不図示）を内蔵しており、第１半導体チップ
１１の第１素子電極１２は、第１の半導体集積回路部に
電気的に接続されている。一方、第２半導体チップ１３
は、第２の半導体集積回路部（不図示）を内蔵してお
り、第２半導体チップ１３の第２素子電極１４は、第２
の半導体集積回路部に電気的に接続されている。なお、
第１の半導体集積回路部を保護するために第１半導体チ
ップ１１の主面１１ａには、第１素子電極１２を露出す
る開口部を有するパッシベーション膜（不図示）が形成
されていることが好ましい。
【００３４】第１半導体チップ１１の主面１１ａと第２
半導体チップ１３の主面１３ａとは互いに対向して配置
されており、第２半導体チップ１３の主面１３ａは下向
きで、第２半導体チップ１３の裏面１３ｂは上向きにさ
れている。第２半導体チップ１３の第２素子電極１４
は、接続部材１５を介して第１半導体チップ１１の第１
素子電極１２の一部１２ａに電気的に接続されている。
【００３５】本実施形態では、第２半導体チップ１３の
第２素子電極１４に電気的に接続される第１半導体チッ
プ１１の第１素子電極１２ａが第１半導体チップ１１の
主面１１ａの中央部に配置された第１半導体チップ１１
を用いている。第１素子電極１２ａ以外の第１素子電極
１２ｂは、半導体チップ１１の主面１１ａの外周部に配
置されている。また、第２半導体チップ１１のサイズ
は、第１半導体チップ１３のサイズよりも小さい。言い
換えると、第２半導体チップ１３の主面１３ａの面積
は、第１半導体チップ１１の主面１１ａの面積よりも小
さい。なお、本実施形態では、半導体装置１０の厚さを
薄くする目的で、第２半導体チップ１３として、通常よ
りも厚さの薄い半導体チップを用いている。
【００３６】本実施形態では第１半導体素子として半導
体チップを用いているが、半導体チップに分離する前の
半導体ウェハを用いてもよい。すなわち、第１半導体チ
ップ１１は、半導体ウェハ内に形成された状態であって
もよい。なお、第１半導体チップの第１素子電極１２ｂ
は、第１半導体チップ１１の主面１１ａの外周部の全て
の辺に設けられている必要はない。
【００３７】第１半導体チップ１１の素子電極１２ａと
第２半導体チップ１３の第２素子電極１４とを電気的に
接続する接続部材１５は、例えば半田または導電ペース
トから構成されている。接続部材１５の高さは、例えば
５〜１５０μｍ程度であり、接続部材１５の幅（または
径）は、例えば５〜１５０μｍ程度である。
【００３８】本実施形態では、第１半導体チップ１１の
主面１１ａと第２半導体チップ１３の主面１３ａとの間
（間隙）に封止樹脂１６が充填されている。封止樹脂１
６によって、第１半導体チップ１１と第２半導体チップ
１３との接続の信頼性を向上させることができる。封止
樹脂としては、例えば、エポキシ樹脂を用いることがで
きる。なお、封止樹脂１６の充填を行わずに、第１半導
体チップ１１の主面１１ａと第２半導体チップ１３の主
面１３ａとの間に絶縁層１７が形成されていてもよい。
【００３９】封止樹脂１６が充填された場合、第１半導
体チップ１１と第２半導体チップ１３との接続の信頼性
向上に加えて、第１半導体チップ１１の主面１１ａと第
２半導体チップ１３の主面１３ａとの間にボイドが生じ
ないようにすることができるという利点もある。このよ
うにしてボイド対策を施すと、ボイドにたまった水蒸気
の膨張によって半導体装置にクラックが生じるというこ
とを防止することができるため、吸湿や耐リフロー試験
を実行するの有利な半導体装置にすることができる。
【００４０】第１半導体チップ１１の主面１１ａおよび
第２半導体素子１３の裏面１３ｂの上には、絶縁層１７
が形成されている。絶縁層１７には、第１半導体チップ
１１の第１素子電極１２ｂを露出する開口部２１が形成
されている。絶縁層１７に形成された開口部２１は、配
線層２２の断線を防止するために、開口部２１を規定す
る側面と絶縁層１７の上面とが鈍角（例えば、１００〜
１４０度程度）をなすように形成されていることが望ま
しい。
【００４１】絶縁層１７は、絶縁性を有する材料から構
成されており、例えば、エステル結合型ポリイミドやア
クリレート系エポキシ等の高分子材料から構成されてい
る。絶縁層１７の厚さは、第２半導体チップ１３が覆わ
れる程度の厚さであり、例えば、第１半導体チップ１１
の主面１１ａを基準にして５０〜８００μｍ程度であ
り、応力吸収および半導体装置の実装高さの観点から４
００μｍ程度であることが好ましい。
【００４２】絶縁層１７は、絶縁性の弾性材料から構成
されていることが好ましい。低弾性率材料（弾性率が例
えば２０００ｋｇ／ｍｍ2以下の材料）から絶縁層１７
を構成した場合、半導体装置１０を実装した配線基板と
第１半導体チップ１１との間に熱膨張係数の違いに起因
して発生する熱応力を、絶縁層１７によって効果的に防
止・抑制することが可能となるからである。低弾性率材
料として、例えば、エステル結合型ポリイミドやアクリ
レート系エポキシ等の高分子材料を用いることができ
る。
【００４３】絶縁層１７上には、開口部２１内に露出し
た第１素子電極１２ｂに電気的に接続された配線層（配
線パターン）２２が形成されている。配線層２９は、例
えば銅から形成されている。配線層２２の一部には、外
部機器（不図示）に電気的に接続可能な外部電極として
機能するランド２３が形成されている。ランド２３は第
１半導体チップ１１の主面１１ａ上に位置する絶縁層１
７上に二次元的に形成されているので、本実施形態の半
導体装置１０は、従来のＣＯＣ１００と比べて、多ピン
化に対応できる構成となっている。また、第２半導体チ
ップ１３の裏面１３ｂ上に位置する絶縁層１７上にもラ
ンド２３を形成することが可能であるため、半導体装置
１０の上面全体に多数のランド２３を形成することがで
きる。また、本実施形態の半導体装置１０では、外部電
極として機能するランド２３と素子電極１２ｂとの間を
微細配線が可能な配線層２２によって電気的に接続して
いるので、ワイヤボンディング法を用いて素子電極１０
３ｂと外部電極（外部リード）１０６ｂの間をボンディ
ングワイヤ１０７で電気的に接続したＣＯＣ１００と比
較して、半導体装置のサイズを小型化することが可能と
なる。
【００４４】ランド２３には、外部電極端子として機能
する金属ボール２５が接合されていることが好ましい。
金属ボール２５は、例えば、半田、半田メッキされた
銅、ニッケル等から構成されている。ランド２３に金属
ボール２５が接合されていると、簡便なプロセスで迅速
に、金属ボール２５を介してランド２３と配線基板とを
電気的に接続することができる。また、金属ボール２５
によってランド２３と配線基板との間隔を広げることが
できるため、半導体装置１０と配線基板との線膨張係数
の差に起因して、半導体装置１０と配線基板との接合部
に加わる応力を緩和することができる。
【００４５】絶縁層１７上のうち金属ボール２５が位置
する領域を除く部分には、配線層２２を覆うように、ソ
ルダーレジスト膜２４が形成されていることが好まし
い。すなわち、配線層２２を覆い、かつ金属ボール２５
の一部を露出させるソルダーレジスト膜２４が形成され
ていることが好ましい。ソルダーレジスト膜２４によっ
て、金属ボール２５の半田によって生じる所望でない配
線層２２の電気的短絡を防止することができる。また、
配線層２２と配線基板との所望でない電気的接触を防止
することができる。
【００４６】本実施形態によると、外部電極として機能
するランド２３を絶縁層１７上に二次元的に複数形成す
ることが可能であるため、半導体装置１０の上面全面に
多数のランド２３を形成することができ、多ピン化に対
応することが可能となる。また、第１半導体チップ１１
の主面１１ａ上方に形成されたランド２３を外部電極と
して機能させるため、リードフレーム（外部リード）を
用いる必要がない。このため、半導体装置１０のサイズ
を第１半導体チップ１１のサイズすることができ、その
結果、リードフレームを使用するＣＯＣ１００と比較し
て、半導体装置のサイズを小型化することができる。ま
た、ＣＯＣ１００で使用されたワイヤーボンディング法
を用いずに、配線層２２によって素子電極１２と外部電
極２３が電気的に接続されているため、ＣＯＣ１００と
比較して微細な配線を形成することができる。さらに、
ＣＯＣ１００よりも配線長を短くすることができるた
め、半導体装置の電気的特性を向上させることができ
る。
【００４７】また、図２（ａ）および（ｂ）に示すよう
に、絶縁層１７から露出した第２半導体チップ１３の裏
面１３ｂ上に、外部機器に電気的に接続可能なランド
（外部電極）２６が形成された半導体装置３０の構成に
することもできる。図２に示す例では、ランド２６の上
に金属ボール２７がさらに設けられている。第２半導体
チップ１３の裏面１３ｂ上にランド２６が形成されてい
ると、第２半導体チップ１３で発生した熱がランド２６
に伝わるため、金属ボール２７を介して外部機器（例え
ば、配線基板）に直接放熱可能な構成となる。その結
果、半導体装置の放熱性を向上させることができる。図
２の例においては、通常の厚さの第２半導体チップ１３
を示しているが、厚さの薄い第２半導体チップ１３を用
いることも可能である。 （実施形態２）次に、図３（ａ）〜（ｇ）および図４
（ａ）〜（ｇ）を参照しながら、本実施形態にかかる半
導体装置の製造方法を説明する。図３（ａ）〜（ｇ）お
よび図４（ａ）〜（ｇ）は、本実施形態の工程断面図を
示している。
【００４８】まず、図３（ａ）に示すように、第１素子
電極１２が形成された第１半導体チップ１１を複数含む
半導体ウェハ５０を用意する。なお、半導体ウェハ５０
でなく、チップ状態の第１半導体チップ１１を用意して
もよい。
【００４９】次に、図３（ｂ）に示すように、第２半導
体チップ１３の第２素子電極１４の上に、半田または導
電ペーストなどから構成された接続部材１５を形成した
後、接続部材１５を介して第２半導体チップ１３の第２
素子電極１４を第１半導体チップ１１の第１素子電極１
２ａ上に載置し、両者を接合する。
【００５０】次に、図３（ｃ）に示すように、第２半導
体チップ１３の裏面１３ｂを平面研磨する。この平面研
磨は、製造される半導体装置の薄型化のために実行さ
れ、例えば、半導体製造プロセスにおいて通常使用され
るバックグラインダーを用いて行われる。このようにし
て第２半導体チップ１３の裏面１３ｂを研磨する場合、
予め厚さの薄い第２半導体素子を取り扱う場合にはチッ
プが割れたりすることなどによりハンドリングが困難で
あったのに対して、そのハンドリングの困難性を軽減す
ることができる。
【００５１】次に、図３（ｄ）に示すように、第１半導
体チップ１１と第２半導体チップ１３との間隙に封止樹
脂１６を充填する。封止樹脂１６の充填は、第１半導体
チップ１１と第２半導体チップ１３との接合を強固にす
るために実行され、例えば、通常のＦＣ実装工程と同様
にディスペンサー塗布によって行われる。封止樹脂とし
て、例えば、エポキシ樹脂を用いることができる。第１
半導体チップ１１と第２半導体チップ１３との接合を強
固にした後に第２半導体チップ１３の裏面１３ｂを研磨
することも信頼性を高める上で好適であるので、図３
（ｃ）の工程と図３（ｄ）の工程とを入れ換えてもよ
い。
【００５２】なお、封止樹脂１６を充填せずに次の工程
（図３（ｅ））を実行することも可能であるが、封止樹
脂１６を充填すると、第１半導体チップ１１の主面１１
ａと第２半導体チップ１３の主面１３ｂとの間にボイド
が残る可能性を回避することができる。その結果、ボイ
ドにたまった水蒸気の膨張によって半導体装置にクラッ
クが生じるということを防止することができるため、吸
湿や耐リフロー試験を実行することが有利になるという
利点がある。
【００５３】次に、図３（ｅ）に示すように、第２半導
体チップ１３の裏面１３ｂおよび第１半導体チップ１１
の主面１１ａを被覆する絶縁層１７を形成する。絶縁層
１７の形成は、第２半導体チップ１３の裏面１３ｂを覆
う程度の厚さにて、感光性を有する絶縁材料をスピンコ
ート法によって塗布した後、乾燥することによって行
う。絶縁層１７の厚さは、例えば５０〜８００μｍ程
度、好ましくは４００μｍ程度にする。
【００５４】なお、第２半導体チップ１３の裏面１３ｂ
および第１半導体チップ１１の主面１１ａを被覆する絶
縁層１７を形成したときに、第２半導体チップ１３の厚
さや大きさによって絶縁層１７に段差ができる可能性が
ある。この場合には、絶縁層１７を形成した後または次
工程（図３（ｆ））を行った後に、第２半導体チップ１
３の裏面１３ｂと絶縁層１７とを共に研磨し、次いで研
磨された第２半導体チップ１３の裏面１３ｂおよび絶縁
層１７の上にさらなる絶縁層を形成してもよい。このよ
うにすれば、絶縁層１７の平坦性を確保することがで
き、その結果、絶縁層１７上に形成される外部電極の平
坦性を良好にすることができる。なお、図３（ｃ）の工
程で研磨を行わずに、この段階での研磨だけを行うこと
も可能である。
【００５５】次に、図３（ｆ）に示すように、乾燥した
絶縁層１７に対して露光および現像を順次行うことによ
って、第１半導体チップ１１の素子電極１２ｂの上に位
置する絶縁層１７を選択的に除去する。これによって、
第１半導体チップ１１の第１素子電極１２ｂを露出する
開口部２１を絶縁層１７に形成する。開口部２１を形成
する際、露光工程において平行光ではなく例えば拡散光
（散乱光を含む）を使用することが好ましい。拡散光を
使用することによって、開口部の側２１面と絶縁層１７
の上面とが鈍角（例えば、１００〜１４０度程度）をな
すように、開口部１７を形成することが可能となる。
【００５６】絶縁層１７を形成するための感光性絶縁材
料としては、例えばエステル結合型ポリイミドやアクリ
レート系エポキシ等の高分子材料を用いることができ、
絶縁性を有する材料であれば特に限定されない。なお、
感光性を有する絶縁層１７として、予めフィルム状に形
成された材料を用いてもよい。この場合、フィルム状の
絶縁層１７を第１半導体チップ１１の主面１１ａ上に貼
りあわせた後に、露光と現像とを順次行って絶縁層１７
に開口部２１を形成することができる。また、感光性を
有していない絶縁層１７を形成した後、例えば、レーザ
ーやプラズマを用いる機械的な加工、またはエッチング
などの化学的な加工によって開口部２１を形成すること
も可能である。
【００５７】次に、図３（ｇ）に示すように、開口部２
１内に露出した第１半導体チップ１１の第１素子電極１
２ｂおよび絶縁層１７の上に薄膜金属層１８を形成す
る。薄膜金属層１８の形成は、スパッタリング法、真空
蒸着法、ＣＶＤ法、または無電解めっき法などの薄膜形
成技術によって行うことができる。本実施形態では、厚
さ０．２μｍ程度のＴｉ膜とその上に形成された厚さ
０．５μｍ程度のＣｕ膜とからなる薄膜金属層１８を形
成する。
【００５８】次に、図４（ａ）に示すように、薄膜金属
層１８の上にスピンコート法でポジ型感光性レジスト膜
またはネガ型感光性レジスト膜を形成した後、周知の露
光・現像技術によって仕上げ製品の所望のパターン以外
を硬化することによって、メッキレジスト膜１９を作製
する。
【００５９】次に、図４（ｂ）に示すように、薄膜金属
層１８上のうちメッキレジスト膜１９の形成されている
部分を除く領域に、電解めっき等の厚膜形成技術によっ
て厚膜金属層２０を選択的に形成する。本実施形態で
は、Ｃｕ膜からなる厚膜金属層２０（厚さ：１０μｍ）
を形成する。
【００６０】次に、図４（ｃ）に示すように、厚膜金属
層２０の形成後、メッキレジスト膜１９を分解して除去
した後、薄膜金属層１８および厚膜金属層２０を選択的
に除去することによって、第１素子電極１２ｂとのコン
タクト部２２ａおよびランド２３を含む金属配線層（金
属配線パターン）２２を形成する。金属配線層２２の形
成は、薄膜金属層１８を溶解除去できるエッチング液を
施すことによって行う。例えば、Ｃｕ膜に対して塩化第
二銅溶液を用い、Ｔｉ膜に対してＥＤＴＡ溶液を用いて
全面エッチングすると、厚膜金属層２０よりも厚さの薄
い薄膜金属層１８が先行して除去され、金属配線層２２
が得られる。なお、メッキレジスト膜１９を除去した後
に、フォトリソグラフィ技術を用いて所望のパターン形
状を有するエッチングレジスト膜を形成し、このエッチ
ングレジスト膜によって厚膜金属層２０を保護してもよ
い。
【００６１】次に、図４（ｄ）に示すように、金属配線
層２２および絶縁膜１７の上にスピンコート法で感光性
のソルダーレジスト膜２４を形成する。その後、図４
（ｅ）に示すように、公知のフォトリソグラフィ技術を
用いて、ランド２３を露出する開口部２４ａをソルダー
レジスト膜２４に形成する。ソルダーレジスト膜２４を
形成することによって、ランド２３以外の金属配線層２
２の部分を溶融した金属ボール（半田）から保護するこ
とができる。
【００６２】次に、図４（ｆ）に示すように、金属ボー
ル２５をランド２３上に載置し、次いで、金属ボール２
５とランド２３とを溶融接合する。最後に、図４（ｇ）
に示すように、半導体ウェハ５０をダイシングソーで分
割すると、半導体装置１０を得ることができる。
【００６３】本実施形態では、従来技術で使用されてい
たワイヤーボンディング法を用いずに、金属配線層（金
属配線パターン）２２を形成することによって第１素子
電極１２とランド２３とを電気的に接続するので、従来
のＣＯＣ１００と比較して、微細な配線を形成すること
ができると共に、配線長を短くすることができる。ま
た、本実施形態では、半導体ウェハ状態で各工程を実行
しているため、従来のＣＯＣ１００の製造方法と比較し
て、製造コストの大幅な低減を図ることができる。 （他の実施形態）上記実施形態では薄膜金属層１８およ
び厚膜金属層２０を構成する材料としてＣｕを使用した
が、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用
してもよい。また、薄膜金属層１８と厚膜金属層２０と
をそれぞれ異なる金属材料により構成しておき、最終的
なエッチング工程では薄膜金属層１８のみを選択的にエ
ッチングするエッチャントを用いてもよい。
【００６４】上記実施形態では、金属ボール２５を設け
たが、これに代えて上に突起電極を設けてもよい。突起
電極として、例えば、はんだクリームをランド２３上に
印刷、溶融することによって形成されたはんだバンプ、
溶融はんだ内にディップすることによって形成されたは
んだバンプ、無電解めっきによって形成されたニッケル
／金バンプなどを設けることができる。突起電極は、導
電性を有し、かつソルダーレジスト膜２４から突出して
いればよい。突起電極を設けることによって、金属ボー
ル２５を順次搭載する手間の掛かる工程とが不要となる
ため、低コストの半導体装置を実現することができる。
【００６５】また、ランド２３を外部電極端子として機
能させるランド・グリッド・アレイ（ＬＧＡ）型の構成
を採用してもよい。ＬＧＡ型の構成を採用した半導体装
置を配線基板上に実装する際には、配線基板の接続端子
の上にはんだクリームを塗布した後リフローさせるなど
の方法によって、ランド２３と配線基板との電気的な接
続を容易に行なうことができる。
【００６６】
【発明の効果】本発明によれば、第１半導体素子の主面
と第２半導体素子の裏面とを被覆する絶縁層上に複数の
外部電極が形成されているため、従来技術と比較して、
多ピン化に対応でき、小型化が可能な半導体装置を提供
することができる。また、本発明による半導体装置の製
造方法によれば、第１素子電極に電気的に接続する配線
層であって一部が外部電極として機能する配線層を形成
するため、ワイヤーボンディング法を用いる従来技術よ
りも、微細な配線を形成することができる。
【図面の簡単な説明】
【図１】（ａ）は、実施形態１にかかる半導体装置１０
を模式的に示す一部切り欠き上面図であり、（ｂ）は、
半導体装置１０を模式的に示す断面図である。
【図２】（ａ）は、実施形態１にかかる半導体装置３０
を模式的に示す一部切り欠き上面図であり、（ｂ）は、
半導体装置３０を模式的に示す断面図である。
【図３】（ａ）〜（ｇ）は、実施形態２における半導体
装置の製造方法を説明するための工程断面図である。
【図４】（ａ）〜（ｇ）は、実施形態２における半導体
装置の製造方法を説明するための工程断面図である。
【図５】従来の半導体装置１００を模式的に示す断面図
である。
【符号の説明】
１０ 半導体装置 １１ 第１半導体チップ（第１半導体素子） １１ａ 第１半導体チップの主面 １２ 第１素子電極 １３ 第２半導体チップ（第２半導体素子） １３ａ 第２半導体チップの主面 １３ｂ 第２半導体チップの裏面 １４ 第２素子電極 １５ 接続部材 １６ 封止樹脂 １７ 絶縁層 １８ 薄膜金属層 １９ メッキレジスト膜 ２０ 厚膜金属層 ２１ 開口部 ２２ 配線層（金属配線パターン） ２３ ランド ２４ ソルダーレジスト膜 ２５ 金属ボール ２６ ランド ２７ 金属ボール ３０ 半導体装置 ５０ 半導体ウェハ １００ 半導体装置（ＣＯＣ） １０１ 第１半導体チップ １０２ 第２半導体チップ １０３ 第１素子電極 １０４ 第２素子電極 １０５ 接続部材（バンプ） １０６ リードフレーム １０７ ボンディングワイヤ １０８ 封止樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐原 隆一 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 戒能 憲幸 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 下石坂 望 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 中村 嘉文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 隈川 隆博 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１素子電極が配列された主面を
    有する第１半導体素子と、 複数の第２素子電極が配列された主面であって前記第１
    半導体素子の前記主面に対向する主面を有する第２半導
    体素子と、 前記第１半導体素子の前記複数の第１素子電極の少なく
    とも一部と、前記第２半導体素子の前記複数の第２素子
    電極の少なくとも一部とを電気的に接続する接続部材
    と、 前記第１半導体素子の前記主面と前記第２半導体素子の
    裏面とを被覆する絶縁層と、 前記絶縁層に形成され、前記複数の第１素子電極の少な
    くとも一部を露出する開口部と、 前記絶縁層上に形成され、前記開口部内に露出した前記
    第１素子電極と電気的に接続された配線層と、 前記配線層の一部として前記絶縁層上に形成され、外部
    機器に電気的に接続可能な複数の外部電極とを備える半
    導体装置。
  2. 【請求項２】 前記第１半導体素子および前記第２半導
    体素子は共に半導体チップであり、前記第１半導体素子
    の前記主面の面積は、前記第２半導体素子の前記主面の
    面積よりも大きい、請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１半導体素子は、半導体ウェハ内
    に形成された半導体チップである、請求項２に記載の半
    導体装置。
  4. 【請求項４】 前記複数の外部電極のうちの少なくとも
    一部は、前記第２半導体素子の前記裏面上に位置する絶
    縁層上に形成されている、請求項１から３の何れか一つ
    に記載の半導体装置。
  5. 【請求項５】 前記第２半導体素子は、外部機器に電気
    的に接続可能な外部電極を少なくとも１つ前記第２半導
    体素子の裏面上に有している、請求項１から４の何れか
    一つに記載の半導体装置。
  6. 【請求項６】 前記第１半導体素子の前記主面上に形成
    され、前記複数の第１素子電極を露出する開口部を有す
    るパッシベーション膜をさらに備え、 前記絶縁層は、前記パッシベーション膜上に形成されて
    いる、請求項１から６の何れか一つに記載の半導体装
    置。
  7. 【請求項７】 前記外部電極上に設けられた金属ボール
    をさらに備える、請求項１から６の何れか一つに記載の
    半導体装置。
  8. 【請求項８】 複数の第１素子電極が配列された主面を
    有する第１半導体素子と、複数の第２素子電極が配列さ
    れた主面を有する第２半導体素子とを用意する工程と、 前記第１半導体素子の前記主面と前記第２半導体素子の
    前記主面とを互いに対向させた後、前記第１半導体素子
    の前記複数の第１素子電極の少なくとも一部と、前記第
    ２半導体素子の前記複数の第２素子電極の少なくとも一
    部とを接続部材によって互いに電気的に接続する工程
    と、 前記第２半導体素子の裏面および前記第１半導体素子の
    前記主面を被覆する絶縁層を形成する工程と、 前記複数の第１素子電極の少なくとも一部を露出する開
    口部を前記絶縁層に形成する工程と、 前記開口部内に露出した前記第１素子電極に電気的に接
    続する配線層であって、前記配線層の一部が外部機器に
    電気的に接続可能な外部電極として機能する配線層を前
    記絶縁層上に形成する工程と、 を包含する半導体装置の製造方法。
  9. 【請求項９】 前記複数の第１素子電極の少なくとも一
    部と前記複数の第２素子電極の少なくとも一部とを互い
    に電気的に接続する工程を実行した後に、前記第２半導
    体素子の前記裏面を研磨する工程をさらに包含する、請
    求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記複数の第１素子電極の少なくとも
    一部と前記複数の第２素子電極の少なくとも一部とを互
    いに電気的に接続する工程を実行した後に、互いに対向
    する前記第１半導体素子の前記主面と前記第２半導体素
    子の前記主面との間に封止樹脂を充填する工程をさらに
    実行する、請求項８または９に記載の半導体装置の製造
    方法。
  11. 【請求項１１】 前記絶縁層に前記開口部を形成する工
    程の後、前記第２半導体素子の前記裏面と前記絶縁層と
    を共に研磨する工程と、 研磨された前記第２半導体素子の前記裏面および前記絶
    縁層の上に、さらなる絶縁層を形成する工程とをさらに
    実行する、請求項８または９に記載の半導体装置の製造
    方法。
  12. 【請求項１２】 前記外部電極上に金属ボールを設ける
    工程をさらに包含する、請求項８から１１の何れか一つ
    に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１半導体素子と前記第２半導体
    素子とを用意する工程は、前記第１半導体素子が複数形
    成された半導体ウェハを用意し、前記半導体ウェハに形
    成された複数の前記第１半導体素子のそれぞれに対応す
    る前記第２半導体素子を用意する工程であり、 前記配線層を形成する工程の後、前記半導体ウェハを前
    記複数の第１半導体素子のそれぞれに分離する工程をさ
    らに実行する、請求項８から１２の何れか一つに記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記第１半導体素子と第２半導体素子
    とを用意する工程は、半導体チップ形態の前記第１半導
    体素子および前記第２半導体素子を用意する工程であ
    る、請求項８から１２の何れか一つに記載の半導体装置
    の製造方法。
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