JP2001223361A

JP2001223361A - 電界効果トランジスタの製造方法

Info

Publication number: JP2001223361A
Application number: JP2000030755A
Authority: JP
Inventors: Seiichiro Azuma; 清一郎東; Toshiyuki Samejima; 俊之鮫島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2001-08-17
Anticipated expiration: 2020-02-08
Also published as: JP3911947B2

Abstract

(57)【要約】【課題】低いプロセス温度で高品質のＭＯＳ界面を得
る。【解決手段】酸素ラジカル処理により低界面順位密度
のＭＯＳ界面を形成し、更に低ダメージなＳｉＯ蒸着に
よる絶縁膜形成を酸素ラジカル雰囲気中で連続しておこ
なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単結晶半導体基板上
に形成される電界効果トランジスタ、絶縁体上に形成さ
れる薄膜トランジスタおよびこれにより形成したロジッ
ク回路、メモリ回路、液晶表示装置の表示画素または液
晶駆動回路の構成素子として利用される薄膜トランジス
タの製造方法に関するものである。

【０００２】

【従来の技術】多結晶シリコン等の半導体膜は薄膜トラ
ンジスタ（以下本願明細書中ではＴＦＴと称する）や太
陽電池に広く利用されている。とりわけ多結晶シリコン
（ｐｏｌｙ−Ｓｉ）ＴＦＴは高移動度化が可能であり
ながらガラス基板のように透明で絶縁性の基板上に作成
できるという特徴を生かして、液晶表示装置（ＬＣＤ）
や液晶プロジェクターなどの光変調素子あるいは液晶駆
動用内蔵ドライバーの構成素子として広く用いられ、新
しい市場の創出に成功している。

【０００３】ガラス基板上に高性能なＴＦＴを作成する
方法としては高温プロセスと呼ばれる製造方法がすでに
実用化されている。ＴＦＴの製造方法として工程最高温
度が１０００℃程度の高温を用いるプロセスを一般的に
高温プロセスと呼んでいる。高温プロセスの特徴は、シ
リコンの固相成長により比較的良質のｐｏｌｙ−Ｓｉを
作成する事ができることと、熱酸化により良質のゲート
絶縁膜（一般的に二酸化珪素）および清浄なｐｏｌｙ−
Ｓｉとゲート絶縁膜の界面を形成できることである。高
温プロセスではこれらの特徴により、高移動度でしかも
信頼性の高い高性能ＴＦＴを安定的に製造することがで
きる。しかし、高温プロセスを用いるためにはＴＦＴを
作成する基板が１０００℃以上の高温の熱工程に耐え得
る必要がある。この条件を満たす透明な基板は現在のと
ころ石英ガラスしかない。このため昨今のｐｏｌｙ−Ｓ
ｉＴＦＴは総て高価で小さい石英ガラス基板上に作成
されており、コストの問題上大型化には向かないとされ
ている。また、固相成長法では十数時間という長時間の
熱処理が必要であり、生産性が極めて低いとの課題があ
る。また、この方法では基板全体が長時間加熱されてい
る事に起因して基板の熱変形が大きな問題と化し実質的
に安価な大型ガラス基板を使用し得ないとの課題が生じ
ており、これもまた低コスト化の妨げとなっている。

【０００４】一方、高温プロセスが持つ上記欠点を解消
し、尚且つ高移動度のｐｏｌｙ−ＳｉＴＦＴを実現し
ようとしているのが低温プロセスと呼ばれる技術であ
る。比較的安価な耐熱性ガラス基板を使うために、工程
最高温度としておおむね６００℃以下のｐｏｌｙ−Ｓｉ
ＴＦＴ製造プロセスを一般に低温プロセスと呼ぶ。低
温プロセスでは発振時間が極短時間のパルスレーザーを
用いてシリコン膜の結晶化をおこなうレーザー結晶化技
術が広く使われている。レーザー結晶化とは、ガラス基
板上のアモルファスシリコン膜に高出力のパルスレーザ
ー光を照射することによって瞬時に溶融させ、これが凝
固する過程で結晶化する性質を利用する技術である。最
近ではガラス基板上のアモルファスシリコン膜にエキシ
マレーザービームをくり返し照射しながらスキャンする
ことによって大面積のｐｏｌｙ−Ｓｉ膜を作成する技術
が広く使われるようになった。また、ゲート絶縁膜とし
てはプラズマＣＶＤをもちいた成膜方法で比較的高品質
の二酸化珪素（ＳｉＯ２）膜が成膜可能となり実用化へ
の見通しが得られるほどになった。これらの技術によっ
て、現在では一辺が数十センチほどもある大型のガラス
基板上にｐｏｌｙ−ＳｉＴＦＴが作成可能となってい
る。

【０００５】しかし、この低温プロセスで問題となるの
はレーザー結晶化したｐｏｌｙ−Ｓｉ膜は高い欠陥密度
を有しており、これがＴＦＴの移動度、閾値電圧を大き
く左右する要因となることである。詳細に調べた結果、
レーザー結晶化ｐｏｌｙ−Ｓｉ膜中には１０¹⁸〜１０¹⁹
（ｃｍ^-3）の高い密度で欠陥が存在していることが分か
った。これは現在よく使われる５０ｎｍのｐｏｌｙ−Ｓ
ｉ膜を想定した場合、面密度にして５×１０¹¹〜５×１
０¹²（ｃｍ^-2）の値になる。更に重大な課題として、Ｔ
ＦＴのＭＯＳ界面にも高密度の界面順位が存在する。そ
の値はおよそ１０¹²（ｃｍ^-2）程度である。これからわ
かるように、ＭＯＳ界面およびｐｏｌｙ−Ｓｉ膜中の両
方に同程度の高い密度で欠陥が存在している。電界効果
トランジスタの場合、ゲート電極に電圧を印加するとＭ
ＯＳキャパシタ容量によって決まるキャリアが半導体側
に誘起される。しかし半導体側、すなわちｐｏｌｙ−Ｓ
ｉ膜およびＭＯＳ界面に欠陥があると、誘起されたキャ
リアがこれら欠陥に捕獲され伝導に寄与できない。結果
として、より高いゲート電圧を印加し、欠陥よりも多く
のキャリアを誘起してやらないとドレイン電流が得られ
ないことになる。これがＴＦＴの閾値電圧を高くしてい
る原因である。現状では上記欠陥を積極的に制御する有
効な手段がないため、ＴＦＴの閾値電圧が高い、あるい
はロット間でのばらつきが大きいという結果を招き、こ
れが現在の製造プロセスでの最大の問題となっている。
現状としてレーザー結晶化ｐｏｌｙ−Ｓｉ膜を用いて作
製したＴＦＴの閾値電圧はおおむね３〜４Ｖ程度であ
る。閾値電圧を例えば１Ｖ程度に下げることができれば
ＴＦＴで作製した回路の駆動電圧を現在の３分の１以下
に下げることができる。回路の消費電力は駆動電圧の２
乗に比例するので、駆動電圧を３分の１以下に下げるこ
とができれば消費電力を１０分の１ちかくに飛躍的に下
げることが可能となるのである。こうすることによっ
て、例えば携帯情報機器向けのディスプレイに適した超
低消費電力の液晶ディスプレイが実現できるのである。
このような目的を達成するためには、ｐｏｌｙ−Ｓｉお
よびＭＯＳ界面の欠陥面密度を共に１０¹⁰（ｃｍ^-2）程
度にまで低減することが求められる。

【０００６】

【発明が解決しようとする課題】そこで本発明は上述の
諸課題を鑑み、レーザー結晶化ｐｏｌｙ−Ｓｉの膜中欠
陥およびＭＯＳ界面の欠陥の両方を共に低減せしめ、ｐ
ｏｌｙ−ＳｉＴＦＴおよび回路の特性向上を実現する電
界効果トランジスタの製造方法を与えるものである。

【０００７】

【課題を解決するための手段】上記課題を解決する為に
請求項１記載の発明は、電界効果トランジスタの製造方
法において、能動層である半導体表面を酸素ラジカル処
理することにより半導体とゲート絶縁膜の界面形成をお
こなうことを特徴とする。ここで酸素ラジカル処理と
は、基底状態から励起されエネルギー的に活性な状態に
ある酸素原子または酸素分子を含むガスに半導体表面を
晒すことを意味する。

【０００８】上記課題を解決する為に請求項２記載の発
明は、電界効果トランジスタの製造方法において、能動
層である半導体表面を酸素ラジカル処理した後、ひきつ
づいて酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう
ことにより半導体とゲート絶縁膜の界面形成をおこなう
ことを特徴とする。ここで酸素ラジカル雰囲気とは、基
底状態から励起されエネルギー的に活性な状態にある酸
素原子または酸素分子を含むガス中のことを言う。また
ＳｉＯ蒸着とは、真空中において雰囲気圧力より高い蒸
気圧をもつＳｉＯ分子線を基板方向に拡散せしめ成膜を
おこなう方法を意味する。

【０００９】上記課題を解決する為に請求項３記載の発
明は請求項１または２記載の電界効果トランジスタの製
造方法であって、前記半導体は薄膜半導体であることを
特徴とする。ここで薄膜半導体とはおおむね膜厚が５μ
ｍ以下の膜状の半導体を意味する。

【００１０】上記課題を解決する為に請求項４記載の発
明は、請求項１、２または３記載の電界効果トランジス
タの製造方法で、前記半導体は光照射により結晶成長あ
るいは再結晶化させ形成することを特徴とする。

【００１１】上記課題を解決する為に請求項５記載の発
明は、請求項１、２、３または４記載の電界効果トラン
ジスタの製造方法で、前記半導体は光照射により結晶成
長あるいは再結晶化させた後真空中連続で水素プラズマ
処理をおこなうことによって形成することを特徴とす
る。

【００１２】上記課題を解決する為に請求項６記載の電
界効果トランジスタの製造方法は、請求項１、２、３、
４または５記載の電界効果トランジスタの製造方法にお
いて、前記半導体表面の酸素ラジカル処理および酸素ラ
ジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、前記
半導体形成を真空中にておこなった後、更に真空中で連
続しておこなうことを特徴とする。ここで半導体形成と
は光照射による結晶成長あるいは再結晶化と水素プラズ
マ処理を含む。

【００１３】上記課題を解決する為に請求項７記載の電
界効果トランジスタの製造方法は、請求項１、２、３、
４、５または６記載の電界効果トランジスタの製造方法
において、前記半導体形成工程と半導体表面の酸素ラジ
カル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着を
おこなう工程は、同一基板温度にておこなうことを特徴
とする。ここで半導体形成工程とは光照射による結晶成
長あるいは再結晶化と水素プラズマ処理を含む上記課題
を解決する為に請求項８記載の電界効果トランジスタの
製造方法は、請求項１、２、３、４、５、６または７記
載の電界効果トランジスタの製造方法において、前記半
導体表面の酸素ラジカル処理および酸素ラジカル雰囲気
中にてＳｉＯ蒸着をおこなう工程は、誘導結合型プラズ
マをラジカル供給源とし酸素ラジカル発生をおこなうこ
とを特徴とする。

【００１４】上記課題を解決する為に請求項９記載の電
界効果トランジスタの製造方法は、請求項１、２、３、
４、５、６、７または８記載の電界効果トランジスタの
製造方法において、前記半導体表面の酸素ラジカル処理
および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう
工程は、ＥＣＲプラズマをラジカル供給源とし酸素ラジ
カル発生をおこなうことを特徴とする。ここでＥＣＲプ
ラズマとは、電子サイクロトロン共鳴（ＥＣＲ）法によ
り生成したプラズマを意味する。

【００１５】上記課題を解決する為に請求項１０記載の
電界効果トランジスタの製造方法は、請求項１、２、
３、４、５、６、７、８または９記載の電界効果トラン
ジスタの製造方法において、前記半導体表面の酸素ラジ
カル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着を
おこなう工程は、ヘリコン波プラズマをラジカル供給源
とし酸素ラジカル発生をおこなうことを特徴とする。

【００１６】上記課題を解決する為に請求項１１記載の
電界効果トランジスタの製造方法は、請求項１、２、
３、４、５、６、７、８、９または１０記載の電界効果
トランジスタの製造方法において、前記半導体表面の酸
素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ
蒸着をおこなう工程は、蒸着時圧力が１×１０^-2（ｔｏ
ｒｒ）以下にておこなうことを特徴とする。

【００１７】上記課題を解決する為に請求項１２記載の
電界効果トランジスタの製造方法は、請求項１、２、
３、４、５、６、７、８、９、１０または１１記載の電
界効果トランジスタの製造方法において、前記半導体表
面の酸素ラジカル処理および酸素ラジカル雰囲気は、酸
素ガス１００％あるいは酸素ガスと不活性ガスの混合ガ
スを原料ガスとして形成することを特徴とする。

【００１８】上記課題を解決する為に請求項１３記載の
電界効果トランジスタの製造方法は、請求項１、２、
３、４、５、６、７、８、９、１０、１１または１２記
載の電界効果トランジスタの製造方法において、前記酸
素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、
半導体表面の酸素ラジカル処理を少なくとも１０秒以上
おこなってから開始することを特徴とする。

【００１９】上記課題を解決する為に請求項１４記載の
電界効果トランジスタの製造方法は、請求項１、２、
３、４、５、６、７、８、９、１０、１１、１２または
１３記載の電界効果トランジスタの製造方法において、
能動層である半導体表面を酸素ラジカル処理した後、ひ
きつづいて酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこ
なうことにより半導体とゲート絶縁膜の界面形成をおこ
なった後、半導体素子分離工程をおこなうことを特徴と
する。ここで半導体素子分離工程とは、前記半導体を電
気的に分離された島状パターンに形成あるいは絶縁体領
域を形成することによって、最終的に形成された素子同
士が電気的に絶縁された状態にする工程を意味する。

【００２０】上記課題を解決する為に請求項１５記載の
電界効果トランジスタの製造方法は、請求項１４記載の
電界効果トランジスタの製造方法において、前記半導体
素子分離工程をおこなった後、基板全面に再度ゲート絶
縁膜形成をおこなうことを特徴とする。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づいて詳述する。図１に工程を追うごとのｐ
ｏｌｙ−ＳｉＴＦＴの構造を図示する。

【００２２】（１．半導体薄膜の形成）本願発明の実施
のためには通常、基板（１０１）の上に下地保護膜（１
０２）を形成しその上に半導体薄膜（１０３）を形成す
るので、この一連の形成方法について説明する。

【００２３】本発明を適応し得る基板（１０１）として
は金属等の導電性物質、シリコン・カーバイト（Ｓｉ
Ｃ）やアルミナ（Ａｌ₂Ｏ₃）や窒化アルミニウム（Ａｌ
Ｎ）等のセラミック材料、溶融石英やガラス等の透明ま
たは非透明絶縁性物質、シリコンウェーハー等の半導体
物質、並びにそれを加工したＬＳＩ基板等が可能であ
る。半導体膜は基板上に直接又は下地保護膜や下部電極
等を介して堆積する。

【００２４】下地保護膜（１０２）としては酸化硅素膜
（ＳｉＯ_X：０＜ｘ≦２）や窒化硅素膜（Ｓｉ₃Ｎ_X：０
＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの
薄膜半導体装置を通常のガラス基板上に作成する場合の
様な半導体膜への不純物制御が重要である時、ガラス基
板中に含まれているナトリウム（Ｎａ）等の可動イオン
が半導体膜中に混入しない様に下地保護膜を形成した後
に半導体膜を堆積する事が好ましい。同じ事情は各種セ
ラミック材料を基板として用いる場合にも通ずる。下地
保護膜はセラミック中に添加されている焼結助材原料な
どの不純物が半導体部に拡散及び混入するのを防止する
のである。金属材料などの導電性材料を基板として用
い、且つ半導体膜が金属基板と電気的に絶縁されていな
ければならない場合には、絶縁性を確保する為に当然下
地保護膜は必要不可欠である。更に半導体基板やＬＳＩ
素子上に半導体膜を形成する時にはトランジスタ間や配
線間の層間絶縁膜が同時に下地保護膜でもある。

【００２５】下地保護膜はまず基板を純水やアルコール
などの有機溶剤で洗浄した後、基板上に常圧化学気相堆
積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶ
Ｄ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等の
ＣＶＤ法或いはスパッター法等で形成する。下地保護膜
として酸化硅素膜を用いる場合、常圧化学気相堆積法で
は基板温度を２５０℃程度から４５０℃程度としてモノ
シラン（ＳｉＨ₄）や酸素を原料として堆積し得る。プ
ラズマ化学気相堆積法やスパッター法では基板温度は室
温から４００℃程度である。下地保護膜の膜厚は基板か
らの不純物元素の拡散と混入を防ぐのに十分な厚さが必
要で、その値は最小で１００ｎｍ程度以上である。ロッ
ト間や基板間のばらつきを考慮すると２００ｎｍ程度以
上が好ましく、３００ｎｍ程度あれば保護膜としての機
能を十分に果たし得る。下地保護膜がＩＣ素子間やこれ
らを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４
００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余
りにも厚くなると絶縁膜のストレスに起因するクラック
が生ずる。その為最大膜厚は２μｍ程度が好ましい。生
産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度
が上限である。

【００２６】次に半導体薄膜（１０３）について説明す
る。本発明が適用される半導体膜としてはシリコン（Ｓ
ｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の
他に、シリコン・ゲルマニウム（Ｓｉ_XＧｅ_1-X ：０＜
ｘ＜１）やシリコン・カーバイド（Ｓｉ_XＣ_1-X ：０＜
ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_XＣ_1-X ：
０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム
・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳ
ｂ）等の三族元素と五族元素との複合体化合物半導体
膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元
素と六族元素との複合体化合物半導体膜等がある。或い
はシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_XＧ
ｅ_YＧａ_ZＡｓ_Z：ｘ＋ｙ＋ｚ＝１）と云った更なる複合
化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素
（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加
したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム
（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等の
アクセプター元素を添加したＰ型半導体膜に対しても本
発明は適応可能である。これら半導体膜はＡＰＣＶＤ法
やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはス
パッター法等や蒸着法等のＰＶＤ法で形成する。半導体
膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基
板温度を４００℃程度から７００℃程度としてジシラン
（Ｓｉ₂Ｈ₆）などを原料として堆積し得る。ＰＥＣＶＤ
法ではモノシラン（ＳｉＨ₄）などを原料として基板温
度が１００℃程度から５００℃程度で堆積可能である。
スパッター法を用いる時には基板温度は室温から４００
℃程度である。この様に堆積された半導体膜の初期状態
（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、
微結晶質、或いは多結晶質等様々な状態があるが、本願
発明にあっては初期状態はいずれの状態であっても構わ
ない。尚本願明細書中では非晶質の結晶化のみならず、
多結晶質や微結晶質の再結晶化をも含めて総て結晶化と
呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２
０ｎｍ程度から１００ｎｍ程度が適している。

【００２７】（２．半導体薄膜のレーザー結晶化）基板
上に下地絶縁膜と半導体膜を形成した後、この半導体膜
をレーザー照射によって結晶化する。通常、ＬＰＣＶＤ
法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜
表面は自然酸化膜で覆われていることが多い。従って、
レーザー光を照射する前にこの自然酸化膜を除去する必
要がある。このためには弗酸溶液に浸してウエットエッ
チングする方法や、フッ素ガスを含んだプラズマ中での
ドライエッチング等がある。

【００２８】次に半導体膜のついた基板をレーザー照射
チャンバーにセットする。レーザー照射チャンバーは一
部分が石英の窓によってできており、チャンバーを真空
に排気した後この石英窓からレーザー光を照射する。

【００２９】ここでレーザー光について説明する。レー
ザー光は半導体薄膜（１０３）表面で強く吸収され、そ
の直下の絶縁膜（１０２）や基板（１０１）にはほとん
ど吸収されないことが望まれる。従ってこのレーザー光
としては紫外域またはその近傍の波長を持つエキシマレ
ーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調
波等が好ましい。また、半導体薄膜を高温に加熱すると
同時に基板へのダメージを防ぐためには大出力でしかも
極短時間のパルス発振であることが必要となる。従っ
て、上記レーザー光の中でも特にキセノン・クロライド
（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトン
フロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等の
エキシマ・レーザーが最も適している。次にこれらのレ
ーザー光の照射方法について図２にそって述べる。レー
ザーパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ
程度の極短時間である。レーザー照射は基板（２００）
を室温（２５℃）程度から４００℃程度の間とし、背景
真空度が１０^-4Ｔｏｒｒ程度から１０^-9Ｔｏｒｒ程度の
真空中にて行う。レーザー照射の一回の照射面積は対角
５ｍｍ程度から６０ｍｍ程度の正方形または長方形状で
ある。レーザー照射の一回の照射で例えば８ｍｍの正方
形面積が結晶化できるビームを用いた場合について説明
する。１カ所に１発のレーザー照射（２０１）をおこな
った後、基板とレーザーとの位置を相対的に水平方向に
わずかにずらす（２０３）。この後再び１発のレーザー
照射（２０２）をおこなう。このショットアンドスキャ
ンを連続的に繰り返していく事によって大面積の基板に
も対応できる。更に具体的には、各照射毎に照射領域を
１％程度から９９％程度ずらして行く（例えば５０％：
先の例では４ｍｍ）。最初に水平方向（Ｘ方向）に走査
した後、次に垂直方向（Ｙ方向）に適当量（２０４）ず
らせて、再び水平方向に所定量（２０３）ずつずらせて
走査し、以後この走査を繰り返して基板全面に第一回目
のレーザー照射を行う。この第一回目のレーザー照射エ
ネルギー密度は５０ｍＪ／ｃｍ²程度から６００ｍＪ／
ｃｍ²程度の間が好ましい。第一回目のレーザー照射が
終了した後、必要に応じて第二回目のレーザー照射を全
面に施す。第二回目のレーザー照射を行う場合、そのエ
ネルギー密度は一回目より高い値が好ましく、１００ｍ
Ｊ／ｃｍ²程度から１０００ｍＪ／ｃｍ²程度の間として
も良い。走査方法は第一回目のレーザー照射と同じで正
方形状の照射領域をＹ方向とＸ方向に適当量ずらせて走
査する。更に必要に応じてエネルギー密度をより高くし
た第三回目或いは第四回目のレーザー照射を行う事も可
能で有る。こうした多段階レーザー照射法を用いるとレ
ーザー照射領域端部に起因するばらつきを完全に消失さ
せる事が可能になる。多段階レーザー照射の各回目の照
射に限らず通常の一段階照射でも、レーザー照射は総て
半導体膜に損傷が入らぬエネルギー密度で行う。これ以
外にも図３に示すように、照射領域形状を幅１００μｍ
程度以上で長さが数１０ｃｍ以上のライン状（３０１）
とし、このライン状レーザー光を走査して結晶化を進め
ても良い。この場合各照射毎のビームの幅方向の重なり
はビーム幅の５％程度から９５％程度とする。ビーム幅
が１００μｍでビーム毎の重なり量が９０％で有れば、
一回の照射毎にビームは１０μｍ進むので同一点は１０
回のレーザー照射を受ける事となる。通常半導体膜を基
板全体で均一に結晶化させるには少なくとも５回程度以
上のレーザー照射が望まれるので、照射毎のビームの重
なり量は８０％程度以上が求められる。高い結晶性の多
結晶膜を確実に得るには同一点が１０回程度から３０回
程度の照射が行われる様に重なり量を９０％程度から９
７％程度へと調整するのが好ましい。

【００３０】（３．半導体薄膜のプラズマ処理）レーザ
ー結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０¹⁸（ｃ
ｍ^-3）程度の高い密度で欠陥が存在する。これはレーザ
ー結晶化が極めて高速の結晶成長であるためで、特に結
晶粒界に多くの欠陥が局在する。これら欠陥の正体はシ
リコンの未結合手（ダングリングボンド）であり、通常
は中性であるがキャリアを捕獲して電荷を帯びる性質が
ある。これら欠陥が高密度でｐｏｌｙ−Ｓｉ膜中に存在
すると、ＴＦＴを動作させようとしたとき電界効果によ
って誘起されたキャリアがことごとく欠陥に捕獲されて
しまうので、ソース−ドレイン電極間に電流が流れない
ことになってしまう。結果としてより高いゲート電圧を
かける必要が生じ、閾値電圧の上昇を招くのである。こ
れを防ぐために上記レーザー結晶化工程によって全面結
晶化が終了した後、真空雰囲気であったレーザー結晶化
チャンバー内に水素や酸素、窒素ガスをマスフローコン
トローラを経て導入し、平行平板ＲＦ電極により試料全
面にてプラズマ放電をおこなう。ここでガスは例えば１
Ｔｏｒｒ程度の圧力になるように流量を調整する。プラ
ズマ発生は、他にも誘導結合型ＲＦ放電や直流放電ある
いは熱フィラメントによる熱電子をもちいた電離によっ
て発生させることが出来る。レーザー結晶化直後のｐｏ
ｌｙ−Ｓｉ膜に水素プラズマ処理を５秒から３００秒施
すことによって膜中の欠陥は１０¹⁶（ｃｍ^-3）程度の密
度に劇的に減少し、電気的に優れたｐｏｌｙ−Ｓｉ膜を
得ることが出来る。

【００３１】水素はシリコン膜中での拡散速度が極めて
大きいので、例えば５０ｎｍ程度の膜厚のｐｏｌｙ−Ｓ
ｉならば処理時間は１６０秒程度で十分である。水素は
原子半径が小さくｐｏｌｙ−Ｓｉ膜の深い位置、すなわ
ち下地層との界面まで効率的に欠陥パシベーションが短
時間で可能となる。水素プラズマは基板温度に依存して
シリコンエッチングモードの効果が生じる。これを回避
するためには基板温度をおおむね１００℃〜４００℃に
保つ必要がある。尚、工程のタクトタイムを短縮するた
めにはレーザー結晶化を行った後基板を真空ロボットア
ームによって別の真空チャンバーに移動させ、前記水
素、酸素、窒素プラズマ処理を行うことが有効である。

【００３２】欠陥を低減させるプロセスとしては上記の
理由により水素プラズマが適しているが、他にも酸素プ
ラズマ、窒素プラズマ、フッ素プラズマなどのプラズマ
処理によって欠陥を低減することも可能である。

【００３３】（４．ＭＯＳ界面形成）斯様にしてｐｏｌ
ｙ−Ｓｉ膜の高品質化を達成することが可能であるが、
更に重要なプロセスは高品質なｐｏｌｙ−Ｓｉ膜−ゲー
ト絶縁膜界面を形成する工程である。ｐｏｌｙ−Ｓｉ表
面に存在するシリコン原子にうまく酸素原子を結合させ
て界面順位密度を低減させる必要がある。シリコン膜表
面にはおよそ１０¹⁵（ｃｍ^-2）の結合手が存在する。Ｔ
ＦＴのトランジスタ特性を良好なものにするには、界面
順位密度を１０¹⁰（ｃｍ^-2）程度に抑える必要がある。
すなわち、１０万個のシリコン結合手に対して１個程度
の欠陥しか許容されず、あとの結合手は酸素原子と秩序
正しく結合をしていなければならないという大変厳しい
ものである。従来のプロセスではこのｐｏｌｙ−Ｓｉ表
面はフォトレジストや薬液にさらされて積極的に制御さ
れていないため界面順位密度はせいぜい１０¹²（ｃ
ｍ^-2）程度にしか制御することができなかった。しか
し、本発明が開示する酸素ラジカル雰囲気中においてＳ
ｉＯ蒸着をおこなう技術によって４００℃以下の低温プ
ロセスでも極めて良好な界面が形成されるのである。ｐ
ｏｌｙ−Ｓｉ膜表面には炭素原子が相当量存在してお
り、これが清浄なＭＯＳ界面を形成する妨げとなってい
る。この炭素原子を表面からとりさり、なお且つシリコ
ン原子と良好なシリコン−酸素結合を形成するのに酸素
ラジカル処理が極めて有効である。これは酸素ラジカル
が表面の炭素と反応しこれを引き離す役割と、次に表面
に現れたシリコン原子と結合して結合を形成する役割の
両方を演じるためである。単純な酸素プラズマ処理によ
っても酸素ラジカルは形成されるが、プラズマ中に存在
する高エネルギーイオンによってシリコン原子と酸素原
子の良好な結合が容易に切断されてしまうので、結果的
に界面順位密度を低減できないのである。酸素ラジカル
により高品質なＭＯＳ界面を形成した後、表面にやって
きたＳｉＯ分子線と酸素ラジカルが反応することによっ
て低ダメージで良好な絶縁膜を連続的に成膜することが
できる。酸素ラジカルによって形成されたＭＯＳ界面は
極表面に限られているので、第１層ゲート絶縁膜（１０
５）形成をプラズマＣＶＤ等の方法でおこなうと良好な
ＭＯＳ界面が乱される。従って、酸素ラジカル雰囲気中
でＳｉＯ蒸着をすることによって低界面順位密度のＭＯ
Ｓ界面が保持されるのである。このように酸素ラジカル
の存在はシリコン−酸素の良好な結合を形成する上で本
質的なものである。単純に酸素雰囲気中でＳｉＯを蒸着
することによってもＭＯＳ界面形成は可能であるが、界
面順位密度では酸素ラジカル雰囲気中で形成したものに
劣る。図５は本発明のＭＯＳ界面形成法により作製した
ＭＯＳキャパシタ（５００）と、酸素ラジカルを用いず
ＳｉＯを真空蒸着し酸素プラズマによって絶縁膜の酸化
をおこなうことにより作製したＭＯＳキャパシタ（５０
１）の高周波Ｃ−Ｖ特性（１ＭＨｚ）の違いを示したも
のである。絶縁膜厚はどちらも５０から６０ｎｍである
が、酸素ラジカル中でＳｉＯを蒸着し形成したＭＯＳキ
ャパシタは界面順位がすくなく極めて急峻なカーブの立
ち上がりを示した（５００）。これからもわかるよう
に、酸素ラジカルによる界面処理が界面順位密度の低減
に極めて重要なのである。

【００３４】具体的な工程としては、レーザー結晶化に
よって形成されたｐｏｌｙ−Ｓｉ膜は真空中連続で水素
プラズマ処理され、その後更に真空を破ること無くＭＯ
Ｓ界面形成チャンバへと真空搬送される。基板は工程の
タクトタイムを低減させるためにレーザー結晶化、プラ
ズマ処理、ＭＯＳ界面形成プロセスの工程中常に一定温
度に保ったまま処理がおこなわれるのが望ましい。この
時の基板温度はおおむね１００℃〜３５０℃が適当であ
る。真空チャンバー中で基板を１００℃〜３５０℃に保
持し、背景真空度が１０^-7（ｔｏｒｒ）台になるまで真
空排気する。ＳｉＯの蒸着はパウダーをるつぼに入れ、
この周りをヒータによって１０００℃〜１２００℃の温
度に加熱する機構を持ったＫセルを用いる方法や、電子
線蒸着の方法がある。ＳｉＯの飽和蒸気圧は上記加熱温
度で１０^-4〜１０^-3（ｔｏｒｒ）に達するため、シャッ
タをあけるとＳｉＯの分子線が基板に向かって照射され
る。ここで蒸発源としてはＳｉＯ以外にシリコンを用い
てもよいが、この場合はより高温で加熱しないと十分な
蒸気圧が得られない。このような状態で処理チャンバー
に酸素ガスあるいは窒素ガスまたは不活性ガスと酸素、
窒素ガスとの混合ガスを導入し、圧力を１０^-5〜１０^-2
（ｔｏｒｒ）程度に調整する。ガス圧力はＫセルにより
蒸着する物質の蒸気圧およびラジカルを発生させるラジ
カル源の放電条件との兼ね合いによって決定される。す
なわち、蒸発源の蒸気圧より低い圧力でなければなら
ず、且つラジカルが効率的に発生できるのに十分な圧力
である必要がある。ＳｉＯを蒸発させ、誘導結合型のプ
ラズマ放電により酸素ラジカルを供給する場合には、１
×１０^-4〜１×１０^-3（ｔｏｒｒ）の酸素ガス圧が適当
である。この圧力下で、酸素ラジカルや窒素ラジカルを
発生させる。ラジカル発生源はプラズマ放電やホットワ
イヤーによる熱励起法があるが、プラズマ放電が簡便で
再現性もよく有利である。またラジカル発生効率を上げ
るために、ヘリウムやクリプトンなどの不活性ガスと酸
素ガス、窒素ガスの混合ガスを用いて放電をおこなうの
も有効である。ただし、平行平板型のＲＦ放電では放電
圧力が０．１（ｔｏｒｒ）以下に下げられないので前記
ガス圧力の条件を満たすことができず不適当である。低
圧力下で効率的にラジカルを発生できる放電形態として
は、誘導結合型ＲＦ放電、ＥＣＲプラズマ放電、ヘリコ
ン波プラズマ放電がふさわしい。これらはどれも前記ガ
ス圧力条件を見たしながら高効率で酸素ラジカルを発生
することができるからである。本発明のＭＯＳ界面形成
プロセスはラジカルを用いることが本質的であるので、
プラズマ放電によって発生した電子やイオンはできる限
りプロセス領域に存在しないことが望ましい。あるいは
存在してもＭＯＳ界面に与えるダメージの小さい低電子
温度プラズマでなくてはならない。従ってプラズマ発生
領域とプロセスをおこなう領域はメッシュなどによって
分離されている必要がある。前述のようにＭＯＳ界面の
最も重要な第１層を形成するのは酸素ラジカルによる効
果であるので、はじめにＳｉＯ蒸着源のシャッタを閉じ
た状態で酸素ラジカルによるｐｏｌｙ−Ｓｉ膜表面処理
をおこなう。この処理時間はラジカル源への投入パワー
にも依るが、おおむね１分から１０分ほどおこなう。こ
のようにして良好な界面が形成された後、Ｋセルのシャ
ッタを開き引き続き酸素ラジカル雰囲気中でＳｉＯを基
板表面に供給する。こうすると良好に形成されたＭＯＳ
界面に引き続いて良質の絶縁膜が堆積されていくので、
以上の方法によって極めて優れたＭＯＳ構造を形成する
ことができるのである。この時形成する絶縁膜（１０
５）の膜厚は、引き続くプロセスによって高品質のＭＯ
Ｓ界面が影響を受けない程度の厚さが必要である。した
がって、最低限１０ｎｍ程度の厚さの絶縁膜を形成す
る。このように本発明によるＭＯＳ界面形成プロセスは
すべて４００℃以下の低温プロセスでありながら、きわ
めて高品質のＭＯＳ界面を与えるものである。

【００３５】（５．素子分離工程）レーザー結晶化、プ
ラズマ処理、ＭＯＳ界面形成の真空中連続プロセスによ
り極めて高品質のＭＯＳ構造が形成された。次にＴＦＴ
素子同士を電気的に絶縁するために素子分離工程をおこ
なう。ここでは図１に示すように絶縁膜とｐｏｌｙ−Ｓ
ｉ膜を連続でエッチングする。絶縁膜（１０５）上にフ
ォトリソグラフィーによりパターンを形成した後、ウエ
ットまたはドライエッチングによりＳｉＯ₂をエッチン
グする。引き続きｐｏｌｙ−Ｓｉ膜をドライエッチング
によりエッチングする。ここではＳｉＯ₂とｐｏｌｙ−
Ｓｉ膜の２層をエッチングするので、エッチング後のエ
ッジの形状が庇状にならないよう注意する必要がある。

【００３６】（６．ゲート絶縁膜形成）アイランド状の
ＳｉＯ₂、ｐｏｌｙ−Ｓｉ膜を形成した後、基板全面に
更にゲート絶縁膜（１０６）を形成する。ゲート絶縁膜
の成膜方法としては、ＥＣＲプラズマＣＶＤ法、平行平
板ＲＦ放電プラズマＣＶＤ法などがある。または再度酸
素ラジカル中でＳｉＯ蒸着することによって絶縁膜を形
成してもよい。

【００３７】（７．以降の工程）引き続いてゲート電極
（１０７）となる薄膜をＰＶＤ法或いはＣＶＤ法などで
堆積する。この材質は電気抵抗が低く、３５０℃程度の
熱工程に対して安定である事が望まれ、例えばタンタ
ル、タングステン、クロム等の高融点金属がふさわし
い。また、イオンドーピングによってソース、ドレイン
を形成する場合、水素のチャネリングを防止するために
このゲート電極の膜厚がおよそ７００ｎｍ程度必要にな
る。前記高融点金属の中で７００ｎｍもの膜厚で成膜し
ても膜ストレスによるクラックが生じない材料となる
と、タンタルが最もふさわしい。ゲート電極となる薄膜
を堆積後パターニングを行い、引き続いて半導体膜に不
純物イオン注入を行ってソース・ドレイン領域（１０
８、１０９）を形成する。この時ゲート電極がイオン注
入のマスクとなっているので、チャンネルはゲート電極
下のみに形成される自己整合構造となる。不純物イオン
注入は質量非分離型イオン注入装置を用いて注入不純物
元素の水素化物と水素を注入するイオン・ドーピング法
と、質量分離型イオン注入装置を用いて所望の不純物元
素のみを注入するイオン打ち込み法の二種類が適応され
得る。イオン・ドーピング法の原料ガスとしては水素中
に希釈された濃度０．１％程度から１０％程度のホスフ
ィン（ＰＨ₃）やジボラン（Ｂ₂Ｈ₆）等の注入不純物元
素の水素化物を用いる。イオン打ち込み法では所望の不
純物元素のみを注入した後に引き続いて水素イオン（プ
ロトンや水素分子イオン）を注入する。前述の如くＭＯ
Ｓ界面やゲート絶縁膜を安定に保つ為には、イオン・ド
ーピング法にしろイオン打ち込み法にしろイオン注入時
の基板温度は３５０℃以下である事が好ましい。一方注
入不純物の活性化を３５０℃以下の低温にて常に安定的
に行うには（本願ではこれを低温活性化と称する）、イ
オン注入時の基板温度は２００℃以上である事が望まし
い。トランジスタのしきい値電圧を調整する為にチャン
ネル・ドープ行うとか、或いはＬＤＤ構造を作成すると
云った様に低濃度に注入された不純物イオンを低温で確
実に活性化するには、イオン注入時の基板温度は２５０
℃以上で有る事が必要となる。この様に基板温度が高い
状態でイオン注入を行うと、半導体膜のイオン注入に伴
う結晶壊破の際に再結晶化も同時に生じ、結果としてイ
オン注入部の非晶質化を防ぐ事が出来るのである。即ち
イオン注入された領域は注入後も依然として結晶質とし
て残り、その後の活性化温度が３５０℃程度以下と低温
で有っても注入イオンの活性化が可能に成る訳で有る。
ＣＭＯＳＴＦＴを作成する時はポリイミド樹脂等の適
当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交
互にマスクで覆い、上述の方法にてそれぞれのイオン注
入を行う。

【００３８】また、不純物の効率的な活性化法としてエ
キシマレーザーなどを照射するレーザー活性化がある。
これは絶縁膜を通してレーザー照射することによりソー
ス、ドレイン部のドープｐｏｌｙ−Ｓｉを溶融・固化さ
せ、不純物を活性化させる方法である。

【００３９】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。

【００４０】

【実施例】本発明の実施例を図１にそって説明する。本
発明で用いられる基板及び下地保護膜に関しては前述の
説明に準ずるが、ここでは基板の一例として３００ｍｍ
×３００ｍｍの正方形状汎用無アルカリガラス（１０
１）を用いる。まず基板１０１上に絶縁性物質である下
地保護膜（１０２）を形成する。ここでは基板温度を１
５０゜ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程
度の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜
トランジスタの能動層となる真性シリコン膜等の半導体
膜（１０３）を堆積する。半導体膜の厚みは５０ｎｍ程
度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、
原料ガスで有るジシラン（Ｓｉ₂Ｈ₆）を２００ＳＣＣＭ
流し、４２５℃の堆積温度で非晶質シリコン膜１０３を
堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５
０℃とした状態で反応室の内部に複数枚（例えば１７
枚）の基板を表側を下向きとして配置する。こうした後
にターボ分子ポンプの運転を開始する。ターボ分子ポン
プが定常回転に達した後、反応室内の温度を約１時間掛
けて２５０℃から４２５℃の堆積温度に迄上昇させる。
昇温開始後の最初の１０分間は反応室にガスを全く導入
せず真空中で昇温を行ない、しかる後純度が９９．９９
９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。こ
の時の反応室内における平衡圧力は、３．０×１０^-3Ｔ
ｏｒｒで有る。堆積温度に到達した後、原料ガスである
ジシラン（Ｓｉ₂Ｈ₆）を２００ＳＣＣＭ流すと共に、純
度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を
１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は
凡そ０．８５Ｔｏｒｒで有る。堆積の進行と共に反応室
内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ
１．２５Ｔｏｒｒと成る。斯様に堆積したシリコン膜
（１０３）は基板の周辺部約７ｍｍを除いた２８６ｍｍ
角の領域内に於いて、その膜厚変動はア５％以内で有
る。

【００４１】次にレーザー結晶化を行うのであるが、こ
れに先立って非晶質シリコン膜を弗酸溶液に浸し、半導
体膜（１０３）上の自然酸化膜をエッチングする。一般
的にシリコン膜が露出した表面は非常に不安定で、シリ
コン薄膜を保持している雰囲気物質と容易に反応を起こ
す。従って、レーザー照射をおこなう前処理では単に自
然酸化膜を除去するだけでなく、露出したシリコン膜表
面を安定化させる必要がある。このためには、弗酸溶液
による処理が望ましい。弗酸は純水との混合比が１：３
０になるようにする。この弗酸溶液中に約２０から３０
秒浸した後、すぐに純水洗浄を１０から２０分おこな
う。この後スピンナーで純水を取り除く。これによっ
て、シリコン膜表面は水素原子でターミネートされた安
定化表面になる。

【００４２】次にレーザー光の照射をおこなう。本例で
はキセノン・クロライド（ＸｅＣｌ）のエキシマ・レー
ザー（波長：３０８ｎｍ）を照射する。レーザーパルス
の強度半値幅（時間に対する半値幅）は２５ｎｓであ
る。基板をレーザー結晶化チャンバーにセットした後、
真空排気をおこなう。真空排気後基板温度を２５０度℃
まで上昇させる。一回のレーザー照射面積は１０ｍｍ角
の正方形状で、照射面でのエネルギー密度は１６０ｍＪ
／ｃｍ² である。このレーザー光を９０％ずつ重ねつつ
（つまり照射するごとに１ｍｍづつ）相対的にずらしな
がら照射を繰り返す（図２参照）。こうして一辺３００
ｍｍの基板全体のアモルファスシリコンを結晶化する。
同様な照射方法を用いて２回目のレーザー照射を行う。
２回目のエネルギー密度は１８０ｍＪ／ｃｍ²で有る。
これをくり返し、３回目、４回目と約２０ｍＪ／ｃｍ²
づつ照射エネルギー密度を上昇させながら最終的にはの
エネルギー密度４４０ｍＪ／ｃｍ²の照射をおこないレ
ーザー照射を終了する。ここで４５０ｍＪ／ｃｍ²の照
射レーザーエネルギー密度を超えた高いエネルギーを照
射すると、ｐ−Ｓｉのグレインが微結晶化を起こすた
め、これ以上のエネルギー照射を避けた。

【００４３】次にこのレーザー結晶化チャンバーに水素
ガスを導入する。本例では９９．９９９％水素ガスをマ
スフローコントローラから導入し、チャンバー内圧力は
１（ｔｏｒｒ）になるように調整した。この状態で真空
中で移動可能な平行平板電極を基板上まで移動させ、こ
れに１３．５６ＭＨｚのＲＦを印可することによって放
電を行い、水素によるレーザー結晶化ｐｏｌｙ−Ｓｉ膜
中の欠陥終端をおこなった。基板温度は２５０℃、投入
したＲＦパワーは３Ｗ／ｃｍ²とした。水素は十分短時
間に膜中に拡散しうるので、１６０秒の処理で特にｐｏ
ｌｙ−Ｓｉ膜の深い位置および下地層との界面に存在す
る欠陥を効率的に終端する。

【００４４】次に真空を保ったままで基板（１００）を
ＭＯＳ界面形成チャンバー（４００）へと搬送する。基
板搬送終了後、チャンバー内を１０^-7（ｔｏｒｒ）台の
真空度に排気する。一方、Ｋセルはシャッタ（４０１）
を閉じた状態で、２００メッシュ、純度９９．９９％の
ＳｉＯパウダーを入れたるつぼ（４０３）がタンタルワ
イヤ（４０４）を使って１０００℃から１２００℃に加
熱されている。この状態でチャンバー内に酸素ガスをマ
スフローコントローラ（４０５）で制御しながら１ｓｃ
ｃｍ導入し圧力を１×１０^-4（ｔｏｒｒ）に保持する。
ラジカル発生源にも酸素ガスが供給され、穴の空いたセ
ラミック（４０７）放電室（４１０）に誘導結合型の放
電（パワー３００Ｗ）により同圧力下で酸素ラジカルを
発生させた。プラズマは放電室内（４０７）に閉じ込め
られるが、拡散してくる中性の酸素ラジカルによってｐ
ｏｌｙ−Ｓｉ膜のＭＯＳ界面形成をおこなうために、酸
素ラジカル処理を５分間おこなった。しかる後、Ｋセル
のシャッタ（４０１）を開けＳｉＯ分子線を基板へ照射
し第１層目のゲート絶縁膜（１０５）を３０ｎｍ形成し
た。

【００４５】次に基板を真空チャンバから取り出し、ｐ
ｏｌｙ−Ｓｉ膜と第１層絶縁膜の連続エッチングをおこ
なった。引き続き、第２層絶縁膜（１０６）を本例では
平行平板型ｒｆ放電ＰＥＣＶＤ法で基板温度を３５０℃
として７０ｎｍ堆積した。原料ガスとしてはＴＥＯＳ
（Ｓｉ−（Ｏ−ＣＨ₂−ＣＨ₃）₄）と酸素（Ｏ₂）の混合
ガスをもちいた。引き続いてゲート電極（１０７）とな
る薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。通常
はゲート電極とゲート配線は同一材料にて同一工程で作
られる為、この材質は電気抵抗が低く、３５０℃程度の
熱工程に対して安定である事が望まれる。本例では膜厚
が６００ｎｍのタンタル薄膜をスパッタ法により形成す
る。タンタル薄膜を形成する際の基板温度は１８０℃で
あり、スパッタガスとして窒素ガスを６．７％含むアル
ゴンガスを用いる。斯様に形成したタンタル薄膜は結晶
構造がα構造と成っており、その比抵抗は凡そ４０μΩ
ｃｍである。ゲート電極となる薄膜を堆積後パターニン
グを行い、引き続いて半導体膜に不純物イオン注入を行
ってソース・ドレイン領域（１０８、１０９）及びチャ
ンネル領域を形成する。この時ゲート電極がイオン注入
のマスクとなっているため、チャンネルはゲート電極下
のみに形成される自己整合構造となる。イオン・ドーピ
ング法の原料ガスとしては水素中に希釈された濃度０．
１％程度から１０％程度のホスフィン（ＰＨ₃）やジボ
ラン（Ｂ₂Ｈ₆）等の注入不純物元素の水素化物を用い
る。本例ではＮＭＯＳ形成を目指し、イオン・ドーピン
グ装置を用いて、水素中に希釈された濃度５％のホスフ
ィン（ＰＨ₃）を加速電圧１００ｋｅＶで注入する。Ｐ
Ｈ₃ ⁺やＨ₂ ⁺イオンを含むの全イオン注入量量は１×１０
¹⁶ｃｍ^-2である。

【００４６】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。

【００４７】従来の技術では、高品質なＭＯＳ界面を形
成する有効なプロセスが明確でなかった。しかし、以上
述べて来た様に本発明の電界効果トランジスタの製造方
法を用いることによって極めて高品質なＭＯＳ界面形成
が可能となる。結果として高移動度、低しきい値電圧の
電界効果トランジスタの製造が可能となり、超低消費電
力回路の実現が可能となる。

【図面の簡単な説明】

【図１】本発明の電界効果トランジスタの製造方法を示
した工程断面図。

【図２】レーザー結晶化時のレーザービーム照射方法。

【図３】レーザー結晶化時のレーザービーム照射方法。

【図４】本発明のＭＯＳ界面形成工程を示す図。

【図５】本発明のＭＯＳ界面形成工程によって作製した
ＭＯＳ構造のＣ−Ｖ特性。

【符号の説明】

１０１．．．基板１０２．．．下地絶縁膜１０３．．．半導体膜１０４．．．レーザー光１０５．．．第１層ゲート絶縁膜１０６．．．第２層ゲート絶縁膜１０７．．．ゲート電極１０８．．．ソース１０９．．．ドレイン１１０．．．ソース電極１１１．．．ドレイン電極２０１．．．レーザー照射領域２０３．．．ｘ方向移動２０４．．．ｙ方向移動３０１．．．ライン状レーザービーム４０１．．．シャッタ４０３．．．るつぼ４０４．．．ヒータ４０５、４０８．．．マッチングユニット４０６．．．ガスボンベ４０９．．．高周波電源

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F058 BA20 BB04 BC02 BE10 BF07 BF17 BF25 BF29 BF37 BF38 BF73 BJ01 5F110 AA09 CC02 DD01 DD02 DD03 DD05 DD13 DD14 EE04 EE44 EE45 FF02 FF21 FF30 FF35 GG01 GG02 GG03 GG04 GG13 GG24 GG32 GG42 GG43 GG45 GG47 HJ12 HJ13 HJ22 HJ23 NN02 PP03 PP38 QQ04 QQ05 QQ09

Claims

【特許請求の範囲】

【請求項１】電界効果トランジスタの製造方法におい
て、能動層である半導体表面を酸素ラジカル処理するこ
とにより半導体とゲート絶縁膜の界面形成をおこなうこ
とを特徴とする電界効果トランジスタの製造方法。
【請求項２】電界効果トランジスタの製造方法におい
て、能動層である半導体表面を酸素ラジカル処理した
後、ひきつづいて酸素ラジカル雰囲気中にてＳｉＯ蒸着
をおこなうことにより半導体とゲート絶縁膜の界面形成
をおこなうことを特徴とする電界効果トランジスタの製
造方法。
【請求項３】前記半導体は薄膜半導体であることを特徴
とする請求項１または２記載の電界効果トランジスタの
製造方法。
【請求項４】前記半導体は光照射により結晶成長あるい
は再結晶化させ形成することを特徴とする請求項１、２
または３記載の電界効果トランジスタの製造方法。
【請求項５】前記半導体は光照射により結晶成長あるい
は再結晶化させた後真空中連続で水素プラズマ処理をお
こなうことによって形成することを特徴とする請求項
１、２、３または４記載の電界効果トランジスタの製造
方法。
【請求項６】前記半導体表面の酸素ラジカル処理および
酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程
は、前記半導体形成を真空中にておこなった後、更に真
空中で連続しておこなうことを特徴とする請求項１、
２、３、４または５記載の電界効果トランジスタの製造
方法。
【請求項７】前記半導体形成工程と半導体表面の酸素ラ
ジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着
をおこなう工程は、同一基板温度にておこなうことを特
徴とする請求項１、２、３、４、５または６記載の電界
効果トランジスタの製造方法。
【請求項８】前記半導体表面の酸素ラジカル処理および
酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程
は、誘導結合型プラズマをラジカル供給源とし酸素ラジ
カル発生をおこなうことを特徴とする請求項１、２、
３、４、５、６または７記載の電界効果トランジスタの
製造方法。
【請求項９】前記半導体表面の酸素ラジカル処理および
酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程
は、ＥＣＲプラズマをラジカル供給源とし酸素ラジカル
発生をおこなうことを特徴とする請求項１、２、３、
４、５、６、７または８記載の電界効果トランジスタの
製造方法。
【請求項１０】前記半導体表面の酸素ラジカル処理およ
び酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程
は、ヘリコン波プラズマをラジカル供給源とし酸素ラジ
カル発生をおこなうことを特徴とする請求項１、２、
３、４、５、６、７、８または９記載の電界効果トラン
ジスタの製造方法。
【請求項１１】前記半導体表面の酸素ラジカル処理およ
び酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程
は、蒸着時圧力が１×１０^-2（ｔｏｒｒ）以下にておこ
なうことを特徴とする請求項１、２、３、４、５、６、
７、８、９または１０記載の電界効果トランジスタの製
造方法。
【請求項１２】前記半導体表面の酸素ラジカル処理およ
び酸素ラジカル雰囲気は、酸素ガス１００％あるいは酸
素ガスと不活性ガスの混合ガスを原料ガスとして形成す
ることを特徴とする請求項１、２、３、４、５、６、
７、８、９、１０または１１記載の電界効果トランジス
タの製造方法。
【請求項１３】前記酸素ラジカル雰囲気中にてＳｉＯ蒸
着をおこなう工程は、半導体表面の酸素ラジカル処理を
少なくとも１０秒以上おこなってから開始することを特
徴とする請求項１、２、３、４、５、６、７、８、９、
１０、１１または１２記載の電界効果トランジスタの製
造方法。
【請求項１４】電界効果トランジスタの製造方法におい
て、能動層である半導体表面を酸素ラジカル処理した
後、ひきつづいて酸素ラジカル雰囲気中にてＳｉＯ蒸着
をおこなうことにより半導体とゲート絶縁膜の界面形成
をおこなった後、半導体素子分離工程をおこなうことを
特徴とする請求項１、２、３、４、５、６、７、８、
９、１０、１１、１２または１３記載の電界効果トラン
ジスタの製造方法。
【請求項１５】前記半導体素子分離工程をおこなった
後、基板全面に再度ゲート絶縁膜形成をおこなうことを
特徴とする請求項１４記載の電界効果トランジスタの製
造方法。