JP2001273794A - フェイル前情報取得回路およびその取得方法 - Google Patents
フェイル前情報取得回路およびその取得方法Info
- Publication number
- JP2001273794A JP2001273794A JP2000089067A JP2000089067A JP2001273794A JP 2001273794 A JP2001273794 A JP 2001273794A JP 2000089067 A JP2000089067 A JP 2000089067A JP 2000089067 A JP2000089067 A JP 2000089067A JP 2001273794 A JP2001273794 A JP 2001273794A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- fail
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2268—Logging of test results
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 フェイル前情報取得数に左右されるシフト回
路を使用せずに、容易にフェイル前情報を取得できるフ
ェイル前情報取得回路を構成し、また、フェイル前情報
取得回路の小規模化および低価格化を実現する。 【解決手段】 メモリ回路５５のアドレスを基準クロッ
クにて常に動作させ、フェイル信号が出力された際に
は、アドレスポインタ１回路５２にそのアドレスを記憶
させるとともに、アドレスポインタ２回路５３に、フェ
イル後の情報を保持するためのメモリ回路５５のアドレ
スを発生させる。また、保持した情報をメモリ回路５５
から読み出す際に、読み込み制御回路５４に、アドレス
ポインタ１回路５２およびアドレスポインタ２回路５３
と、メモリ回路５５のＯＥ信号を制御し、メモリ回路５
５に保持された情報の読み出しを制御させる。
路を使用せずに、容易にフェイル前情報を取得できるフ
ェイル前情報取得回路を構成し、また、フェイル前情報
取得回路の小規模化および低価格化を実現する。 【解決手段】 メモリ回路５５のアドレスを基準クロッ
クにて常に動作させ、フェイル信号が出力された際に
は、アドレスポインタ１回路５２にそのアドレスを記憶
させるとともに、アドレスポインタ２回路５３に、フェ
イル後の情報を保持するためのメモリ回路５５のアドレ
スを発生させる。また、保持した情報をメモリ回路５５
から読み出す際に、読み込み制御回路５４に、アドレス
ポインタ１回路５２およびアドレスポインタ２回路５３
と、メモリ回路５５のＯＥ信号を制御し、メモリ回路５
５に保持された情報の読み出しを制御させる。
Description
【０００１】
【発明の属する技術分野】本発明は、不良デバイスの解
析に使用されるフェイルメモリにおいて、フェイルトリ
ガ以前のデータを取得するフェイル前情報取得回路およ
びその取得方法に関する。
析に使用されるフェイルメモリにおいて、フェイルトリ
ガ以前のデータを取得するフェイル前情報取得回路およ
びその取得方法に関する。
【０００２】
【従来の技術】不良デバイスの解析に使用されるフェイ
ルメモリは、フェイルデバイスからのフェイル信号をト
リガとし、フェイル時のアドレス、データ等の情報をリ
アルタイムに取得する回路であり、例えば、バーンイン
テスタで使用される。
ルメモリは、フェイルデバイスからのフェイル信号をト
リガとし、フェイル時のアドレス、データ等の情報をリ
アルタイムに取得する回路であり、例えば、バーンイン
テスタで使用される。
【０００３】このバーンインテスタは、デバイスに温度
ストレスをかけながら電気的試験を行う半導体試験装置
である。温度および電気信号がプログラム可能な恒温槽
を備え、恒温槽には、被試験デバイスを実装する多数の
バーンインボードが収納される。テスタとバーンインボ
ードとはコネクタを介し接続され、各種電気信号の送信
および受信を行い、各バーンインボードに応じた試験を
行っている。
ストレスをかけながら電気的試験を行う半導体試験装置
である。温度および電気信号がプログラム可能な恒温槽
を備え、恒温槽には、被試験デバイスを実装する多数の
バーンインボードが収納される。テスタとバーンインボ
ードとはコネクタを介し接続され、各種電気信号の送信
および受信を行い、各バーンインボードに応じた試験を
行っている。
【０００４】従来の、フェイルトリガ以前のデータを取
得するフェイル前情報取得回路の構成を図３に示す。同
図において、フェイル前情報取得回路２は、被測定デバ
イス１０、比較回路１１、アドレス発生回路１２、デー
タ発生回路１３、カウンタ２１、アドレスポインタ回路
２２、シフト回路２３、読み込み制御回路２４、メモリ
回路２５、およびコントローラ３０から構成される。
得するフェイル前情報取得回路の構成を図３に示す。同
図において、フェイル前情報取得回路２は、被測定デバ
イス１０、比較回路１１、アドレス発生回路１２、デー
タ発生回路１３、カウンタ２１、アドレスポインタ回路
２２、シフト回路２３、読み込み制御回路２４、メモリ
回路２５、およびコントローラ３０から構成される。
【０００５】被測定デバイス１０から出力される出力信
号は、データ発生回路１３から出力される期待値信号と
比較回路１１にて比較され、被測定デバイス１０のパス
／フェイルが識別される。そして、比較回路１１により
被測定デバイス１０のフェイルが識別されると、カウン
タ２１は、（フェイル前情報取得数＋フェイル後情報取
得数）分のカウントアップを行うとともに、カウントア
ップ毎にメモリ回路２５のライトイネーブル（ＷＥ）
に、有効なＷＥ信号を出力する。すると、メモリ回路２
５は、データピン（Ｉ／Ｏ）に入力されている信号を、
アドレス（ＡＤＤ）に入力されているアドレスが指す、
メモリ回路２５内のアドレス空間に格納する。
号は、データ発生回路１３から出力される期待値信号と
比較回路１１にて比較され、被測定デバイス１０のパス
／フェイルが識別される。そして、比較回路１１により
被測定デバイス１０のフェイルが識別されると、カウン
タ２１は、（フェイル前情報取得数＋フェイル後情報取
得数）分のカウントアップを行うとともに、カウントア
ップ毎にメモリ回路２５のライトイネーブル（ＷＥ）
に、有効なＷＥ信号を出力する。すると、メモリ回路２
５は、データピン（Ｉ／Ｏ）に入力されている信号を、
アドレス（ＡＤＤ）に入力されているアドレスが指す、
メモリ回路２５内のアドレス空間に格納する。
【０００６】このメモリ回路２５のＡＤＤには、アドレ
スポインタ回路２２にて生成されるアドレスが入力され
る。アドレスポインタ回路２２は、カウンタ２１からの
入力信号を受け、１カウント毎にアドレスポインタをカ
ウントアップし、発生したアドレスをメモリ回路２５の
ＡＤＤに出力する。
スポインタ回路２２にて生成されるアドレスが入力され
る。アドレスポインタ回路２２は、カウンタ２１からの
入力信号を受け、１カウント毎にアドレスポインタをカ
ウントアップし、発生したアドレスをメモリ回路２５の
ＡＤＤに出力する。
【０００７】メモリ回路２５のＩ／Ｏに入力される信号
（アドレス発生回路１２が出力するアドレス信号、デー
タ発生回路１３が出力する期待値信号、および被測定デ
バイス１０からの出力信号）は、バス４０を介し、フェ
イル前情報取得数分のシフトレジスタにより構成される
シフト回路２３を経て、入力される。
（アドレス発生回路１２が出力するアドレス信号、デー
タ発生回路１３が出力する期待値信号、および被測定デ
バイス１０からの出力信号）は、バス４０を介し、フェ
イル前情報取得数分のシフトレジスタにより構成される
シフト回路２３を経て、入力される。
【０００８】また、シフト回路２３には、カウンタ２１
と共通の基準クロックが入力されるので、メモリ回路２
５のＩ／Ｏに入力される信号は、ＷＥに入力される信号
に対して、シフト回路２３内のシフトレジスタの段数分
だけ遅れて入力される。このため、フェイルトリガ前の
情報をメモリ回路２５に保持できる。
と共通の基準クロックが入力されるので、メモリ回路２
５のＩ／Ｏに入力される信号は、ＷＥに入力される信号
に対して、シフト回路２３内のシフトレジスタの段数分
だけ遅れて入力される。このため、フェイルトリガ前の
情報をメモリ回路２５に保持できる。
【０００９】メモリ回路２５に保持された情報は、読み
込み制御回路２４がメモリ回路２５のアウトプットイネ
ーブル（ＯＥ）に出力するＯＥ信号を制御することによ
り読み出される。すなわち、有効なＯＥ信号が入力され
ると、メモリ回路２５は、保持しているフェイル情報を
Ｉ／Ｏより出力し、コントローラ３０により蓄積され
る。そして、オペレータは、そのコントローラ３０に蓄
積される情報をもとに被測定デバイス１０の解析を行
う。
込み制御回路２４がメモリ回路２５のアウトプットイネ
ーブル（ＯＥ）に出力するＯＥ信号を制御することによ
り読み出される。すなわち、有効なＯＥ信号が入力され
ると、メモリ回路２５は、保持しているフェイル情報を
Ｉ／Ｏより出力し、コントローラ３０により蓄積され
る。そして、オペレータは、そのコントローラ３０に蓄
積される情報をもとに被測定デバイス１０の解析を行
う。
【００１０】
【発明が解決しようとする課題】しかしながら、図３に
示すような従来のフェイル前情報取得回路２では、フェ
イル前情報を保持するためにシフトレジスタを使用して
いるため、取得したいフェイル前情報取得数分のシフト
レジスタが必要である。このため、取得したいフェイル
情報数が多い、もしくは取得したフェイル情報数が多い
場合、シフト回路２３内のシフトレジスタの段数が膨大
になってしまい、また、回路構成も困難になるという問
題があった。
示すような従来のフェイル前情報取得回路２では、フェ
イル前情報を保持するためにシフトレジスタを使用して
いるため、取得したいフェイル前情報取得数分のシフト
レジスタが必要である。このため、取得したいフェイル
情報数が多い、もしくは取得したフェイル情報数が多い
場合、シフト回路２３内のシフトレジスタの段数が膨大
になってしまい、また、回路構成も困難になるという問
題があった。
【００１１】本発明の課題は、フェイル前情報取得数に
左右されるシフト回路を使用せずに、容易にフェイル前
情報を取得できるフェイル前情報取得回路およびその取
得方法を提供することである。
左右されるシフト回路を使用せずに、容易にフェイル前
情報を取得できるフェイル前情報取得回路およびその取
得方法を提供することである。
【００１２】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、フェイルデバイスからフ
ェイル信号が出力される以前のデータを取得するフェイ
ル前情報取得回路であって、前記フェイル信号の出力以
前の情報を取得する際に、ファイル情報を記憶させるメ
モリ（例えば、図１のメモリ回路５５）に対してライト
イネーブルを常に入力し、前記フェイル信号の出力によ
ってフェイル前情報取得数とフェイル後情報取得数に基
づいて前記ライトイネーブルをディセーブルするカウン
タ（例えば、図１のカウンタ５１）と、前記フェイル信
号が出力されるまでは、前記メモリ内の所定のアドレス
空間に常にデータを保持させておくように制御し、前記
フェイル信号の出力によってそのデータが保持されたア
ドレスを記憶する第１のアドレスポインタ回路（例え
ば、図１のアドレスポインタ１回路５２）と、前記フェ
イル信号が出力された際には、前記データが保持された
アドレス以外のアドレスに、該フェイル信号の出力以後
のデータを保持させるように制御する第２のアドレスポ
インタ回路（例えば、図１のアドレスポインタ２回路５
３）と、を備えることを特徴とする。
めに、請求項１記載の発明は、フェイルデバイスからフ
ェイル信号が出力される以前のデータを取得するフェイ
ル前情報取得回路であって、前記フェイル信号の出力以
前の情報を取得する際に、ファイル情報を記憶させるメ
モリ（例えば、図１のメモリ回路５５）に対してライト
イネーブルを常に入力し、前記フェイル信号の出力によ
ってフェイル前情報取得数とフェイル後情報取得数に基
づいて前記ライトイネーブルをディセーブルするカウン
タ（例えば、図１のカウンタ５１）と、前記フェイル信
号が出力されるまでは、前記メモリ内の所定のアドレス
空間に常にデータを保持させておくように制御し、前記
フェイル信号の出力によってそのデータが保持されたア
ドレスを記憶する第１のアドレスポインタ回路（例え
ば、図１のアドレスポインタ１回路５２）と、前記フェ
イル信号が出力された際には、前記データが保持された
アドレス以外のアドレスに、該フェイル信号の出力以後
のデータを保持させるように制御する第２のアドレスポ
インタ回路（例えば、図１のアドレスポインタ２回路５
３）と、を備えることを特徴とする。
【００１３】また、請求項３記載の発明は、フェイルデ
バイスからフェイル信号が出力される以前のデータを取
得するためのフェイル前情報取得方法であって、前記フ
ェイル信号の出力以前の情報を取得する際に、フェイル
情報を記憶させるメモリに対してライトイネーブルを常
に入力し、前記フェイル信号の出力によってフェイル前
情報取得数とフェイル後情報取得数に基づいて前記ライ
トイネーブルをディセーブルするメモリ制御工程と、前
記フェイル信号が出力されるまでは、前記メモリ内の所
定のアドレス空間に常にデータを保持させておくように
制御し、前記フェイル信号の出力によってそのデータが
保持されたアドレスを記憶する第１のアドレス記憶工程
と、前記フェイル信号が出力された際には、前記データ
が保持されたアドレス以外のアドレスに、該フェイル信
号の出力以後のデータを保持させるように制御する第２
のアドレス記憶工程と、を含むことを特徴とする。
バイスからフェイル信号が出力される以前のデータを取
得するためのフェイル前情報取得方法であって、前記フ
ェイル信号の出力以前の情報を取得する際に、フェイル
情報を記憶させるメモリに対してライトイネーブルを常
に入力し、前記フェイル信号の出力によってフェイル前
情報取得数とフェイル後情報取得数に基づいて前記ライ
トイネーブルをディセーブルするメモリ制御工程と、前
記フェイル信号が出力されるまでは、前記メモリ内の所
定のアドレス空間に常にデータを保持させておくように
制御し、前記フェイル信号の出力によってそのデータが
保持されたアドレスを記憶する第１のアドレス記憶工程
と、前記フェイル信号が出力された際には、前記データ
が保持されたアドレス以外のアドレスに、該フェイル信
号の出力以後のデータを保持させるように制御する第２
のアドレス記憶工程と、を含むことを特徴とする。
【００１４】したがって、フェイル信号が出力された際
に、メモリ内のフェイル前情報を保持したアドレス空間
以外のアドレス空間にフェイル後情報を保持するように
構成することにより、フェイル信号出力前の情報を取得
可能となる。
に、メモリ内のフェイル前情報を保持したアドレス空間
以外のアドレス空間にフェイル後情報を保持するように
構成することにより、フェイル信号出力前の情報を取得
可能となる。
【００１５】さらに、アドレスポインタ回路を２つ用意
することで、それぞれにフェイル前およびフェイル後の
情報を保持するためのアドレスを発生させることによ
り、フェイル情報取得数に左右されない回路構成が可能
となる。そのため、回路規模の縮小化、省スペース化、
低価格化を実現できる。
することで、それぞれにフェイル前およびフェイル後の
情報を保持するためのアドレスを発生させることによ
り、フェイル情報取得数に左右されない回路構成が可能
となる。そのため、回路規模の縮小化、省スペース化、
低価格化を実現できる。
【００１６】請求項２記載の発明は、請求項１記載のフ
ェイル前情報取得回路において、前記メモリ内の所定の
アドレス空間に保持されたデータを読み出す際に、当該
メモリのライトイネーブルを有効とするとともに前記第
１のアドレスポインタ回路を前記記憶したアドレスから
動作させてフェイル前情報取得数分のデータを読み出
し、次いで前記第２のアドレスポインタ回路を動作さ
せ、フェイル後情報取得数分のデータを読み出す読み出
し制御回路（例えば、図１の読み込み制御回路５４）を
さらに備えることを特徴とする。
ェイル前情報取得回路において、前記メモリ内の所定の
アドレス空間に保持されたデータを読み出す際に、当該
メモリのライトイネーブルを有効とするとともに前記第
１のアドレスポインタ回路を前記記憶したアドレスから
動作させてフェイル前情報取得数分のデータを読み出
し、次いで前記第２のアドレスポインタ回路を動作さ
せ、フェイル後情報取得数分のデータを読み出す読み出
し制御回路（例えば、図１の読み込み制御回路５４）を
さらに備えることを特徴とする。
【００１７】また請求項４記載の発明は、請求項３記載
のフェイル前情報取得方法において、前記メモリ内の所
定のアドレス空間に保持されたデータを読み出す際に、
当該メモリのライトイネーブルを有効とするとともに前
記第１のアドレス記憶工程で記憶したアドレスからフェ
イル前情報取得数分のデータを読み出し、次いで前記第
２のアドレス記憶工程で記憶したアドレスからフェイル
後情報取得数分のデータを読み出す読出工程をさらに含
むことを特徴とする。
のフェイル前情報取得方法において、前記メモリ内の所
定のアドレス空間に保持されたデータを読み出す際に、
当該メモリのライトイネーブルを有効とするとともに前
記第１のアドレス記憶工程で記憶したアドレスからフェ
イル前情報取得数分のデータを読み出し、次いで前記第
２のアドレス記憶工程で記憶したアドレスからフェイル
後情報取得数分のデータを読み出す読出工程をさらに含
むことを特徴とする。
【００１８】したがって、アドレス空間に保持されたデ
ータを読み出す際に、読み出し回路が各アドレスポイン
タ回路の動作を制御することにより、メモリ内に保持さ
れたフェイル前情報およびフェイル後情報を区別し、か
つ容易に読み出し可能となる。
ータを読み出す際に、読み出し回路が各アドレスポイン
タ回路の動作を制御することにより、メモリ内に保持さ
れたフェイル前情報およびフェイル後情報を区別し、か
つ容易に読み出し可能となる。
【００１９】
【発明の実施の形態】以下、図を参照して実施の形態を
詳細に説明する。
詳細に説明する。
【００２０】まず構成を説明する。図１は、本発明を適
用したフェイル前情報取得回路１の構成を示すブロック
図である。同図において、フェイル前情報取得回路１
は、被測定デバイス１０、比較回路１１、アドレス発生
回路１２、データ発生回路１３、カウンタ５１、アドレ
スポインタ１発生回路５２、アドレスポインタ２発生回
路５３、読み込み制御回路５４、メモリ回路５５および
コントローラ３０により構成される。
用したフェイル前情報取得回路１の構成を示すブロック
図である。同図において、フェイル前情報取得回路１
は、被測定デバイス１０、比較回路１１、アドレス発生
回路１２、データ発生回路１３、カウンタ５１、アドレ
スポインタ１発生回路５２、アドレスポインタ２発生回
路５３、読み込み制御回路５４、メモリ回路５５および
コントローラ３０により構成される。
【００２１】被測定デバイス１０は、本フェイル前情報
取得回路１において測定対象となるデバイスである。被
測定デバイス１０のAddress には、アドレス発生回路１
２において発生されたアドレス信号が入力され、被測定
デバイス１０は、このアドレス信号に対応してＩ／Ｏか
ら出力信号を出力する。
取得回路１において測定対象となるデバイスである。被
測定デバイス１０のAddress には、アドレス発生回路１
２において発生されたアドレス信号が入力され、被測定
デバイス１０は、このアドレス信号に対応してＩ／Ｏか
ら出力信号を出力する。
【００２２】比較回路１１は、被試験デバイス１０から
入力される出力信号と、データ発生回路１３から入力さ
れる期待値信号とを比較することにより、被測定デバイ
ス１０のパス／フェイルを識別し、識別結果をカウンタ
５１に出力する。
入力される出力信号と、データ発生回路１３から入力さ
れる期待値信号とを比較することにより、被測定デバイ
ス１０のパス／フェイルを識別し、識別結果をカウンタ
５１に出力する。
【００２３】また、被試験デバイス１０から出力される
出力信号、データ発生回路１３から出力される期待値信
号、およびアドレス発生回路１２から出力されるアドレ
ス信号は、バス４０を介してメモリ回路５５のＩ／Ｏに
フェイル情報として入力される。
出力信号、データ発生回路１３から出力される期待値信
号、およびアドレス発生回路１２から出力されるアドレ
ス信号は、バス４０を介してメモリ回路５５のＩ／Ｏに
フェイル情報として入力される。
【００２４】カウンタ５１は、入力される基準クロック
のタイミングに基づいて、メモリ回路５５のＷＥに有効
なＷＥ信号を出力するとともに、カウントアップを行
い、アドレスポインタ１回路５２、およびアドレスポイ
ンタ２回路５３に出力する。
のタイミングに基づいて、メモリ回路５５のＷＥに有効
なＷＥ信号を出力するとともに、カウントアップを行
い、アドレスポインタ１回路５２、およびアドレスポイ
ンタ２回路５３に出力する。
【００２５】また、カウンタ５１は、比較回路１１から
入力される識別結果を監視する。そして、入力された識
別結果がフェイルである場合、アドレスポインタ１回路
５２を停止させるとともに、アドレスポインタ２回路５
３を動作させる。
入力される識別結果を監視する。そして、入力された識
別結果がフェイルである場合、アドレスポインタ１回路
５２を停止させるとともに、アドレスポインタ２回路５
３を動作させる。
【００２６】アドレスポインタ１回路５２は、カウンタ
５１より入力される入力信号を受けてアドレスを発生
し、メモリ回路５５のＡＤＤに出力する。なお、この時
に発生されるアドレスは、メモリ回路５５内のある一定
のアドレス空間をループするように発生される。
５１より入力される入力信号を受けてアドレスを発生
し、メモリ回路５５のＡＤＤに出力する。なお、この時
に発生されるアドレスは、メモリ回路５５内のある一定
のアドレス空間をループするように発生される。
【００２７】また、アドレスポインタ１回路５２は、カ
ウンタ５１によりその動作を停止させられると、その時
のアドレスを停止アドレスとして保持する。
ウンタ５１によりその動作を停止させられると、その時
のアドレスを停止アドレスとして保持する。
【００２８】アドレスポインタ２回路５３は、比較回路
１１で被測定デバイス１０のフェイルが識別されると、
カウンタ５１によって動作させられ、カウンタ５１から
入力される入力信号を受けてアドレスを発生し、メモリ
回路５５のＡＤＤに出力する。なお、この時に発生する
アドレスは、上記アドレスポインタ１回路５２が保持す
る停止アドレスとは異なるアドレスを発生するように構
成されている。
１１で被測定デバイス１０のフェイルが識別されると、
カウンタ５１によって動作させられ、カウンタ５１から
入力される入力信号を受けてアドレスを発生し、メモリ
回路５５のＡＤＤに出力する。なお、この時に発生する
アドレスは、上記アドレスポインタ１回路５２が保持す
る停止アドレスとは異なるアドレスを発生するように構
成されている。
【００２９】メモリ回路５５は、ＷＥに入力される有効
なＷＥ信号にしたがい、ＡＤＤに入力されるアドレスが
指すアドレス空間に、Ｉ／Ｏに入力されるフェイル情報
を格納する。Ｉ／Ｏには、被測定デバイス１０からの出
力信号、アドレス発生回路１２からのアドレス信号、お
よびデータ発生回路１３からの期待値信号が常に入力さ
れている。
なＷＥ信号にしたがい、ＡＤＤに入力されるアドレスが
指すアドレス空間に、Ｉ／Ｏに入力されるフェイル情報
を格納する。Ｉ／Ｏには、被測定デバイス１０からの出
力信号、アドレス発生回路１２からのアドレス信号、お
よびデータ発生回路１３からの期待値信号が常に入力さ
れている。
【００３０】また、メモリ回路５５のＡＤＤに入力され
るアドレスは、アドレスポインタ１回路５２またはアド
レスポインタ２回路５３のいずれかから入力され、比較
回路１１にて出力信号のフェイルを識別する前はアドレ
スポインタ１回路５２から、フェイルを識別した後はア
ドレスポインタ２回路５３から、それぞれ入力される。
るアドレスは、アドレスポインタ１回路５２またはアド
レスポインタ２回路５３のいずれかから入力され、比較
回路１１にて出力信号のフェイルを識別する前はアドレ
スポインタ１回路５２から、フェイルを識別した後はア
ドレスポインタ２回路５３から、それぞれ入力される。
【００３１】また、メモリ回路５５は、アウトプットイ
ネーブル（ＯＥ）に有効なＯＥ信号が入力されることに
より、アドレス空間内に格納したフェイル情報をＩ／Ｏ
から出力する。
ネーブル（ＯＥ）に有効なＯＥ信号が入力されることに
より、アドレス空間内に格納したフェイル情報をＩ／Ｏ
から出力する。
【００３２】オペレータは、コントローラ３０を介し
て、読み込み制御回路５４に、メモリ回路５５から格納
されているフェイル情報を読み出すよう指示し、読み込
み制御回路５４は、この指示にしたがい、メモリ回路５
５のＯＥに有効なＯＥ信号を出力する。
て、読み込み制御回路５４に、メモリ回路５５から格納
されているフェイル情報を読み出すよう指示し、読み込
み制御回路５４は、この指示にしたがい、メモリ回路５
５のＯＥに有効なＯＥ信号を出力する。
【００３３】次に動作を説明する。図２に示すフローチ
ャートに基づいて、フェイル前情報取得回路１の動作を
説明する。
ャートに基づいて、フェイル前情報取得回路１の動作を
説明する。
【００３４】アドレス発生回路１２は、発生するアドレ
ス信号を被測定デバイス１０のAddressに出力し、被測
定デバイス１０は、入力されるアドレス信号に対応する
出力信号をＩ／Ｏより出力する。そして、この出力信
号、およびデータ発生回路１３が発生する期待値信号が
入力された比較回路１１は、両者の信号を比較し、出力
信号のパス／フェイルを識別し、識別結果を出力する。
ス信号を被測定デバイス１０のAddressに出力し、被測
定デバイス１０は、入力されるアドレス信号に対応する
出力信号をＩ／Ｏより出力する。そして、この出力信
号、およびデータ発生回路１３が発生する期待値信号が
入力された比較回路１１は、両者の信号を比較し、出力
信号のパス／フェイルを識別し、識別結果を出力する。
【００３５】また、上記の出力信号は、期待値信号、ア
ドレス信号と共に、バス４０を介してメモリ回路５５の
Ｉ／Ｏにも出力されている。
ドレス信号と共に、バス４０を介してメモリ回路５５の
Ｉ／Ｏにも出力されている。
【００３６】カウンタ５１は、入力される基準クロック
のタイミングに基づいて、メモリ回路５５のＷＥに有効
なＷＥ信号を出力するとともに、カウントアップを行
い、アドレスポインタ１回路に出力する。そして、アド
レスポインタ１回路は、カウンタ５１からの入力信号を
受けてアドレスを発生し、メモリ回路５５のＡＤＤに出
力する（ステップＳ１）。
のタイミングに基づいて、メモリ回路５５のＷＥに有効
なＷＥ信号を出力するとともに、カウントアップを行
い、アドレスポインタ１回路に出力する。そして、アド
レスポインタ１回路は、カウンタ５１からの入力信号を
受けてアドレスを発生し、メモリ回路５５のＡＤＤに出
力する（ステップＳ１）。
【００３７】メモリ回路５５は、ＷＥに入力される有効
なＷＥ信号のタイミングに応じ、アドレスポインタ１回
路５２から入力されるアドレスが指すアドレス空間に、
Ｉ／Ｏに入力される信号をフェイル前情報として格納す
る（ステップＳ２）。
なＷＥ信号のタイミングに応じ、アドレスポインタ１回
路５２から入力されるアドレスが指すアドレス空間に、
Ｉ／Ｏに入力される信号をフェイル前情報として格納す
る（ステップＳ２）。
【００３８】以上の動作は、比較回路１１が出力信号の
フェイルを識別するまで繰り返し行われ、メモリ回路５
５内のある一定のアドレス空間に、常に最新の情報がフ
ェイル前情報として格納されている。
フェイルを識別するまで繰り返し行われ、メモリ回路５
５内のある一定のアドレス空間に、常に最新の情報がフ
ェイル前情報として格納されている。
【００３９】そして、比較回路１１が出力信号のフェイ
ルを識別すると（ステップＳ３：ＹＥＳ）、識別結果が
入力されたカウンタ５１は、アドレスポインタ１回路５
２に対し、その時のアドレスを停止アドレスとして保持
させるとともに（ステップＳ４）、動作を停止させる
（ステップＳ５）。このことにより、フェイルが発生し
た直前の情報が、フェイル前情報として停止アドレスの
指す、メモリ回路５５内のアドレス空間に格納されたこ
とになる。
ルを識別すると（ステップＳ３：ＹＥＳ）、識別結果が
入力されたカウンタ５１は、アドレスポインタ１回路５
２に対し、その時のアドレスを停止アドレスとして保持
させるとともに（ステップＳ４）、動作を停止させる
（ステップＳ５）。このことにより、フェイルが発生し
た直前の情報が、フェイル前情報として停止アドレスの
指す、メモリ回路５５内のアドレス空間に格納されたこ
とになる。
【００４０】次いで、カウンタ５１は、アドレスポイン
タ２回路５３に対し、メモリ回路内５５の、フェイル前
情報の格納に使用した上記の停止アドレスが指すアドレ
ス空間以外のアドレス空間に情報を格納できるように、
アドレスを発生する動作を行わせる（ステップＳ６）。
タ２回路５３に対し、メモリ回路内５５の、フェイル前
情報の格納に使用した上記の停止アドレスが指すアドレ
ス空間以外のアドレス空間に情報を格納できるように、
アドレスを発生する動作を行わせる（ステップＳ６）。
【００４１】そして、アドレスポインタ２回路５３が、
フェイル後情報取得数分のアドレス発生を行った時点で
（ステップＳ７）、アドレスポインタ２回路５３の動作
を停止させる（ステップＳ８）。その後、カウンタ５１
もその動作を停止する（ステップＳ９）。
フェイル後情報取得数分のアドレス発生を行った時点で
（ステップＳ７）、アドレスポインタ２回路５３の動作
を停止させる（ステップＳ８）。その後、カウンタ５１
もその動作を停止する（ステップＳ９）。
【００４２】このことにより、メモリ回路５５内の、フ
ェイル前情報が格納されたアドレス空間以外のアドレス
空間にフェイル後情報が格納される。
ェイル前情報が格納されたアドレス空間以外のアドレス
空間にフェイル後情報が格納される。
【００４３】以上のように、フェイルが発生し、メモリ
回路５５内のアドレス空間に格納されたフェイル前情
報、およびフェイル後情報は、コントローラ３０を介し
て読み込み制御回路５４に指示することにより、読み出
すことができる。
回路５５内のアドレス空間に格納されたフェイル前情
報、およびフェイル後情報は、コントローラ３０を介し
て読み込み制御回路５４に指示することにより、読み出
すことができる。
【００４４】読み込み制御回路５４は、コントローラ３
０から格納された情報の読込を指示されると、メモリ回
路５５のＯＥに有効なＯＥ信号を出力するとともに（ス
テップＳ１０）、アドレスポインタ１回路に、保持して
いる停止アドレスから動作を行わせる。
０から格納された情報の読込を指示されると、メモリ回
路５５のＯＥに有効なＯＥ信号を出力するとともに（ス
テップＳ１０）、アドレスポインタ１回路に、保持して
いる停止アドレスから動作を行わせる。
【００４５】ＯＥに有効なＯＥ信号を入力されたメモリ
回路５５は、アドレスポインタ１回路５２から入力され
る停止アドレスが指すアドレス空間から、フェイル前情
報取得数分の情報を読み出し、Ｉ／Ｏより出力する（ス
テップＳ１１）。
回路５５は、アドレスポインタ１回路５２から入力され
る停止アドレスが指すアドレス空間から、フェイル前情
報取得数分の情報を読み出し、Ｉ／Ｏより出力する（ス
テップＳ１１）。
【００４６】フェイル前情報を読み出すと、次いで読み
込み制御回路５４は、アドレスポインタ２回路３を動作
させ、アドレスを発生させる。なおこの時、アドレスポ
インタ２回路５３には、アドレスポインタ１回路５２に
て使用した停止アドレス以外の先頭アドレスから、フェ
イル後情報取得数分のアドレスまでを順番にアクセスで
きるように動作させる。
込み制御回路５４は、アドレスポインタ２回路３を動作
させ、アドレスを発生させる。なおこの時、アドレスポ
インタ２回路５３には、アドレスポインタ１回路５２に
て使用した停止アドレス以外の先頭アドレスから、フェ
イル後情報取得数分のアドレスまでを順番にアクセスで
きるように動作させる。
【００４７】そして、メモリ回路５５は、入力されたア
ドレスが指すメモリ回路５５内のアドレス空間から、フ
ェイル後情報取得数分の情報を読み出し、Ｉ／Ｏより出
力するステップ１２）。
ドレスが指すメモリ回路５５内のアドレス空間から、フ
ェイル後情報取得数分の情報を読み出し、Ｉ／Ｏより出
力するステップ１２）。
【００４８】以上のように、メモリ回路５５内のある一
定のアドレス空間をフェイル前情報格納のための専用空
間にして常にフェイル前情報取得を行うようにし、フェ
イルが発生するとその動作を停止させ、格納した情報を
保持させる。そして、このアドレス空間以外のアドレス
領域に、フェイル後情報を格納するように構成すること
で、フェイル発生前の情報を取得可能とした。
定のアドレス空間をフェイル前情報格納のための専用空
間にして常にフェイル前情報取得を行うようにし、フェ
イルが発生するとその動作を停止させ、格納した情報を
保持させる。そして、このアドレス空間以外のアドレス
領域に、フェイル後情報を格納するように構成すること
で、フェイル発生前の情報を取得可能とした。
【００４９】また、アドレスポインタ回路を２つ用意
し、それぞれにフェイル前および後の情報を格納するた
めのアドレスを発生させることにより、シフトレジスタ
により構成されるシフト回路を使用する必要がなくな
り、フェイル情報数に左右されない回路構成が可能にな
った。
し、それぞれにフェイル前および後の情報を格納するた
めのアドレスを発生させることにより、シフトレジスタ
により構成されるシフト回路を使用する必要がなくな
り、フェイル情報数に左右されない回路構成が可能にな
った。
【００５０】
【発明の効果】請求項１または３記載の発明によれば、
フェイル信号が出力された際に、メモリ内のフェイル前
情報を保持したアドレス空間以外のアドレス空間にフェ
イル後情報を保持するように構成することにより、フェ
イル信号出力前の情報を取得可能となる。
フェイル信号が出力された際に、メモリ内のフェイル前
情報を保持したアドレス空間以外のアドレス空間にフェ
イル後情報を保持するように構成することにより、フェ
イル信号出力前の情報を取得可能となる。
【００５１】さらに、アドレスポインタ回路を２つ用意
することで、それぞれにフェイル前およびフェイル後の
情報を保持するためのアドレスを発生させることによ
り、フェイル情報取得数に左右されない回路構成が可能
となる。そのため、回路規模の縮小化、省スペース化、
低価格化を実現できる。
することで、それぞれにフェイル前およびフェイル後の
情報を保持するためのアドレスを発生させることによ
り、フェイル情報取得数に左右されない回路構成が可能
となる。そのため、回路規模の縮小化、省スペース化、
低価格化を実現できる。
【００５２】請求項２または４記載の発明によれば、請
求項１または３記載の発明の効果に加え、アドレス空間
に保持されたデータを読み出す際に、読み出し回路が各
アドレスポインタ回路の動作を制御することにより、メ
モリ内に保持されたフェイル前情報およびフェイル後情
報を区別し、かつ容易に読み出し可能となる。
求項１または３記載の発明の効果に加え、アドレス空間
に保持されたデータを読み出す際に、読み出し回路が各
アドレスポインタ回路の動作を制御することにより、メ
モリ内に保持されたフェイル前情報およびフェイル後情
報を区別し、かつ容易に読み出し可能となる。
【図１】本発明を適用したフェイル前情報取得回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明におけるフェイル前情報取得回路の動作
を表すフローチャートである。
を表すフローチャートである。
【図３】従来のフェイル前情報取得回路の構成を示すブ
ロック図である。
ロック図である。
１ 本発明を適用したフェイル前情報取得回路 １０ 被測定デバイス １１ 比較回路 １２ アドレス発生回路 １３ データ発生回路 ５１ カウンタ ５２ アドレスポインタ１回路 ５３ アドレスポインタ２回路 ５４ 読み込み制御回路 ５５ メモリ回路 ３０ コントローラ ４０ バス ２ 従来のフェイル前情報取得回路 ２１ カウンタ ２２ アドレスポインタ回路 ２３ シフト回路 ２４ 読み込み制御回路 ２５ メモリ回路
Claims (4)
- 【請求項１】フェイルデバイスからフェイル信号が出力
される以前のデータを取得するフェイル前情報取得回路
であって、 前記フェイル信号の出力以前の情報を取得する際に、フ
ェイル情報を記憶させるメモリに対してライトイネーブ
ルを常に入力し、前記フェイル信号の出力によってフェ
イル前情報取得数とフェイル後情報取得数に基づいて前
記ライトイネーブルをディセーブルするカウンタと、 前記フェイル信号が出力されるまでは、前記メモリ内の
所定のアドレス空間に常にデータを保持させておくよう
に制御し、前記フェイル信号の出力によってそのデータ
が保持されたアドレスを記憶する第１のアドレスポイン
タ回路と、 前記フェイル信号が出力された際には、前記データが保
持されたアドレス以外のアドレスに、該フェイル信号の
出力以後のデータを保持させるように制御する第２のア
ドレスポインタ回路と、 を備えることを特徴とするフェイル前情報取得回路。 - 【請求項２】前記メモリ内の所定のアドレス空間に保持
されたデータを読み出す際に、 当該メモリのライトイネーブルを有効とするとともに前
記第１のアドレスポインタ回路を前記記憶したアドレス
から動作させてフェイル前情報取得数分のデータを読み
出し、次いで前記第２のアドレスポインタ回路を動作さ
せ、フェイル後情報取得数分のデータを読み出す読み出
し制御回路をさらに備えることを特徴とする請求項１記
載のフェイル前情報取得回路。 - 【請求項３】フェイルデバイスからフェイル信号が出力
される以前のデータを取得するためのフェイル前情報取
得方法であって、 前記フェイル信号の出力以前の情報を取得する際に、フ
ェイル情報を記憶させるメモリに対してライトイネーブ
ルを常に入力し、前記フェイル信号の出力によってフェ
イル前情報取得数とフェイル後情報取得数に基づいて前
記ライトイネーブルをディセーブルするメモリ制御工程
と、 前記フェイル信号が出力されるまでは、前記メモリ内の
所定のアドレス空間に常にデータを保持させておくよう
に制御し、前記フェイル信号の出力によってそのデータ
が保持されたアドレスを記憶する第１のアドレス記憶工
程と、 前記フェイル信号が出力された際には、前記データが保
持されたアドレス以外のアドレスに、該フェイル信号の
出力以後のデータを保持させるように制御する第２のア
ドレス記憶工程と、 を含むことを特徴とするフェイル前情報取得方法。 - 【請求項４】前記メモリ内の所定のアドレス空間に保持
されたデータを読み出す際に、 当該メモリのライトイネーブルを有効とするとともに前
記第１のアドレス記憶工程で記憶したアドレスからフェ
イル前情報取得数分のデータを読み出し、次いで前記第
２のアドレス記憶工程で記憶したアドレスからフェイル
後情報取得数分のデータを読み出す読出工程をさらに含
むことを特徴とする請求項３記載のフェイル前情報取得
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089067A JP2001273794A (ja) | 2000-03-28 | 2000-03-28 | フェイル前情報取得回路およびその取得方法 |
| US09/818,785 US6708295B2 (en) | 2000-03-28 | 2001-03-28 | Circuit and method, for storing data prior to and after determining failure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089067A JP2001273794A (ja) | 2000-03-28 | 2000-03-28 | フェイル前情報取得回路およびその取得方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273794A true JP2001273794A (ja) | 2001-10-05 |
Family
ID=18604865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089067A Pending JP2001273794A (ja) | 2000-03-28 | 2000-03-28 | フェイル前情報取得回路およびその取得方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6708295B2 (ja) |
| JP (1) | JP2001273794A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4400081B2 (ja) * | 2003-04-08 | 2010-01-20 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| WO2008001543A1 (fr) * | 2006-06-27 | 2008-01-03 | Advantest Corporation | Appareil de test de semi-conducteur et procédé de test de mémoire semi-conductrice |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
| US8095821B2 (en) * | 2009-03-17 | 2012-01-10 | International Business Machines Corporation | Debugging for multiple errors in a microprocessor environment |
| US9926654B2 (en) | 2012-09-05 | 2018-03-27 | Gpcp Ip Holdings Llc | Nonwoven fabrics comprised of individualized bast fibers |
| KR102156314B1 (ko) | 2013-03-15 | 2020-09-15 | 쥐피씨피 아이피 홀딩스 엘엘씨 | 수분산성 와이프 기재 |
| CA2905735C (en) | 2013-03-15 | 2022-06-21 | Georgia-Pacific Consumer Products Lp | Nonwoven fabrics of short individualized bast fibers and products made therefrom |
| CN107278295B (zh) * | 2015-03-25 | 2021-04-27 | 英特尔公司 | 用于存储器损坏检测架构的字节水平粒度的缓冲器上溢检测 |
| JP7085018B2 (ja) * | 2018-11-30 | 2022-06-15 | オリンパス株式会社 | 表示装置、表示制御方法及び内視鏡システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628511A (en) * | 1984-09-06 | 1986-12-09 | Shell Oil Company | Apparatus for analysis of computer channel failures |
| JPH03118724A (ja) * | 1989-09-29 | 1991-05-21 | Toshiba Corp | 電力系統監視装置 |
| US5751942A (en) * | 1993-06-30 | 1998-05-12 | Intel Corporation | Trace event detection during trace enable transitions |
| US5819024A (en) * | 1995-07-11 | 1998-10-06 | Hitachi, Ltd. | Fault analysis system |
| US5864653A (en) * | 1996-12-31 | 1999-01-26 | Compaq Computer Corporation | PCI hot spare capability for failed components |
| JPH10311866A (ja) | 1997-05-13 | 1998-11-24 | Yokogawa Electric Corp | Ｉｃ試験装置 |
-
2000
- 2000-03-28 JP JP2000089067A patent/JP2001273794A/ja active Pending
-
2001
- 2001-03-28 US US09/818,785 patent/US6708295B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6708295B2 (en) | 2004-03-16 |
| US20010027545A1 (en) | 2001-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010072036A (ko) | 집적 회로의 셀프테스트를 실행하기 위한 셀프테스트장치를 포함하는 집적 회로 | |
| JPH1083699A (ja) | メモリ装置の任意のサブアレイを組込み自己検査装置で検査する検査装置とその方法 | |
| JP2001273794A (ja) | フェイル前情報取得回路およびその取得方法 | |
| JP2587941B2 (ja) | Ｉｃテストシステム | |
| JPH033200A (ja) | 半導体記憶装置 | |
| JP2766901B2 (ja) | メモリ試験装置 | |
| JP2903443B2 (ja) | Ｉｃ試験装置 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPS62274220A (ja) | 計測機器 | |
| JP2906417B2 (ja) | マイクロコンピュータの試験方式 | |
| JP3210236B2 (ja) | Ｉｃ試験装置のパターン発生装置 | |
| JP3165131B2 (ja) | 半導体集積回路のテスト方法及びテスト回路 | |
| US6295239B1 (en) | Control apparatus for testing a random access memory | |
| JP3215600B2 (ja) | Ｉｃ試験装置 | |
| JP2605858B2 (ja) | 半導体集積回路装置のモニタダイナミックバーンインテスト装置 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JPH03127151A (ja) | テスト装置 | |
| JPH11191080A (ja) | メモリ試験装置 | |
| JPS59132376A (ja) | パターン読出し試験装置 | |
| JP2933028B2 (ja) | 半導体集積回路検査装置 | |
| JPH03265037A (ja) | 大容量メモリ初期診断制御方式 | |
| JP2000266816A (ja) | 半導体装置の試験方法 | |
| JPH10213629A (ja) | Ｌｓｉ試験装置 | |
| JPS6228874B2 (ja) | ||
| JP2006107071A (ja) | ロジックアナライザ内蔵型電子部品 |