JP2001135819A - 超接合半導体素子 - Google Patents
超接合半導体素子Info
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Abstract
(57)【要約】
【課題】オン状態では電流を流すとともにオフ状態では
空乏化する並列ｐｎ層を備える超接合半導体素子におい
て、電界集中の発生を防止し、高耐圧を実現した超接合
半導体素子を提供する。 【解決手段】（１）活性領域の外側にｎドリフト領域１
２d，１２f，１２h，１２ｊ，１２ｌ，ｐ仕切り領域１
２ｃ，１２ｅ，１２ｇ，１２ｉ，１２ｋ，１２ｍの並列
ｐｎ層を設ける。（２）活性領域の外側の並列ｐｎ層の
ｎドリフト領域１２ｄ上に絶縁膜１９を介して第一ＦＰ
電極１７ａを設ける。第一ＦＰ電極１７ａは、内側のｐ
仕切り領域１２ｃ表面に接触させ、或いは浮遊させる。
複数のｎドリフト領域に跨っていても良い。更に、隣接
するＦＰ電極間に、抵抗を設ける。 （３）活性領域の外側に並列ｐｎ層に垂直方向に、低抵
抗層まで達するｎストッパ領域 を設ける。
空乏化する並列ｐｎ層を備える超接合半導体素子におい
て、電界集中の発生を防止し、高耐圧を実現した超接合
半導体素子を提供する。 【解決手段】（１）活性領域の外側にｎドリフト領域１
２d，１２f，１２h，１２ｊ，１２ｌ，ｐ仕切り領域１
２ｃ，１２ｅ，１２ｇ，１２ｉ，１２ｋ，１２ｍの並列
ｐｎ層を設ける。（２）活性領域の外側の並列ｐｎ層の
ｎドリフト領域１２ｄ上に絶縁膜１９を介して第一ＦＰ
電極１７ａを設ける。第一ＦＰ電極１７ａは、内側のｐ
仕切り領域１２ｃ表面に接触させ、或いは浮遊させる。
複数のｎドリフト領域に跨っていても良い。更に、隣接
するＦＰ電極間に、抵抗を設ける。 （３）活性領域の外側に並列ｐｎ層に垂直方向に、低抵
抗層まで達するｎストッパ領域 を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、オン状態では電流
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子に関する。
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子に関する。
【０００２】
【従来の技術】一般に半導体装置は、片面に電極部を持
つ横型素子と、両面に電極部を持つ縦型素子とに大別で
きる。縦型素子は、オン時にドリフト電流が流れる方向
と、オフ時に逆バイアス電圧による空乏層が延びる方向
とが共に基板の厚み方向（縦方向）である。この相対向
する二つの主面に設けられた電極間に電流が流される縦
型半導体素子において、高耐圧化を図るには、両電極間
の高抵抗層の比抵抗を大きく、厚さを厚くしなければな
らなかった。
つ横型素子と、両面に電極部を持つ縦型素子とに大別で
きる。縦型素子は、オン時にドリフト電流が流れる方向
と、オフ時に逆バイアス電圧による空乏層が延びる方向
とが共に基板の厚み方向（縦方向）である。この相対向
する二つの主面に設けられた電極間に電流が流される縦
型半導体素子において、高耐圧化を図るには、両電極間
の高抵抗層の比抵抗を大きく、厚さを厚くしなければな
らなかった。
【０００３】図１０は、これまでのパワーデバイスの一
例である縦型ＭＯＳＦＥＴの斜視断面図である。高抵抗
のｎドリフト層２の表面層に、ｐウェル領域３が形成さ
れ、そのｐウェル領域３内にｎ+ ソース領域４が形成さ
れている。ｎ+ ソース領域４の表面からｎドリフト層１
に達するトレンチ９が掘り下げられ、そのトレンチ９内
にゲート絶縁膜５を介してゲート電極６が埋め込まれて
いる。ｐウェル領域３とｎ+ソース領域４との表面に共
通に接触してソース電極が設けられる。ｎドレイン層１
に接触してドレイン電極が設けられる。
例である縦型ＭＯＳＦＥＴの斜視断面図である。高抵抗
のｎドリフト層２の表面層に、ｐウェル領域３が形成さ
れ、そのｐウェル領域３内にｎ+ ソース領域４が形成さ
れている。ｎ+ ソース領域４の表面からｎドリフト層１
に達するトレンチ９が掘り下げられ、そのトレンチ９内
にゲート絶縁膜５を介してゲート電極６が埋め込まれて
いる。ｐウェル領域３とｎ+ソース領域４との表面に共
通に接触してソース電極が設けられる。ｎドレイン層１
に接触してドレイン電極が設けられる。
【０００４】このような縦型素子において、高抵抗のｎ
ドリフト層２の部分は、ＭＯＳＦＥＴがオン状態のとき
は縦方向にドリフト電流を流す領域として働き、オフ状
態のときはｐウエル領域３とのｐｎ接合から空乏層が拡
張して空乏化し耐圧を高める働きをする。この高抵抗の
ｎドリフト層２の厚さ（電流経路長）を薄くすること
は、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦ
ＥＴの実質的なオン抵抗（ドレインーソース間抵抗）を
下げる効果に繋がるものの、オフ状態ではｐウエル領域
３とｎドリフト層２との間のｐｎ接合から拡張するドレ
インーベース間空乏層の拡張幅が狭くなるため、空乏電
界強度がシリコンの最大（臨界）電界強度に速く達する
ので、ブレークダウンが生じ、耐圧（ドレインーソース
間電圧）が低下してしまう。逆にｎドリフト層２を厚く
形成すると、高耐圧化を図ることができるが、必然的に
オン抵抗が大きくなり、オン損失が増す。即ち、オン抵
抗（電流容量）と耐圧との間にはトレードオフの関係が
ある。耐圧は、この図のｎドリフト層２とｐウェル領域
３との間のｐｎ接合から広がる空乏層によって維持さ
れ、ｎドリフト層２の不純物濃度が低い程、厚さが厚い
程、高耐圧化できる。
ドリフト層２の部分は、ＭＯＳＦＥＴがオン状態のとき
は縦方向にドリフト電流を流す領域として働き、オフ状
態のときはｐウエル領域３とのｐｎ接合から空乏層が拡
張して空乏化し耐圧を高める働きをする。この高抵抗の
ｎドリフト層２の厚さ（電流経路長）を薄くすること
は、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦ
ＥＴの実質的なオン抵抗（ドレインーソース間抵抗）を
下げる効果に繋がるものの、オフ状態ではｐウエル領域
３とｎドリフト層２との間のｐｎ接合から拡張するドレ
インーベース間空乏層の拡張幅が狭くなるため、空乏電
界強度がシリコンの最大（臨界）電界強度に速く達する
ので、ブレークダウンが生じ、耐圧（ドレインーソース
間電圧）が低下してしまう。逆にｎドリフト層２を厚く
形成すると、高耐圧化を図ることができるが、必然的に
オン抵抗が大きくなり、オン損失が増す。即ち、オン抵
抗（電流容量）と耐圧との間にはトレードオフの関係が
ある。耐圧は、この図のｎドリフト層２とｐウェル領域
３との間のｐｎ接合から広がる空乏層によって維持さ
れ、ｎドリフト層２の不純物濃度が低い程、厚さが厚い
程、高耐圧化できる。
【０００５】この縦型ＭＯＳＦＥＴのオン抵抗ＲONA と
耐圧ＶB との間には、次式の関係がある［ Hu, C., Re
c. Power Electronics Specialists Conf., San Diego,
(1979) p.385 参照］。 ここでＶB は耐圧、μは電子移動度、εは半導体の誘電
率、ＥC は最大電界強度である。すなわちオン抵抗ＲON
A は、耐圧ＶBの二乗に比例し、耐圧ＶBの上昇とともに
急速に増大する。
耐圧ＶB との間には、次式の関係がある［ Hu, C., Re
c. Power Electronics Specialists Conf., San Diego,
(1979) p.385 参照］。 ここでＶB は耐圧、μは電子移動度、εは半導体の誘電
率、ＥC は最大電界強度である。すなわちオン抵抗ＲON
A は、耐圧ＶBの二乗に比例し、耐圧ＶBの上昇とともに
急速に増大する。
【０００６】この高耐圧化に伴うオン抵抗の増大は、Ｍ
ＯＳＦＥＴばかりでなくドリフト層を持つＩＧＢＴ，バ
イポーラトランジスタ，ダイオード等の高耐圧パワーデ
バイスにとって大きな問題であった。近年、新しい接合
構造によって、上記の問題がブレークスルーされつつあ
る［例えば、 G.Deboy et al. "A new generation of h
igh voltage MOSFETs breaksthe limit line of silico
n", Technical digest of IEDM'98 (1998), pp.683-68
5、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳ
Ｐ５４３８２１５、および特開平９−２６６３１１号公
報参照］。その構造は、ドリフト層を不純物濃度を高め
たｎ型の領域とｐ型の領域とを交互に並置した並列ｐｎ
層で構成し、オン状態のときは電流を流すとともに、オ
フ状態のときは空乏化して耐圧を担持するようにしたも
のである。
ＯＳＦＥＴばかりでなくドリフト層を持つＩＧＢＴ，バ
イポーラトランジスタ，ダイオード等の高耐圧パワーデ
バイスにとって大きな問題であった。近年、新しい接合
構造によって、上記の問題がブレークスルーされつつあ
る［例えば、 G.Deboy et al. "A new generation of h
igh voltage MOSFETs breaksthe limit line of silico
n", Technical digest of IEDM'98 (1998), pp.683-68
5、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳ
Ｐ５４３８２１５、および特開平９−２６６３１１号公
報参照］。その構造は、ドリフト層を不純物濃度を高め
たｎ型の領域とｐ型の領域とを交互に並置した並列ｐｎ
層で構成し、オン状態のときは電流を流すとともに、オ
フ状態のときは空乏化して耐圧を担持するようにしたも
のである。
【０００７】本発明の発明者らは、オン状態では電流を
流すとともに、オフ状態では空乏化する並列ｐｎ層から
なるドリフト層を備える半導体素子を超接合半導体素子
と称することとした。図１１は、超接合構造を利用した
縦型ＭＯＳＦＥＴの斜視断面図である。図１０では単一
層とされたドリフト層１２が、ｎドリフト領域１２ａと
ｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている
点が特徴的である。１３はｐウェル領域、１４はｎ+ソ
ース領域、１５はゲート絶縁膜、１６はゲート電極であ
る。ｐウェル領域１３とｎ+ソース領域１４との表面に
共通に接触してソース電極が設けられる。ｎドレイン層
１１に接触してドレイン電極が設けられる。
流すとともに、オフ状態では空乏化する並列ｐｎ層から
なるドリフト層を備える半導体素子を超接合半導体素子
と称することとした。図１１は、超接合構造を利用した
縦型ＭＯＳＦＥＴの斜視断面図である。図１０では単一
層とされたドリフト層１２が、ｎドリフト領域１２ａと
ｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている
点が特徴的である。１３はｐウェル領域、１４はｎ+ソ
ース領域、１５はゲート絶縁膜、１６はゲート電極であ
る。ｐウェル領域１３とｎ+ソース領域１４との表面に
共通に接触してソース電極が設けられる。ｎドレイン層
１１に接触してドレイン電極が設けられる。
【０００８】この構造ではオン抵抗ＲONA と耐圧ＶBと
の関係は次式のようになる［ T.Fujihira "Theory of S
emiconductor Superjunction Devices" Jpn.J.Appl.Phy
s. Vol.36(1997), pp.6254-6262参照］。 ここでｄはｎドリフト領域１２ａの幅である。
の関係は次式のようになる［ T.Fujihira "Theory of S
emiconductor Superjunction Devices" Jpn.J.Appl.Phy
s. Vol.36(1997), pp.6254-6262参照］。 ここでｄはｎドリフト領域１２ａの幅である。
【０００９】すなわち、（１）式と比較するとオン抵抗
ＲONA は耐圧ＶBに比例するに過ぎず、耐圧が高くなっ
てもオン抵抗はそれほどが増大しないことを示してい
る。図１２は、超接合半導体素子の耐圧―オン抵抗の関
係を示した特性図である。横軸は耐圧ＶB、縦軸はオン
抵抗ＲONA である。▲印、●印、■印はそれぞれ、ｎド
リフト領域１２ａの幅ｄを５０nm、５００nm、５μm と
した場合である．比較のため、従来の単一ドリフト層を
持つ半導体素子の耐圧―オン抵抗の関係を破線で示し
た。
ＲONA は耐圧ＶBに比例するに過ぎず、耐圧が高くなっ
てもオン抵抗はそれほどが増大しないことを示してい
る。図１２は、超接合半導体素子の耐圧―オン抵抗の関
係を示した特性図である。横軸は耐圧ＶB、縦軸はオン
抵抗ＲONA である。▲印、●印、■印はそれぞれ、ｎド
リフト領域１２ａの幅ｄを５０nm、５００nm、５μm と
した場合である．比較のため、従来の単一ドリフト層を
持つ半導体素子の耐圧―オン抵抗の関係を破線で示し
た。
【００１０】たとえば、１０００V 耐圧の半導体素子の
場合には、ｎドリフト領域１２ａの幅ｄを５μm 、不純
物濃度と厚さをそれぞれ５×１０15cm-3、６０μm とす
るとき、超接合半導体素子のオン抵抗は、従来の半導体
素子に比べて一桁以上小さくなることがわかる。このよ
うなドリフト層１２は例えば、ｎ+ドレイン層１１をサ
ブストレートとしてエピタキシャル法により、高抵抗の
ｎ型層を成長し、選択的にｎ+ドレイン層１１に達する
トレンチをエッチングしてｎドリフト領域１２ａとした
後、更にトレンチ内にエピタキシャル法によりｐ型層を
成長してｐ仕切り領域１２ｂとする方法で形成される。
場合には、ｎドリフト領域１２ａの幅ｄを５μm 、不純
物濃度と厚さをそれぞれ５×１０15cm-3、６０μm とす
るとき、超接合半導体素子のオン抵抗は、従来の半導体
素子に比べて一桁以上小さくなることがわかる。このよ
うなドリフト層１２は例えば、ｎ+ドレイン層１１をサ
ブストレートとしてエピタキシャル法により、高抵抗の
ｎ型層を成長し、選択的にｎ+ドレイン層１１に達する
トレンチをエッチングしてｎドリフト領域１２ａとした
後、更にトレンチ内にエピタキシャル法によりｐ型層を
成長してｐ仕切り領域１２ｂとする方法で形成される。
【００１１】
【発明が解決しようとする課題】従来、一般的なパワー
デバイスにおいては半導体素子の周辺部にガードリング
やフィールドプレートなどの耐圧構造が設けられて、耐
圧が維持された。図１３（ａ）はガードリングを設けた
半導体素子の断面図、同図（ｂ）はフィールドプレート
を設けた半導体素子の断面図である。左側の電源により
電圧を印加した時の空乏層の広がりを破線で示した。
デバイスにおいては半導体素子の周辺部にガードリング
やフィールドプレートなどの耐圧構造が設けられて、耐
圧が維持された。図１３（ａ）はガードリングを設けた
半導体素子の断面図、同図（ｂ）はフィールドプレート
を設けた半導体素子の断面図である。左側の電源により
電圧を印加した時の空乏層の広がりを破線で示した。
【００１２】これらの耐圧構造を設けることにより、空
乏層を広げ、表面での電界集中を緩和して、理想的なｐ
ｎ接合の耐圧に近づけようとするものである。上記の超
接合半導体素子に関する発明や報告では、いずれも並列
ｐｎ層からなるドリフト層のうち主電流の流れる活性部
の記述がなされているのみで、高耐圧を実現するために
通常設けられる耐圧構造の記載が無い。
乏層を広げ、表面での電界集中を緩和して、理想的なｐ
ｎ接合の耐圧に近づけようとするものである。上記の超
接合半導体素子に関する発明や報告では、いずれも並列
ｐｎ層からなるドリフト層のうち主電流の流れる活性部
の記述がなされているのみで、高耐圧を実現するために
通常設けられる耐圧構造の記載が無い。
【００１３】このように、耐圧構造が設けられず、並列
ｐｎ層からなるドリフト層の部分だけであると、高耐圧
は実現できない。また、超接合半導体素子においては、
基本的な接合構造が異なることから、従来のガードリン
グ、フィールドプレート等の構造をそのままは使用でき
ない。以上の問題に鑑み本発明の目的は、電界集中の発
生を防止し、高耐圧を実現できる超接合半導体素子を提
供することにある。
ｐｎ層からなるドリフト層の部分だけであると、高耐圧
は実現できない。また、超接合半導体素子においては、
基本的な接合構造が異なることから、従来のガードリン
グ、フィールドプレート等の構造をそのままは使用でき
ない。以上の問題に鑑み本発明の目的は、電界集中の発
生を防止し、高耐圧を実現できる超接合半導体素子を提
供することにある。
【００１４】
【課題を解決するための手段】上記課題解決のため本発
明は、第一と第二の主面と、それぞれの主面に設けられ
た電極と、第一と第二の主面間に低抵抗層と、オン状態
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、電流が流れる素子活性部を囲む素子外周部に第一導
電型ドリフト領域と第二導電型仕切り領域とが交互に繰
り返し配置された並列ｐｎ層を有することとする。ま
た、前記素子外周部の並列ｐｎ層と、前記素子活性部の
並列ｐｎ層とが第一主面に対して概ね垂直な配置である
とよい。更に、前記素子外周部の並列ｐｎ層と、前記素
子活性部の並列ｐｎ層とが連続した配置であるとよい。
素子活性部の周りに並列ｐｎ構造が配置されているた
め、オフ状態では、多重のｐｎ接合面から空乏層が双方
に拡張し、素子活性領域の近傍に限らず、外方向や第二
主面側まで空乏化するので、素子外周部の耐圧が大きく
なる。
明は、第一と第二の主面と、それぞれの主面に設けられ
た電極と、第一と第二の主面間に低抵抗層と、オン状態
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、電流が流れる素子活性部を囲む素子外周部に第一導
電型ドリフト領域と第二導電型仕切り領域とが交互に繰
り返し配置された並列ｐｎ層を有することとする。ま
た、前記素子外周部の並列ｐｎ層と、前記素子活性部の
並列ｐｎ層とが第一主面に対して概ね垂直な配置である
とよい。更に、前記素子外周部の並列ｐｎ層と、前記素
子活性部の並列ｐｎ層とが連続した配置であるとよい。
素子活性部の周りに並列ｐｎ構造が配置されているた
め、オフ状態では、多重のｐｎ接合面から空乏層が双方
に拡張し、素子活性領域の近傍に限らず、外方向や第二
主面側まで空乏化するので、素子外周部の耐圧が大きく
なる。
【００１５】前記素子外周部における第一導電型ドリフ
ト領域と第二導電型仕切り領域の各不純物量が、前記素
子活性部における第一導電型ドリフト領域と第二導電型
仕切り領域の各不純物量とほぼ等しいことがよい。ま
た、前記素子外周部の並列ｐｎ層と、前記素子活性部の
並列ｐｎ層とが平面的にストライプ状であり、かつ概ね
平行した配置であるとい。更に、第一導電型ドリフト領
域と第二導電型仕切り領域の領域幅が前記素子外周部と
前記素子活性部とでほぼ等しいことがよい。つまリ、第
一主面側の素子活性領域からドリフト部を介して第二主
面側の第一導電型の低抵抗層に到達する直線状の電気力
線の長さに比し、素子活性領域の側部から素子外周部を
介して第一導電型の低抵抗層に到達する曲線状の電気力
線の方が長い分だけ、素子外周部の並列ｐｎ構造とドリ
フト部が同一不純物濃度でも、素子外周部の並列ｐｎ構
造の空乏電界強度の方が低くなることから、素子外周部
の耐圧はドリフト部の耐圧よりも大きい。従って、ドリ
フト部に縦型の並列ｐｎ構造を採用した超接合半導体素
子にあっても、素子外周部の耐圧が十分に保証されてい
るため、ドリフト部の並列ｐｎ構造の最適化が容易で、
超接合半導体素子の設計自由度が高まり、超接合半導体
素子を実用化できる。ここで、望ましくは、素子外周部
の並列ｐｎ構造はドリフト部の並列ｐｎ構造よりも不純
物量が少ないのが良い。素子外周部が空乏化し易くなる
ため、耐圧をドリフト部の耐圧よりも確実に大きくで
き、信頼性が向上する。
ト領域と第二導電型仕切り領域の各不純物量が、前記素
子活性部における第一導電型ドリフト領域と第二導電型
仕切り領域の各不純物量とほぼ等しいことがよい。ま
た、前記素子外周部の並列ｐｎ層と、前記素子活性部の
並列ｐｎ層とが平面的にストライプ状であり、かつ概ね
平行した配置であるとい。更に、第一導電型ドリフト領
域と第二導電型仕切り領域の領域幅が前記素子外周部と
前記素子活性部とでほぼ等しいことがよい。つまリ、第
一主面側の素子活性領域からドリフト部を介して第二主
面側の第一導電型の低抵抗層に到達する直線状の電気力
線の長さに比し、素子活性領域の側部から素子外周部を
介して第一導電型の低抵抗層に到達する曲線状の電気力
線の方が長い分だけ、素子外周部の並列ｐｎ構造とドリ
フト部が同一不純物濃度でも、素子外周部の並列ｐｎ構
造の空乏電界強度の方が低くなることから、素子外周部
の耐圧はドリフト部の耐圧よりも大きい。従って、ドリ
フト部に縦型の並列ｐｎ構造を採用した超接合半導体素
子にあっても、素子外周部の耐圧が十分に保証されてい
るため、ドリフト部の並列ｐｎ構造の最適化が容易で、
超接合半導体素子の設計自由度が高まり、超接合半導体
素子を実用化できる。ここで、望ましくは、素子外周部
の並列ｐｎ構造はドリフト部の並列ｐｎ構造よりも不純
物量が少ないのが良い。素子外周部が空乏化し易くなる
ため、耐圧をドリフト部の耐圧よりも確実に大きくで
き、信頼性が向上する。
【００１６】前記素子外周部および前記素子活性部にお
ける第一導電型ドリフト領域と第二導電型仕切り領域の
いずれか一方が、平面的に三方格子、四方格子あるいは
六方格子等の多角形格子の格子点上に配置されていると
よい。縦型の並列ｐｎ構造自体の形成ガ容易となるから
である。前記素子外周部における並列ｐｎ層表面の少な
くとも一部が絶縁膜で覆われているとよい。また、前記
素子活性部に隣接した前記素子外周部の並列ｐｎ層上に
形成された絶縁膜の一部が第一主面上の主電極で覆われ
るとよい。更に、前記素子外周部の並列ｐｎ層上に絶縁
膜を介して少なくとも１つのフィールドプレート電極を
有するとよい。そして、前記フィールドプレート電極の
内側が前記素子活性部側の第二導電型仕切り領域の表面
に接触しているとよい。また、前記フィールドプレート
電極が素子外周部の少なくとも１つの第一導電型ドリフ
ト領域を跨って設けられているとよい。また、前記フィ
ールドプレート電極が浮遊電位であるとよい。このよう
にフィールドプレート電極を用い、フィールドプレート
電極に適当な電位を与えることにより、電圧印加時にフ
ィールドプレート電極の下の第一導電型ドリフト領域に
空乏層が広げられ、素子活性部の電極端部での電界集中
が抑えられ、表面電界が緩和される。そして、内側の第
二導電型仕切り領域に接触させれば、活性部の電極に近
い電位を与えることができる。また、浮遊させれば、容
量を介して適当な電位配分を与えることができる。
ける第一導電型ドリフト領域と第二導電型仕切り領域の
いずれか一方が、平面的に三方格子、四方格子あるいは
六方格子等の多角形格子の格子点上に配置されていると
よい。縦型の並列ｐｎ構造自体の形成ガ容易となるから
である。前記素子外周部における並列ｐｎ層表面の少な
くとも一部が絶縁膜で覆われているとよい。また、前記
素子活性部に隣接した前記素子外周部の並列ｐｎ層上に
形成された絶縁膜の一部が第一主面上の主電極で覆われ
るとよい。更に、前記素子外周部の並列ｐｎ層上に絶縁
膜を介して少なくとも１つのフィールドプレート電極を
有するとよい。そして、前記フィールドプレート電極の
内側が前記素子活性部側の第二導電型仕切り領域の表面
に接触しているとよい。また、前記フィールドプレート
電極が素子外周部の少なくとも１つの第一導電型ドリフ
ト領域を跨って設けられているとよい。また、前記フィ
ールドプレート電極が浮遊電位であるとよい。このよう
にフィールドプレート電極を用い、フィールドプレート
電極に適当な電位を与えることにより、電圧印加時にフ
ィールドプレート電極の下の第一導電型ドリフト領域に
空乏層が広げられ、素子活性部の電極端部での電界集中
が抑えられ、表面電界が緩和される。そして、内側の第
二導電型仕切り領域に接触させれば、活性部の電極に近
い電位を与えることができる。また、浮遊させれば、容
量を介して適当な電位配分を与えることができる。
【００１７】複数のフィールドプレート電極の間が抵抗
性膜で接続されているとよい。また、 前記素子外周部
の並列ｐｎ層上に絶縁膜を介して抵抗性膜を設けるとよ
い。抵抗性膜で接続することで、各フィールドプレート
電極の電位が固定される。並列ｐｎ層上に絶縁膜を介し
て抵抗性膜を設けることにより、全体に均一な電位分布
を与えることができる。
性膜で接続されているとよい。また、 前記素子外周部
の並列ｐｎ層上に絶縁膜を介して抵抗性膜を設けるとよ
い。抵抗性膜で接続することで、各フィールドプレート
電極の電位が固定される。並列ｐｎ層上に絶縁膜を介し
て抵抗性膜を設けることにより、全体に均一な電位分布
を与えることができる。
【００１８】前記素子外周部の外側に、第一導電型のチ
ャネルストッパ領域を有しているとよい。 前記素子外
周部の外側に、第一導電型のチャネルストッパ領域を有
し、前記チャネルストッパ領域が前記素子外周部および
前記素子活性部のストライプ状に形成した第一導電型ド
リフト領域と第二導電型仕切り領域に対して概ね垂交し
ているとよい。前記チャネルストッパ領域が前記低抵抗
層まで達するとよい。前記チャネルストッパ領域が複数
の第二導電型仕切り領域との間でｐｎ接合を形成してい
るとよい。第一主面と平行な少なくとも１つの断面にお
いて、前記第二導電型仕切り領域の少なくとも１つが第
一導電型ドリフト領域とチャネルストッパ領域とにより
囲まれるとよい。前記チャネルストッパ領域の不純物濃
度が前記第一導電型ドリフト領域の不純物濃度と同じか
それ以下であるとよい。
ャネルストッパ領域を有しているとよい。 前記素子外
周部の外側に、第一導電型のチャネルストッパ領域を有
し、前記チャネルストッパ領域が前記素子外周部および
前記素子活性部のストライプ状に形成した第一導電型ド
リフト領域と第二導電型仕切り領域に対して概ね垂交し
ているとよい。前記チャネルストッパ領域が前記低抵抗
層まで達するとよい。前記チャネルストッパ領域が複数
の第二導電型仕切り領域との間でｐｎ接合を形成してい
るとよい。第一主面と平行な少なくとも１つの断面にお
いて、前記第二導電型仕切り領域の少なくとも１つが第
一導電型ドリフト領域とチャネルストッパ領域とにより
囲まれるとよい。前記チャネルストッパ領域の不純物濃
度が前記第一導電型ドリフト領域の不純物濃度と同じか
それ以下であるとよい。
【００１９】並列ｐｎ層の端部をダイシングによって切
断したままでは、切断した部分からｐ仕切り領域を通じ
てリーク電流がソース電極へと流れ込み、リーク電流の
増大を招く。第一導電型ストッパ領域を設けることによ
り、そのようなリーク電流の増大を防止する。複数の第
一導電型ストッパ領域を設ければ、より確実に高耐圧化
を図れる構造となる。
断したままでは、切断した部分からｐ仕切り領域を通じ
てリーク電流がソース電極へと流れ込み、リーク電流の
増大を招く。第一導電型ストッパ領域を設けることによ
り、そのようなリーク電流の増大を防止する。複数の第
一導電型ストッパ領域を設ければ、より確実に高耐圧化
を図れる構造となる。
【００２０】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。なお、以下でｎまたはｐを冠
した層、領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+は、比較的高不純
物濃度の領域を意味している。 ［実施例］図１は、本発明の実施例の縦型の超接合ＭＯ
ＳＦＥＴの周縁部の部分断面図である。図の左側が主電
流の流れる素子の活性部１０ａであり、右側が耐圧を分
担する周縁部１０ｂである。なお、本発明は、耐圧を分
担する周縁部１０ｂに関するものであり、活性部の種類
に依らないので、実施例はトレンチ型ではなく、プレー
ナ型のＭＯＳＦＥＴとした。図１２に断面図を示したよ
うなトレンチ型であってもよいことは勿論である。
図面に基づいて説明する。なお、以下でｎまたはｐを冠
した層、領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+は、比較的高不純
物濃度の領域を意味している。 ［実施例］図１は、本発明の実施例の縦型の超接合ＭＯ
ＳＦＥＴの周縁部の部分断面図である。図の左側が主電
流の流れる素子の活性部１０ａであり、右側が耐圧を分
担する周縁部１０ｂである。なお、本発明は、耐圧を分
担する周縁部１０ｂに関するものであり、活性部の種類
に依らないので、実施例はトレンチ型ではなく、プレー
ナ型のＭＯＳＦＥＴとした。図１２に断面図を示したよ
うなトレンチ型であってもよいことは勿論である。
【００２１】図１において、１１は低抵抗のｎ+ドレイ
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタ
クト領域１３ｂの表面に共通に接触するソース電極１７
が設けられている。ｎ+ドレイン層１１の裏面にはドレ
イン電極１８が設けられている。１９は表面保護および
絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリ
カガラス（ＰＳＧ）からなる。ソース電極１７は、図の
ように絶縁膜１９を介してゲート電極１６の上に延長さ
れることが多い。図示しない部分で、ゲート電極１６上
に金属膜のゲート電極が設けられている。ドリフト層１
２のうちドリフト電流が流れるのは、ｎドリフト領域１
２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並
列ｐｎ層をドリフト層１２と呼ぶことにする。
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタ
クト領域１３ｂの表面に共通に接触するソース電極１７
が設けられている。ｎ+ドレイン層１１の裏面にはドレ
イン電極１８が設けられている。１９は表面保護および
絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリ
カガラス（ＰＳＧ）からなる。ソース電極１７は、図の
ように絶縁膜１９を介してゲート電極１６の上に延長さ
れることが多い。図示しない部分で、ゲート電極１６上
に金属膜のゲート電極が設けられている。ドリフト層１
２のうちドリフト電流が流れるのは、ｎドリフト領域１
２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並
列ｐｎ層をドリフト層１２と呼ぶことにする。
【００２２】ｎドリフト領域とｐ仕切り領域との平面的
な形状は例えば、共に紙面に垂直方向に伸びたストライ
プ状とする。なおこの実施例では、ｐウェル領域１３ａ
もストライプ状であり、しかもｐ仕切り領域１２ｂの上
方に設けられているが、必ずしもこのようでなければな
らない訳ではなく、図１２のように、互いに直交するス
トライプ状とすることもできる。ｎドリフト領域とｐ仕
切り領域との平面的な形状としては、一方が三方格子、
四方格子あるいは六方格子等の多角形格子状や網状であ
り、他方がその中に挟まれた形状でも良い。その他多様
な配置が考えられる。
な形状は例えば、共に紙面に垂直方向に伸びたストライ
プ状とする。なおこの実施例では、ｐウェル領域１３ａ
もストライプ状であり、しかもｐ仕切り領域１２ｂの上
方に設けられているが、必ずしもこのようでなければな
らない訳ではなく、図１２のように、互いに直交するス
トライプ状とすることもできる。ｎドリフト領域とｐ仕
切り領域との平面的な形状としては、一方が三方格子、
四方格子あるいは六方格子等の多角形格子状や網状であ
り、他方がその中に挟まれた形状でも良い。その他多様
な配置が考えられる。
【００２３】この実施例の超接合半導体素子の電流を流
す活性部１０ａの外側の周縁部１０ｂでは、ソース電極
１７が接触している最外側のｐ仕切り領域１２ｃに隣接
するｎドリフト領域１２ｄ上に絶縁膜１９を介してソー
ス電極１７が延長されている。これにより、ｎドリフト
領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影響
がおよぼされ、表面での電界は緩和される。
す活性部１０ａの外側の周縁部１０ｂでは、ソース電極
１７が接触している最外側のｐ仕切り領域１２ｃに隣接
するｎドリフト領域１２ｄ上に絶縁膜１９を介してソー
ス電極１７が延長されている。これにより、ｎドリフト
領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影響
がおよぼされ、表面での電界は緩和される。
【００２４】そして、そのｎドリフト領域１２ｄに隣接
するｐ仕切り領域１２ｅが設けられており、さらにその
外側にｐ仕切り領域１２ｇ、１２ｉ、１２ｋが同様に設
けられている。この構造は、得たい耐圧に応じて必要な
数だけ繰り返される。例えば、４００ＶクラスのＭＯＳ
ＦＥＴとして、各部の寸法および不純物濃度等は次のよ
うな値をとる。ｎ+ドレイン層１１の比抵抗は０．０１
Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０
μｍ、ｎドリフト領域およびｐ仕切り領域の幅１０μｍ
（すなわち、同じ領域の中心間隔２０μｍ）、平均不純
物濃度２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡
散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+
ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度
１×１０20ｃｍ-3である。また絶縁膜１９は酸化膜を用
い、厚さは１μm である。この厚さは隣の並列ｐｎ層へ
印加する電圧の設定に関係するが０．１〜１μm程度で
ある。このような数値としたとき、図１の超接合ＭＯＳ
ＦＥＴは、十分に耐圧４００Ｖを満足した。つまり、ｐ
仕切り領域１２ｂとは接続しないｐ仕切り領域１２ｅ，
１２g，１２ｉ，１２ｋ，１２ｍは浮遊状態であってガ
ードリングとして機能し、また、ｎドリフト領域１２
ｄ，１２ｆ，１２ｈ，１２ｊ，１２ｌはｎ+ドレイン層
１１を介してドレイン電極に電気的に接続しているた
め、素子外周部の並列ｐｎ構造のｐｎ接合から拡張した
空乏層によって、基板厚み全長に亘り概ね空乏化され
る。このため、ガードリング構造やフィールドプレート
構造のように素子外周部の表面側を空乏化させるだけで
はなく、外方向や基板深部までも空乏化させることがで
きるので、素子外周部の電界強度を緩和でき、耐圧を確
保できる。それ故、超接合半導体素子の高耐圧化を実現
できる。 ［実施例１］図２は、本発明の実施例１の縦型の超接合
ＭＯＳＦＥＴの周縁部の部分断面図である。図の左側が
主電流の流れる素子の活性部１０ａであり、右側が耐圧
を分担する周縁部１０ｂである。なお、本発明は、耐圧
を分担する周縁部１０ｂに関するものであり、活性部の
種類に依らないので、実施例はトレンチ型ではなく、プ
レーナ型のＭＯＳＦＥＴとした。図１１に断面図を示し
たようなトレンチ型であってもよいことは勿論である。
するｐ仕切り領域１２ｅが設けられており、さらにその
外側にｐ仕切り領域１２ｇ、１２ｉ、１２ｋが同様に設
けられている。この構造は、得たい耐圧に応じて必要な
数だけ繰り返される。例えば、４００ＶクラスのＭＯＳ
ＦＥＴとして、各部の寸法および不純物濃度等は次のよ
うな値をとる。ｎ+ドレイン層１１の比抵抗は０．０１
Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０
μｍ、ｎドリフト領域およびｐ仕切り領域の幅１０μｍ
（すなわち、同じ領域の中心間隔２０μｍ）、平均不純
物濃度２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡
散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+
ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度
１×１０20ｃｍ-3である。また絶縁膜１９は酸化膜を用
い、厚さは１μm である。この厚さは隣の並列ｐｎ層へ
印加する電圧の設定に関係するが０．１〜１μm程度で
ある。このような数値としたとき、図１の超接合ＭＯＳ
ＦＥＴは、十分に耐圧４００Ｖを満足した。つまり、ｐ
仕切り領域１２ｂとは接続しないｐ仕切り領域１２ｅ，
１２g，１２ｉ，１２ｋ，１２ｍは浮遊状態であってガ
ードリングとして機能し、また、ｎドリフト領域１２
ｄ，１２ｆ，１２ｈ，１２ｊ，１２ｌはｎ+ドレイン層
１１を介してドレイン電極に電気的に接続しているた
め、素子外周部の並列ｐｎ構造のｐｎ接合から拡張した
空乏層によって、基板厚み全長に亘り概ね空乏化され
る。このため、ガードリング構造やフィールドプレート
構造のように素子外周部の表面側を空乏化させるだけで
はなく、外方向や基板深部までも空乏化させることがで
きるので、素子外周部の電界強度を緩和でき、耐圧を確
保できる。それ故、超接合半導体素子の高耐圧化を実現
できる。 ［実施例１］図２は、本発明の実施例１の縦型の超接合
ＭＯＳＦＥＴの周縁部の部分断面図である。図の左側が
主電流の流れる素子の活性部１０ａであり、右側が耐圧
を分担する周縁部１０ｂである。なお、本発明は、耐圧
を分担する周縁部１０ｂに関するものであり、活性部の
種類に依らないので、実施例はトレンチ型ではなく、プ
レーナ型のＭＯＳＦＥＴとした。図１１に断面図を示し
たようなトレンチ型であってもよいことは勿論である。
【００２５】図２において、１１は低抵抗のｎ+ドレイ
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタ
クト領域１３ｂの表面に共通に接触するソース電極１７
が設けられている。ｎ+ドレイン層１１の裏面にはドレ
イン電極１８が設けられている。１９は表面保護および
絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリ
カガラス（ＰＳＧ）からなる。ソース電極１７は、図の
ように絶縁膜１９を介してゲート電極１６の上に延長さ
れることが多い。図示しない部分で、ゲート電極１６上
に金属膜のゲート電極が設けられている。ドリフト層１
２のうちドリフト電流が流れるのは、ｎドリフト領域１
２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並
列ｐｎ層をドリフト層１２と呼ぶことにする。
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタ
クト領域１３ｂの表面に共通に接触するソース電極１７
が設けられている。ｎ+ドレイン層１１の裏面にはドレ
イン電極１８が設けられている。１９は表面保護および
絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリ
カガラス（ＰＳＧ）からなる。ソース電極１７は、図の
ように絶縁膜１９を介してゲート電極１６の上に延長さ
れることが多い。図示しない部分で、ゲート電極１６上
に金属膜のゲート電極が設けられている。ドリフト層１
２のうちドリフト電流が流れるのは、ｎドリフト領域１
２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並
列ｐｎ層をドリフト層１２と呼ぶことにする。
【００２６】ｎドリフト領域とｐ仕切り領域との平面的
な形状は例えば、共に紙面に垂直方向に伸びたストライ
プ状とする。なおこの実施例では、ｐウェル領域１３ａ
もストライプ状であり、しかもｐ仕切り領域１２ｂの上
方に設けられているが、必ずしもこのようでなければな
らない訳ではなく、図１１のように、互いに直交するス
トライプ状とすることもできる。ｎドリフト領域とｐ仕
切り領域との平面的な形状としては、一方が格子状や網
状であり、他方がその中に挟まれた形状でも良い。その
他多様な配置が考えられる。
な形状は例えば、共に紙面に垂直方向に伸びたストライ
プ状とする。なおこの実施例では、ｐウェル領域１３ａ
もストライプ状であり、しかもｐ仕切り領域１２ｂの上
方に設けられているが、必ずしもこのようでなければな
らない訳ではなく、図１１のように、互いに直交するス
トライプ状とすることもできる。ｎドリフト領域とｐ仕
切り領域との平面的な形状としては、一方が格子状や網
状であり、他方がその中に挟まれた形状でも良い。その
他多様な配置が考えられる。
【００２７】この実施例１の超接合半導体素子の電流を
流す活性部１０ａの外側の周縁部１０ｂでは、ソース電
極１７が接触している最外側のｐ仕切り領域１２ｃに隣
接するｎドリフト領域１２ｄ上に絶縁膜１９を介してソ
ース電極１７が延長されている。これにより、ｎドリフ
ト領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影
響がおよぼされ、表面での電界は緩和される。
流す活性部１０ａの外側の周縁部１０ｂでは、ソース電
極１７が接触している最外側のｐ仕切り領域１２ｃに隣
接するｎドリフト領域１２ｄ上に絶縁膜１９を介してソ
ース電極１７が延長されている。これにより、ｎドリフ
ト領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影
響がおよぼされ、表面での電界は緩和される。
【００２８】そして、そのｎドリフト領域１２ｄに隣接
するｐ仕切り領域１２ｅに接触して第一フィールドプレ
ート（以下ＦＰと記す）電極２０ａが設けられており、
その第一ＦＰ電極２０ａがまた隣接するｎドリフト領域
１２ｆ上に絶縁膜１９を介して延長されていて、ｎドリ
フト領域１２ｆの表面層にｐ仕切り領域１２ｅの電位の
影響がおよぼされ、電界が緩和されている点がポイント
である。さらにその外側のｐ仕切り領域１２ｇ、１２
ｉ、１２ｋに接触して同様に第二ＦＰ電極２０ｂ、第三
ＦＰ電極２０ｃ、第四ＦＰ電極２０ｄが設けられ、それ
ぞれ隣接するｎドリフト領域１２ｈ、１２ｊ、１２ｌ上
に絶縁膜１９を介して延長されている。この構造は、必
要な数だけ繰り返される。図２の超接合ＭＯＳＦＥＴで
は、第四ＦＰ電極まで設けられている。なお、ＦＰ電極
は、ソース電極１７と同じアルミニウム合金膜とするこ
とができる。
するｐ仕切り領域１２ｅに接触して第一フィールドプレ
ート（以下ＦＰと記す）電極２０ａが設けられており、
その第一ＦＰ電極２０ａがまた隣接するｎドリフト領域
１２ｆ上に絶縁膜１９を介して延長されていて、ｎドリ
フト領域１２ｆの表面層にｐ仕切り領域１２ｅの電位の
影響がおよぼされ、電界が緩和されている点がポイント
である。さらにその外側のｐ仕切り領域１２ｇ、１２
ｉ、１２ｋに接触して同様に第二ＦＰ電極２０ｂ、第三
ＦＰ電極２０ｃ、第四ＦＰ電極２０ｄが設けられ、それ
ぞれ隣接するｎドリフト領域１２ｈ、１２ｊ、１２ｌ上
に絶縁膜１９を介して延長されている。この構造は、必
要な数だけ繰り返される。図２の超接合ＭＯＳＦＥＴで
は、第四ＦＰ電極まで設けられている。なお、ＦＰ電極
は、ソース電極１７と同じアルミニウム合金膜とするこ
とができる。
【００２９】例えば、４００ＶクラスのＭＯＳＦＥＴと
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０μｍ、
ｎドリフト領域およびｐ仕切り領域の幅１０μｍ（すな
わち、同じ領域の中心間隔２０μｍ）、平均不純物濃度
２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡散深さ
１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+ソース
領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１
０20ｃｍ-3である。また絶縁膜１９は酸化膜を用い、厚
さは１μm である。この厚さは隣の並列ｐｎ層へ印加す
る電圧の設定に関係するが０．１〜１μm程度である。
このような数値としたとき、図１の超接合ＭＯＳＦＥＴ
は、十分に耐圧４００Ｖを満足した。
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０μｍ、
ｎドリフト領域およびｐ仕切り領域の幅１０μｍ（すな
わち、同じ領域の中心間隔２０μｍ）、平均不純物濃度
２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡散深さ
１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+ソース
領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１
０20ｃｍ-3である。また絶縁膜１９は酸化膜を用い、厚
さは１μm である。この厚さは隣の並列ｐｎ層へ印加す
る電圧の設定に関係するが０．１〜１μm程度である。
このような数値としたとき、図１の超接合ＭＯＳＦＥＴ
は、十分に耐圧４００Ｖを満足した。
【００３０】図３は、図２の超接合ＭＯＳＦＥＴに４０
０V の電圧を印加した場合のシミュレーションによる電
位分布図である。１００V 毎の等電位線が示されてい
る。この結果は、等電位線が周縁部１０ｂに広がってお
り、ソース電極１７近傍での電界集中は見られない。す
なわち、表面での電界は緩和されて、最大電界は周縁部
１０ｂではなく、活性部１０ａの並列ｐｎ層１２内にあ
ることがわかる。
０V の電圧を印加した場合のシミュレーションによる電
位分布図である。１００V 毎の等電位線が示されてい
る。この結果は、等電位線が周縁部１０ｂに広がってお
り、ソース電極１７近傍での電界集中は見られない。す
なわち、表面での電界は緩和されて、最大電界は周縁部
１０ｂではなく、活性部１０ａの並列ｐｎ層１２内にあ
ることがわかる。
【００３１】このことは大変重要である。すなわち、最
大電界が周縁部１０ｂにある場合には、限られた面積に
電流が集中するために容易に素子の破壊が起きる。しか
し、図３のように最大電界が、周辺部１０ｂではなく活
性部１０ａ内にある場合には、大きな面積で最大電界を
維持することになり、アバランシェが発生して電流が流
れはじめた時でも大きな電流を維持することができるの
で、素子は破壊しないからである。
大電界が周縁部１０ｂにある場合には、限られた面積に
電流が集中するために容易に素子の破壊が起きる。しか
し、図３のように最大電界が、周辺部１０ｂではなく活
性部１０ａ内にある場合には、大きな面積で最大電界を
維持することになり、アバランシェが発生して電流が流
れはじめた時でも大きな電流を維持することができるの
で、素子は破壊しないからである。
【００３２】図４は、印加電圧を変化させたときの図２
における第一〜第四ＦＰ電極の分担電圧の変化を示した
特性図である。この図から、それぞれのＦＰ電極には外
側へ向かうに従って電圧差が少なくなっていることがわ
かる。なお、図２の超接合ＭＯＳＦＥＴの動作は、次の
ようにおこなわれる。ゲート電極１６に所定の正の電圧
が印加されると、ゲート電極１６直下のｐウェル領域１
３ａの表面層に反転層が誘起され、ｎ+ソース領域１４
から反転層を通じてｎドリフト領域１２ａに電子が注入
される。その注入された電子がｎ+ドレイン層１１に達
し、ドレイン電極１８、ソース電極１７間が導通する。
における第一〜第四ＦＰ電極の分担電圧の変化を示した
特性図である。この図から、それぞれのＦＰ電極には外
側へ向かうに従って電圧差が少なくなっていることがわ
かる。なお、図２の超接合ＭＯＳＦＥＴの動作は、次の
ようにおこなわれる。ゲート電極１６に所定の正の電圧
が印加されると、ゲート電極１６直下のｐウェル領域１
３ａの表面層に反転層が誘起され、ｎ+ソース領域１４
から反転層を通じてｎドリフト領域１２ａに電子が注入
される。その注入された電子がｎ+ドレイン層１１に達
し、ドレイン電極１８、ソース電極１７間が導通する。
【００３３】ゲート電極１６への正の電圧が取り去られ
ると、ｐウェル領域１３ａの表面層に誘起された反転層
が消滅し、ドレイン電極１８、ソース電極１７間が遮断
される。更に、逆バイアス電圧を大きくすると、各ｐ仕
切り領域１２ｂはｐウェル領域１３ａを介してソース電
極１７で連結されているので、ｐウェル領域１３ａとｎ
ドリフト領域１２ａとの間のｐｎ接合Ｊa 、ｐ仕切り領
域１２ｂとｎドリフト領域１２ａとの間のｐｎＪb 接合
からそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り
領域１２ｂ内に広がってこれらが空乏化される。
ると、ｐウェル領域１３ａの表面層に誘起された反転層
が消滅し、ドレイン電極１８、ソース電極１７間が遮断
される。更に、逆バイアス電圧を大きくすると、各ｐ仕
切り領域１２ｂはｐウェル領域１３ａを介してソース電
極１７で連結されているので、ｐウェル領域１３ａとｎ
ドリフト領域１２ａとの間のｐｎ接合Ｊa 、ｐ仕切り領
域１２ｂとｎドリフト領域１２ａとの間のｐｎＪb 接合
からそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り
領域１２ｂ内に広がってこれらが空乏化される。
【００３４】ｐｎ接合Ｊb からの空乏端は、ｎドリフト
領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領
域１２ｂから空乏層が広がるので空乏化が非常に早ま
る。従って、ｎドリフト領域１２ａの不純物濃度を高め
ることができる。またｐ仕切り領域１２ｂも同時に空乏
化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空
乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域
１２ｂとｎドリフト領域１２ａとを交互に形成すること
により、隣接するｎドリフト領域１２ａの双方へ空乏端
が進入するようになっているので、空乏層形成のための
ｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎ
ドリフト領域１２ａの断面積の拡大を図ることができ
る。
領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領
域１２ｂから空乏層が広がるので空乏化が非常に早ま
る。従って、ｎドリフト領域１２ａの不純物濃度を高め
ることができる。またｐ仕切り領域１２ｂも同時に空乏
化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空
乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域
１２ｂとｎドリフト領域１２ａとを交互に形成すること
により、隣接するｎドリフト領域１２ａの双方へ空乏端
が進入するようになっているので、空乏層形成のための
ｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎ
ドリフト領域１２ａの断面積の拡大を図ることができ
る。
【００３５】例えば、従来の単層の高抵抗ドリフト層を
持つ縦型ＭＯＳＦＥＴでは、４００Ｖクラスの耐圧とす
るためには、ドリフト層１２の不純物濃度としては５×
１０ 14ｃｍ-3、厚さ３０μｍ程度必要であったが、本実
施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａ
の不純物濃度を高くしたことによりオン抵抗としては約
５分の１に低減でき、しかも耐圧は十分に確保される。
持つ縦型ＭＯＳＦＥＴでは、４００Ｖクラスの耐圧とす
るためには、ドリフト層１２の不純物濃度としては５×
１０ 14ｃｍ-3、厚さ３０μｍ程度必要であったが、本実
施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａ
の不純物濃度を高くしたことによりオン抵抗としては約
５分の１に低減でき、しかも耐圧は十分に確保される。
【００３６】なお、ｎドリフト領域１２ａの幅を狭く
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減、およびオン抵抗と耐圧とのトレードオフ関係の改善
が可能である。 ［実施例２］図５は、本発明の実施例２の縦型の超接合
ＭＯＳＦＥＴの部分断面図である。但し、ＭＯＳＦＥＴ
の活性部の詳細な構造を省略して示した。
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減、およびオン抵抗と耐圧とのトレードオフ関係の改善
が可能である。 ［実施例２］図５は、本発明の実施例２の縦型の超接合
ＭＯＳＦＥＴの部分断面図である。但し、ＭＯＳＦＥＴ
の活性部の詳細な構造を省略して示した。
【００３７】図５においては、ソース電極１７が接触す
る最外側のｐ仕切り領域１２ｃに隣接するｎドリフト領
域１２ｄの上に絶縁膜１９を介してソース電極１７が延
長されているのは実施例１と同じであるが、次のｐ仕切
り領域１２ｅの表面に接触して設けられた第一ＦＰ電極
２０ａが、隣接するｎドリフト領域１２ｆの次のｎドリ
フト領域１２ｈ上まで絶縁膜１９を介して延長されてい
る点が実施例１と違っている。すなわち、図２では並列
ｐｎ層１組ごとにＦＰ電極を付加する構造としたが、図
５では２組の並列ｐｎ層に対して１つのＦＰ電極を設け
たものである。第二ＦＰ電極２０ｂも同様である。
る最外側のｐ仕切り領域１２ｃに隣接するｎドリフト領
域１２ｄの上に絶縁膜１９を介してソース電極１７が延
長されているのは実施例１と同じであるが、次のｐ仕切
り領域１２ｅの表面に接触して設けられた第一ＦＰ電極
２０ａが、隣接するｎドリフト領域１２ｆの次のｎドリ
フト領域１２ｈ上まで絶縁膜１９を介して延長されてい
る点が実施例１と違っている。すなわち、図２では並列
ｐｎ層１組ごとにＦＰ電極を付加する構造としたが、図
５では２組の並列ｐｎ層に対して１つのＦＰ電極を設け
たものである。第二ＦＰ電極２０ｂも同様である。
【００３８】超接合半導体素子では、（２）式に与えら
れるようにオン抵抗がｎドリフト領域の幅ｄに比例す
る。すなわちｄを狭くしていくと特性はそれに比例して
改善する。その一方でｄを小さくすると微細加工が必要
となり、高度な加工技術を必要とするようになる。この
実施例２の場合には、超接合の幅ｄが小さくなってもＦ
Ｐ電極はそれほど細かくパターニングする必要は無い利
点がある。
れるようにオン抵抗がｎドリフト領域の幅ｄに比例す
る。すなわちｄを狭くしていくと特性はそれに比例して
改善する。その一方でｄを小さくすると微細加工が必要
となり、高度な加工技術を必要とするようになる。この
実施例２の場合には、超接合の幅ｄが小さくなってもＦ
Ｐ電極はそれほど細かくパターニングする必要は無い利
点がある。
【００３９】何組の並列ｐｎ層についてＦＰ電極１つを
割り当てるかは、耐圧やｄの設定によって決めるべき設
計の項目である。例えば、図４からわかるように内側の
ＦＰ電極は大きな電圧を維持するため、内側は２ない
し、３組の超接合で一つのＦＰ電極とし、外側へ行くに
従って数を減らすというような変形も可能である。 ［実施例３］図６は、図２の実施例１を変形させた本発
明実施例３の縦型の超接合ＭＯＳＦＥＴの部分断面図で
あり、やはりｎチャネルＭＯＳＦＥＴの場合である。
割り当てるかは、耐圧やｄの設定によって決めるべき設
計の項目である。例えば、図４からわかるように内側の
ＦＰ電極は大きな電圧を維持するため、内側は２ない
し、３組の超接合で一つのＦＰ電極とし、外側へ行くに
従って数を減らすというような変形も可能である。 ［実施例３］図６は、図２の実施例１を変形させた本発
明実施例３の縦型の超接合ＭＯＳＦＥＴの部分断面図で
あり、やはりｎチャネルＭＯＳＦＥＴの場合である。
【００４０】この例ではＦＰ電極２０ａ、２０ｂ等はｐ
仕切り領域１２ｅ、１２ｇの表面には接触しておらず、
ｎドリフト領域１２ｆ、１２ｈの上の絶縁膜１９の上に
載せて配置してあるだけである。このようにしても、Ｆ
Ｐ電極２０ａ、２０ｂ等は絶縁膜１９の容量を介して互
いに電気的に結合しており、その電位の影響を下方の並
列ｐｎ層に及ぼすことができ、図２の実施例１と同様に
電界緩和が可能である。
仕切り領域１２ｅ、１２ｇの表面には接触しておらず、
ｎドリフト領域１２ｆ、１２ｈの上の絶縁膜１９の上に
載せて配置してあるだけである。このようにしても、Ｆ
Ｐ電極２０ａ、２０ｂ等は絶縁膜１９の容量を介して互
いに電気的に結合しており、その電位の影響を下方の並
列ｐｎ層に及ぼすことができ、図２の実施例１と同様に
電界緩和が可能である。
【００４１】この例では、ＦＰ電極をｐ仕切り領域の表
面に接触させるためのコンタクトホールを形成する必要
が無いため、特に微細なパターンの場合には有効であ
る。また、実施例２のように複数の組の並列ｐｎ層上に
ＦＰ電極を設けてもよい。 ［実施例４］図７は、本発明実施例４の縦型の超接合Ｍ
ＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯ
ＳＦＥＴの場合である。
面に接触させるためのコンタクトホールを形成する必要
が無いため、特に微細なパターンの場合には有効であ
る。また、実施例２のように複数の組の並列ｐｎ層上に
ＦＰ電極を設けてもよい。 ［実施例４］図７は、本発明実施例４の縦型の超接合Ｍ
ＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯ
ＳＦＥＴの場合である。
【００４２】実施例３の超接合ＭＯＳＦＥＴでは、金属
のＦＰ電極間は絶縁膜となって容量で結合しているが、
この例ではＦＰ電極２０ａ、２０ｂ等の間を抵抗性膜２
１でつないだ構造となっている。このように抵抗性膜２
１で接続することにより、各ＦＰ電極の電位を強く固定
できるようにしたものである。抵抗性膜２１としては、
アモルファスシリコンやシリコンリッチの酸化シリコ
ン、或いは窒化シリコンなどが用いられる。
のＦＰ電極間は絶縁膜となって容量で結合しているが、
この例ではＦＰ電極２０ａ、２０ｂ等の間を抵抗性膜２
１でつないだ構造となっている。このように抵抗性膜２
１で接続することにより、各ＦＰ電極の電位を強く固定
できるようにしたものである。抵抗性膜２１としては、
アモルファスシリコンやシリコンリッチの酸化シリコ
ン、或いは窒化シリコンなどが用いられる。
【００４３】［実施例５］図８は、本発明実施例５の縦
型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎ
チャネルＭＯＳＦＥＴの場合である。この例では、金属
のＦＰ電極を用いずに抵抗性膜だけとしている。すなわ
ちソース電極１７とチップ周縁の周縁電極２２との間に
抵抗性膜２１が設けられている。抵抗性膜２１は、絶縁
膜１９を介して下部の並列ｐｎ層に連続的な電位を与え
ることができるために有利である。ただし、抵抗値の制
御が不安定になりやすく、製造工程の管理を厳しくおこ
なう必要がある。
型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎ
チャネルＭＯＳＦＥＴの場合である。この例では、金属
のＦＰ電極を用いずに抵抗性膜だけとしている。すなわ
ちソース電極１７とチップ周縁の周縁電極２２との間に
抵抗性膜２１が設けられている。抵抗性膜２１は、絶縁
膜１９を介して下部の並列ｐｎ層に連続的な電位を与え
ることができるために有利である。ただし、抵抗値の制
御が不安定になりやすく、製造工程の管理を厳しくおこ
なう必要がある。
【００４４】［実施例６］これまでの実施例は、並列ｐ
ｎ層に対して並行な周辺部分についての説明であった。
素子にはそれと垂直方向の周辺部分端部が存在するが、
その垂直方向の周辺部分端部については並列ｐｎ層の端
部を安定化処理するものとした。並列ｐｎ層の端部をダ
イシングによって切断したままでは、切断した部分から
ｐ仕切り領域を通じてリーク電流がソース電極１７へと
流れ込み、リーク電流の増大を招くからである。
ｎ層に対して並行な周辺部分についての説明であった。
素子にはそれと垂直方向の周辺部分端部が存在するが、
その垂直方向の周辺部分端部については並列ｐｎ層の端
部を安定化処理するものとした。並列ｐｎ層の端部をダ
イシングによって切断したままでは、切断した部分から
ｐ仕切り領域を通じてリーク電流がソース電極１７へと
流れ込み、リーク電流の増大を招くからである。
【００４５】本実施例は、その垂直方向の周辺部分にお
いて、より確実に高耐圧化を図れる構造としたものであ
る。図９は、本発明実施例６の縦型の超接合ＭＯＳＦＥ
Ｔの半導体チップの端部の平面図である。並列ｐｎ層に
対して並行な周辺部分については、実施例１と同様と
し、第一から第四ＦＰ電極２０ａ〜２０ｄを設けた。ギ
ザギザの端部は、ダイシングによる欠陥の多い表面を表
している。
いて、より確実に高耐圧化を図れる構造としたものであ
る。図９は、本発明実施例６の縦型の超接合ＭＯＳＦＥ
Ｔの半導体チップの端部の平面図である。並列ｐｎ層に
対して並行な周辺部分については、実施例１と同様と
し、第一から第四ＦＰ電極２０ａ〜２０ｄを設けた。ギ
ザギザの端部は、ダイシングによる欠陥の多い表面を表
している。
【００４６】並列ｐｎ層に対して垂直な周辺部分には、
ｎ型の領域２３（以下ストッパ領域と称する）を形成す
る。このｎストッパ領域２３の深さは、ｎ+ドレイン領
域１１に達しており、幅は５μm 、不純物濃度はｎドリ
フト層１２ａと同じかそれ以下とする。このｎストッパ
領域２３によって、リーク電流がソース電極１７へ流れ
込むのを防止できる。
ｎ型の領域２３（以下ストッパ領域と称する）を形成す
る。このｎストッパ領域２３の深さは、ｎ+ドレイン領
域１１に達しており、幅は５μm 、不純物濃度はｎドリ
フト層１２ａと同じかそれ以下とする。このｎストッパ
領域２３によって、リーク電流がソース電極１７へ流れ
込むのを防止できる。
【００４７】場合によっては、複数のｎストッパ領域２
３を設け、その間隔を、１００〜５００μm 程度の適当
な周期で形成する。この垂直方向のｎストッパ領域２３
は、実施例１に限らず、実施例２〜５の半導体装置にも
適用できる。特に実施例第４および第５の実施例の抵抗
性膜を使用する場合には、垂直方向には抵抗性膜は無く
ても良い。
３を設け、その間隔を、１００〜５００μm 程度の適当
な周期で形成する。この垂直方向のｎストッパ領域２３
は、実施例１に限らず、実施例２〜５の半導体装置にも
適用できる。特に実施例第４および第５の実施例の抵抗
性膜を使用する場合には、垂直方向には抵抗性膜は無く
ても良い。
【００４８】なお、以上の実施例はいずれもｎチャネル
型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、
ＩＧＢＴでも同様の効果が得られる。またｐｎダイオー
ド、ショットキーバリアダイオード、バイポーラトラン
ジスタでも同様の効果が得られる。
型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、
ＩＧＢＴでも同様の効果が得られる。またｐｎダイオー
ド、ショットキーバリアダイオード、バイポーラトラン
ジスタでも同様の効果が得られる。
【００４９】
【発明の効果】以上説明したように本発明は、オン状態
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、素子活性部の周りに並列ｐｎ構造が配置されている
ため、オフ状態では、多重のｐｎ接合面から空乏層が拡
張し、素子活性領域の近傍に限らず、外方向や第二主面
側まで空乏化するので、素子外周部の耐圧が大きくな
り、素子外周部の耐圧は素子活性部の耐圧よりも大き
い。従って、ドリフト部に縦型の並列ｐｎ構造を採用し
た超接合半導体素子においても、素子外周部の耐圧が十
分に保証されていることになるため、ドリフト部の並列
ｐｎ構造の最適化が容易で、超接合半導体素子の設計自
由度が高まり、超接合半導体素子を実用化できる。
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、素子活性部の周りに並列ｐｎ構造が配置されている
ため、オフ状態では、多重のｐｎ接合面から空乏層が拡
張し、素子活性領域の近傍に限らず、外方向や第二主面
側まで空乏化するので、素子外周部の耐圧が大きくな
り、素子外周部の耐圧は素子活性部の耐圧よりも大き
い。従って、ドリフト部に縦型の並列ｐｎ構造を採用し
た超接合半導体素子においても、素子外周部の耐圧が十
分に保証されていることになるため、ドリフト部の並列
ｐｎ構造の最適化が容易で、超接合半導体素子の設計自
由度が高まり、超接合半導体素子を実用化できる。
【００５０】また、活性部の外側の並列ｐｎ層の第一導
電型ドリフト領域上に絶縁膜を介してＦＰ電極を設ける
ことによって、表面の電界が緩和され、高耐圧を容易に
実現できるようになった。ＦＰ電極は、内側の第二導電
型仕切り領域表面に接触させ、或いは浮遊させる。複数
の第一導電型ドリフト領域に跨がっていても良い。更
に、隣接するＦＰ電極間に、抵抗を設ければ、ＦＰ電極
の電位固定に役立つ。
電型ドリフト領域上に絶縁膜を介してＦＰ電極を設ける
ことによって、表面の電界が緩和され、高耐圧を容易に
実現できるようになった。ＦＰ電極は、内側の第二導電
型仕切り領域表面に接触させ、或いは浮遊させる。複数
の第一導電型ドリフト領域に跨がっていても良い。更
に、隣接するＦＰ電極間に、抵抗を設ければ、ＦＰ電極
の電位固定に役立つ。
【００５１】また、並列ｐｎ層に垂直方向に低抵抗層ま
で達する第一導電型ストッパ領域を設けることにより、
より確実に高耐圧化できることを示した。つまり、第一
導電型ストッパ領域を設けることにより、表面の反転を
防止するためのチャネルストッパとして機能するばかり
か、素子外周部の並列ｐｎ構造のｐｎ繰り返し端面（横
断面）を覆っているので、その横断面がチップのダイシ
ング面として露出せず、漏れ電流を抑制できると共に、
素子外周部の並列ｐｎ構造の周囲をドレイン電位に保持
でき、素子の絶縁耐圧が安定し、品質も向上する。
で達する第一導電型ストッパ領域を設けることにより、
より確実に高耐圧化できることを示した。つまり、第一
導電型ストッパ領域を設けることにより、表面の反転を
防止するためのチャネルストッパとして機能するばかり
か、素子外周部の並列ｐｎ構造のｐｎ繰り返し端面（横
断面）を覆っているので、その横断面がチップのダイシ
ング面として露出せず、漏れ電流を抑制できると共に、
素子外周部の並列ｐｎ構造の周囲をドレイン電位に保持
でき、素子の絶縁耐圧が安定し、品質も向上する。
【００５２】本発明は、高耐圧化の超接合半導体素子の
実現のために、極めて重要な発明である。
実現のために、極めて重要な発明である。
【図１】本発明実施例のＭＯＳＦＥＴの部分断面図
【図２】本発明実施例１のＭＯＳＦＥＴの部分断面図
【図３】実施例１のＭＯＳＦＥＴにおける電圧４００V
印加時の電位分布図
印加時の電位分布図
【図４】各ＦＰの分担電圧の変化を示す特性図
【図５】本発明実施例２のＭＯＳＦＥＴの部分断面図
【図６】本発明実施例３のＭＯＳＦＥＴの部分断面図
【図７】本発明実施例４のＭＯＳＦＥＴの部分断面図
【図８】本発明実施例５のＭＯＳＦＥＴの部分断面図
【図９】本発明実施例６のＭＯＳＦＥＴの部分平面図
【図１０】従来のトレンチ型ＭＯＳＦＥＴの斜視断面図
【図１１】トレンチ型超接合ＭＯＳＦＥＴの斜視断面図
【図１２】超接合半導体素子と従来型半導体素子のオン
抵抗の比較図
抵抗の比較図
【図１３】（ａ）はガードリングをもつ半導体素子の部
分断面図、（ｂ）はフィールドプレートを持つ半導体素
子の部分断面図
分断面図、（ｂ）はフィールドプレートを持つ半導体素
子の部分断面図
１、１１ ｎ+ドレイン層 ２、１２ ドリフト層 ３、１３ ｐウェル領域 ４、１４ ｎ+ソース領域 ５、１５ ゲート絶縁膜 ６、１６ ゲート電極 ７、１７ ソース電極 ８、１８ ドレイン電極 ９、１９ 絶縁膜 １０ａ 活性部 １０ｂ 周縁部 １２ａ、１２ｄ、１２ｆ、１２ｈ、１２ｊ、１２ｌ ｎ
ドリフト領域 １２ｂ、１２ｃ、１２ｅ、１２ｇ、１２ｉ、１２ｋ、１
２ｍ ｐ仕切り領域 ２０ａ、２０ｂ、２０ｃ、２０ｄ ＦＰ電極 ２１ 抵抗膜 ２２ 周縁電極 ２３ ｎストッパ領域
ドリフト領域 １２ｂ、１２ｃ、１２ｅ、１２ｇ、１２ｉ、１２ｋ、１
２ｍ ｐ仕切り領域 ２０ａ、２０ｂ、２０ｃ、２０ｄ ＦＰ電極 ２１ 抵抗膜 ２２ 周縁電極 ２３ ｎストッパ領域
Claims (21)
- 【請求項１】第一と第二の主面と、それぞれの主面に設
けられた電極と、第一と第二の主面間に低抵抗層と、オ
ン状態では電流を流すとともにオフ状態では空乏化する
第一導電型ドリフト領域と第二導電型仕切り領域とを交
互に配置した並列ｐｎ層とを備える超接合半導体素子に
おいて、電流が流れる素子活性部を囲む素子外周部に第
一導電型ドリフト領域と第二導電型仕切り領域とが交互
に繰り返し配置された並列ｐｎ層を有することを特徴と
する超接合半導体素子。 - 【請求項２】前記素子外周部の並列ｐｎ層と、前記素子
活性部の並列ｐｎ層とが第一主面に対して垂直な配置で
あることを特徴とする請求項１記載の超接合半導体素
子。 - 【請求項３】前記素子外周部の並列ｐｎ層と、前記素子
活性部の並列ｐｎ層とが連続した配置であることを特徴
とする請求項１または請求項２に記載の超接合半導体素
子。 - 【請求項４】前記素子外周部における第一導電型ドリフ
ト領域と第二導電型仕切り領域の各不純物量が、前記素
子活性部における第一導電型ドリフト領域と第二導電型
仕切り領域の各不純物量と等しいことを特徴とする請求
項１ないし請求項３のいずれかに記載の超接合半導体素
子。 - 【請求項５】前記素子外周部の並列ｐｎ層と、前記素子
活性部の並列ｐｎ層とが平面的にストライプ状であり、
かつ平行した配置であることを特徴とする請求項１ない
し請求項４のいずれかに記載の超接合半導体素子。 - 【請求項６】第一導電型ドリフト領域と第二導電型仕切
り領域の領域幅が前記素子外周部と前記素子活性部とで
等しいことを特徴とする請求項５記載の超接合半導体素
子。 - 【請求項７】前記素子外周部および前記素子活性部にお
ける第一導電型ドリフト領域と第二導電型仕切り領域の
いずれか一方が、平面的に多角形格子の格子点上に配置
されていることを特徴とする請求項１ないし請求項４の
いずれかに記載の超接合半導体素子。 - 【請求項８】前記素子外周部における並列ｐｎ層表面の
少なくとも一部が絶縁膜で覆われていることを特徴とす
る請求項１ないし請求項７のいずれかに記載の超接合半
導体素子。 - 【請求項９】前記素子活性部に隣接した前記素子外周部
の並列ｐｎ層上に形成された絶縁膜の一部が第一主面上
の主電極で覆われることを特徴とする請求項１ないし請
求項８のいずれかに記載の超接合半導体素子。 - 【請求項１０】前記素子外周部の並列ｐｎ層上に絶縁膜
を介して少なくとも１つのフィールドプレート電極を有
することを特徴とする請求項１ないし請求項９のいずれ
かに記載の超接合半導体素子。 - 【請求項１１】前記フィールドプレート電極の内側が前
記素子活性部側の第二導電型仕切り領域の表面に接触し
ていることを特徴とする請求項１０記載の超接合半導体
素子。 - 【請求項１２】前記フィールドプレート電極が素子外周
部の少なくとも１つの第一導電型ドリフト領域を跨って
設けられていることを特徴とする請求項１０または請求
項１１に記載の超接合半導体素子。 - 【請求項１３】前記フィールドプレート電極が浮遊電位
であることを特徴とする請求項１０ないし請求項１２の
いずれかに記載の超接合半導体素子。 - 【請求項１４】複数のフィールドプレート電極の間が抵
抗性膜で接続されていることを特徴とする請求項１０な
いし請求項１３のいずれかに記載の超接合半導体素子。 - 【請求項１５】前記素子外周部の並列ｐｎ層上に絶縁膜
を介して抵抗性膜を設けたことを特徴とする請求項１な
いし請求項９のいずれかに記載の超接合半導体素子。 - 【請求項１６】前記素子外周部の外側に、第一導電型の
チャネルストッパ領域を有していることを特徴とする請
求項１ないし請求項１５のいずれかに記載の超接合半導
体素子。 - 【請求項１７】前記素子外周部の外側に、第一導電型の
チャネルストッパ領域を有し、前記チャネルストッパ領
域が前記素子外周部および前記素子活性部のストライプ
状に形成した第一導電型ドリフト領域と第二導電型仕切
り領域に対して垂交していることを特徴とする請求項５
または請求項６に記載の超接合半導体素子。 - 【請求項１８】前記チャネルストッパ領域が前記低抵抗
層まで達することを特徴とする請求項１６または請求項
１７に記載の超接合半導体素子。 - 【請求項１９】前記チャネルストッパ領域が複数の第二
導電型仕切り領域との間でｐｎ接合を形成していること
を特徴とする請求項１６ないし請求項１８のいずれかに
記載の超接合半導体素子。 - 【請求項２０】第一主面と平行な少なくとも１つの断面
において、前記第二導電型仕切り領域の少なくとも１つ
が第一導電型ドリフト領域とチャネルストッパ領域とに
より囲まれることを特徴とする請求項１６ないし請求項
１９のいずれかに記載の超接合半導体素子。 - 【請求項２１】前記チャネルストッパ領域の不純物濃度
が前記第一導電型ドリフト領域の不純物濃度以下である
ことを特徴とする請求項１６ないし請求項２０のいずれ
かに記載の超接合半導体素子。
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|---|---|---|---|
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| DE10041344A DE10041344B4 (de) | 1999-08-23 | 2000-08-23 | SJ-Halbleitervorrichtung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP11-235174 | 1999-08-23 | ||
| JP1999235174 | 1999-08-23 | ||
| JP2000189590A JP4774580B2 (ja) | 1999-08-23 | 2000-06-23 | 超接合半導体素子 |
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| Publication Number | Publication Date |
|---|---|
| JP2001135819A true JP2001135819A (ja) | 2001-05-18 |
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ID=26531991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000189590A Expired - Lifetime JP4774580B2 (ja) | 1999-08-23 | 2000-06-23 | 超接合半導体素子 |
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| Country | Link |
|---|---|
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| JP (1) | JP4774580B2 (ja) |
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