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JP2001111420A - Ｐｌｌシンセサイザの間欠動作制御回路 - Google Patents

Ｐｌｌシンセサイザの間欠動作制御回路

Info

Publication number
JP2001111420A
JP2001111420A JP28307699A JP28307699A JP2001111420A JP 2001111420 A JP2001111420 A JP 2001111420A JP 28307699 A JP28307699 A JP 28307699A JP 28307699 A JP28307699 A JP 28307699A JP 2001111420 A JP2001111420 A JP 2001111420A
Authority
JP
Japan
Prior art keywords
signal
circuit
power save
operation control
intermittent operation
Prior art date
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Withdrawn
Application number
JP28307699A
Other languages
English (en)
Inventor
Tetsuya Aisaka
哲也 相坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP28307699A priority Critical patent/JP2001111420A/ja
Publication of JP2001111420A publication Critical patent/JP2001111420A/ja
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

(57)【要約】 【課題】パワーセーブ解除後に内部回路を速やかに動作
させることのできるＰＬＬシンセサイザの間欠動作制御
回路を提供すること。 【解決手段】間欠動作制御回路３１の第１解除信号生成
回路３２は、基準信号ＦＲＡＲと比較信号ＦＰＡＲの位
相差が所定の時間内に入った場合に第１内部パワーセー
ブ解除信号ＰＳＲＳ１を生成する。第２解除信号生成回
路３３は、比較分周器２２又は基準分周器２３の出力信
号を検出して、第２内部パワーセーブ解除信号ＰＳＲＳ
２を生成する。優先回路３４は、第２解除信号生成回路
３３と、第１及び第２内部パワーセーブ解除信号ＰＳＲ
Ｓ１．ＰＳＲＳ２の早いほうを優先し、その優先信号に
て内部回路のパワーセーブ状態を解除するパワーセーブ
解除信号ＰＳＲＳを生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬシンセサイザ
の間欠動作制御回路に関するものである。近年、携帯電
話等の移動体通信機器に使用される位相同期ループ（PL
L:PhaseLocked Loop ）を用いた周波数シンセサイザ
は、回路全体の消費電力を抑えるため、ＰＬＬを間欠動
作制御しているものが知られている。そして、そのアク
セス時間を短縮するためにロックアップ時間を短縮する
ことが要求されている。
【０００２】
【従来の技術】従来、移動体通信機器は、その性格上実
際の使用状態（通話時）に比べて遙かに非使用状態（待
機時）が長い。その待機時は一定の間隔で制御局と移動
体との間で制御通信を行う以外の時間は全く通信は行わ
れない。従って、この待機時において電源をオンし続け
ていることは無駄な電力を消費していることになる。そ
こで、待機時においては、システムが必要とする所定の
間隔で電源を間欠的に供給して通信機器を間欠動作させ
ることにより消費電力を低減させることができる。その
ため、通信機器に組み込まれているＰＬＬ周波数シンセ
サイザも間欠動作させる必要がある。
【０００３】図８は、第一従来例のＰＬＬシンセサイザ
１０のブロック回路図である。ＰＬＬシンセサイザ１０
は、バッファ１１、プリスケーラ１２、基準分周器１
３、比較分周器１４、位相比較器１５、チャージポンプ
１６、ロック検出回路１７及び間欠動作制御回路１８を
含むＩＣと、ローパスフィルタ（ＬＰＦ）１９、及び電
圧制御発振器（ＶＣＯ）２０により構成される。
【０００４】ＰＬＬシンセサイザ１０は、供給されるパ
ワーセーブ信号ＰＳに応答して、その動作状態が使用状
態とパワーセーブ状態との間で遷移する。例えば、ＰＬ
Ｌシンセサイザ１０は、Ｈレベルのパワーセーブ信号Ｐ
Ｓに応答してパワーセーブ状態から使用状態に遷移し、
Ｌレベルのパワーセーブ信号ＰＳに応答して使用状態か
らパワーセーブ状態に遷移する。
【０００５】詳述すると、パワーセーブ信号ＰＳはバッ
ファ１１、プリスケーラ１２及び間欠動作制御回路１８
に供給される。パワーセーブ信号ＰＳがＨレベルの時、
バッファ１１は発振信号ＯＳＣinを増幅した基準信号Ｆ
ＲＡＲを基準分周器１３と間欠動作制御回路１８に出力
し、プリスケーラ１２は入力信号ｆinを分周した比較信
号ＦＰＡＲを比較分周器１４と間欠動作制御回路１８に
出力する。これにより、ＰＬＬシンセサイザ１０が作動
する。
【０００６】パワーセーブ信号ＰＳがＬレベルの時、バ
ッファ１１及びプリスケーラ１２は入力を遮断する。こ
れにより、バッファ１１は増幅動作をせず、プリスケー
ラ１２は分周動作を行わないため、電力消費が使用状態
に比べて少なくなる。
【０００７】間欠動作制御回路１８は、パワーセーブ信
号ＰＳに基づいてパワーセーブ状態から使用状態にその
状態が変化した後、基準信号ＦＲＡＲと比較信号ＦＰＡ
Ｒの位相差が所定時間以下になった場合に内部動作を開
始するべくパワーセーブ解除信号ＰＳＲＳを出力する。
詳述すると、間欠動作制御回路１８は、Ｌレベルのパワ
ーセーブ信号ＰＳに応答してＬレベルの内部パワーセー
ブ解除信号ＰＳＲＳを内部回路（基準分周器１３、比較
分周器１４、位相比較器１５、ロック検出回路１７）に
出力し、これにより内部回路の動作が行われず、消費電
力が少ない。そして、間欠動作制御回路１８はパワーセ
ーブ信号ＰＳが立ち上がった後、基準信号ＦＲＡＲと比
較信号ＦＰＡＲの位相差が所定時間以下になったときに
内部パワーセーブ解除信号ＰＳＲＳを立ち上げる。これ
により内部回路が動作を開始する。
【０００８】図９は、第二従来例のＰＬＬシンセサイザ
２１のブロック回路図である。ＰＬＬシンセサイザ２１
は、バッファ１１、プリスケーラ１２、基準分周器２
２、比較分周器２３、位相比較器１５、チャージポンプ
１６、ロック検出回路１７及び間欠動作制御回路２４を
含むＩＣと、ＬＰＦ１９及びＶＣＯ２０とから構成され
る。
【０００９】このＰＬＬシンセサイザ２１では、パワー
セーブ信号ＰＳがバッファ１１、プリスケーラ１２、基
準分周器２２、比較分周器２３及び間欠動作制御回路２
４に供給される。
【００１０】間欠動作制御回路２４は、基準分周信号Ｆ
Ｒと比較分周信号ＦＰに基づいてパワーセーブ解除信号
ＰＳＲＳを立ち上げて位相比較器１５及びロック検出回
路１７の動作を開始させ、基準分周信号ＦＲ及び比較分
周信号ＦＰに基づいて生成した第１及び第２リセット信
号ＲＳ１，ＲＳ２により基準分周器２２及び比較分周器
２３をリセットする。これにより、基準分周信号ＦＲと
比較分周信号ＦＰの立ち上がり、即ち位相を一致させる
ことで、ロックまでの時間を短くする。
【００１１】
【発明が解決しようとする課題】しかし、第一従来例の
ＰＬＬシンセサイザ１０では、基準信号ＦＲＡＲと比較
信号ＦＰＡＲのタイミングによりなかなかパワーセーブ
状態が解除されない場合がある。詳述すると、基準信号
ＦＲＡＲと比較信号ＦＰＡＲが所定時間以上の位相差を
持ち、ＬＰＦ１９の平滑容量が大きくてＶＣＯ２０から
の出力信号ｆｖの周波数変化が少ない場合、図１０に示
すように、基準信号ＦＲＡＲと比較信号ＦＰＡＲの位相
差がある程度の位相差を持ったままの状態が続くため、
パワーセーブ信号ＰＳが立ち上がってから間欠動作制御
回路１８がパワーセーブ解除信号ＰＳＲＳを立ち上げる
までに多くの時間がかかる、即ちなかなかパワーセーブ
状態が解除されず、ロックまでに大幅な時間を要すると
いう問題がある。
【００１２】また、第二従来例のＰＬＬシンセサイザ２
１では、図１１に示すように、パワーセーブ状態を解除
したときに基準信号ＦＲＡＲと比較信号ＦＰＡＲの位相
が合っていても、間欠動作制御回路２４は次の基準分周
信号ＦＲの立ち上がり、即ち基準分周信号ＦＲの１周期
分経過したのちに内部パワーセーブ解除信号ＰＳＲＳを
立ち上げる。更に、その時に基準分周信号ＦＲと比較分
周信号ＦＰの位相が合っていても、間欠動作制御回路２
４は次の基準信号ＦＲＡＲ又は比較信号ＦＰＡＲの立ち
上がりに応答してパワーセーブ解除信号ＰＳＲＳを出力
するため、リセット信号ＲＳ１，ＲＳ２から最大で基準
信号ＦＲＡＲの１周期分（比較信号ＦＰＡＲの１周期
分）位相をずらして基準分周器２２及び比較分周器２３
の動作が開始されるため、ロックまでに大幅な時間を要
するという問題がある。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的はパワーセーブ解除後に内
部回路を速やかに動作させることのできるＰＬＬシンセ
サイザの間欠動作制御回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、間欠動作制御回路
は、基準信号と比較信号の位相差が所定の時間内に入っ
た場合に第１内部パワーセーブ解除信号を生成する第１
解除信号生成回路と、前記基準分周信号又は比較分周信
号を検出して、第２内部パワーセーブ解除信号を生成す
る第２解除信号生成回路と、前記第１及び第２内部パワ
ーセーブ解除信号の早いほうを優先し、その優先信号に
て内部回路のパワーセーブ状態を解除するパワーセーブ
解除信号を生成する優先回路と、を備える。
【００１５】また、間欠動作制御回路は、請求項２に記
載の発明のように、前記パワーセーブ解除信号に応答し
て前記基準分周器及び比較分周器をリセットするリセッ
ト信号を生成するリセット信号生成回路を備える。
【００１６】また、間欠動作制御回路は、請求項３に記
載の発明のように、前記優先回路に、前記第１内部パワ
ーセーブ解除信号の供給又は停止を切り替える第１スイ
ッチ回路と、前記優先回路に、前記第２内部パワーセー
ブ解除信号の供給又は停止を切り替える第２スイッチ回
路と、を備える。
【００１７】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図６に従って説明す
る。尚、説明の便宜上、第一及び第二従来例と同様の構
成については同一の符号を付して説明する。
【００１８】図１は、本実施形態のＰＬＬシンセサイザ
３０のブロック回路図である。ＰＬＬシンセサイザ３０
は、バッファ１１、プリスケーラ１２、基準分周器２
２、比較分周器２３、位相比較器１５、チャージポンプ
１６、ロック検出回路１７及び間欠動作制御回路３１を
含むＩＣ化可能な部分と、ローパスフィルタ（ＬＰＦ）
１９、電圧制御発振器（ＶＣＯ）２０により構成され
る。
【００１９】バッファ１１は、所定の周波数を持つ発振
信号ＯＳＣinを振幅増幅した基準信号ＦＲＡＲを基準分
周器２２と間欠動作制御回路３１に出力し、基準分周器
２２は、基準信号ＦＲＡＲを設定分周比にて分周した基
準分周信号ＦＲを位相比較器１５と間欠動作制御回路３
１に出力する。
【００２０】プリスケーラ１２は、入力信号ｆinを固定
分周比にて分周した比較信号ＦＰＡＲを比較分周器２３
と間欠動作制御回路３１に出力する。比較分周器２３は
比較信号ＦＰＡＲを設定分周比にて分周した比較分周信
号ＦＰを位相比較器１５と間欠動作制御回路３１に出力
する。
【００２１】位相比較器１５は基準分周信号ＦＲと比較
分周信号ＦＰとの位相を比較し、その比較結果に基づく
位相差信号ＰＤをチャージポンプ１６とロック検出回路
１７に出力する。チャージポンプ１６は位相差信号ＰＤ
に基づいた電圧信号ＤｏをＬＰＦ１９に出力する。
【００２２】ＬＰＦ１９は電圧信号Ｄｏを平滑すること
により高周波成分を除去した制御信号ＶＴをＶＣＯ２０
に出力する。ＶＣＯ２０は制御信号ＶＴの電圧値に応じ
た周波数の出力信号ｆｖを外部回路に出力する。この出
力信号ｆｖは入力信号ｆinとしてプリスケーラ１２に帰
還される。
【００２３】このように構成されたＰＬＬシンセサイザ
３０は、基準分周信号ＦＲと比較分周信号ＦＰが実質的
に同一の位相を持つように動作し、ＶＣＯ２０から出力
する出力信号ｆｖの周波数を所望の周波数にロックす
る。
【００２４】ロック検出回路１７は、位相比較器１５か
ら位相差信号ＰＤが入力され、そのロック検出回路１７
は、位相差信号ＰＤに基づいて出力信号ｆｖがロック状
態か否かを検出し、その検出結果に応じたレベルを持つ
ロック検出信号ＬＤを出力する。
【００２５】ＰＬＬシンセサイザ３０は、外部から供給
されるパワーセーブ信号ＰＳに応答して間欠動作する。
このパワーセーブ信号ＰＳは、バッファ１１、プリスケ
ーラ１２、基準分周器２２，比較分周器２３及び間欠動
作制御回路３１に供給される。
【００２６】間欠動作制御回路３１は、パワーセーブ信
号ＰＳに基づいてパワーセーブ状態から使用状態に遷移
すると、以下のタイミングで内部パワーセーブ解除信号
ＰＳＲＳを立ち上げる。・基準信号ＦＲＡＲと比較信号
ＦＰＡＲの位相差がある一定の時間内に入った時。・比
較分周信号ＦＰ又は基準分周信号ＦＲを検出した時。
【００２７】詳述すると、間欠動作制御回路３１は、基
準信号ＦＲＡＲと比較信号ＦＰＡＲの位相差がある一定
の時間内に入った時に第１内部パワーセーブ解除信号と
しての第１解除信号を生成する機能、比較分周信号ＦＰ
又は基準分周信号ＦＲを検出して第２内部パワーセーブ
解除信号としての第２解除信号を生成する機能、第１及
び第２解除信号のうちの何れか早い方の信号を内部パワ
ーセーブ解除信号ＰＳＲＳとして出力する機能を持つ。
【００２８】従って、基準信号ＦＲＡＲと比較信号ＦＰ
ＡＲが位相差を持った状態でＶＣ０２０の出力信号ｆｖ
の周波数が変化しにくい場合、第２解除信号により内部
パワーセーブ解除信号ＰＳＲＳが立ち上がるため、内部
回路が動作を開始する。一方、パワーセーブ状態を解除
した後、基準信号ＦＲＡＲと比較信号ＦＰＡＲの位相差
が所定時間以内に入っていれば、第２解除信号を待つこ
となく第１解除信号により内部パワーセーブ解除信号Ｐ
ＳＲＳが立ち上がるため、内部回路を動作を開始する。
【００２９】即ち、このように構成された間欠動作制御
回路３１は、第一従来例のＰＬＬシンセサイザ１０にお
ける問題点と第二従来例のＰＬＬシンセサイザ２１にお
ける問題点を第１及び第２解除信号に基づく内部パワー
セーブ解除信号ＰＳＲＳにより解決する。これにより、
パワーセーブ状態を解除してからロックするまでの時間
が短くなる。
【００３０】尚、上記のような問題点は、ＰＬＬシンセ
サイザ３０を含む携帯機器の仕様（ＬＰＦ１９の容量
値、設定周波数等）により変化するが、上記の間欠動作
制御回路３１は、これらの変化に対応する、即ち間欠動
作制御回路３１を含むＩＣは、様々なアプリケーション
の機器に用いることができる。
【００３１】次に、間欠動作制御回路３１の構成を詳述
する。図２は、本実施形態の間欠動作制御回路３１のブ
ロック回路図である。間欠動作制御回路３１は、第１及
び第２解除信号生成回路３２，３３、優先回路３４、リ
セット信号生成回路３５を有する。
【００３２】第１解除信号生成回路３２は、パワーセー
ブ信号ＰＳ、基準信号ＦＲＡＲ及び比較信号ＦＰＡＲに
基づいて生成した第１パワーセーブ解除信号ＰＳＲＳ１
を優先回路３４に出力する。詳述すると、第１解除信号
生成回路３２は、パワーセーブ信号ＰＳの立ち下がりに
応答して第１パワーセーブ解除信号ＰＳＲＳ１を立ち下
げ、パワーセーブ信号ＰＳの立ち上がりに応答して基準
信号ＦＲＡＲと比較信号ＦＰＡＲの位相差がある一定の
時間内に入ると第１パワーセーブ解除信号ＰＳＲＳ１を
立ち上げる。
【００３３】第２解除信号生成回路３３は、パワーセー
ブ信号ＰＳ、基準分周信号ＦＲ及び比較分周信号ＦＰに
基づいて生成した第２パワーセーブ解除信号ＰＳＲＳ２
を優先回路３４に出力する。詳述すると、第２解除信号
生成回路３３は、パワーセーブ信号ＰＳの立ち下がりに
応答して第２パワーセーブ解除信号ＰＳＲＳ２を立ち下
げ、パワーセーブ信号ＰＳの立ち上がりに応答して基準
分周信号ＦＲ又は比較分周信号ＦＰを検出して第２パワ
ーセーブ解除信号ＰＳＲＳ２を立ち上げる。
【００３４】優先回路３４は、第１及び第２解除信号生
成回路３２，３３からの第１及び第２パワーセーブ解除
信号ＰＳＲＳ１，ＰＳＲＳ２のうち、立ち上がりの早い
ほうを選択してそれ優先し、その信号を内部パワーセー
ブ解除信号ＰＳＲＳとして出力する。
【００３５】リセット信号生成回路３５は、パワーセー
ブ信号ＰＳ、内部パワーセーブ解除信号ＰＳＲＳ、基準
信号ＦＲＡＲ及び比較信号ＦＰＡＲに基づいて生成した
第１及び第２リセット信号ＲＳ１，ＲＳ２を出力する。
【００３６】詳述すると、リセット信号生成回路３５
は、パワーセーブ信号ＰＳと内部パワーセーブ解除信号
ＰＳＲＳがそれぞれ立ち上がった後、比較信号ＦＰＡＲ
の立ち上がりに応答してそれの１周期の間Ｌレベルの第
１リセット信号ＲＳ１を基準分周器２２に出力し、基準
信号ＦＲＡＲの立ち上がりに応答してそれの１周期の間
Ｌレベルの第２リセット信号ＲＳ２を比較分周器２３に
出力する。基準分周器２２及び比較分周器２３は、それ
ぞれ第１及び第２リセット信号ＲＳ１，ＲＳ２の立ち上
がりに応答して動作をリセットする。
【００３７】図３は、第１解除信号生成回路３２の回路
図であり、図４はその動作波形図である。第１解除信号
生成回路３２は、２入力ナンド回路４１〜４４、３入力
ナンド回路４５、インバータ回路４６〜４９、遅延回路
５０，５１、フリップフロップ５２，５３を含む。
【００３８】第１遅延回路５０は、ナンド回路４１及び
インバータ回路４６を介して基準信号ＦＲＡＲを受け取
り、それを第１の所定時間遅延した信号をナンド回路４
２及びインバータ回路４７を介して第１遅延信号ＣＫ１
として出力する。第２遅延回路５１は、第１遅延信号Ｃ
Ｋ１を受け取り、それを第２の所定時間遅延した第２遅
延信号ＣＫ２を出力する。
【００３９】そして、第１解除信号生成回路３２は、第
１遅延信号ＣＫ１の立ち上がりから第２遅延信号ＣＫ２
の立ち上がりまでの期間中の比較信号ＦＰＡＲの立ち下
がりを、データ入力端子にインバータ回路４８を介して
比較信号ＦＰＡＲを受け取る第１及び第２フリップフロ
ップ５２，５３及びナンド回路４５により検出し、その
検出信号Ｓ１をナンド回路４３，４４よりなるラッチ回
路にて保持し、そのラッチ信号をインバータ回路４９に
より反転して第１パワーセーブ解除信号ＰＳＲＳ１を出
力する。
【００４０】更に、第１解除信号生成回路３２は、ラッ
チ回路を構成するナンド回路４４の出力信号（ラッチ信
号）を第１遅延回路５０の出力信号を受け取るナンド回
路４２に帰還することで、第１パワーセーブ解除信号Ｐ
ＳＲＳ１を立ち上げた後は第１遅延信号ＣＫ１を立ち下
げてこのレベルを保持する。これにより、第１解除信号
生成回路３２は第１パワーセーブ解除信号ＰＳＲＳ１を
Ｈレベルに保持する。
【００４１】図５は、第２解除信号生成回路３３、優先
回路３４及びリセット信号生成回路３５の回路図であ
り、図６はそれらの動作波形図である。第２解除信号生
成回路３３は、基準分周信号ＦＲの立ち上がりエッジを
カウントする第１及び第２フリップフロップ（ＦＦ）６
１，６２、比較分周信号ＦＰの立ち上がりエッジをカウ
ントする第３及び第４ＦＦ６３，６４、第２及び第４Ｆ
Ｆ６２，６４の出力信号を受け取るナンド回路６５、そ
のナンド回路６５の出力信号を受け第２パワーセーブ解
除信号ＰＳＲＳ２を出力するインバータ回路６６を含
む。
【００４２】第１及び第２ＦＦ６１，６２により基準分
周信号ＦＲの２つめのパルスの立ち上がりエッジに応答
してＨレベルの信号が入力され、第３及び第４ＦＦ６
３，６４により比較分周信号ＦＰのそれに応答するＨレ
ベルの信号が入力される。従って、第２解除信号生成回
路３３は、基準分周信号ＦＲ及び比較分周信号ＦＰのう
ちの何れか２つめのパルスが遅く入力される信号に応答
して、インバータ回路６６の出力信号、即ち第２パワー
セーブ解除信号ＰＳＲＳ２を立ち上げる。
【００４３】優先回路３４は、第１及び第２パワーセー
ブ解除信号ＰＳＲＳ１，ＰＳＲＳ２を受けるノア回路６
７と、その出力信号を受け内部パワーセーブ解除信号Ｐ
ＳＲＳを出力するインバータ回路６８を含む。これによ
り、優先回路３４は、論理和演算回路として動作し、第
１及び第２パワーセーブ解除信号ＰＳＲＳ１，ＰＳＲＳ
２のうちの何れか立ち上がりの早い信号を内部パワーセ
ーブ解除信号ＰＳＲＳとして出力する。
【００４４】リセット信号生成回路３５は、フリップフ
ロップ（ＦＦ）６９，７０、ナンド回路７１〜７４、イ
ンバータ回路７５，７６を含む。パワーセーブ信号ＰＳ
を受け取るナンド回路７３，７４は、それの立ち上がり
に応答して出力信号を立ち上げ、それにより第１及び第
２リセット信号ＲＳ１，ＲＳ２が立ち下がる。
【００４５】第１及び第２ＦＦ６９，７０はセット端子
に供給される内部パワーセーブ解除信号ＰＳＲＳが立ち
上がった後、それぞれクロック入力端子に供給される基
準信号ＦＲＡＲと比較信号ＦＰＡＲの立ち上がりに応答
して出力信号Ｓ３，Ｓ４を立ち下げる。これにより基準
信号ＦＲＡＲに基づいて第２リセット信号ＲＳ２が、比
較信号ＦＰＡＲに基づいて第１リセット信号ＲＳ１が、
パワーセーブ信号ＰＳの内部パワーセーブ解除信号ＰＳ
ＲＳの立ち上がり後に受け取る基準信号ＦＲＡＲと比較
信号ＦＰＡＲの立ち上がりに応答して立ち上がる。
【００４６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）間欠動作制御回路３１は、基準信号ＦＲＡＲと比
較信号ＦＰＡＲの位相差が所定の時間内に入った場合に
第１内部パワーセーブ解除信号ＰＳＲＳ１を生成する第
１解除信号生成回路３２と、比較分周器２２又は基準分
周器２３の出力信号を検出して、第２内部パワーセーブ
解除信号ＰＳＲＳ２を生成する第２解除信号生成回路３
３と、第１及び第２内部パワーセーブ解除信号ＰＳＲＳ
１．ＰＳＲＳ２の早いほうを優先し、その優先信号にて
内部回路のパワーセーブ状態を解除するパワーセーブ解
除信号ＰＳＲＳを生成する優先回路３３と、を備える。
この結果、第１又は第２内部パワーセーブ解除信号ＰＳ
ＲＳ１，ＰＳＲＳ２のタイミングで内部回路が動作を開
始するため、パワーセーブ状態を解除してからロックす
るまでの時間を短くすることができる。
【００４７】（２）間欠動作制御回路３１は、パワーセ
ーブ解除信号ＰＳＲＳに応答して基準分周器２２及び比
較分周器２３をリセットするリセット信号ＲＳ１，ＲＳ
２を生成するリセット信号生成回路３５を備える。これ
により、パワーセーブ解除信号ＰＳＲＳに同期して基準
分周器２２及び比較分周器２３が分周動作を開始するた
め、ロックまでの時間を短くすることができる。
【００４８】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図７に従って説明する。尚、説明の便
宜上、第一実施形態と同様の構成については同一の符号
を付してその説明を一部省略する。
【００４９】図７は、本実施形態の間欠動作制御回路８
１のブロック回路図である。この間欠動作制御回路８１
は、第一実施形態の間欠動作制御回路３１に置き換えて
使用される。
【００５０】間欠動作制御回路８１は、第一実施形態の
間欠動作制御回路３１の構成に加えて、切り替え手段と
してのスイッチ回路８２，８３を有する。第１スイッチ
回路８２は、第１解除信号生成回路３２と優先回路３４
の間に挿入接続され、第２スイッチ回路８３は、第２解
除信号生成回路３３と優先回路３４の間に挿入接続され
る。
【００５１】第１及び第２スイッチ回路８２，８３は、
それぞれ第１及び第２解除信号生成回路３３，３４に接
続される第１可動接点、グランドに接続される第２可動
接点、及び優先回路３４を構成するノア回路６７の入力
端子に接続される固定接点を有する。第１及び第２スイ
ッチ回路８２，８３は、図示しないレジスタの状態に応
じた制御信号又は外部から入力される制御信号に基づい
てノア回路６７の入力端子を、第１解除信号生成回路３
３又はグランド、第２解除信号生成回路３４又はグラン
ドにそれぞれ接続する。尚、本実施形態で説明する第１
及び第２スイッチ回路８２，８３は、例えばＣＭＯＳト
ランジスタよりなるスイッチ回路であり、制御信号に基
づいてトランジスタをオン・オフ制御することにより、
接点切り替えを実現する。
【００５２】ノア回路６７の入力端子を第１及び第２解
除信号生成回路３３，３４に接続した場合、本実施形態
の間欠動作制御回路８１は第一実施形態の制御回路３１
と実質的に同じ構成を持つ。
【００５３】ノア回路６７の入力端子を第１解除信号生
成回路３３とグランドにそれぞれ接続した場合、本実施
形態の間欠動作制御回路８１は、図８に示す第一従来例
の間欠動作制御回路１８と実質的に同じ構成を持つ。こ
のような構成を持つ間欠動作制御回路８１は、ＬＰＦ１
９の容量によってＶＣＯ２０の出力信号周波数が変化し
やすい用途（アプリケーション）に良く適合する。
【００５４】また、ノア回路６７の入力端子をグランド
と第２解除信号生成回路３４に接続した場合、間欠動作
制御回路８１は、図９に示す第二従来例の間欠動作制御
回路２４と実質的に同じ構成を持つ。このような構成を
持つ間欠動作制御回路８１は、基準分周信号ＦＲと比較
分周信号ＦＰの分周比が小さくパルスの間隔が短い用途
に良く適合する。
【００５５】そして、必要としない第１又は第２内部パ
ワーセーブ解除信号ＰＳＲＳ１，ＰＳＲＳ２を生成する
回路部分の電源供給を停止する。これにより、間欠動作
制御回路８１の全ての回路部分を動作させる場合に比べ
て消費電流が少なくなる。
【００５６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）間欠動作制御回路８１は、優先回路３４に、第１
内部パワーセーブ解除信号ＰＳＲＳ１の供給又は停止を
切り替える第１スイッチ回路８２と、第２内部パワーセ
ーブ解除信号ＰＳＲＳ２の供給又は停止を切り替える第
２スイッチ回路８３とを備える。この結果、ＰＬＬシン
セサイザの仕様用途によって必要な回路部分のみを動作
させることで、第一実施形態に比べて消費電流を削減す
ることができる。
【００５７】
【発明の効果】以上詳述したように、本発明によれば、
パワーセーブ状態を解除してからロックするまでの時間
を短くすることが可能なＰＬＬシンセサイザの間欠動作
制御回路を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のＰＬＬシンセサイザのブロッ
ク回路図である。
【図２】 第一実施形態の間欠動作制御回路のブロック
回路図である。
【図３】 第１解除信号生成回路の回路図である。
【図４】 第１解除信号生成回路の動作波形図である。
【図５】 第２解除信号生成回路及びリセット信号生成
回路の回路図である。
【図６】 第２解除信号生成回路及びリセット信号生成
回路の動作波形図である。
【図７】 第二実施形態の間欠動作制御回路の回路図で
ある。
【図８】 第一従来例のＰＬＬシンセサイザのブロック
回路図である。
【図９】 第二従来例のＰＬＬシンセサイザのブロック
回路図である。
【図１０】 第一従来例の問題点を示す波形図である。
【図１１】 第二従来例の問題点を示す波形図である。
【符号の説明】
２２ 基準分周器 ２３ 比較分周器 １５ 位相比較器 ３１，８１ 間欠動作制御回路 ３２ 第１解除信号生成回路 ３３ 第２解除信号生成回路 ３４ 優先回路 ８２ 第１スイッチ回路 ８３ 第２スイッチ回路 ＦＲ 基準分周信号 ＦＰ 比較分周信号 ＦＲＡＲ 基準信号 ＦＰＡＲ 比較信号 ＰＳ パワーセーブ信号 ＰＳＲＳ パワーセーブ解除信号 ＰＳＲＳ１ 第１内部パワーセーブ解除信号 ＰＳＲＳ２ 第２内部パワーセーブ解除信号 ＲＳ１，ＲＳ２ リセット信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 CC01 CC24 CC38 CC41 CC52 CC53 CC58 DD09 DD32 DD42 DD43 DD48 EE10 GG09 HH09 KK33 KK40 PP03 QQ09 QQ12 RR12 5K067 AA43 BB04 EE02

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基準信号を分周する基準分周器からの基
    準分周信号と比較信号を分周する比較分周器からの比較
    分周信号の位相を比較する位相比較器を、パワーセーブ
    信号に応答して間欠動作させるＰＬＬシンセサイザの間
    欠動作制御回路であって、 前記基準信号と比較信号の位相差が所定の時間内に入っ
    た場合に第１内部パワーセーブ解除信号を生成する第１
    解除信号生成回路と、 前記基準分周信号又は比較分周信号を検出して、第２内
    部パワーセーブ解除信号を生成する第２解除信号生成回
    路と、 前記第１及び第２内部パワーセーブ解除信号の早いほう
    を優先し、その優先信号にて内部回路のパワーセーブ状
    態を解除するパワーセーブ解除信号を生成する優先回路
    と、を備えたことを特徴とする間欠動作制御回路。
  2. 【請求項２】 前記パワーセーブ解除信号に応答して前
    記基準分周器及び比較分周器をリセットするリセット信
    号を生成するリセット信号生成回路を備えた、ことを特
    徴とする請求項１に記載の間欠動作制御回路。
  3. 【請求項３】 前記優先回路に、前記第１内部パワーセ
    ーブ解除信号の供給又は停止を切り替える第１スイッチ
    回路と、 前記優先回路に、前記第２内部パワーセーブ解除信号の
    供給又は停止を切り替える第２スイッチ回路と、を備え
    たことを特徴とする請求項１に記載の間欠動作制御回
    路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7103132B1 (en) 1999-04-27 2006-09-05 Fujitsu Limited Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit
JP2009005360A (ja) * 2007-06-25 2009-01-08 Dongbu Hitek Co Ltd 周波数シンセサイザ

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Publication number Priority date Publication date Assignee Title
US7103132B1 (en) 1999-04-27 2006-09-05 Fujitsu Limited Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit
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