JP2001177388A - ドライブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力段の高電位側にＰチャネルＭＯＳＦＥＴ
を使用したドライバ回路において、高速な動作を可能と
し且つ消費電流を削減することにある。 【解決手段】 第１の電源系の高電位側（ＶＤＤ）にソ
ースが接続されドレインが出力端子に接続されたＰチャ
ネルＦＥＴ（Ｍ１）と、上記第１電源系よりも低い第２
の電源系の電源電圧（Ｖａ）で動作する出力制御回路
（ＩＮ１）とを備え、上記出力制御回路（ＩＮ１）の出
力電圧に基づきＰチャネルＦＥＴ（Ｍ１）のゲートを制
御するようにしたドライブ回路（１）において、出力制
御回路（ＩＮ１）の出力端子とＰチャネルＦＥＴ（Ｍ
１）のゲート端子との間にコンデンサ（Ｃ１）が接続さ
れ、且つ、コンデンサ（Ｃ１）とＰチャネルＦＥＴ（Ｍ
１）のゲート端子との接続点と第１電源系の電源電圧端
子とを接続または遮断する初期設定用のスイッチ（Ｓ
Ｗ）を設けている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＯＳ集積回路
化されたドライブ回路さらには電源電圧の高電位側に配
設されるプッシュ側トランジスタとしてＰチャネルＦＥ
Ｔを有するドライブ回路に適用して有用な技術に関し、
例えばモータを電流制御する同期整流制御用ＩＣの出力
回路に利用して特に有用な技術である。

【０００２】

【従来の技術】従来、例えば、同期整流制御用ＩＣ等の
ドライブ回路の出力段に用いられるプッシュプル型の出
力回路としてプッシュ側トランジスタにＮチャネルＭＯ
ＳＦＥＴを用いたものと、ＰチャネルＭＯＳＦＥＴを用
いたものがある。プッシュ側のトランジスタにNチャネ
ルＭＯＳＦＥＴを用いた場合、出力電圧が上昇すると該
トランジスタのゲート・ソース間電圧が低下してトラン
ジスタが十分にオンしなくなるため、電源電圧よりもＭ
ＯＳのしきい値電圧低い出力電圧しか得られない。そこ
で、トランジスタを十分にオンさせて高電位点までの出
力を得るには、高電位側のＮチャネルＭＯＳＦＥＴのゲ
ートに電源電圧の高電位点より高い電圧を印加する必要
がある。

【０００３】一方、プッシュプル型の出力回路において
高電位側のトランジスタにＰチャネルＭＯＳＦＥＴを用
いた場合、そのゲートに電源電圧よりもＭＯＳＦＥＴの
しきい値電圧分以上低い電圧を印加することでＭＯＳＦ
ＥＴを容易に且つ十分にオンすることが出来る。

【０００４】図１０に、出力段の高電位側にＰチャネル
ＭＯＳＦＥＴを用いたドライバ回路の一例の回路図を示
す。

【０００５】プッシュプル出力段の高電位側にＰチャネ
ルＭＯＳＦＥＴ Ｍ１を配設した場合、オフ時にはその
ゲートに電源電位ＶＤＤを印加する一方、オン時には電
源電位ＶＤＤよりＭＯＳＦＥＴ Ｍ１のしきい値電圧以
上低い電圧をゲートに印加する必要がある。

【０００６】ＭＯＳＦＥＴ Ｍ１のゲートを電源電位Ｖ
ＤＤより低くするには、ＭＯＳＦＥＴ Ｍ１のゲートと
グランドとの間にＭＯＳＦＥＴ Ｍ１５を設け、このＭ
ＯＳＦＥＴＭ１５のスイッチ動作によりゲートをグラン
ド側に接続すればよい。しかし、電源電圧ＶＤＤがＭＯ
ＳＦＥＴ Ｍ１の（ゲート）耐圧以上の高電圧系（例え
ば１２Ｖ）の場合にはＰチャネルＭＯＳＦＥＴのゲート
・ソース間耐圧を考慮すると、オン時のゲート電圧はグ
ランド電位まで低くすることはできないので、ツェナダ
イオードＤＺ１０を設けるなどしてゲート電圧をクラン
プし、ＭＯＳＦＥＴ Ｍ１のゲート電位が過度に低下し
ないようにしなければならない。

【０００７】更に、上記ＰチャネルＭＯＳＦＥＴ Ｍ１
を高速にターンオフさせてドライバ回路を高速に動作さ
せるには、ＭＯＳＦＥＴ Ｍ１の寄生容量を高速に充電
しなければならない。そこで、電源電位ＶＤＤとＭＯＳ
ＦＥＴ Ｍ１のゲートとの間に抵抗として作用するディ
プリーション形ＭＯＳＦＥＴ Ｍ１４を設けることが考
えられる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ような構成を有するドライバ回路では、該ＭＯＳＦＥＴ
Ｍ１のオン時に電源電位ＶＤＤからグランド側に直流電
流ＩＭ１５（＝ＩＤＺ１０＋ＩＭ１４）が流れてしま
い、消費電流が過大になるという問題がある。

【０００９】この発明の目的は、出力段の高電位側にＰ
チャネルＭＯＳＦＥＴを使用したドライバ回路におい
て、高速な動作を可能にし且つ消費電流を低減すること
にある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、第１電源系の電源電圧に接続さ
れたプッシュプル回路からなる出力段を備え、該出力段
の高電位側にトランジスタとしてＰチャネルＦＥＴを用
い、上記第１電源系より小さな第２電源系の電源電圧で
動作され、上記ＰチャネルＦＥＴのゲートを駆動する出
力制御回路とを有するドライブ回路において、上記出力
制御回路の出力端子と上記ＦＥＴのゲート端子との間に
コンデンサが接続されると共に、該出力制御回路の出力
振幅が上記ＦＥＴのゲート・ソース間耐圧よりも低く設
定され、且つ、上記コンデンサと上記ＦＥＴのゲート端
子との接続点と上記第１電源系の電源電圧端子とを接続
または遮断する初期設定用のスイッチ手段が設けられて
いる構成とする。

【００１３】このような手段によれば、低電源系の出力
制御回路の小振幅の出力でもコンデンサを介することで
上記ＦＥＴのゲート電位を第１電源系の高電位点とそれ
以下の電位点との間で振ることが出来る。また、ゲート
電位を生成する部分に直流パスを含まないので消費電流
も少ない。また、出力制御回路の上記出力振幅の設定に
よりＦＥＴのゲート・ソース間電圧を耐圧以下に抑える
ことができる。

【００１４】更に、コンデンサ容量や出力制御回路の出
力振幅を適宜調整して上記ＦＥＴのゲートに流れ込んだ
り流れ出たりする電流のピーク値が大きくなるように設
定してやれば、容量性負荷の特性を有するＦＥＴを高速
に動作させることができる。

【００１５】ここで問題となるのが上記コンデンサの初
期の充電量であり、この充電量がばらつけば正常に動作
しないこともありえる。しかし、上記手段によれば、上
記スイッチ手段によりコンデンサの充電量を初期設定で
きるので、常に正常な状態で動作を開始させることが出
来る。

【００１６】スイッチ手段は、例えばシステムの電源投
入時に生成されるパワーオンリセットパルスにより開閉
されるＭＯＳＦＥＴ等のスイッチ素子を用いることがで
きる。また、上記スイッチ手段として、上記第１電源系
の高電位側から上記ＦＥＴのゲートに逆方向接続された
ツェナダイオードを用い、上記出力制御回路の出力振幅
をＶａ、上記ツェナダイオードのツェナ電圧をＶｆとし
たときに、Ｖａ＞Ｖｆになるように構成しても良い。こ
のような構成の場合、出力制御回路のハイレベルの出力
によりツェナダイオードをツェナ降伏させてコンデンサ
の充電量を初期化することが出来る。

【００１７】さらに望ましくは、上記ＦＥＴのソース電
位を上記第１電源系の高電位側の電位よりも高い電圧に
押し上げる昇圧回路を設け、上記出力制御回路により行
われる上記ＦＥＴのゲート電圧のハイレベルとローレベ
ルの制御と、上記昇圧回路により行われる上記ＦＥＴの
ソース電圧の昇圧と降圧の制御とを逆相で同期するよう
に行なう。

【００１８】このような手段によれば、上記ＦＥＴをタ
ーンオンする際、ゲート電位が下がると同時にソース電
位が上げられるので、より高速なＦＥＴのオン動作が得
られる。

【００１９】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図８の図面に基づいて説明する。

【００２０】［第１の実施例］図１は、本発明を適用し
たドライバ回路の最も単純な実施例を示す回路図であ
る。

【００２１】この実施例のドライバ回路１は、例えば単
結晶シリコンのような１個の半導体チップ上に形成され
るモータ駆動用の集積回路であり、例えば０Ｖ〜６Ｖの
小振幅のタイミングパルスΦを受けて０Ｖ〜ＶＤＤ（例
えば１２Ｖ）の大振幅な出力電圧Ｖｏｕｔを出力する。
出力電圧Ｖｏｕｔは、負荷ＭＯＳＦＥＴ Ｍ１０のゲー
トに印加され、該負荷ＭＯＳＦＥＴ Ｍ１０によりモー
タの駆動電流が供給されたりする。

【００２２】図１において、Ｍ１とＭ２はプッシュプル
型の出力段を構成する出力ＭＯＳＦＥＴである。グラン
ド側に配設される出力ＭＯＳＦＥＴ Ｍ２はＮチャネ
ル、高電位側に配設される出力ＭＯＳＦＥＴ Ｍ１はＰ
チャネルである。この出力段には駆動系の大きな電源電
圧ＶＤＤ（例えば１２Ｖ）が供給される。

【００２３】ＩＮ１は出力制御を行なうインバータ回路
で、タイミングパルスΦを受けてハイレベル（電源電位
Ｖａ）の出力とローレベル（グランド電位）の出力を行
なう。このインバータＩＮ１には、駆動系の電源電圧Ｖ
ＤＤよりも低い制御系の電源電圧Ｖａ（例えば６Ｖ）が
供給される。この電源電圧Ｖａは高電位側の出力ＭＯＳ
ＦＥＴ Ｍ１のゲート・ソース間耐圧を超えないように
設定される。

【００２４】Ｃ１は高電位側の出力ＭＯＳＦＥＴ Ｍ１
のゲート電圧を操作するためのコンデンサで、インバー
タ回路ＩＮ１の出力端子と出力ＭＯＳＦＥＴ Ｍ１のゲ
ート端子との間に介設されている。

【００２５】ＳＷは、コンデンサＣ１の充電量を初期化
するためのスイッチで、オン時にコンデンサＣ１の出力
ＭＯＳＦＥＴ Ｍ１側の電極と電源電圧ＶＤＤとを接続
状態にする。このスイッチＳＷは、例えば、このドライ
バ回路１が組み込まれるシステムの電源投入時に、電源
投入に基づき生成されるパワーオンリセットパルスＲＳ
によりオンされ、その後、通常動作時においてオフされ
るように構成される。

【００２６】図２には、上記ドライバ回路１の動作を説
明するためのタイミングチャートを示す。

【００２７】このタイミングチャートは、上記ドライバ
回路１が組み込まれるシステムの電源投入時からの状態
を表したものである。同図において、Ｍ１，Ｍ２，Ｍ１
０，ＳＷはそれぞれＭＯＳＦＥＴ Ｍ１，Ｍ２，Ｍ１０
とスイッチＳＷの状態、ＶＧはコンデンサＣ１が接続さ
れる出力ＭＯＳＦＥＴ Ｍ１のゲート電位、Φと／Φは
インバータＩＮ１に入力される内部信号とインバータＩ
Ｎ１の出力である。

【００２８】図２に示すように、電源投入時（図２に
「初期」と示す）には、ドライバ回路１にハイレベルの
リセットパルスが入力されることによりスイッチＳＷは
短い時間オン状態とされ、この間にコンデンサＣ１の充
電が行われて、上記接続ノードｎ１の電位ＶＧが電源電
圧ＶＤＤまで押し上げられる。スイッチＳＷは、リセッ
トパルスの投入時のみオンとされその後通常動作時にお
いてはオフとされる。

【００２９】タイミングパルスΦは、電源投入時にロー
レベルの入力で始まる。そして、所定周期で”Ｈ”（ハ
イ）と”Ｌ”（ロー）の入力を繰り返す。従って、コン
デンサＣ１の下端の電位ならびにグランド側の出力ＭＯ
ＳＦＥＴ Ｍ２のゲート電位はインバータＩＮ１の出力
電位と同一であるので、電源投入時にハイレベル（制御
系の電源電圧Ｖａ）で始まり、その後、所定周期でロー
レベルとハイレベルを繰り返す。

【００３０】高電位側の出力ＭＯＳＦＥＴ Ｍ１のゲー
ト電位ＶＧは、該ＭＯＳＦＥＴのゲート容量がコンデン
サＣ１の容量に対して十分に小さい場合はインバータＩ
Ｎ１の出力電圧／Φに従って、該出力と同期してハイレ
ベル（ＶＤＤ）とローレベル（ＶＤＤ−Ｖａ）の電位に
変化する。それにより高電位側の出力ＭＯＳＦＥＴＭ１
はタイミングパルスΦと同期してオフとオンを繰り返
す。

【００３１】コンデンサＣ１の容量（Ｃ１）が出力ＭＯ
ＳＦＥＴ Ｍ１のゲート容量に対して十分に大きくない
場合には、ハイレベルのときのゲート電位ＶＧは電源電
位ＶＤＤと上記の場合と変わらないが、ローレベルとな
るときは上記の場合と異なってくる。すなわち、インバ
ータＩＮ１の出力／Φがハイレベルからローレベルとな
ると、出力ＭＯＳＦＥＴ Ｍ１のゲートからコンデンサ
Ｃ１に電荷が流れ込むため、ゲート電位ＶＧは、電位差
Ｖａが出力ＭＯＳＦＥＴ Ｍ１のゲート容量（Ｃｉｎ）
に分圧される分だけ十分に下がることができず、ローレ
ベルの電位はＶＤＤ−｛１−Ｃｉｎ／（Ｃｉｎ＋Ｃ
１）｝Ｖａとなる。なお、このローレベルのゲート電位
におけるゲート容量（Ｃｉｎ）は、出力ＭＯＳＦＥＴ
Ｍ１がオンとなることで増加したゲート容量である。

【００３２】従って、コンデンサＣ１の容量は、出力Ｍ
ＯＳＦＥＴ Ｍ１のゲート容量やインバータ出力／Φの
電位差を考慮して、ゲート電位ＶＧがローレベルのとき
に出力ＭＯＳＦＥＴ Ｍ１を十分にオンできるように決
定される。例えばＭＯＳＦＥＴ Ｍ１のゲート容量が
０．０６ｐＦであるときには容量１ｐＦ程度のコンデン
サＣ１を使用すれば、出力ＭＯＳＦＥＴ Ｍ１を十分に
且つ高速にオンさせることが出来る。

【００３３】グランド側の出力ＭＯＳＦＥＴ Ｍ２はイ
ンバータＩＮ１の出力／Φに同期して、すなわちタイミ
ングパルスΦと逆相で同期してオンとオフを繰り返す。
従って、プッシュプル動作を行なう２つの出力ＭＯＳＦ
ＥＴ Ｍ１，Ｍ２の結節点である出力ノードの電圧Ｖｏ
ｕｔは、タイミングパルスΦに同期してハイレベル（電
源電位ＶＤＤ）とローレベル（グランド電位）とを繰り
返し、それにより負荷ＭＯＳＦＥＴ Ｍ１０がオン・オ
フ駆動される。

【００３４】以上のように、この実施例のドライバ回路
１によれば、制御系の電源電圧Ｖａの範囲で振れるイン
バータ出力／Φにより、駆動系の電源電圧ＶＤＤが供給
されるプッシュプル出力段の高電位側に配設されたＰチ
ャネルＭＯＳＦＥＴ Ｍ１を、電流を消費することなく
駆動することが出来る。すなわち、図１０の従来回路で
はＭＯＳＦＥＴ Ｍ１４からＭＯＳＦＥＴ Ｍ１５へ流
れる貫通電流があったが、図１の回路ではそのような貫
通電流がないため、低消費電流でＭＯＳＦＥＴＭ１を駆
動することが出来る。また、出力ＭＯＳＦＥＴ Ｍ１の
ゲート・ソース間にはインバータＩＮ１の出力振幅Ｖａ
以上の電圧が印加されないので、出力ＭＯＳＦＥＴ Ｍ
１の耐圧以下での動作制御が可能であり、ツェナダイオ
ードが不要となる。

【００３５】更に、インバータＩＮ１の出力振幅Ｖａや
コンデンサＣ１の容量の調整により動作中に出力ＭＯＳ
ＦＥＴ Ｍ１のゲートに印加される電圧の振幅を適宜調
整することが出来るので、出力ＭＯＳＦＥＴ Ｍ１のタ
ーンオン時にゲートからコンデンサＣ１に流れるピーク
電流の値を大きくするように設定して、出力ＭＯＳＦＥ
Ｔ Ｍ１のオン動作を高速に行なわせることが出来る。

【００３６】また、スイッチＳＷによりコンデンサＣ１
の充電量が動作開始時に正常に初期化されるので、動作
開始時にドライバ回路１に最初に入力されるハイレベル
のタイミングパルスΦのときからドライバ回路１を正常
に動作させることが出来る。

【００３７】［第２の実施例］図３には、本発明を適用
して好適なドライバ回路の第２実施例の回路図を示す。

【００３８】この実施例のドライバ回路２は、第１の実
施例のスイッチＳＷの部分をＭＯＳＦＥＴ等で構成した
ものである。

【００３９】すなわち、図３のＳＷ２はスイッチ回路を
示しており、リセットパルスＲＳをゲートで受けてオン
・オフするＮチャネルＭＯＳＦＥＴ Ｍ５と、該ＭＯＳ
ＦＥＴ Ｍ５に連動してオンされ電源電位ＶＤＤとコン
デンサＣ１とを接続するＰチャネルＭＯＳＦＥＴ Ｍ６
と、該ＭＯＳＦＥＴ Ｍ６のゲート・ソース間に接続さ
れＭＯＳＦＥＴ Ｍ６の耐圧以下に降圧電圧が設定され
たツェナダイオードＤＺ１と、ＭＯＳＦＥＴ Ｍ５のオ
ン時に抵抗として作用してＭＯＳＦＥＴ Ｍ６のゲート
バイアス電圧を発生するディプリーション形ＭＯＳＦＥ
Ｔ Ｍ４等から構成される。

【００４０】このような構成によっても、図２のタイミ
ングチャートと同様の動作でドライバ回路２の動作開始
時にコンデンサＣ１の充電量を初期化して、ドライバ回
路２を動作開始時の最初のタイミングパルスΦの入力時
から正常に動作させることが出来る。

【００４１】図１の回路では、スイッチＳＷをＭＯＳＦ
ＥＴで構成しノードｎ１をリセット時に電源電圧ＶＤＤ
にチャージするにはＰチャネルＭＯＳを用いる必要があ
り、そのようにすると、そのゲート・ソース間に耐圧以
上の電圧が印加されるおそれがあるが、図３の回路によ
ればＭＯＳＦＥＴ Ｍ６に耐圧以上の電圧が印加される
のを回避することができる。

【００４２】［第３の実施例］図４には、本発明を適用
して好適なドライバ回路の第３実施例の回路図を示す。

【００４３】この実施例のドライバ回路３は、コンデン
サＣ１のＭＯＳＦＥＴ Ｍ１側の電極と電源電位ＶＤＤ
との間に接続されるスイッチ手段として、ツェナダイオ
ードＤＺを用いた一例である。

【００４４】このツェナダイオードＤＺのツェナ電圧Ｖ
ＤＺはインバータＩＮ１の出力振幅Ｖａよりも小さくな
るように設定する。それにより、ドライバ回路３の動作
開始時にコンデンサＣ１のＭＯＳＦＥＴ Ｍ１側の電位
が不定な場合でも、インバータＩＮ１の出力がハイレベ
ルとなってコンデンサＣ１のＭＯＳＦＥＴ Ｍ１側の電
位が押し上げられたときに該電位を電源電圧ＶＤＤ近傍
に初期設定することが可能となっている。

【００４５】すなわち、動作開始時に電源端子に電源電
圧ＶＤＤが供給されることでツェナダイオードＤＺがツ
ェナ降伏して逆方向電流が流れて、ノードｎ１の電位は
電源電位ＶＤＤと該電源電位ＶＤＤよりツェナ電圧分低
い電位（ＶＤＤ−ＶＤＺ）との間の電圧範囲に収まるこ
とになる。この状態でインバータＩＮの出力／Φがロー
レベルからハイレベルに変化すると、その電位差Ｖａだ
けノードｎ１の電位を押し上げるので、ノードｎ１の電
位は電源電位ＶＤＤ以上に押し上げられ、その結果、ツ
ェナダイオードＤＺに順方向電流が流れてノードｎ１の
電位はほぼ電源電位ＶＤＤにされる。

【００４６】動作開始時にはインバータＩＮの出力／Φ
はハイレベルであるので、少なくともタイミングパルス
Φが”Ｌ”−”Ｈ”−”Ｌ”と変化した１周期半目のタ
イミングで、コンデンサＣ１の充電量が初期化され、そ
れ以降の動作を正常に行わせることが出来る。しかも、
この実施例ではツェナダイオードＤＺがＭＯＳＦＥＴＭ
１の耐圧保護素子としても働く。

【００４７】［第４の実施例］図５は、本発明を適用し
て好適なドライバ回路の第４実施例を示す回路図であ
る。

【００４８】この実施例のドライバ回路４は、第２の実
施例のドライバ回路２の構成に加えて、コンデンサＣ１
と出力ＭＯＳＦＥＴ Ｍ１の接続ノードｎ１と電源電位
ＶＤＤとの間に逆方向接続されたツェナダイオードＤＺ
２を設けたものである。

【００４９】このツェナダイオードＤＺ２は、そのツェ
ナ電圧ＶＤＺ２が出力ＭＯＳＦＥＴＭ１のゲート・ソー
ス間耐圧以下になるように設定する。この設定により、
例えばコンデンサＣ１に充電されていた電荷がリークし
て、接続ノードｎ１の電位が下がってきた場合でも、ツ
ェナ降伏により出力ＭＯＳＦＥＴ Ｍのゲート・ソース
間電圧が耐圧より上昇しないようにできる。

【００５０】また、ツェナ電圧ＶＤＺ２をインバータＩ
Ｎ１の出力振幅Ｖａよりも小さい値に選択すると、イン
バータＩＮ１でハイレベルとローレベルの出力が行われ
る間に必ず１回のツェナ降伏が生じ、タイミングパルス
Φがローレベルとなるタイミングで出力ＭＯＳＦＥＴ
Ｍ１のゲート電位が一定のバイアスにクランプされるよ
うになる。その結果、タイミングパルスΦの周期毎に毎
回同等の状態でドライブ回路１を動作させることが可能
となり、長期に渡って安定した動作を得ることが出来
る。

【００５１】［第５の実施例］図６は、本発明を適用し
て好適なドライバ回路の第５実施例を示す回路図であ
る。

【００５２】この実施例のドライバ回路５は、図１の実
施例の回路の出力段の次段に電源電圧ＶＤＤとグランド
との間に２つのＮチャネルＭＯＳＦＥＴを直列に接続し
てなるプッシュプル出力段を２個カスケード接続したも
のである。更に、その初段のプッシュプル出力段には、
電源電圧ＶＤＤとＭＯＳＦＥＴ Ｍ１のゲート端子との
間に、図５で示したゲート耐圧保護用のツェナダイオー
ドＤＺ２が接続されている。

【００５３】１段目のプッシュプル回路の出力ノードｎ
２は、２段目のプッシュプル回路（ＭＯＳＦＥＴ Ｍ
３，Ｍ４）の高電位側のＮチャネルＭＯＳＦＥＴ Ｍ３
のゲートに接続されている。

【００５４】２段目のプッシュプル回路には、高電位側
のＮチャネルＭＯＳＦＥＴ Ｍ３のゲート・ソース間に
互いに向きが異なる２個のツェナダイオードＤＺ３，Ｄ
Ｚ４が直列に接続されている。これらツェナダイオード
ＤＺ３，ＤＺ４は、ＭＯＳＦＥＴ Ｍ３の寄生容量等に
より１段目の回路の出力ノードｎ２と２段目の回路の出
力ノードｎ３との間に電位差が発生する場合があるの
で、この電位差によりＭＯＳＦＥＴ Ｍ３がゲート破壊
されるのを防止するためのものである。

【００５５】２段目の回路の出力ノードｎ３は３段目の
プッシュプル出力回路（ＭＯＳＦＥＴ Ｍ５，Ｍ６）の
高電位側のＮチャネルＭＯＳＦＥＴ Ｍ５のゲートに接
続されている。３段目の回路にも、高電位側のＮチャネ
ルＭＯＳＦＥＴ Ｍ３のゲート・ソース間に互いに向き
が異なる２個の耐圧保護用のツェナダイオードＤＺ５，
ＤＺ６が配設されている。

【００５６】この実施例のドライブ回路においては、１
段目のプッシュプル回路（ＭＯＳＦＥＴ Ｍ１，Ｍ２）
は、その負荷が２段目のＭＯＳＦＥＴ Ｍ３のゲート容
量のみであるで小さな駆動で良い。そのため、１段目の
ＰチャネルＭＯＳＦＥＴ Ｍ１としてサイズの小さなＭ
ＯＳＦＥＴが使用できる。サイズの小さなＭＯＳＦＥＴ
はゲート容量も小さくなるので、その分、コンデンサＣ
１の容量を小さくしても高速駆動が可能となる。更にコ
ンデンサＣ１の容量が小さくてよいことから、コンデン
サＣ１の面積を削減して回路を構成するのに必要なチッ
プ面積の増加を抑えることができる。

【００５７】また、図６の実施例回路は図１や図３の実
施例回路に比べて出力段の素子数は多いが、２段目と３
段目のプッシュプル出力段はＮチャネルＭＯＳで構成さ
れている。ＮチャネルＭＯＳＦＥＴは同一のｇｍ（伝達
コンダクタンス）を有するＰチャネルＭＯＳＦＥＴに比
べてかなり小さくできるため、ドライブ回路全体として
の占有面積はかえって小さくすることが出来る。

【００５８】また、２段目と３段目のプッシュプル出力
回路の高電位側のＭＯＳＦＥＴ Ｍ３，Ｍ５はそれぞれ
ＮチャネルＭＯＳＦＥＴであるため、回路的にはＭＯＳ
ＦＥＴ Ｍ５のゲート電圧は電源電圧ＶＤＤよりもＭＯ
ＳＦＥＴ Ｍ３のしきい値電圧分低い電圧までしか上昇
せず、電源電圧ＶＤＤまでの出力を得ることが出来ない
ように見えるが、２段目のプッシュプル回路の高電位側
のＭＯＳＦＥＴ Ｍ３のゲート・ソース間の寄生容量に
より、次段のプッシュプル回路のＭＯＳＦＥＴＭ５のゲ
ート電位が電源電圧ＶＤＤ以上にブートストラップされ
てＭＯＳＦＥＴ Ｍ５が十分にオンされるようになって
いる。

【００５９】［第６の実施例］図７は本発明を適用して
好適なドライバ回路の第６実施例を示す回路図である。

【００６０】この実施例のドライバ回路６は、第１の実
施例のドライバ回路１と同等の構成に加えて、チャージ
ポンプ回路１１（IN２，Ｃ２，ＤＢ）を付加したもので
ある。すなわち、インバータＩＮ１の前段にインバータ
ＩＮ２が接続され、電源電圧ＶＤＤとインバータＩＮ２
の出力端子との間にダイオードＤＢとコンデンサＣ２が
直列に接続されている。ＭＯＳＦＥＴ Ｍ１のソースは
電源電圧ＶＤＤではなく、ダイオードＤＢとコンデンサ
Ｃ２との接続ノードｎ５に接続されている。そして、イ
ンバータＩＮ１によるプッシュプル出力段の制御と、イ
ンバータＩＮ２によるチャージポンプ回路１１の動作と
がタイミングパルスΦにより同時に行われ同期するよう
に構成されている。

【００６１】チャージポンプ回路１１は、インバータＩ
Ｎ２とダイオードＤＢと、コンデンサＣ２とから構成さ
れ、インバータＩＮ１，ＩＮ２を逆相の信号で動作させ
ることで、ＭＯＳＦＥＴ Ｍ１がオフのときに電源電圧
ＶＤＤからダイオードＤＢを通してコンデンサＣ２へ電
荷をチャージし、ＭＯＳＦＥＴ Ｍ１がオンのときにコ
ンデンサＣ２をたたいてＰチャネルＭＯＳＦＥＴ Ｍ１
のソース端子が接続されたノードｎ５の電位を、電源電
圧ＶＤＤよりも押し上げるようになっている。

【００６２】ダイオードＤＢは、ＭＯＳＦＥＴ Ｍ１の
ソース・ドレイン間耐圧程度の耐圧（逆方向電圧）を有
するものを選択し、コンデンサＣ２はドライバ回路６の
出力電圧を受ける負荷ＭＯＳＦＥＴ Ｍ１０のゲート容
量より充分に大きな容量（例えば２０ｐＦ）のものを選
択する。それにより、インバータＩＮ２の出力／Φがハ
イレベルのときにノードｎ５の電位をＶＤＤ以上に昇圧
することができる。

【００６３】なお、ドライバ回路６の負荷としてＮチャ
ネルＭＯＳＦＥＴ Ｍ１０を示しているが、ドライバ回
路６からの出力電圧は電源電圧ＶＤＤより高くなるの
で、ＭＯＳＦＥＴ Ｍ１０のゲート・ソース間に、ゲー
ト電圧をクランプしてゲート破壊を防止するツェナダイ
オードＤＺ７が配設されている。

【００６４】図８には、上記ドライバ回路６の動作を説
明するタイミングチャートを示す。

【００６５】このタイミングチャートは、電源投入時に
スイッチＳＷがリセットパルスによりオン動作して初期
設定を完了した後通常動作になってからの状態を表した
ものである。同図において、ＶＧ３は負荷ＭＯＳＦＥＴ
Ｍ１０のゲートに印加されるドライバ回路６の出力電
圧、ＶＧＳは出力ＭＯＳＦＥＴ Ｍ１のゲート・ソース
間電圧、ＶＳ，ＶＧはそれぞれ出力ＭＯＳＦＥＴ Ｍ１
のソース電位とゲート電位、Φ，／Φはそれぞれインバ
ータＩＮ１，ＩＮ２の入出力タイミングパルスである。

【００６６】同図に示すように、出力ＭＯＳＦＥＴ Ｍ
１のソース電位ＶＳは、チャージポンプ回路１１の作用
によりインバータＩＮ２の出力／Φがロウレベルのとき
はダイオードＤＢが順バイアスされて電源電圧ＶＤＤか
らコンデンサＣ２へ電荷がチャージされて電位（ＶＤＤ
−ＶＦ）とされ、出力／Φがハイレベルに変化するとそ
の振幅Ｖａだけ高い電位（ＶＤＤ−ＶＦ＋Ｖａ）に持ち
上げられる。ここでＶＦはダイオードＤＢの順方向電圧
である。

【００６７】一方、出力ＭＯＳＦＥＴ Ｍ１のゲート電
位ＶＧは、スイッチＳＷがオンすることで電位（ＶＤＤ
−ＶＦ）に初期化された後、インバータＩＮ１の出力Φ
とツェナダイオードＤＺ２のツェナ降伏により、インバ
ータＩＮ１の出力Φがローレベルのときはツェナダイオ
ードＤＺが降伏してゲート電位ＶＧはソース電位ＶＳよ
りもツェナ電圧ＶＤＺ２だけ低い電位（ＶＤＤ−ＶＦ＋
Ｖａ−ＶＤＺ２）とされ、出力Φがハイレベルに変化す
るとその振幅Ｖａだけ持ち上げられるが、このときソー
ス電位ＶＳは（ＶＤＤ−ＶＦ）に下がるためツェナダイ
オードＤＺ２が順バイアスされ、ゲート電位ＶＧはＶＧ
≒ＶＳ（＝ＶＤＤ−ＶＦ）とされる。ここでＶＤＺ２は
ツェナダイオードＤＺ２のツェナ電圧で５Ｖ（＞｜Ｖth
p1｜：ＭＯＳＦＥＴ Ｍ１のしきい値電圧）のように設
定される。

【００６８】従って、出力ＭＯＳＦＥＴ Ｍ１のゲート
・ソース間電圧ＶＧＳは、タイミングパルスΦに同期し
て（０Ｖ）と（−ＶＤＺ２）の間を往復するように制御
され、確実にオン・オフ動作を行なう。また、出力ＭＯ
ＳＦＥＴ Ｍ１のターンオン・ターンオフ時にはゲート
電位を降圧・昇圧する制御とソース電位を昇圧・降圧す
る制御とが同時に行われるとともに、制御系の電源電圧
ＶａをＶａ＞ＶＤＺ２のように設定しておくことでゲー
ト・ソース間電圧ＶＧＳの振幅も押さえられるので、タ
ーンオン・ターンオフ動作の高速化が図れる。

【００６９】このドライバ回路６の出力電圧で駆動され
る負荷ＭＯＳＦＥＴ Ｍ１０は、NチャネルＭＯＳで構
成されそのゲート・ソース間にツェナダイオードＤＺ７
が接続されているため、そのゲート電圧ＶＧ３には、タ
イミングパルス／Φに同期して電圧（ＶＤＤ＋ＶＦ＋Ｖ
ａ）が印加されてもツェナダイオードＤＺ７でクランプ
され電源電位ＶＤＤよりも高いハイレベルの電位（ＶＤ
Ｄ＋ＶＤＺ７）とローレベルの電位（０Ｖ）とに交互に
印加され、Ｎチャネルの負荷ＭＯＳＦＥＴ Ｍ１０を十
分にオン・オフ動作させるとともに、ターンオフ動作を
高速化させることが可能となる。ここでＶＤＺ７はツェ
ナダイオードＤＺ７のツェナ電圧である。

【００７０】図９には、上述の第１〜第６の実施例のド
ライバ回路１〜６が搭載される多相モータの概略構成図
を示す。

【００７１】同図において、１０１は３相ブラシレスモ
ータ、１１１はモータ１０１の回転位置を検出するホー
ルセンサ、１１２はモータ１０１の回転速度を周波数で
検出する周波数発生器（タコゼネレータ）、１０２はモ
ータ１０１の多相駆動制御および回転速度制御を行なう
回路が集積形成されたモータ制御ＩＣ、３はモータ１０
１に多相駆動電流を供給する出力回路１３１が集積形成
されたモータ駆動ＩＣ、１４位は制御系の電源（例えば
６Ｖ）と駆動系の電源（例えば１２Ｖ）を生成して供給
すると共に電源投入時にリセットパルスＲＳを出力する
電源回路である。

【００７２】モータ制御ＩＣ１０２には、ホールセンサ
１１からの位置検出信号Ｐｓを増幅するホールアンプ１
２１、相切換回路（コミテーション回路）１２２、プリ
ドライバ回路１２３、周波数発生器１１２からの速度検
出信号Ｖｓを増幅するアンプ１２４、速度検出信号Ｖｓ
を２値パルス信号Ｖ１に整形するゼロクロス・コンパレ
ータ１２５、速度制御に係るロジック演算を行ない速度
制御用のタイミングパルスΦを出力する速度制御ロジッ
ク１２７、基準クロックｆ０を生成するクロック回路１
２８などが設けられている。

【００７３】そして、上記の出力回路１３１には、前記
実施例のドライバ回路１〜６の何れかと電流出力用トラ
ンジスタ（実施例の負荷ＭＯＳＦＥＴ Ｍ１０）がそれ
ぞれ６組設けられており、速度制御ロジック１２７から
のタイミングパルスΦに同期して３相分の駆動電流をモ
ータ１０１に供給するようになっている。

【００７４】このように本発明に係るドライバ回路１〜
６を搭載した多相モータは、ドライバ回路の改善により
低消費電流で高速制御可能なモータとされる。

【００７５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００７６】例えば、オン・オフ動作させるＰチャネル
ＦＥＴはプッシュプル出力段を構成するＭＯＳＦＥＴに
限られず、２電源方式のＩＣで高電源系の回路のＰチャ
ネルＦＥＴを低電源系の回路の出力で動作させる場合に
本発明を適用すれば同様の効果を得ることが出来る。こ
のような回路としては、例えば、ブートストラップ回路
やレベルシフト回路などがある。

【００７７】また、初期設定用のスイッチは、電源投入
時のリセットパルスによりオンする構成に限られず、コ
ンデンサの充電量またはＰチャネルＦＥＴのゲート電位
を初期化したい任意のタイミングでオンするように構成
しても良い。

【００７８】また、実施例では昇圧した電圧を得る回路
としてダイオードとコンデンサとからなるチャージポン
プを例示したが、その他、公知となっている種々の昇圧
回路を用いても良い。

【００７９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である３相モ
ータに使用されるような同期整流制御用のドライバ回路
について説明したが、この発明はそれに限定されるもの
でなく、電流出力や電圧出力を行う種々のドライバ回路
に広く利用することができる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８１】すなわち、本発明に従うと、高速制御が可
能で且つ消費電流の少ないドライバ回路を提供できると
いう効果がある。更に、動作初期時から安定した動作が
得られるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用したドライバ回路の最も単純な実
施例を示す回路図である。

【図２】図１のドライバ回路の動作を説明するタイミン
グチャートである。

【図３】本発明を適用して好適なドライバ回路の第２実
施例を示す回路図である。

【図４】本発明を適用して好適なドライバ回路の第３実
施例を示す回路図である。

【図５】本発明を適用して好適なドライバ回路の第４実
施例を示す回路図である。

【図６】本発明を適用して好適なドライバ回路の第５実
施例を示す回路図である。

【図７】本発明を適用して好適なドライバ回路の第６実
施例を示す回路図である。

【図８】図７のドライバ回路の動作を説明するタイミン
グチャートである。

【図９】実施例のドライバ回路が組み込まれる多相モー
タの一例を示すブロック図である。

【図１０】高電位側にＰチャネルＭＯＳＦＥＴを配設し
たドライバ回路の一例を示す回路図である。

【符号の説明】 １〜６ ドライバ回路 Ｍ１ Ｐチャネル出力ＭＯＳＦＥＴ Ｍ１０ 負荷ＭＯＳＦＥＴ Ｃ１ コンデンサ ＩＮ１，ＩＮ２ インバータ回路（出力制御回路） ＳＷ スイッチ ＳＷ１ スイッチ ＤＺ ツェナダイオード（スイッチ手段） ＶＤＤ 駆動系電源電圧（第１系統の電源） Ｖａ 制御系電源電圧（第２系統の電源） １１ チャージポンプ回路（昇圧回路）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX12 AX27 AX57 BX16 CX10 CX20 DX13 DX14 DX22 DX56 EY10 EY12 EY13 EY21 EY24 EZ07 EZ54 EZ55 EZ61 GX01 GX04 5J056 AA05 BB02 BB17 BB19 CC29 CC30 DD13 DD17 DD28 DD29 DD51 DD55 DD56 EE11 FF07 FF08 GG06 KK01

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の電源系の高電位側にソースが接続
   されドレインが出力端子に接続されたＰチャネルＦＥＴ
   と、上記第１電源系よりも低い第２の電源系の電源電圧
   で動作する出力制御回路とを備え、上記出力制御回路の
   出力電圧に基づき上記ＦＥＴのゲートを制御するように
   したドライブ回路において、 上記出力制御回路の出力端子と上記ＦＥＴのゲート端子
   との間にコンデンサが接続されると共に、該出力制御回
   路の出力振幅が上記ＦＥＴのゲート・ソース間耐圧より
   も低く設定され、且つ、上記コンデンサと上記ＦＥＴの
   ゲート端子との接続点と上記第１電源系の電源電圧端子
   とを接続または遮断する初期設定用のスイッチ手段が設
   けられていることを特徴とするドライブ回路。