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JP2001142093A - Active matrix substrate for liquid crystal display device and method for manufacturing the same - Google Patents

Active matrix substrate for liquid crystal display device and method for manufacturing the same

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Publication number
JP2001142093A
JP2001142093A JP32168499A JP32168499A JP2001142093A JP 2001142093 A JP2001142093 A JP 2001142093A JP 32168499 A JP32168499 A JP 32168499A JP 32168499 A JP32168499 A JP 32168499A JP 2001142093 A JP2001142093 A JP 2001142093A
Authority
JP
Japan
Prior art keywords
film
active matrix
matrix substrate
alloy
alloy film
Prior art date
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Pending
Application number
JP32168499A
Other languages
Japanese (ja)
Inventor
Takasuke Hayase
貴介 早瀬
Hirotaka Yamaguchi
弘高 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32168499A priority Critical patent/JP2001142093A/en
Publication of JP2001142093A publication Critical patent/JP2001142093A/en
Pending legal-status Critical Current

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  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To simplify a method for manufacturing an active matrix substrate for a liquid crystal display device using reverse staggered thin-film transistors(TFTs). SOLUTION: Gate electrodes 19, common electrodes 13, gate bus wiring and common bus wiring 24 of the active matrix substrate for the cross electric field type liquid crystal display device using the reverse staggered TFTs are composed of Al films or first Al alloy films and source-drain electrodes 17 and 18 and drain bus wiring 25 are composed of single layer films of second Al alloy films. The lower layers as the gate terminals and drain terminals are composed of the Al films or the first Al alloy films and the upper layers are composed the multilayer film of the second Al alloy films. The ground surface is subjected to high-frequency sputter etching when the second Al alloy films are formed, by which the contact resistance of the source-drain electrodes and (n) type semiconductor layers 15, etc., is lowered.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は液晶装置用アクティ
ブマトリクス基板およびその製造方法に関し、特に横電
界型(以下、IPS型という)液晶表示装置用および反
射型液晶表示装置用に適したアクティブマトリクス基板
およびその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate for a liquid crystal device and a method for manufacturing the same, and more particularly to an active matrix substrate suitable for a lateral electric field type (hereinafter referred to as an IPS type) liquid crystal display device and a reflection type liquid crystal display device. And its manufacturing method.

【0002】[0002]

【従来の技術】近年、液晶表示装置の大型化が進むにつ
れ、クロム(Cr)、モリブデン(Mo),タンタル
(Ta)等の比較的電気抵抗の高い金属材料を使用して
形成したゲートバス配線、ドレインバス配線の信号の遅
延が深刻な問題となっている。そこで、配線材料として
は、比抵抗の低い純アルミニウム(Al)やその合金が
広く用いられるようになった。
2. Description of the Related Art In recent years, as the size of liquid crystal display devices has increased, gate bus lines formed using a metal material having a relatively high electric resistance such as chromium (Cr), molybdenum (Mo), and tantalum (Ta). The delay of the signal on the drain bus wiring is a serious problem. Therefore, as a wiring material, pure aluminum (Al) having a low specific resistance or an alloy thereof has been widely used.

【0003】Al合金を、ゲート、ドレイン、コモン配
線、電極にAl合金を用いたIPS型液晶表示装置につ
いて、例えば特開平11―2840号公報(以下、第1
の従来技術という)に開示されている。この従来例のT
FTの断面構造図を図11に、ゲート端子の平面図およ
び断面図を図12に示す。
An IPS type liquid crystal display device using an Al alloy for the gate, drain, common wiring, and electrode is disclosed in, for example, Japanese Patent Application Laid-Open No.
Of the prior art). This conventional T
FIG. 11 shows a cross-sectional structural view of the FT, and FIG. 12 shows a plan view and a cross-sectional view of the gate terminal.

【0004】図11のTFTの断面構造図を参照する
と、透明ガラス基板11上にはAl合金膜91上に陽極
酸化膜94が被覆されたゲート電極89が形成され、さ
らにゲート絶縁膜82を被覆した後、ノンドープ半導体
層84とn型半導体層85がパターニングされている。
さらに、n型半導体層85と接続用のCr膜93とAl
合金膜92の多層膜からなるドレイン電極88とソース
電極87がパターニングされた後、保護膜90が被覆さ
れてTFT部が形成されている。
Referring to the sectional view of the TFT shown in FIG. 11, a gate electrode 89 is formed on a transparent glass substrate 11 by coating an anodic oxide film 94 on an Al alloy film 91, and further covers a gate insulating film 82. After that, the non-doped semiconductor layer 84 and the n-type semiconductor layer 85 are patterned.
Furthermore, the n-type semiconductor layer 85, the connecting Cr film 93 and the Al
After the drain electrode 88 and the source electrode 87 made of a multilayer film of the alloy film 92 are patterned, the protective film 90 is covered to form a TFT portion.

【0005】また、特開平11―2840号公報には、
ドレインバス配線の配線構造を下層Cr膜,上層Al合
金膜の多層構造として、外部接続用導電膜のITO膜と
の接続には、下層のCr膜を露出させ、ITO膜とCr
膜を接続する技術が開示されている。
Japanese Patent Application Laid-Open No. 11-2840 discloses that
The wiring structure of the drain bus wiring is a multilayer structure of a lower Cr film and an upper Al alloy film. For connection with the ITO film of the external connection conductive film, the lower Cr film is exposed, and the ITO film and the Cr film are exposed.
Techniques for connecting membranes are disclosed.

【0006】図12では、透明ガラス基板11上にAl
合金膜91を堆積してパターニング後、外部駆動回路と
の接続用のITO膜96がAl合金膜91上に堆積され
てパターニングされ、さらにクロム膜(Cr膜)93と
Al合金膜92が順次堆積されてパターニングされてゲ
ート端子部が形成されている。Cr膜93はITO膜9
1とAl合金膜94の電気的接続の仲介作用をするもの
である。このようにAl合金膜94とITO膜91接続
するためにCr膜93を介して電気的に接続しているの
は、ITO膜91とAl合金膜94の間にはAlの酸化
膜が形成されやすくコンタクト性を低下させるためであ
る。
In FIG. 12, Al is placed on a transparent glass substrate 11.
After depositing and patterning the alloy film 91, an ITO film 96 for connection to an external drive circuit is deposited and patterned on the Al alloy film 91, and a chromium film (Cr film) 93 and an Al alloy film 92 are sequentially deposited. And patterned to form a gate terminal. Cr film 93 is ITO film 9
1 and the Al alloy film 94. The electrical connection between the Al alloy film 94 and the ITO film 91 via the Cr film 93 as described above is because an Al oxide film is formed between the ITO film 91 and the Al alloy film 94. This is because the contact property is easily reduced.

【0007】[0007]

【発明が解決しようとする課題】上記の第1の従来技術
では、Al合金膜がゲート配線、ソース・ドレイン電極
等に使用されているが、TFTのn型半導体層とAl合
金膜との接続やゲート端子、ドレイン端子の外部接続用
ITO膜とAl合金膜との接続にはCr膜等の高融点金
属を介在させて行っているために、ウェットエッチング
とドライエッチングの組み合わせ等、複雑な工程が必要
となりアクテイブマトリックス基板製造コストの増加の
原因となっている。さらに、上層金属の分、配線や電極
の総膜厚が厚くなるため、液晶の配向を適切に保つため
のラビング条件のマージンが狭くなるため、工程のゆら
ぎ内で配向不良に起因する表示不良が起こりやすくなる
問題がある。
In the first prior art, the Al alloy film is used for the gate wiring, the source / drain electrodes, etc., but the connection between the n-type semiconductor layer of the TFT and the Al alloy film. The connection between the ITO film for external connection of the gate terminal and the drain terminal and the Al alloy film is made by interposing a high melting point metal such as a Cr film, so that complicated processes such as a combination of wet etching and dry etching are performed. Is required, which causes an increase in the active matrix substrate manufacturing cost. Furthermore, since the total thickness of the wirings and electrodes is increased by the amount of the upper layer metal, the margin of the rubbing condition for properly maintaining the alignment of the liquid crystal is narrowed. There are problems that are likely to occur.

【0008】上記の従来技術の製造コストを低減する目
的とする逆スタガ型TFTアレイン基板が特開平10―
319431号公報(以下、第2の従来技術という)で
提案されている。この技術では、ソース・ドレイン配線
およびゲート電極にCr,Mo,Ta,Wの高融点金属
を使用し、ソース・ドレイン電極および、ゲート配線に
Al―Si―Cu,Al―Mo等の単層膜が使用されて
いる。
An inverted stagger type TFT array substrate for the purpose of reducing the manufacturing cost of the prior art is disclosed in
No. 319431 (hereinafter referred to as a second prior art). In this technique, a high melting point metal such as Cr, Mo, Ta, or W is used for the source / drain wiring and the gate electrode, and a single-layer film such as Al—Si—Cu or Al—Mo is used for the source / drain electrode and the gate wiring. Is used.

【0009】上記の第2の従来技術では、ソース・ドレ
イン配線およびゲート電極に高抵抗金属材料が使用され
ているためにこれらの配線や電極の電気抵抗が高く、ま
たソース・ドレイン電極とn型半導体層とソース・ドレ
イン電極の接触抵抗が大きくなる問題がある。
In the second prior art, since a high-resistance metal material is used for the source / drain wiring and the gate electrode, the electrical resistance of these wirings and electrodes is high, and the source / drain electrode and the n-type There is a problem that the contact resistance between the semiconductor layer and the source / drain electrode is increased.

【0010】上記第1の従来技術の改善する他の技術が
特開平10―284493号公報(以下、第3の従来技
術という)に開示されている。本技術においては、1種
または2種以上の希土類元素とTi,Ta,Mo,C
r,Au,Ag,Cuの1種または2種類以上とAlと
の合金膜(例えばAl−Nd−Ti)の単層膜をゲート
電極、ソーソ・ドレイン電極や配線に使用している。
Another technique which improves the first prior art is disclosed in Japanese Patent Application Laid-Open No. Hei 10-284493 (hereinafter referred to as a third prior art). In the present technology, one or more rare earth elements and Ti, Ta, Mo, C
A single layer film of an alloy film (for example, Al—Nd—Ti) of one or more of r, Au, Ag, and Cu and Al is used for the gate electrode, the so-so drain electrode, and the wiring.

【0011】しかしながら、上記の第3の従来技術で
は、ゲート電極、ソーソ・ドレイン電極や配線にAl合
金膜の単層膜が使用されるために、これらの電極や配線
形成工程を簡略化できる効果はあるが、ソース・ドレイ
ン電極とコンタクト層(n型半導体層)との接触抵抗が
大きくなりやすい問題があった。
However, in the third prior art, since a single-layer film of an Al alloy film is used for the gate electrode, the source / drain electrode and the wiring, the process of forming these electrodes and wiring can be simplified. However, there is a problem that the contact resistance between the source / drain electrodes and the contact layer (n-type semiconductor layer) tends to increase.

【0012】なお、上記の第2および第3の従来技術に
は、外部接続用端子の配線構造についての開示はない。
The above-described second and third prior arts do not disclose a wiring structure of an external connection terminal.

【0013】本発明の目的は上記の従来技術の問題点を
解決したIPS型液晶表示装置および反射型液晶表示装
置用に適したアクティブマトリクス基板およびその製造
方法を提供することにある。
An object of the present invention is to provide an active matrix substrate suitable for an IPS type liquid crystal display device and a reflection type liquid crystal display device which solves the above-mentioned problems of the prior art, and a method of manufacturing the same.

【0014】[0014]

【課題を解決するための手段】本発明の第1の構成は、
逆スタガ型薄膜トランジスタを用いた、横電界型液晶表
示装置用アクティブマトリクス基板において、ゲート電
極、コモン電極、ゲートバス配線、コモンバス配線をA
l膜または第1のAl合金膜とし、ソース電極、ドレイ
ン電極、ドレインバス配線を第2のAl合金膜とし、外
部駆動回路接続用のゲート端子およびドレイン端子をそ
の下層が前記Al膜または前記第1のAl合金膜で上層
が前記第2のAl合金膜の多層膜で構成されていること
を特徴とする。
According to a first aspect of the present invention, there is provided:
In an active matrix substrate for an in-plane switching type liquid crystal display device using an inverted staggered thin film transistor, a gate electrode, a common electrode, a gate bus wiring, and a common bus wiring are connected to A
1 film or a first Al alloy film, a source electrode, a drain electrode, and a drain bus wiring are formed as a second Al alloy film, and a gate terminal and a drain terminal for connection to an external drive circuit are formed under the Al film or the first film. The first Al alloy film is characterized in that the upper layer is composed of a multilayer film of the second Al alloy film.

【0015】前記第1のAl合金膜としては、Alを主
成分とし、これにランタノイド元素,Si,Cu,A
u,Ag,Ti,Taの中から選択された1種または2
種以上を添加したAl合金を使用することができ、ま
た、前記第2のAl合金膜としては、AlとSiの合金
またはAlにSiおよびランタノイド元素,Cu,A
u,Ag,Ti,Taの中から選択された1種または2
種以上を添加したAl合金を使用することができる。前
記第2のAl合金膜にSiを含有させることにより、薄
膜トタンジスタへのAlの拡散を防止できる。
The first Al alloy film contains Al as a main component and a lanthanoid element, Si, Cu, A
one or two selected from u, Ag, Ti, Ta
The second Al alloy film may be an alloy of Al and Si or Al and Si and a lanthanoid element, Cu, A
one or two selected from u, Ag, Ti, Ta
An Al alloy to which more than one kind is added can be used. By including Si in the second Al alloy film, diffusion of Al into the thin film transistor can be prevented.

【0016】本発明の第2の構成は、逆スタガ型薄膜ト
ランジスタを用いた、反射型液晶表示装置用アクティブ
マトリクス基板において、ゲート電極およびゲートバス
配線がAl膜または第1のAl合金膜で構成され、ソー
ス電極、ドレイン電極、ドレインバス配線およびゲート
絶縁膜上の画素電極下突起が第2のAl合金膜で構成さ
れ、画素電極が第3のAl合金膜で構成され、外部駆動
回路接続用のゲート端子はその下層が前記Al膜または
前記第1のAl合金膜で構成されるとともに上層が前記
第3のAl合金膜の多層膜で構成され、外部駆動回路接
続用のドレイン端子はその下層が前記第2のAl合金膜
で構成されるとともに上層が前記第3のAl合金膜の多
層膜で構成されていることを特徴とする。
According to a second structure of the present invention, in an active matrix substrate for a reflection type liquid crystal display device using an inverted staggered thin film transistor, a gate electrode and a gate bus wiring are formed of an Al film or a first Al alloy film. The source electrode, the drain electrode, the drain bus line, and the projection below the pixel electrode on the gate insulating film are formed of a second Al alloy film, and the pixel electrode is formed of a third Al alloy film. The gate terminal has a lower layer formed of the Al film or the first Al alloy film, and an upper layer formed of a multilayer film of the third Al alloy film. A drain terminal for connecting an external drive circuit has a lower layer formed of the third Al alloy film. It is characterized in that it is constituted by the second Al alloy film and the upper layer is constituted by a multilayer film of the third Al alloy film.

【0017】上記の本発明の第2の構成の液晶表示装置
用アクティブマトリクス基板において、前記第1のAl
合金膜および前記第2のAl合金膜としては上記の本発
明の第1の構成におけるAl合金膜と同じものを使用す
ることができる。
In the above active matrix substrate for a liquid crystal display device according to the second configuration of the present invention, the first Al
As the alloy film and the second Al alloy film, the same films as the Al alloy film in the first configuration of the present invention can be used.

【0018】また、前記第3のAl合金膜としては、A
lを主成分とし、これにランタノイド元素,Si,C
u,Au,Ag,Ti,Taの中から選択された1種ま
たは2種以上を添加したAl合金を使用することができ
る。
Further, as the third Al alloy film, A
l as the main component, and lanthanoid elements, Si, C
An Al alloy to which one or more selected from u, Au, Ag, Ti, and Ta are added can be used.

【0019】上記の本発明の第1の構成の液晶表示装置
用アクティブマトリクス基板の製造においては、前記薄
膜トランジスタおよび前記ゲート端子およびドレイン端
子の前記第2のAl合金膜形成面を予め真空装置内で高
周波スパッタエッチした後、前記真空装置内で真空を破
ることなく前記第2のAl合金膜を成膜することにより
薄膜トランジスタの前記第2のAl合金膜(ソース・ド
レイン電極)と下地の半導体層およびゲート・ドレイン
端子の前記第2のAl合金膜の接触抵抗を低減すること
ができ、アクティブマトリクス基板の信頼性を向上でき
る。
In the manufacture of the active matrix substrate for a liquid crystal display device according to the first aspect of the present invention, the surface of the thin film transistor and the gate terminal and the drain terminal on which the second Al alloy film is formed is previously set in a vacuum device. After high-frequency sputter etching, the second Al alloy film (source / drain electrode) of the thin film transistor and the underlying semiconductor layer and the second Al alloy film are formed without breaking vacuum in the vacuum device. The contact resistance of the gate and drain terminals of the second Al alloy film can be reduced, and the reliability of the active matrix substrate can be improved.

【0020】また、上記の本発明の第2の構成の液晶表
示装置用アクティブマトリクス基板の製造においては、
前記薄膜トランジスタの前記第2のAl合金膜形成面、
前記ゲート端子および前記ドレイン端子の前記第3のA
l合金膜形成面を予め真空装置内で高周波スパッタエッ
チした後、前記真空装置内で真空を破ることなく前記第
2のAl合金膜および前記第3のAl合金膜を成膜する
ことにより、前記第2のAl合金膜および前記第3のA
l合金膜と下地との接触抵抗を低減でき、アクティブマ
トリクス基板の信頼性を向上できる。
In the manufacture of the active matrix substrate for a liquid crystal display device according to the second configuration of the present invention,
The second Al alloy film forming surface of the thin film transistor,
The third A of the gate terminal and the drain terminal
After high-frequency sputter etching of the l-alloy film forming surface in a vacuum device in advance, the second Al alloy film and the third Al alloy film are formed in the vacuum device without breaking vacuum, The second Al alloy film and the third A
The contact resistance between the alloy layer and the base can be reduced, and the reliability of the active matrix substrate can be improved.

【0021】[0021]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は本発明の第1
の実施の形態のアクティブマトリクス基板の回路概念図
であり、IPS型液晶表示装置に適用した場合である。
Next, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a first embodiment of the invention.
FIG. 4 is a circuit conceptual diagram of the active matrix substrate according to the embodiment of the present invention, which is applied to an IPS liquid crystal display device.

【0022】図1においてアクティブマトリクス基板
は、透明ガラス基板11上にゲートバス配線23とコモ
ンバス配線24、ドレインバス配線25がマトリクス状
に配置され、ゲートバス配線23とドレインバス配線2
5の交差位置付近にゲート電極19,ソース電極17,
ドレイン電極18から構成される薄膜トランジスタ(以
下TFTと略す)が配置された構造となっている。な
お、図1の符号16は液晶を示し、また、符号31,3
2はそれぞれゲート端子およびドレイン端子であり、外
部接続用に使用される。
In FIG. 1, the active matrix substrate has a gate bus line 23, a common bus line 24, and a drain bus line 25 arranged in a matrix on a transparent glass substrate 11, and the gate bus line 23 and the drain bus line 2
5, near the intersection of the gate electrode 19, the source electrode 17,
It has a structure in which a thin film transistor (hereinafter abbreviated as TFT) composed of the drain electrode 18 is arranged. In FIG. 1, reference numeral 16 denotes a liquid crystal, and reference numerals 31, 3
2 is a gate terminal and a drain terminal, respectively, which are used for external connection.

【0023】図2(a)は図1のアクティブマトリクス
基板の一画素部分の平面図であり、図2(b)は図2
(a)のA―A’断面図である。透明ガラス基板11の
表面にはAl膜または第1のAl合金膜からなるゲート
電極19が選択的に形成され、さらにゲート電極19の
上方にはゲート絶縁膜12を介してゲート電極19に対
向する島状のアモルファスシリコン等からなるノンドー
プ半導体層14およびアモルファスシリコン等からなる
n型半導体層15と、n型半導体層15を介してノンド
ープ半導体層14とそれぞれ接続された一対の第2のA
l合金膜からなるソース電極17とドレイン電極18と
が形成され、逆スタガ型TFTとなっている。さらに透
明ガラス基板11の表面に選択的に形成されたAl膜ま
たは第1のAl合金膜からなるゲートバス配線23及び
コモンバス配線24と、ゲート絶縁膜12を介してゲー
トバス配線23及びコモンバス配線24と交差しドレイ
ン電極18に接続された第2のAl合金膜からなるドレ
インバス配線25及びソース電極17とを図1のように
マトリックス状に配設してアクティブマトリクス基板が
作られている。なお、図1において、符号31,32は
それぞれ外部駆動回路との接続用のゲート端子およびド
レイン端子である。ゲート電極等にAl膜を使用する場
合には表面に陽極酸化膜を形成してヒロック発生を防止
する。
FIG. 2A is a plan view of one pixel portion of the active matrix substrate of FIG. 1, and FIG. 2B is a plan view of FIG.
It is AA 'sectional drawing of (a). A gate electrode 19 made of an Al film or a first Al alloy film is selectively formed on the surface of the transparent glass substrate 11, and faces the gate electrode 19 via the gate insulating film 12 above the gate electrode 19. A non-doped semiconductor layer 14 made of island-shaped amorphous silicon or the like and an n-type semiconductor layer 15 made of amorphous silicon or the like, and a pair of second A connected to the non-doped semiconductor layer 14 via the n-type semiconductor layer 15 respectively.
A source electrode 17 and a drain electrode 18 made of an 1 alloy film are formed to form an inverted staggered TFT. Further, a gate bus wiring 23 and a common bus wiring 24 made of an Al film or a first Al alloy film selectively formed on the surface of the transparent glass substrate 11, and a gate bus wiring 23 and a common bus wiring 24 via the gate insulating film 12. An active matrix substrate is formed by arranging a drain bus line 25 and a source electrode 17 made of a second Al alloy film and intersecting with the drain electrode 18 in a matrix as shown in FIG. In FIG. 1, reference numerals 31 and 32 denote a gate terminal and a drain terminal for connection to an external drive circuit, respectively. When an Al film is used for the gate electrode or the like, an anodic oxide film is formed on the surface to prevent hillocks.

【0024】上記の第1のAl合金膜としては、Alを
主成分とし、これにランタノイド元素,Si,Cu,A
u,Ag,Ti,Taの中から1種または2種類以上添
加したAl合金が使用できる。ランタノイド元素として
はLaまたはNdが適当である。
The first Al alloy film contains Al as a main component and a lanthanoid element, Si, Cu, A
An Al alloy added with one or more of u, Ag, Ti, and Ta can be used. La or Nd is suitable as a lanthanoid element.

【0025】上記の第2のAl合金膜としては、Al―
Si合金や、AlにSiとランタノイド元素,Cu,A
u,Ag,Ti,Taの中から1種または2種以上を添
加したAl合金膜が使用される。この第2のAl合金膜
としてはSi含有Al合金が使用されるのは、n型半導
体層(ソース・ドレイン電極のコンタクト層)へのAl
の拡散反応を防止するためである。
As the second Al alloy film, Al—
Si alloy or Al with Si and lanthanoid element, Cu, A
An Al alloy film to which one or more of u, Ag, Ti, and Ta are added is used. The Si alloy containing Al is used as the second Al alloy film because the Al alloy to the n-type semiconductor layer (contact layer of the source / drain electrode) is used.
This is to prevent the diffusion reaction of.

【0026】図3(a)はゲート端子31の平面図であ
り、図3(b)は図3(a)のA―A′断面図である。
ゲート端子31は、ゲートバス配線23の端部として引
き出されたAl膜または第1のAl合金膜41がゲート
絶縁膜12に設けられた開口部33を介し、第2のAl
合金膜42と接続し、さらに上層の保護膜20に開口部
35を設けた構造からなり、外部駆動回路との接続をと
るようになっている。
FIG. 3A is a plan view of the gate terminal 31, and FIG. 3B is a sectional view taken along the line AA 'of FIG. 3A.
The gate terminal 31 is connected to the second Al film through the opening 33 in which the Al film or the first Al alloy film 41 drawn out as the end of the gate bus wiring 23 is provided in the gate insulating film 12.
It is connected to the alloy film 42 and has a structure in which an opening 35 is provided in the upper protective film 20 so as to be connected to an external drive circuit.

【0027】図4(a)はドレイン端子32の平面図で
あり、また、図4(b)は図4(a)のA―A′断面図
である。ドレイン端子は、ドレインバス配線25の端部
として引き出された第2のAl合金膜42と、ゲート絶
縁膜12に設けられた開口部34,36を介し、予め最
下層に設けられたAl膜または第1のAl合金膜41と
を接続し、さらに上層の保護膜20に開口部36を設け
た構造からなり、外部駆動回路との接続をとるようにな
っている。
FIG. 4A is a plan view of the drain terminal 32, and FIG. 4B is a sectional view taken along the line AA 'of FIG. 4A. The drain terminal is connected to the second Al alloy film 42 drawn as an end of the drain bus wiring 25 and the Al film or the Al film previously provided in the lowermost layer through the openings 34 and 36 provided in the gate insulating film 12. It has a structure in which an opening 36 is provided in the upper protective film 20 by connecting the first Al alloy film 41 to the external drive circuit.

【0028】次に上記の本発明の第1の実施の形態のア
クティブマトリクス基板の製造方法について図5を参照
して説明する。
Next, a method of manufacturing the active matrix substrate according to the first embodiment of the present invention will be described with reference to FIG.

【0029】図5は本発明の第1の実施の形態のアクテ
ィブマトリクス基板の製造方法を説明するための工程順
に示した基板のドレイン端子部,TFT部およびゲート
端子部の断面図である。なお、アクティブマトリクス基
板の回路概念図は図1の通りである。まず、図5(a)
のように、透明ガラス基板11上にAl−Nd−Si合
金ターゲットを用いたスパッタリング法によりAl−N
d−Siからなる第1のAl合金膜41を約150〜3
00nm成膜する。
FIG. 5 is a cross-sectional view of the drain terminal portion, the TFT portion, and the gate terminal portion of the substrate shown in the order of steps for explaining the method of manufacturing the active matrix substrate according to the first embodiment of the present invention. The circuit conceptual diagram of the active matrix substrate is as shown in FIG. First, FIG.
, An Al—Nd—Si alloy target is formed on a transparent glass substrate 11 by sputtering using an Al—Nd—Si alloy target.
The first Al alloy film 41 made of d-Si is
A film is formed to a thickness of 00 nm.

【0030】次にフォトリソグラフィー法とエッチング
によりゲート電極19、ゲートバス配線23、櫛歯状の
コモン電極13、コモンバス配線24(図1参照)を形
成する。
Next, a gate electrode 19, a gate bus wiring 23, a comb-shaped common electrode 13, and a common bus wiring 24 (see FIG. 1) are formed by photolithography and etching.

【0031】次にプラズマCVD法により例えば窒化シ
リコンからなるゲート絶縁膜12を約400nm被覆す
る。さらにアモルファスシリコンからなるノンドープ半
導体膜を約300nm、その上にアモルファスシリコン
からなるn型半導体膜を約30nm被覆する。次にこれ
らの半導体膜をフォトリソグラフィー法とエッチング法
によりパターニングし、ノンドープ半導体層14とn型
半導体層15を島状に形成(図5(b))した後、ゲー
トおよびドレイン端子用の開口部33,34をエッチン
グにより開口する(図5(c))。
Next, a gate insulating film 12 made of, for example, silicon nitride is coated to a thickness of about 400 nm by a plasma CVD method. Further, a non-doped semiconductor film made of amorphous silicon is covered by about 300 nm, and an n-type semiconductor film made of amorphous silicon is covered thereon by about 30 nm. Next, these semiconductor films are patterned by a photolithography method and an etching method, and a non-doped semiconductor layer 14 and an n-type semiconductor layer 15 are formed in an island shape (FIG. 5B), and then openings for gate and drain terminals are formed. The openings 33 and 34 are opened by etching (FIG. 5C).

【0032】次にスパッタ装置にてアルゴン(Ar)等
の不活性ガスを使用して高周波スパッタエッチングを行
うことにより、開口部33、34から露出したAl―N
d―Siからなる第1のAl合金と既に露出しているn
型半導体層15の表面自然酸化膜を除去した後、真空を
破ることなく、Al―Nd―Siからなる第2のAl合
金膜42を約150〜300nm成膜した後、フォトリ
ソグラフィー法とエッチング法により、ソース電極1
7、ドレイン電極18、ドレインバス配線25(図1参
照)を形成する。
Next, by performing high frequency sputter etching using an inert gas such as argon (Ar) in a sputtering apparatus, the Al--N exposed from the openings 33 and 34 is formed.
First Al alloy made of d-Si and n already exposed
After removing the surface native oxide film of the mold semiconductor layer 15, a second Al alloy film 42 of Al-Nd-Si is formed to a thickness of about 150 to 300 nm without breaking vacuum, and then photolithography and etching are performed. The source electrode 1
7, a drain electrode 18, and a drain bus wiring 25 (see FIG. 1) are formed.

【0033】高周波スパッタエッチング終了後から第2
のAl合金膜のスパッタ成膜前までの時間はできる限り
短い方が望ましく、例えば1分以内が良い。理由は、ス
パッタ装置内は真空に保たれてはいるものの、微量の酸
素や水が存在するので、時間が経てば再度n型半導体層
15の表面が酸化され、その酸化膜厚が厚くなっていく
ためである。ここで使用されるスパッタ装置は、高周波
スパッタエッチング室とスパッタ成膜室がトランスファ
ーチャンバーで真空維持され接続されているようなマル
チチャンバータイプのものであり、スパッタエッチング
条件としては、例えば投入電力密度が0.2〜1W/c
2、ガス圧力が0.5〜1Pa、処理時間が0.5〜
4分である。このような条件ではおよそ5〜30nmの
自然酸化膜がエッチングされる。
After the completion of the high frequency sputter etching, the second
It is desirable that the time before the sputter deposition of the Al alloy film is as short as possible, for example, less than 1 minute. The reason is that although the inside of the sputtering apparatus is kept in a vacuum, a trace amount of oxygen or water is present, so that the surface of the n-type semiconductor layer 15 is oxidized again after a long time, and the oxide film becomes thick. It is to go. The sputtering apparatus used here is a multi-chamber type in which a high-frequency sputter etching chamber and a sputter deposition chamber are connected and maintained in a vacuum in a transfer chamber. 0.2-1W / c
m 2 , gas pressure 0.5-1 Pa, processing time 0.5-
4 minutes. Under such conditions, a natural oxide film of about 5 to 30 nm is etched.

【0034】次にソース、ドレイン電極17、18をマ
スクとしてソース―ドレイン電極間に露出しているn型
半導体層15をエッチングにより除去する(図5
(d))。
Next, the n-type semiconductor layer 15 exposed between the source and drain electrodes is removed by etching using the source and drain electrodes 17 and 18 as a mask (FIG. 5).
(D)).

【0035】最後にプラズマCVD法により、例えば約
200nmの窒化シリコンからなる保護膜20でTFT
基板全体を被覆後、ゲート、ドレイン端子用の開口部3
5、36をフォトリソグラフィー法とエッチングにより
開口してアクティブマトリクス基板が完成する(図5
(e))。
Finally, the protective film 20 made of, for example, silicon nitride having a thickness of about 200 nm
After covering the entire substrate, the opening 3 for the gate and drain terminals
5 and 36 are opened by photolithography and etching to complete the active matrix substrate (FIG. 5).
(E)).

【0036】上記の第1の実施の形態のアクティブマト
リクス基板の製造方法では、最後に保護膜20が成膜さ
れたが、この保護膜20の成膜工程を省略することもで
きる。
In the method of manufacturing the active matrix substrate according to the first embodiment, the protective film 20 is formed last. However, the step of forming the protective film 20 may be omitted.

【0037】次に、本発明の第2の実施の形態について
図面を参照して説明する。図6は本発明の第2の実施の
形態のアクティブマトリクス基板の回路概念図であり、
反射型液晶表示装置に適用した場合である。
Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a circuit conceptual diagram of an active matrix substrate according to a second embodiment of the present invention.
This is a case where the present invention is applied to a reflection type liquid crystal display device.

【0038】図6においてアクティブマトリクス基板
は、透明ガラス基板11上にゲートバス配線63とドレ
インバス配線65がマトリクス状に配置され、ゲートバ
ス配線63とドレインバス配線65の交差位置付近にゲ
ート電極59,ソース電極57,ドレイン電極58から
構成される薄膜トランジスタ(以下TFTと略す)が配
置された構造となっている。なお、図1の符号56は液
晶、64は対向電極を示し、また、符号71,72は外
部接続用に使用されるゲート端子およびドレイン端子を
それぞれ示している。
In FIG. 6, the active matrix substrate has a gate bus line 63 and a drain bus line 65 arranged in a matrix on a transparent glass substrate 11, and a gate electrode 59 near the intersection of the gate bus line 63 and the drain bus line 65. , A source electrode 57 and a drain electrode 58, and a thin film transistor (hereinafter abbreviated as TFT). In FIG. 1, reference numeral 56 denotes a liquid crystal, reference numeral 64 denotes a counter electrode, and reference numerals 71 and 72 denote a gate terminal and a drain terminal used for external connection.

【0039】図7(a)は薄膜トランジスタ(以降TF
Tと略す)を含む一画素部分の平面図であり、図7
(b)は図7(a)のA―A′断面図である。TFT
は、透明ガラス基板11の表面に選択的に形成されたA
l膜または第1のAl合金膜からなるゲート電極59と
ゲート絶縁膜52を介してゲート電極59に対向する島
状のアモルファスシリコン等からなるノンドープ半導体
層54と、n型半導体層55を介してノンドープ半導体
層54とそれぞれ接続された第2のAl合金膜からなる
一対のソース、ドレイン電極57,58とを有する逆ス
タガ型となっている。
FIG. 7A shows a thin film transistor (hereinafter referred to as TF).
7 (abbreviated as T).
FIG. 7B is a sectional view taken along the line AA ′ of FIG. TFT
Represents A selectively formed on the surface of the transparent glass substrate 11.
a non-doped semiconductor layer 54 made of island-shaped amorphous silicon or the like opposed to the gate electrode 59 via the gate electrode 59 made of the l film or the first Al alloy film and the gate insulating film 52, and an n-type semiconductor layer 55 It is an inverted staggered type having a pair of source and drain electrodes 57 and 58 made of a second Al alloy film connected to the non-doped semiconductor layer 54, respectively.

【0040】開口部61を介してソース電極57に接続
されている第3のAl合金膜からなる画素電極62は、
図7(a),(b)に示したような第2のAl合金膜か
らなる突起66の上層に設けられており、反射光を効率
よく拡散させることを目的として、凹凸を有した構造と
なっている。なお、突起66については、少なくとも画
素電極62の下層に設けられていれば、どのような方法
で形成されたものでも構わない。
The pixel electrode 62 made of a third Al alloy film connected to the source electrode 57 through the opening 61
It is provided on an upper layer of the protrusion 66 made of the second Al alloy film as shown in FIGS. 7A and 7B, and has a structure having irregularities for the purpose of efficiently diffusing reflected light. Has become. Note that the projection 66 may be formed by any method as long as it is provided at least below the pixel electrode 62.

【0041】さらに透明ガラス基板11の表面に選択的
に形成されたゲートバス配線63と、ゲート絶縁膜52
を介してゲートバス配線63と交差しドレイン電極58
に接続されたドレインバス配線65及びソース電極57
とを図6のようにマトリックス状に配設してアクティブ
マトリクス基板が作られている。
Further, a gate bus wiring 63 selectively formed on the surface of the transparent glass substrate 11 and a gate insulating film 52
Intersects with the gate bus line 63 through the drain electrode 58
Bus line 65 and source electrode 57 connected to
Are arranged in a matrix as shown in FIG. 6 to form an active matrix substrate.

【0042】図7における第1および第2のAl合金膜
は上記の第1の実施の形態と同様な合金膜が使用され、
また、第3のAl合金膜としては第1のAl合金と同様
なAlを主成分とし、これにランタノイド元素,Si,
Cu,Au,Ag,Ti,Ta等を添加したAl合金が
使用される。
As the first and second Al alloy films in FIG. 7, the same alloy films as in the first embodiment are used.
Further, the third Al alloy film mainly contains Al similar to the first Al alloy, and further includes a lanthanoid element, Si,
An Al alloy to which Cu, Au, Ag, Ti, Ta or the like is added is used.

【0043】図8(a)はゲート端子71(図6参照)
の平面図であり、図8(b)は図8(a)のA―A′断
面図である。ゲート端子は、ゲートバス配線63の端部
として引き出されたAl膜または第1のAl合金膜41
と、保護膜60とゲート絶縁膜52を貫通するように設
けられた開口部73を介し、最上層の第3のAl合金4
3とを接続した構造からなり、これにより外部駆動回路
との接続を行うようになっている。
FIG. 8A shows a gate terminal 71 (see FIG. 6).
8B is a sectional view taken along the line AA ′ of FIG. 8A. The gate terminal is an Al film or a first Al alloy film 41 drawn out as an end of the gate bus wiring 63.
And an uppermost third Al alloy 4 through an opening 73 provided so as to penetrate through the protective film 60 and the gate insulating film 52.
3 is connected to the external drive circuit.

【0044】図9(a)はドレイン端子72の平面図で
あり、図9(b)は図9(a)のA―A′断面図であ
る。ドレイン端子は、ドレインバス配線65の端部とし
て引き出された第2のAl合金膜42と、保護膜60に
設けられた開口部74を介し、最上層の第3のAl合金
43とが接続された構造からなり、これにより外部駆動
回路との接続を行うようになっている。
FIG. 9A is a plan view of the drain terminal 72, and FIG. 9B is a sectional view taken along the line AA 'of FIG. 9A. The drain terminal is connected to the second Al alloy film 42 drawn out as an end of the drain bus wiring 65 and the uppermost third Al alloy 43 via an opening 74 provided in the protective film 60. This structure allows connection with an external drive circuit.

【0045】次に本発明の第2の実施の形態のアクティ
ブマトリクス基板の製造方法について図10を参照して
説明する。図10は本発明の第2の実施の形態のアクテ
ィブマトリクス基板の製造方法を説明するための工程順
に示した基板のドレイン端子部,TFT部およびゲート
端子部の断面図である。
Next, a method of manufacturing an active matrix substrate according to a second embodiment of the present invention will be described with reference to FIG. FIG. 10 is a sectional view of a drain terminal portion, a TFT portion, and a gate terminal portion of a substrate shown in the order of steps for explaining a method of manufacturing an active matrix substrate according to a second embodiment of the present invention.

【0046】まず、透明ガラス基板11上にAl−Nd
−Si合金ターゲットを用いたスパッタリング法により
Al−Nd−Siからなる第1のAl合金膜41を約1
50〜300nm成膜した後、フォトリソグラフィー法
とエッチングによりゲート電極59,ゲートバス配線6
3を形成する(図10(a))。
First, Al-Nd is placed on the transparent glass substrate 11.
The first Al alloy film 41 made of Al—Nd—Si is formed by a sputtering method using a
After forming a film of 50 to 300 nm, the gate electrode 59 and the gate bus wiring 6 are formed by photolithography and etching.
3 is formed (FIG. 10A).

【0047】次にプラズマCVD法により例えば窒化シ
リコンからなるゲート絶縁膜52を約400nm被覆す
る。さらにアモルファスシリコンからなるノンドープ半
導体膜を約300nm、その上にn型半導体膜を約30
nm被覆した後、これらの半導体膜をフォトリソグラフ
ィー法とエッチング法により島状にパターニングしてノ
ンドープ半導体層54とn型半導体層55形成する(図
10(b))。
Next, a gate insulating film 52 made of, for example, silicon nitride is coated to a thickness of about 400 nm by a plasma CVD method. Further, a non-doped semiconductor film made of amorphous silicon is about 300 nm, and an n-type semiconductor film is
After coating the semiconductor film, the semiconductor film is patterned into an island shape by a photolithography method and an etching method to form a non-doped semiconductor layer 54 and an n-type semiconductor layer 55 (FIG. 10B).

【0048】次にスパッタ装置にて高周波スパッタエッ
チングを行うことにより、n型半導体層55の表面自然
酸化膜を除去した後、真空を破ることなく、Al―Nd
―Siからなる第2のAl合金膜42を約150〜30
0nm成膜する。その後フォトリソグラフィー法とエッ
チング法により、第2のAl合金膜からなるソース電極
57、ドレイン電極58、ドレインバス配線65、突起
66を形成する(図10(c))。なお、突起66につ
いては、少なくとも画素電極62の形成前であれば、ど
のような方法で形成されたものでも構わない。
Next, by performing high-frequency sputter etching using a sputtering apparatus, the surface native oxide film of the n-type semiconductor layer 55 is removed, and then the Al-Nd
The second Al alloy film 42 made of Si
0 nm is formed. Thereafter, a source electrode 57, a drain electrode 58, a drain bus wiring 65, and a projection 66 made of a second Al alloy film are formed by photolithography and etching (FIG. 10C). Note that the projection 66 may be formed by any method as long as it is at least before the pixel electrode 62 is formed.

【0049】さらにソース、ドレイン電極57、88を
マスクとしてn型半導体層55をエッチングにより除去
した後、プラズマCVD法により例えば窒化シリコンか
らなる保護膜60を約200nm被覆し、次いで画素電
極62とソース電極57を接続するための開口部61,
ゲート、ドレイン端子用の開口部73,74をフォトリ
ソグラフィー法とエッチング法により形成する(図10
(d))。
Further, after the n-type semiconductor layer 55 is removed by etching using the source and drain electrodes 57 and 88 as a mask, a protective film 60 made of, for example, silicon nitride is coated by a plasma CVD method to a thickness of about 200 nm. An opening 61 for connecting the electrode 57;
Openings 73 and 74 for the gate and drain terminals are formed by photolithography and etching (FIG. 10).
(D)).

【0050】次にスパッタ装置にて高周波スパッタエッ
チングを行うことにより、開口部61,73,74より
露出した第1のAl合金膜41と第2のAl合金膜42
の表面自然酸化膜を除去した後、真空を破ることなく、
Al―Nd―Siからなる第3のAl合金膜43を約1
50〜300nm成膜し、次いで第3のAl合金膜43
からなる画素電極62とゲート、ドレイン端子71,7
2をフォトリソグラフィー法とエッチングにより形成
(図10(e))してアクティブマトリクス基板が完成
する。
Next, the first Al alloy film 41 and the second Al alloy film 42 exposed from the openings 61, 73 and 74 are subjected to high frequency sputter etching by a sputtering device.
After removing the surface natural oxide film, without breaking the vacuum,
The third Al alloy film 43 made of Al-Nd-Si is
A 50-300 nm film is formed, and then a third Al alloy film 43 is formed.
A pixel electrode 62 comprising a gate and drain terminals 71 and 7
2 is formed by photolithography and etching (FIG. 10E) to complete the active matrix substrate.

【0051】また上記の第1および第2の実施の形態で
は、チャネルエッチ型TFTについて説明したが、チャ
ネル保護型TFTであっても本発明が適用できることは
いうまでもない。
In the first and second embodiments, a channel-etch type TFT has been described. However, it is needless to say that the present invention can be applied to a channel protection type TFT.

【0052】本発明では、上記の第1および第2の実施
の形態のアクティブマトリクス基板の製造方法で説明し
たように、n型半導体層上やゲート・ドレイン端子の下
層膜上にAl合金膜を形成する前に高周波スパッタエッ
チ工程を有することを大きな特徴としている。この処理
によりn型半導体層やゲート・ドレイン端子の下層膜と
それらの表面に形成するAl合金膜のコンタクト抵抗を
下げることができる。
In the present invention, as described in the method of manufacturing the active matrix substrate according to the first and second embodiments, the Al alloy film is formed on the n-type semiconductor layer and the lower layer film of the gate / drain terminal. It is characterized by having a high frequency sputter etching process before forming. By this treatment, the contact resistance of the n-type semiconductor layer, the lower layer film of the gate / drain terminal, and the Al alloy film formed on the surface thereof can be reduced.

【0053】図13はn型半導体層とその上に形成した
Al―Nd―SiからなるAl合金膜のコンタクト抵抗
におよぼす高周波スパッタエッチの効果を調べた結果で
ある。図13のように、高周波スパッタエッチを実施し
た場合、コンタクト抵抗が1桁〜2桁下がることが立証
された。
FIG. 13 shows the result of examining the effect of high-frequency sputter etching on the contact resistance of the n-type semiconductor layer and the Al alloy film made of Al-Nd-Si formed thereon. As shown in FIG. 13, it was proved that the contact resistance was reduced by one to two digits when the high-frequency sputter etching was performed.

【0054】同様に高周波スパッタエッチの実施有無に
よるTFTトランジスタ特性の違いの一例を図14に示
す。高周波スパッタエッチを実施しなかった場合、前述
のAl―Nd―Si膜とn型半導体層のコンタクト抵抗
が高いため、液晶を駆動させるのに十分な書き込み電流
が得られなかったが、本発明の高周波スパッタエッチを
実施した場合には、書き込み電流が1桁以上向上し、良
好なトランジスタ特性を示した。
Similarly, FIG. 14 shows an example of a difference in TFT transistor characteristics depending on whether or not high-frequency sputter etching is performed. When the high-frequency sputter etching was not performed, a sufficient write current to drive the liquid crystal could not be obtained because of the high contact resistance between the Al—Nd—Si film and the n-type semiconductor layer. When high-frequency sputter etching was performed, the write current was improved by one digit or more, and favorable transistor characteristics were exhibited.

【0055】[0055]

【発明の効果】以上説明したように本発明では次の効果
を得ることができる。 (1)アクティブマトリクス基板のゲート電極、ソース
・ドレイン電極やその他の配線をAl合金の単層膜で形
成するために、従来技術と比較してフォトリソグラフィ
ー工程を減らすことができアクティブマトリクス基板の
製造コストの低減と品質の向上ができる。 (2)ソース・ドレイン電極用のAl合金膜形成前に高
周波スパッタエッチを用いることにより、TFTコンタ
クト抵抗の減少とTFT特性の向上ができる。 (3)ソース・ドレイン端子の上層導電膜の形成前に下
地Al合金膜表面を高周波スパッタエッチすることによ
り上層導電膜としてAl合金膜膜を使用し、他のAl合
金膜からなる配線と同時に形成でき、製造工程を簡略化
できる。
As described above, according to the present invention, the following effects can be obtained. (1) Since the gate electrodes, source / drain electrodes, and other wirings of the active matrix substrate are formed of a single-layer film of an Al alloy, the number of photolithography steps can be reduced as compared with the related art, thereby manufacturing the active matrix substrate. Cost can be reduced and quality can be improved. (2) By using high-frequency sputter etching before forming the Al alloy film for the source / drain electrodes, it is possible to reduce the TFT contact resistance and improve the TFT characteristics. (3) An Al alloy film is used as the upper conductive film by subjecting the surface of the underlying Al alloy film to high-frequency sputter etching before the formation of the upper conductive film of the source / drain terminals, and is formed simultaneously with the wiring made of another Al alloy film. The manufacturing process can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態のIPS型液晶表示
装置に適用した場合のアクティブマトリクス基板の回路
概念図である。
FIG. 1 is a circuit conceptual diagram of an active matrix substrate when applied to an IPS type liquid crystal display device according to a first embodiment of the present invention.

【図2】図1のアクティブマトリクス基板の一画素部分
の平面図および断面図である。
FIG. 2 is a plan view and a cross-sectional view of one pixel portion of the active matrix substrate of FIG.

【図3】図1のゲート端子部の平面図および断面図であ
る。
3A and 3B are a plan view and a cross-sectional view of a gate terminal unit in FIG.

【図4】図1のドレイン端子部の平面図および断面図で
ある。
4A and 4B are a plan view and a cross-sectional view of the drain terminal section shown in FIG.

【図5】本発明の第1の実施の形態のアクティブマトリ
クス基板の製造方法を説明するための工程順に示した基
板のドレイン端子部,TFT部およびゲート端子部の断
面図である。
FIG. 5 is a cross-sectional view of a drain terminal portion, a TFT portion, and a gate terminal portion of the substrate shown in the order of steps for explaining the method of manufacturing the active matrix substrate according to the first embodiment of the present invention.

【図6】本発明の第2の実施の形態の反射型液晶表示装
置に適用した場合のアクティブマトリクス基板の回路概
念図である。
FIG. 6 is a circuit conceptual diagram of an active matrix substrate when applied to a reflective liquid crystal display device according to a second embodiment of the present invention.

【図7】図6の薄膜トランジスタ部を含む一画素部分の
平面図および断面図である。
7A and 7B are a plan view and a cross-sectional view of one pixel portion including the thin film transistor unit of FIG.

【図8】図6のゲート端子部の平面図および断面図であ
る。
8A and 8B are a plan view and a cross-sectional view of the gate terminal unit shown in FIG.

【図9】図6のドレイン端子部の平面図および断面図で
ある。
9A and 9B are a plan view and a cross-sectional view of the drain terminal section shown in FIG.

【図10】本発明の第2の実施の形態のアクティブマト
リクス基板の製造方法を説明するための工程順に示した
基板のドレイン端子部,TFT部およびゲート端子部の
断面図である。
FIG. 10 is a cross-sectional view of a drain terminal portion, a TFT portion, and a gate terminal portion of a substrate shown in a process order for describing a method of manufacturing an active matrix substrate according to a second embodiment of the present invention.

【図11】第1の従来技術のアクティブマトリクス基板
のTFTの断面構造図である。
FIG. 11 is a sectional structural view of a TFT of a first conventional active matrix substrate.

【図12】第1の従来技術のアクティブマトリクス基板
のゲート端子の平面図および断面図である。
FIG. 12 is a plan view and a sectional view of a gate terminal of a first conventional active matrix substrate.

【図13】n型半導体層とAl合金膜のコンタクト抵抗
におよぼす高周波スパッタエッチの効果を示すグラフで
ある。
FIG. 13 is a graph showing the effect of high-frequency sputter etching on the contact resistance between an n-type semiconductor layer and an Al alloy film.

【図14】TFTトランジスタドレイン電流におよぼす
高周波スパッタエッチの効果を示すグラフである。
FIG. 14 is a graph showing the effect of high-frequency sputter etching on the drain current of a TFT transistor.

【符号の説明】[Explanation of symbols]

11 透明ガラス基板 12,52,82 ゲート絶縁膜 13 コモン電極 14,54,84 ノンドープ半導体層 15,55,85 n型半導体層 16 液晶 17,57,87 ソース電極 18,58,88 ドレイン電極 19,59,89 ゲート電極 20,60,90 保護膜 23,63 ゲートバス配線 24 コモンバス配線 25,65 ドレインバス配線 31,71 ゲート端子 32,72 ドレイン端子 33,34,35,36,61,73,74,95
開口部 41 Al膜または第1のAl合金膜 42 第2のAl合金膜 43 第3のAl合金膜 56 液晶 62 画素電極 64 対向電極 66 突起 91,92 Al合金膜 93 Cr膜 94 陽極酸化膜 96 ITO膜
Reference Signs List 11 transparent glass substrate 12, 52, 82 gate insulating film 13 common electrode 14, 54, 84 non-doped semiconductor layer 15, 55, 85 n-type semiconductor layer 16 liquid crystal 17, 57, 87 source electrode 18, 58, 88 drain electrode 19, 59, 89 Gate electrode 20, 60, 90 Protective film 23, 63 Gate bus wiring 24 Common bus wiring 25, 65 Drain bus wiring 31, 71 Gate terminal 32, 72 Drain terminal 33, 34, 35, 36, 61, 73, 74 , 95
Opening 41 Al film or first Al alloy film 42 Second Al alloy film 43 Third Al alloy film 56 Liquid crystal 62 Pixel electrode 64 Counter electrode 66 Projection 91, 92 Al alloy film 93 Cr film 94 Anodized film 96 ITO film

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Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 逆スタガ型薄膜トランジスタを用いた、
横電界型液晶表示装置用アクティブマトリクス基板にお
いて、ゲート電極、コモン電極、ゲートバス配線、コモ
ンバス配線をAl膜または第1のAl合金膜とし、ソー
ス電極、ドレイン電極、ドレインバス配線を第2のAl
合金膜とし、外部駆動回路接続用のゲート端子およびド
レイン端子をその下層が前記Al膜または前記第1のA
l合金膜で上層が前記第2のAl合金膜の多層膜で構成
されていることを特徴とする液晶表示装置用アクティブ
マトリクス基板。
1. An inverted staggered thin film transistor,
In an active matrix substrate for a horizontal electric field type liquid crystal display device, a gate electrode, a common electrode, a gate bus wiring, a common bus wiring is an Al film or a first Al alloy film, and a source electrode, a drain electrode, and a drain bus wiring are a second Al
The gate terminal and the drain terminal for connection to an external drive circuit are made of an alloy film, the lower layer of which is the Al film or the first A film.
An active matrix substrate for a liquid crystal display device, wherein an upper layer of an l-alloy film is constituted by a multilayer film of the second Al alloy film.
【請求項2】 前記第1のAl合金膜がAlを主成分と
し、これにランタノイド元素,Si,Cu,Au,A
g,Ti,Taの中から選択された1種または2種以上
を添加したAl合金で構成されることを特徴する請求項
1記載の液晶表示装置用アクティブマトリクス基板。
2. The method according to claim 1, wherein the first Al alloy film contains Al as a main component and a lanthanoid element, Si, Cu, Au, A
2. The active matrix substrate for a liquid crystal display device according to claim 1, wherein the active matrix substrate is made of an Al alloy to which one or more selected from g, Ti, and Ta are added.
【請求項3】 前記第2のAl合金膜がAlとSiの合
金またはAlにSiおよびランタノイド元素,Cu,A
u,Ag,Ti,Taの中から選択された1種または2
種以上を添加したAl合金で構成されることを特徴する
請求項1または2記載の液晶表示装置用アクティブマト
リクス基板。
3. The method according to claim 1, wherein the second Al alloy film is made of an alloy of Al and Si or Al and Si and a lanthanoid element, Cu, A
one or two selected from u, Ag, Ti, Ta
3. The active matrix substrate for a liquid crystal display device according to claim 1, wherein the active matrix substrate is made of an Al alloy to which at least one kind is added.
【請求項4】 逆スタガ型薄膜トランジスタを用いた、
反射型液晶表示装置用アクティブマトリクス基板におい
て、ゲート電極およびゲートバス配線がAl膜または第
1のAl合金膜で構成され、ソース電極、ドレイン電
極、ドレインバス配線およびゲート絶縁膜上の画素電極
下突起が第2のAl合金膜で構成され、画素電極が第3
のAl合金膜で構成され、外部駆動回路接続用のゲート
端子はその下層が前記Al膜または前記第1のAl合金
膜で構成されるとともに上層が前記第3のAl合金膜の
多層膜で構成され、外部駆動回路接続用のドレイン端子
はその下層が前記第2のAl合金膜で構成されるととも
に上層が前記第3のAl合金膜の多層膜で構成されてい
ることを特徴とする液晶表示装置用アクティブマトリク
ス基板。
4. An inverted staggered thin film transistor,
In an active matrix substrate for a reflection type liquid crystal display device, the gate electrode and the gate bus wiring are formed of an Al film or
The source electrode, the drain electrode, the drain bus wiring, and the pixel electrode lower protrusion on the gate insulating film are formed of the second Al alloy film, and the pixel electrode is formed of the third Al alloy film.
The gate terminal for external drive circuit connection has a lower layer formed of the Al film or the first Al alloy film and an upper layer formed of a multilayer film of the third Al alloy film. A liquid crystal display characterized in that a drain terminal for connecting an external drive circuit has a lower layer formed of the second Al alloy film and an upper layer formed of a multilayer film of the third Al alloy film. Active matrix substrate for equipment.
【請求項5】 前記第1のAl合金膜がAlを主成分と
し、これにランタノイド元素,Si,Cu,Au,A
g,Ti,Taの中から選択された1種または2種以上
を添加したAl合金で構成されることを特徴する請求項
4記載の液晶表示装置用アクティブマトリクス基板。
5. A method according to claim 1, wherein the first Al alloy film contains Al as a main component and a lanthanoid element, Si, Cu, Au, A
5. The active matrix substrate for a liquid crystal display device according to claim 4, wherein the active matrix substrate is made of an Al alloy to which one or more selected from g, Ti, and Ta are added.
【請求項6】 前記第2のAl合金膜がAlとSiの合
金またはAlにSiおよびランタノイド元素,Cu,A
u,Ag,Ti,Taの中から選択された1種または2
種以上を添加したAl合金で構成されることを特徴する
請求項4または5記載の液晶表示装置用アクティブマト
リクス基板。
6. The second Al alloy film is made of an alloy of Al and Si or Al and Si and a lanthanoid element, Cu, A
one or two selected from u, Ag, Ti, Ta
6. The active matrix substrate for a liquid crystal display device according to claim 4, wherein the active matrix substrate is made of an Al alloy to which at least one kind is added.
【請求項7】 前記第3のAl合金膜がAlを主成分と
し、これにランタノイド元素,Si,Cu,Au,A
g,Ti,Taの中から選択された1種または2種以上
を添加したAl合金で構成されることを特徴する請求項
4,5,または6記載の液晶表示装置用アクティブマト
リクス基板。
7. The third Al alloy film contains Al as a main component and a lanthanoid element, Si, Cu, Au, A
7. The active matrix substrate for a liquid crystal display device according to claim 4, wherein the active matrix substrate is made of an Al alloy to which one or more selected from g, Ti, and Ta are added.
【請求項8】 請求項1〜3のいずれかに記載の液晶表
示装置用アクティブマトリクス基板の製造方法におい
て、前記薄膜トランジスタおよび前記ゲート端子および
ドレイン端子の前記第2のAl合金膜形成面を予め真空
装置内で高周波スパッタエッチした後、前記真空装置内
で真空を破ることなく前記第2のAl合金膜を成膜する
工程を含むことを特徴する液晶表示装置用アクティブマ
トリクス基板の製造方法。
8. The method of manufacturing an active matrix substrate for a liquid crystal display device according to claim 1, wherein said thin film transistor and said gate terminal and drain terminal on which said second Al alloy film is to be formed have a vacuum. A method for manufacturing an active matrix substrate for a liquid crystal display device, comprising a step of forming the second Al alloy film without breaking vacuum in the vacuum device after high-frequency sputter etching in the device.
【請求項9】 請求項4〜7のいずれかに記載の液晶表
示装置用アクティブマトリクス基板の製造方法におい
て、前記薄膜トランジスタの前記第2のAl合金膜形成
面、前記ゲート端子および前記ドレイン端子の前記第3
のAl合金膜形成面を予め真空装置内で高周波スパッタ
エッチした後、前記真空装置内で真空を破ることなく前
記第2のAl合金膜および前記第3のAl合金膜を成膜
する工程を含むことを特徴する液晶表示装置用アクティ
ブマトリクス基板の製造方法。
9. The method for manufacturing an active matrix substrate for a liquid crystal display device according to claim 4, wherein said second Al alloy film forming surface of said thin film transistor, said gate terminal and said drain terminal are provided. Third
Forming the second Al alloy film and the third Al alloy film without breaking the vacuum in the vacuum device after the high frequency sputter etching of the Al alloy film forming surface in advance in the vacuum device. A method for manufacturing an active matrix substrate for a liquid crystal display device, comprising:
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