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JP2001022328A - 液晶表示装置 - Google Patents

液晶表示装置

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JP2001022328A
JP2001022328A JP11196212A JP19621299A JP2001022328A JP 2001022328 A JP2001022328 A JP 2001022328A JP 11196212 A JP11196212 A JP 11196212A JP 19621299 A JP19621299 A JP 19621299A JP 2001022328 A JP2001022328 A JP 2001022328A
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Japan
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voltage
circuit
switching
liquid crystal
amplifier circuit
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茂 伊藤
Noboru Kataoka
登 片岡
Akira Ogura
明 小倉
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Hitachi Consumer Electronics Co Ltd
Japan Display Inc
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Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 液晶表示素子に表示される表示画面の表示品
質を向上させ、かつ、高速動作を可能とし、液晶表示素
子の大画面化を可能とする液晶表示装置を提供する。 【解決手段】 液晶表示素子と、少なくとも1個の半導
体集積回路装置で構成され、前記液晶表示素子の各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段を具備する液晶表示装置であって、前記
半導体集積回路装置は、複数の階調電圧の中から入力さ
れる表示データに対応する階調電圧を選択する複数の階
調電圧選択手段と、前記各階調電圧選択手段で選択され
た階調電圧を増幅して各映像信号線に出力する複数のア
ンプ回路と、前記各階調電圧選択手段と前記各アンプ回
路との間に設けられるプリチャージコントロール回路と
を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、多階調表示が可能な液晶表示装置の映像信
号線駆動手段(ドレインドライバ)に適用して有効な技
術に関する。
【0002】
【従来の技術】画素毎に能動素子(例えば、薄膜トラン
ジスタ)を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。
【0003】このアクティブマトリクス型液晶表示装置
は、能動素子を介して画素電極に映像信号電圧(表示デ
ータに対応する階調電圧;以下、階調電圧と称する。)
を印加するため、各画素間のクロストークがなく、単純
マトリックス形液晶表示装置のようにクロストークを防
止するための特殊な駆動方法を用いる必要がなく、多階
調表示が可能である。このアクティブマトリクス型液晶
表示装置の1つに、TFT(hin ilm
ansister)方式の液晶表示パネル(TFT−L
CD)と、液晶表示パネルの上側に配置されるドレイン
ドライバと、液晶表示パネルの側面に配置されるゲ−ト
ドライバおよびインタフェース部とを備えるTFT方式
の液晶表示モジュールが知られている。このTFT方式
の液晶表示モジュールにおいては、ドレインドライバ内
に階調電圧生成回路と、この階調電圧生成回路で生成さ
れた複数の階調電圧の中から、表示データに対応する1
つの階調電圧を選択する階調電圧選択回路(デコーダ回
路)と、階調電圧選択回路で選択された1つの階調電圧
が入力されるアンプ回路とを備えている。なお、このよ
うな技術は、例えば、特願平8−86668号に記載さ
れている。
【0004】
【発明が解決しようとする課題】近年、TFT方式の液
晶表示モジュール等の液晶表示装置においては、液晶表
示パネルの大画面化の要求に伴って、液晶表示パネルの
解像度として、XGA表示モードの1024×768画
素、SXGA表示モードの1280×1024画素、U
XGA表示モードの1600×1200画素とさらなる
高解像度化が要求されている。このため、1垂直走査期
間内の水平走査数が増加し、それに伴い1水平走査当た
りの書き込み時間はだんだん短くなり、ドレインドライ
バの出力遅延時間(tDD)が大きな問題となってきて
いる。
【0005】例えば、XGA表示モードでは、1水平走
査当たりの書き込み時間が20μs程度であるが、ドレ
インドライバの出力遅延時間(tDD)が、10〜20
μsに達する場合もある。このような場合には、画素書
き込み電圧が不足し、液晶表示パネルに表示される表示
画面の表示品質が著しく劣化する。
【0006】他方、液晶表示装置においては、液晶表示
パネルの大型化、高解像度化(多画素化)の傾向にあ
り、その上、無駄なスペースをなくし、表示装置として
の美観を惹起せしめるために、液晶表示装置の表示領域
以外の領域、即ち、額縁部分を少しでも小さくする(狭
額縁化)ことが要望されている。そのため、ドレインド
ライバを構成する半導体チップのチップサイズをより縮
小する必要があり、それに伴い、前記階調電圧選択回路
は最小サイズの電界効果型トランジスタ(MOSトラン
ジスタ)で構成されるようになってきている。その結
果、前記階調電圧選択回路の電流駆動能力が低くなり、
前記階調電圧選択回路で表示データに対応する階調電圧
が確定するまでの時間(出力遅延時間)が大きくなり、
これが前記したドレインドライバの出力遅延時間(tD
D)の大きな要因となっている。さらに、液晶表示装置
においては、64階調表示から256階調表示へとより
多階調表示が進みつつあり、前記階調電圧生成回路で生
成される複数の階調電圧の、1階調当たりの電圧幅(即
ち、隣接する階調電圧間の電位差)が小さくなってい
る。
【0007】一方、アンプ回路は、アンプ回路を構成す
る能動素子の特性のばらつきにより、オフセット電圧が
生じるが、前記アンプ回路にオフセット電圧が生じる
と、前記アンプ回路の出力電圧に誤差が生じ、前記アン
プ回路の出力電圧は目標値(正規の階調電圧)と異なる
電圧となる。これにより、液晶表示パネルに表示される
表示画面中に、黒または白の縦筋が発生し、表示品質を
著しく損なわせるという問題点があった。
【0008】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、液晶表示素子に表示される表示画面の
表示品質を向上させることが可能となる技術を提供する
ことにある。本発明の他の目的は、液晶表示装置におい
て、高速動作を可能とし、液晶表示素子の大画面化を可
能となる技術を提供することにある。本発明の前記目的
と新規な特徴は、本明細書の記述及び添付図面によって
明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0010】即ち、本発明は、マトリクス状に設けられ
る複数の画素と、前記複数の画素の中の列(または行)
方向の各画素に表示データに対応する階調電圧を印加す
る複数の映像信号線とを有する液晶表示素子と、少なく
とも1個の半導体集積回路装置で構成され、前記各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段とを具備する液晶表示装置であって、前
記半導体集積回路装置は、複数の階調電圧の中から入力
される表示データに対応する階調電圧を選択するととも
に、前記半導体集積回路装置の中の最小サイズのトラン
ジスタで構成される複数の階調電圧選択手段と、前記各
階調電圧選択手段で選択された階調電圧を増幅して各映
像信号線に出力する複数のアンプ回路と、前記各階調電
圧選択手段と前記各アンプ回路との間に設けられる第1
のスイッチング手段と、所定の充電電圧が供給される電
源線と、前記各アンプ回路との間に設けられる第2のス
イッチング手段と、一水平走査期間の初めの所定期間内
に、前記第1のスイッチング手段をオフとし、また、前
記第2のスイッチング手段をオンとするスイッチング制
御手段とを有することを特徴とする。
【0011】また、本発明は、マトリクス状に設けられ
る複数の画素と、前記複数の画素の中の列(または行)
方向の各画素に表示データに対応する階調電圧を印加す
る複数の映像信号線とを有する液晶表示素子と、少なく
とも1個の半導体集積回路装置で構成され、前記各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段とを具備する液晶表示装置であって、前
記半導体集積回路装置は、複数の階調電圧の中から入力
される表示データに対応する階調電圧を選択するととも
に、前記半導体集積回路装置の中で最小サイズのトラン
ジスタで構成される複数の階調電圧選択手段と、前記各
階調電圧選択手段で選択された階調電圧を増幅して各映
像信号線に出力する複数のアンプ回路で、当該各アンプ
回路が、一対の入力端子の中の一方を、反転入力端子あ
るいは非反転入力端子に、一対の入力端子の中の他方
を、非反転入力端子あるいは反転入力端子に切り替える
切替手段を有する複数のアンプ回路と、前記各階調電圧
選択手段と前記各アンプ回路との間に設けられる第1の
スイッチング手段と、所定の充電電圧が供給される電源
線と、前記各アンプ回路との間に設けられる第2のスイ
ッチング手段と、一水平走査期間の初めの所定期間内
に、前記第1のスイッチング手段をオフとし、また、前
記第2のスイッチング手段をオンとするスイッチング制
御手段と、前記アンプ回路の一対の入力端子の一方を反
転入力端子、他方を非反転入力端子、あるいは前記アン
プ回路の一対の入力端子の一方を非反転入力端子、他方
を反転入力端子に切り替えさせる切替制御信号を、所定
の周期毎に前記アンプ回路の切替手段に対して、出力す
る切替指示手段とを有することを特徴とする。
【0012】また、本発明は、前記スイッチング制御手
段が、前記第2のスイッチング手段をオンとする前に前
記第1のスイッチング手段をオフとし、また、前記第2
のスイッチング手段をオフとした後に前記第1のスイッ
チング手段をオンとすることを特徴とする。また、本発
明は、前記スイッチング制御手段が、出力タイミング制
御用クロック、および表示データラッチ用クロックに基
づいて、前記第1および第2のスイッチング手段を制御
することを特徴とする。また、本発明は、前記所定の充
電電圧が、前記複数の階調電圧の中のいずれかの電圧で
あることを特徴とする。また、本発明は、前記半導体集
積回路装置は、外部から供給される複数の階調基準電圧
に基づき複数の階調電圧を生成し、前記各階調電圧選択
手段に供給する階調電圧生成手段を有し、前記所定の充
電電圧が、前記外部から供給される複数の階調基準電圧
の中のいずれかの電圧であることを特徴とする。また、
本発明は、前記複数の画素の液晶層の一方に印加される
前記複数の階調電圧の中で、前記複数の画素の液晶層の
他方に印加される対向電圧に対して最も電位差が大きい
階調電圧を最大階調電圧、前記対向電圧に対して最も電
位差が小さい階調電圧を最小階調電圧とするとき、前記
所定の充電電圧は、前記最大階調電圧と最小階調電圧と
の間の中間電圧よりも前記最大階調電圧に偏った電圧で
あることを特徴とする。
【0013】また、本発明は、前記複数のアンプ回路
が、一対が正極性の階調電圧を出力する第1のアンプ回
路と、負極性の階調電圧を出力する第2のアンプ回路と
で構成される複数対のアンプ回路対で構成され、前記各
アンプ回路対の第1のアンプ回路と接続される階調電圧
選択手段は、正極性の複数の階調電圧の中から入力され
る表示データに対応する階調電圧を選択し、また、前記
各アンプ回路対の第2のアンプ回路と接続される階調電
圧選択手段は、負極性の複数の階調電圧の中から入力さ
れる表示データに対応する階調電圧を選択し、かつ、前
記各アンプ回路対の第1のアンプ回路と接続される階調
電圧選択手段、および前記各アンプ回路対の第2のアン
プ回路と接続される階調電圧選択手段に入力される任意
の一対の表示データを交互に切り替える表示データ切替
手段と、前記各アンプ回路対から出力される一対の階調
電圧を、前記表示データ切替手段での切り替えに応じて
交互に切り替えて、任意の一対の映像信号線に出力する
映像信号線切替手段とを有することを特徴とする。
【0014】
【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。
【0015】[実施の形態1] 〈本発明が適用される表示装置の基本構成〉図1は、本
発明が適用されるTFT方式の液晶表示モジュールの概
略構成を示すブロック図である。図1に示す液晶表示モ
ジュール(LCM)は、液晶表示パネル(TFT−LC
D)10の上側にドレインドライバ130が配置され、
また、液晶表示パネル10の側面に、ゲートドライバ1
40、インタフェース部100が配置される。インタフ
ェース部100はインタフェース基板に実装され、ま
た、ドレインドライバ130、ゲートドライバ140
も、それぞれ専用のTCP(Tape Careeie
r Package)または直接液晶表示パネルに実装
される。
【0016】〈図1に示す液晶表示パネル10の構成〉
図2は、図1に示す液晶表示パネル10の一例の等価回
路を示す図である。
【0017】この図2に示すように、液晶表示パネル1
0は、マトリクス状に形成される複数の画素を有する。
【0018】各画素は、隣接する2本の信号線(ドレイ
ン信号線(D)またはゲート信号線(G))と、隣接す
る2本の信号線(ゲート信号線(G)またはドレイン信
号線(D))との交差領域内に配置される。各画素は薄
膜トランジスタ(TFT1,TFT2)を有し、各画素
の薄膜トランジスタ(TFT1,TFT2)のソース電
極は、画素電極(ITO1)に接続される。また、画素
電極(ITO1)とコモン電極(ITO2)との間に液
晶層が設けられるので、画素電極(ITO1)とコモン
電極(ITO2)との間には、液晶容量(CLC)が等価
的に接続される。さらに、薄膜トランジスタ(TFT
1,TFT2)のソース電極と前段のゲート信号線
(G)との間には、付加容量(CADD)が接続される。
【0019】図3は、図1に示す液晶表示パネル10の
他の例の等価回路を示す図である。図2に示す例では、
全段のゲート信号線(G)とソース電極との間に付加容
量(CADD)が形成されているが、図3に示す例の等価
回路では、共通信号線(COM)とソース電極との間に
保持容量(CSTG)が形成されている点が異なってい
る。
【0020】本発明は、どちらにも適用可能であるが、
前者の方式では、全段のゲート信号線(G)パルスが付
加容量(CADD)を介して画素電極(ITO1)に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図2、図3は、縦
電界方式の液晶表示パネルの等価回路を示しており、図
2、図3において、ARは表示領域である。また、図
2、図3は回路図であるが、実際の幾何学的配置に対応
して描かれている。図2、図3に示す液晶表示パネル1
0において、列方向に配置された各画素の薄膜トランジ
スタ(TFT)のドレイン電極は、それぞれドレイン信
号線(D)に接続され、各ドレイン信号線(D)は、列
方向の各画素の液晶に階調電圧を印加するドレインドラ
イバ130に接続される。また、行方向に配置された各
画素における薄膜トランジスタ(TFT)のゲート電極
は、それぞれゲート信号線(G)に接続され、各ゲート
信号線(G)は、1水平走査時間、行方向の各画素の薄
膜トランジスタ(TFT)のゲート電極に走査駆動電圧
(正のバイアス電圧あるいは負のバイアス電圧)を供給
するゲートドライバ140に接続される。
【0021】〈図1に示すインタフェース部100の構
成と動作概要〉図1に示すインタフェース部100は、
表示制御装置110と電源回路120とから構成され
る。表示制御装置110は、1個の半導体集積回路(L
SI)から構成され、コンピュータ本体側から送信され
てくるクロック信号、ディスプレイタイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用デ−タ(R・G・B)を基に、ドレインドライバ13
0、および、ゲートドライバ140を制御・駆動する。
表示制御装置110は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス(表示データ取込開始信号)を信号線135を介
して第1番目のドレインドライバ130に出力し、さら
に、受け取った単純1列の表示データを、表示データの
バスライン133を介してドレインドライバ130に出
力する。その際、表示制御装置110は、各ドレインド
ライバ130のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック(CL2)(以下、単に、クロック(CL2)と称
する。)を信号線131を介して出力する。
【0022】本体コンピュータ側からの表示データは6
ビットで、1画素単位、即ち、赤(R)、緑(G)、青
(B)の各データを1つの組にして単位時間毎に転送さ
れる。また、第1番目のドレインドライバ130に入力
されたスタートパルスにより第1番目のドレインドライ
バ130におけるデータラッチ回路のラッチ動作が制御
される。この第1番目のドレインドライバ130におけ
るデータラッチ回路のラッチ動作が終了すると、第1番
目のドレインドライバ130からスタートパルスが、第
2番目のドレインドライバ130に入力され、第2番目
のドレインドライバ130におけるデータラッチ回路の
ラッチ動作が制御される。以下、同様にして、各ドレイ
ンドライバ130におけるデータラッチ回路のラッチ動
作が制御され、誤った表示データがデータラッチ回路に
書き込まれるのを防止している。
【0023】表示制御装置110は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、1水平分の表示データが終了したものとして、各
ドレインドライバ130におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル10のドレイン信
号線(D)に出力するための表示制御信号である出力タ
イミング制御用クロック(CL1)(以下、単にクロッ
ク(CL1)と称する。)を信号線132を介して各ド
レインドライバ130に出力する。
【0024】また、表示制御装置110は、垂直同期信
号入力後に、第1番目のディスプレイタイミング信号が
入力されると、これを第1番目の表示ラインと判断して
信号線142を介してゲートドライバ140にフレーム
開始指示信号を出力する。さらに、表示制御装置110
は、水平同期信号に基づいて、1水平走査時間毎に、順
次液晶表示パネル10の各ゲート信号線(G)に正のバ
イアス電圧を印加するように、信号線141を介してゲ
ートドライバ140へ1水平走査時間周期のシフトクロ
ックであるクロック(CL3)を出力する。これによ
り、液晶表示パネル10の各ゲート信号線(G)に接続
された複数の薄膜トランジスタ(TFT)が、1水平走
査時間の間導通する。以上の動作により、液晶表示パネ
ル10に画像が表示される。
【0025】〈図1に示す電源回路120の構成〉図1
に示す電源回路120は、正電圧生成回路121、負電
圧生成回路122、コモン電極(対向電極)電圧生成回
路123、ゲート電極電圧生成回路124から構成され
る。正電圧生成回路121、負電圧生成回路122は、
それぞれ直列抵抗分圧回路で構成され、正電圧生成回路
121は正極性の5値の階調基準電圧(V”0〜V”
4)を、負電圧生成回路122は負極性の5値の階調基
準電圧(V”5〜V”9)を出力する。この正極性の階
調基準電圧(V”0〜V”4)、および負極性の階調基
準電圧(V”5〜V”9)は、各ドレインドライバ13
0に供給される。
【0026】また、各ドレインドライバ130には、表
示制御装置110からの交流化信号(交流化タイミング
信号;M)も、信号線134を介して供給される。コモ
ン電極電圧生成回路123はコモン電極(ITO2)に
印加する駆動電圧を、ゲート電極電圧生成回路124は
薄膜トランジスタ(TFT)のゲート電極に印加する駆
動電圧(正のバイアス電圧および負のバイアス電圧)を
生成する。
【0027】〈図1に示す液晶表示モジュールの交流化
駆動方法〉一般に、液晶層は、長時間同じ電圧(直流電
圧)が印加されていると、液晶層の傾きが固定化され、
結果として残像現象を引き起こし、液晶層の寿命を縮め
ることになる。これを防止するために、液晶表示モジュ
ールおいては、液晶層に印加する電圧をある一定時間毎
に交流化、即ち、コモン電極に印加する電圧を基準にし
て、画素電極に印加する電圧を、一定時間毎に正電圧側
/負電圧側に変化させるようにしている。
【0028】この液晶層に交流電圧を印加する駆動方法
として、コモン対称法とコモン反転法の2通りの方法が
知られている。コモン反転法とは、コモン電極に印加さ
れる電圧と画素電極に印加する電圧とを、交互に正、負
に反転させる方法である。また、コモン対称法とは、コ
モン電極に印加される電圧を一定とし、画素電極に印加
する電圧を、コモン電極に印加される電圧を基準にし
て、交互に正、負に反転させる方法である。コモン対称
法は、画素電極(ITO1)に印加される電圧の振幅
が、コモン反転法の場合に比べ2倍となり、しきい値電
圧が低い液晶が開発されない限り低耐圧のドライバが使
用できないと言う欠点があるが、低消費電力と表示品質
の点で優れているドット反転法あるいはNライン反転法
が使用可能である。図1に示す液晶表示モジュールで
は、その駆動方法として、前記ドット反転法を使用して
いる。
【0029】図4は、液晶表示モジュールの駆動方法と
して、ドット反転法を使用した場合において、ドレイン
ドライバ130からドレイン信号線(D)に出力される
液晶駆動電圧(即ち、画素電極(ITO1)に印加され
る階調電圧)の極性を説明するための図である。液晶表
示モジュールの駆動方法として、ドット反転法を使用す
る場合に、図4に示すように、例えば、奇数フレームの
奇数ラインでは、ドレインドライバ130から、奇数番
目のドレイン信号線(D)に、コモン電極(ITO2)
に印加される液晶駆動電圧(VCOM)に対して負極性
の液晶駆動電圧(図4では●で示す)が、また、偶数番
目のドレイン信号線(D)に、コモン電極(ITO2)
に印加される液晶駆動電圧(VCOM)に対して正極生
の液晶駆動電圧(図4では○で示す)が印加される。さ
らに、奇数フレームの偶数ラインでは、ドレインドライ
バ130から、奇数番目のドレイン信号線(D)に正極
性の液晶駆動電圧が、また、偶数番目のドレイン信号線
(D)に負極生の液晶駆動電圧が印加される。
【0030】また、各ライン毎の極性はフレーム毎に反
転され、即ち、図4に示すように、偶数フレームの奇数
ラインでは、ドレインドライバ130から、奇数番目の
ドレイン信号線(D)に正極性の液晶駆動電圧が、ま
た、偶数番目のドレイン信号線(D)に負極生の液晶駆
動電圧が印加される。さらに、偶数フレームの偶数ライ
ンでは、ドレインドライバ130から、奇数番目のドレ
イン信号線(D)に負極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線(D)に正極性の液晶駆動電圧
が印加される。このドット反転法を使用することによ
り、隣り合うドレイン信号線(D)に印加される電圧が
逆極性となるため、コモン電極(ITO2)や薄膜トラ
ンジスタ(TFT)のゲート電極に流れる電流が隣同志
で打ち消し合い、消費電力を低減することができる。ま
た、コモン電極(ITO2)に流れる電流が少なく電圧
降下が大きくならないため、コモン電極(ITO2)の
電圧レベルが安定し、表示品質の低下を最小限に抑える
ことができる。
【0031】〈図1に示すドレインドライバ130の構
成〉図5は、図1に示すドレインドライバ130の一例
の概略構成示すブロック図である。なお、ドレインドラ
イバ130は、1個の半導体集積回路(LSI)から構
成される。同図において、正極性階調電圧生成回路15
1aは、正電圧生成回路121から入力される正極性の
5値の階調基準電圧(V”0〜V”4)に基づいて、正
極性の64階調の階調電圧を生成し、電圧バスライン1
58aを介して出力回路157に出力する。
【0032】負極性階調電圧生成回路151bは、負電
圧生成回路122から入力される負極性の5値の階調基
準電圧(V”5〜V”9)に基づいて、負極性の64階
調の階調電圧を生成し、電圧バスライン158bを介し
て出力回路157に出力する。また、ドレインドライバ
130の制御回路152内のシフトレジスタ回路153
は、表示制御装置110から入力されるクロック(CL
2)に基づいて、入力レジスタ回路154のデータ取り
込み用信号を生成し、入力レジスタ回路154に出力す
る。
【0033】入力レジスタ回路154は、シフトレジス
タ回路153から出力されるデータ取り込み用信号に基
づき、表示制御装置110から入力されるクロック(C
L2)に同期して、各色毎6ビットの表示データを出力
本数分だけラッチする。ストレージレジスタ回路155
は、表示制御装置110から入力されるクロック(CL
1)に応じて、入力レジスタ回路154内の表示データ
をラッチする。このストレージレジスタ回路155に取
り込まれた表示データは、レベルシフト回路156を介
して出力回路157に入力される。出力回路157は、
正極性の64階調の階調電圧、あるいは負極性の64階
調の階調電圧に基づき、表示データに対応した1つの階
調電圧(64階調の中の1つの階調電圧)を選択して、
各ドレイン信号線(D)に出力する。
【0034】図6は、出力回路157の構成を中心に、
図5に示すドレインドライバ130の構成を説明するた
めのブロック図である。同図において、153は図5に
示す制御回路152内のシフトレジスタ回路、156は
図5に示すレベルシフト回路であり、また、データラッ
チ部265は、図5に示す入力レジスタ回路154とス
トレージレジスタ回路155とを表し、さらに、デコー
ダ部(階調電圧選択回路)261、アンプ回路対26
3、アンプ回路対263の出力を切り替えるスイッチ部
(2)264が、図5に示す出力回路157を構成す
る。ここで、スイッチ部(1)262およびスイッチ部
(2)264は、交流化信号(M)に基づいて制御され
る。また、Y1,Y2,Y3,Y4,Y5,Y6は、そ
れぞれ第1番目、第2番目、第3番目、第4番目、第5
番目、第6番目のドレイン信号線(D)を示している。
【0035】図6に示すドレインドライバ130におい
ては、スイッチ部(1)262により、データラッチ部
265(より詳しくは、図5に示す入力レジスタ15
4)に入力されるデータ取り込み用信号を切り替えて、
各色毎の表示データを各色毎の隣合うデータラッチ部2
65に入力する。デコーダ部261は、階調電圧生成回
路151aから電圧バスライン158aを介して出力さ
れる正極性の64階調の階調電圧の中から、各データラ
ッチ部265(より詳しくは、図5に示すストレージレ
ジスタ155)から出力される表示用データに対応する
正極性の階調電圧を選択する高電圧用デコーダ回路27
8と、階調電圧生成回路151bから電圧バスライン1
58bを介して出力される負極性の64階調の階調電圧
の中から、各データラッチ部265から出力される表示
用データに対応する負極性の階調電圧を選択する低電圧
用デコーダ回路279とから構成される。
【0036】この高電圧用デコーダ回路278と低電圧
用デコーダ回路279とは、隣接するデータラッチ部2
65毎に設けられる。アンプ回路対263は、高電圧用
アンプ回路271と低電圧用アンプ回路272とにより
構成される。高電圧用アンプ回路271には高電圧用デ
コーダ回路278で生成された正極性の階調電圧が入力
され、高電圧用アンプ回路271は正極性の階調電圧を
出力する。低電圧用アンプ回路272には低電圧用デコ
ーダ回路279で生成された負極性の階調電圧が入力さ
れ、低電圧用アンプ回路272は負極性の階調電圧を出
力する。
【0037】ドット反転法では、隣接する各色の階調電
圧は互いに逆極性となり、また、アンプ回路対263の
高電圧用アンプ回路271および低電圧用アンプ回路2
72の並びは、高電圧用アンプ回路271→低電圧用ア
ンプ回路272→高電圧用アンプ回路271→低電圧用
アンプ回路272となるので、スイッチ部(1)262
により、データラッチ部165に入力されるデータ取り
込み用信号を切り替えて、各色毎の表示データを、各色
毎の隣り合うデータラッチ部265に入力し、それに合
わせて、高電圧用アンプ回路271あるいは低電圧用ア
ンプ回路272から出力される出力電圧をスイッチ部
(2)264により切り替え、各色毎の階調電圧が出力
されるドレイン信号線(D)、例えば、第1番目のドレ
イン信号線(Y1)と第4番目のドレイン信号線(Y
4)とに出力することにより、各ドレイン信号線(D)
に正極性あるいは負極性の階調電圧を出力することが可
能となる。
【0038】〈本実施の形態の液晶表示モジュールの特
徴的構成〉図7は、本実施の形態の液晶表示モジュール
のドレインドライバ130の概略構成を示す図である。
なお、この図7では、高電圧用デコーダ回路278、低
電圧用デコーダ回路279、高電圧用アンプ回路271
および低電圧用アンプ回路272のみ、また、各色毎の
隣接するドレイン信号(D)、例えば、第1番目のドレ
イン信号線(Y1)と第4番目のドレイン信号線(Y
4)に出力される出力系統のみを図示している。
【0039】この図7において、トランスファゲート回
路(TG1〜TG4)は、図6に示すスイッチ部(2)
264の一スイッチ回路を構成する。また、出力PAD
(21,22)は、例えば、第1番目のドレイン信号線
(Y1)と第4番目のドレイン信号線(Y4)に出力さ
れる半導体チップ(ドレインドライバ)の出力パッドを
示す。同図に示すように、本実施の形態の液晶表示モジ
ュールは、高電圧用デコーダ回路278と高電圧用アン
プ回路271との間、および低電圧用デコーダ回路27
9と低電圧用アンプ回路272との間に、プリチャージ
コントロール回路(以下、単に、プリチャージ回路と称
する。)30を設けたことを特徴とする。
【0040】このプリチャージ回路30は、高電圧用デ
コーダ回路278と高電圧用アンプ回路271との間に
接続されるトランスファゲート回路(TG31)と、低
電圧用デコーダ回路279と低電圧用アンプ回路272
との間に接続されるトランスファゲート回路(TG3
2)とを有する。このトランスファゲート回路(TG3
1,TG32)は、(DECT,DECN)の制御信号
により制御され、プリチャージ期間内に、高電圧用デコ
ーダ回路278と低電圧用デコーダ回路279とを、高
電圧用アンプ回路271および低電圧用アンプ回路27
2から切り離す。また、プリチャージ回路30は、トラ
ンスファゲート回路(TG33)とトランスファゲート
回路(TG34)とを有する。このトランスファゲート
回路(TG33,TG33)は、(PRET,PRE
N)の制御信号により制御され、プリチャージ期間内
に、高電圧用アンプ回路271に高電圧用プリチャージ
電圧(例えば、任意の階調基準電圧、任意の正極性の階
調電圧)(VHpre)を、また、低電圧用アンプ回路
272に低電圧用プリチャージ電圧(例えば、任意の階
調基準電圧、任意の負極性の階調電圧)(VLpre)
を供給する。
【0041】〈本実施の形態のドレインドライバ130
の出力遅延時間(tDD)特性〉図8は、図1に示す液
晶表示モジュールのドレインドライバ130の出力遅延
時間(tDD)特性を説明するための図である。なお、
この図8(a)では、1系統の出力系統のみ図示し、か
つ、図6に示すスイッチ部(2)264は省略してい
る。即ち、図8(a)において、デコーダ回路31は、
図6に示す高電圧用デコーダ回路278または低電圧用
デコーダ回路279を、アンプ回路32は、図6に示す
高電圧用アンプ回路271または低電圧用アンプ回路2
72を、また、出力パッド33は、図7に示す出力PA
D(20)または出力PAD(21)を示している。
【0042】図9は、図6に示す高電圧用デコーダ回路
278および低電圧用デコーダ回路279の一例の概略
構成を示す図である。図9に示すように、図6に示す高
電圧用デコーダ回路278または低電圧用デコーダ回路
279は、エンハンスメントMOSトランジスタおよび
デプレッションMOSトランジスタが直列接続されたト
ランジスタ列(TRP2,TRP3)で構成される。
【0043】前記した如く、狭額縁化のために、ドレイ
ンドライバ130を構成する半導体チップのチップサイ
ズはより縮小され、それに伴い、高電圧用デコーダ回路
278および低電圧用デコーダ回路279は、ドレイン
ドライバ130を構成する半導体チップの最小サイズの
MOSトランジスタで構成されている。その結果とし
て、高電圧用デコーダ回路278および低電圧用デコー
ダ回路279の電流駆動能力が低くなる。
【0044】また、高電圧用デコーダ回路278および
低電圧用デコーダ回路279の出力には、高電圧用アン
プ回路271および低電圧用アンプ回路272が接続さ
れているが、この高電圧用アンプ回路271および低電
圧用アンプ回路272は入力インピーダンスが大きい。
そのため、高電圧用デコーダ回路278および低電圧用
デコーダ回路279の出力が確定するまでの時間(以
下、単に、デコーダの出力遅延時間と称する。)が大き
くなり、このデコーダの出力遅延時間が、高電圧用アン
プ回路271および低電圧用アンプ回路272でさらに
増大される。その結果として、図8(b)に示すよう
に、ドレイン信号線(D)に、表示データに対応した階
調電圧(VLCH)が出力されるまでの時間(以下、単
に、ドレインドライバの出力遅延時間(tDD)と言
う。)が大きくなる。
【0045】図10は、本実施の形態の液晶表示モジュ
ールのドレインドライバ130の出力遅延時間(tD
D)特性を説明するための図である。なお、この図10
(a)でも、1系統の出力系統のみ図示し、かつ、図6
に示すスイッチ部(2)264は省略している。即ち、
図10(a)において、デコーダ回路31は、図7に示
す高電圧用デコーダ回路278または低電圧用デコーダ
回路279を、アンプ回路32は、図7に示す高電圧用
アンプ回路271または低電圧用アンプ回路272を、
また、出力パッド33は、図7に示す出力PAD(2
0)または出力PAD(21)を示している。
【0046】本実施の形態の液晶表示モジュールでは、
プリチャージ期間内に、高電圧用デコーダ回路278と
低電圧用デコーダ回路279とが、高電圧用アンプ回路
271および低電圧用アンプ回路272から切り離さ
れ、高電圧用デコーダ回路278と低電圧用デコーダ回
路279の出力には、トランスファゲート回路(TG3
1)とトランスファゲート回路(TG32)とが接続さ
れる。このトランスファゲート回路(TG31,TG3
2)のオフ時の入力インピーダンスは、高電圧用アンプ
回路271および低電圧用アンプ回路272の入力イン
ピーダンスよりはるかに小さい。したがって、高電圧用
デコーダ回路278および低電圧用デコーダ回路279
の出力は、図8に示す場合よりも早い時間で確定し、結
果として、デコーダの出力遅延時間を小さくすることが
できる。
【0047】また、プリチャージ期間内に、高電圧用ア
ンプ回路271および低電圧用アンプ回路272には、
高電圧用プリチャージ電圧(VHpre)および低電圧
用プリチャージ電圧(VLpre)が供給されるので、
ドレイン信号線(D)は予め高電圧用プリチャージ電圧
(VHpre)および低電圧用プリチャージ電圧(VL
pre)に充電される。この高電圧用アンプ回路271
および低電圧用アンプ回路272からドレイン信号線
(D)に対するプリチャージは、高電圧用デコーダ回路
278および低電圧用デコーダ回路279と並列的に行
われる。そして、プリチャージ期間終了後に、高電圧用
アンプ回路271および低電圧用アンプ回路272は、
高電圧用デコーダ回路278および低電圧用デコーダ回
路279の出力に追随し、ドレイン信号線(D)に、表
示データに対応した階調電圧(VLCH)を出力する。
その結果として、図10(b)に示すように、本実施の
形態では、ドレインドライバの出力遅延時間(tDD)
を、図8に示す場合よりも小さくすることができる。
【0048】ドット反転法では、各画素の液晶層に印加
される階調電圧の極性は、1フレーム毎に反転する。し
たがって、本実施の形態のように、プリチャージ期間内
にドレイン信号線(D)を、高電圧用プリチャージ電圧
(VHpre)あるいは低電圧用プリチャージ電圧(V
Lpre)で充電することにより、プリチャージ期間終
了後に、ドレイン信号線(D)の電位は、速やかに表示
データに対応した階調電圧(VLCH)に追随すること
ができる。
【0049】なお、本実施の形態では、図10(b)に
示すように、ドレイン信号線(D)に、表示データに対
応した階調電圧(VLCL)でも、ドレインドライバの
出力遅延時間(tDD)を、図8に示す場合よりも小さ
くすることができる。なお、アンプ回路の前段にプリチ
ャージ回路を設けた液晶表示装置は、特開平6−337
400号公報、特開平10−187100号公報に記載
されている。しかしながら、前記公報に記載されている
ものは、サンプリング容量への充放時間が不足するのを
防止するために、プリチャージ回路を設けるものであっ
て、本願発明のように、狭額縁化により、高電圧用デコ
ーダ回路278および低電圧用デコーダ回路279を最
小サイズのMOSトランジスタで構成する必要があり、
その結果として、高電圧用デコーダ回路278および低
電圧用デコーダ回路279の電流駆動能力が低くなり、
ドレインドライバの出力遅延時間(tDD)が大きくな
るのを防止するものでない。さらに、前記公報には、前
記した課題については何ら言及されていない。
【0050】〈本実施の形態のプリチャージ回路30の
動作概要〉図11は、図7に示すプリチャージ回路30
の動作を説明するためのタイミングチャートの一例であ
る。図11に示す制御信号(HIZCNT)は、各トラ
ンスファゲート回路(TG1〜TG4)のゲート電極に
印加される制御信号(ACKEP,ACKOP,ACK
EN,ACKON)を生成するための制御信号であり、
この制御信号(HIZCNT)は、クロック(CL1)
のHighレベル(以下、単に、Hレベルと言う。)期
間内で、クロック(CL2)の8周期分の間、Hレベル
となる信号である。
【0051】走査ラインの切り替わり時には、高電圧用
アンプ回路271と低電圧用アンプ回路272とも不安
定の状態にある。この制御信号(HIZCNT)は、走
査ラインの切り替わり期間内に、各アンプ回路(27
1,272)の出力が、各ドレイン信号線(D)に出力
されるのを防止するために設けられている。この制御信
号(HIZCNT)がHレベルの間、制御信号(ACK
EP,ACKOP)は、Lowレベル(以下、単に、L
レベルと言う。)となり、また、制御信号(ACKE
N,ACKON)はHレベルとなる。これにより、各ト
ランスファゲート回路(TG1〜TG4)は、全てオフ
となる。
【0052】図11に示す制御信号(PRECNT)
は、各トランスファゲート回路(TG31〜TG34)
のゲート電極に印加される制御信号(PRET,PRE
N,DECT,DECN)を生成するための制御信号で
あり、この制御信号(PRECNT)は、制御信号(H
IZCNT)の立ち上がり時からクロック(CL2)の
4周期後にHレベルとなり、クロック(CL1)の立ち
下がり時にLレベルとなる信号である。制御信号(DE
CT)は、制御信号(PREN)の前にHレベルからL
レベルに変化し、また、制御信号(DECN)は、制御
信号(PRET)の前にLレベルからHレベルに変化す
る。
【0053】これにより、先ずトランスファゲート回路
(TG31,TG32)がオフとなり、その後、(tD
1)時間遅れて、トランスファゲート回路(TG33,
TG34)がオンとなる。また、制御信号(PREN)
は、制御信号(DECT)の前にLレベルからHレベル
に、また、制御信号(PRET)は、制御信号(DEC
N)の前にHレベルからLレベルに変化する。これによ
り、先ずトランスファゲート回路(TG33,TG3
4)がオフとなり、その後、(tD2)時間遅れて、ト
ランスファゲート回路(TG31,TG24)がオンと
なる。
【0054】図12は、図11に示す制御信号(HIZ
CNT)および制御信号(PRECNT)を生成するた
めの回路構成の一例を示す図である。図12に示す回路
では、D型フリップ・フロップ回路(F30)により、
クロック(CL2)に同期してクロック(CL1)を取
り込み、このD型フリップ・フロップ回路(F30)の
正相出力を、クロック(CL2)に同期して、各D型フ
リップ・フロップ回路(F31〜F38)で順次取り込
む。このD型フリップ・フロップ回路(F38)の正相
出力は、ナンド回路(NAND31)の一方の入力端子
に入力され、また、ナンド回路(NAND31)の他方
の入力端子には、D型フリップ・フロップ回路(F3
0)の正相出力が入力されている。したがって、ナンド
回路(NAND31)から、クロック(CL1)のHレ
ベル期間内で、クロック(CL2)の8周期分の間、L
レベルとなる出力が得られる。
【0055】このナンド回路(NAND31)の出力
を、インバータ回路(INV)で反転することにより、
図11に示す制御信号(HIZCNT)が得られる。ま
た、D型フリップ・フロップ回路(F34)の出力は、
D型フリップ・フロップ回路(F39)のクロック入力
端子に入力されるので、D型フリップ・フロップ回路
(F39)は、D型フリップ・フロップ回路(F34)
の正相出力に同期してHレベルとなる。また、D型フリ
ップ・フロップ回路(F39)のリセット端子には、ク
ロック(CL1)が入力されるので、D型フリップ・フ
ロップ回路(F39)は、クロック(CL1)の立ち下
がりに同期してLレベルとなる。これにより、D型フリ
ップ・フロップ回路(F39)から、制御信号(HIZ
CNT)の立ち上がり時からクロック(CL2)の4周
期後にHレベルとなり、クロック(CL1)の立ち下が
り時にLレベルとなる信号が得られる。この信号を、イ
ンバータ回路群35により所定時間遅延して、図11に
示す制御信号(PRECNT)が得られる。
【0056】図13は、図11に示す制御信号(PRE
T,PREN,DECT,DECN)を生成するための
回路構成の一例を示す図である。図13に示す回路で
は、制御信号(PRECNT)と、インバータ回路群3
6により(tD1)時間だけ遅延された制御信号(PR
ECNT)とを、ナンド回路(NAND32)に入力す
ることにより、制御信号(PRET)が生成され、ま
た、この制御信号(PRET)をインバータ回路(IN
V)で反転することにより、制御信号(PREN)が得
られる。また、インバータ回路(INV)で反転された
制御信号(/PRECNT)と、インバータ回路群37
により(tD2)時間だけ遅延された制御信号(/PR
ECNT)とを、ナンド回路(NAND33)に入力す
ることにより、制御信号(DECN)が生成され、ま
た、この制御信号(DECN)をインバータ回路(IN
V)で反転することにより、制御信号(DECT)が得
られる。
【0057】図14は、図11に示す制御信号(ACK
EP,ACKOP,ACKEN,ACKON)を生成す
るための回路構成の一例を示す図である。なお、図14
において、LS1〜LS4はレベルシフト回路である。
図14に示す回路において、ナンド回路(NAND1)
とノア回路(NOR1)には、交流化信号(M)が、ナ
ンド回路(NAND2)およびノア回路(NOR2)に
は、インバータ(INV)で反転された交流化信号
(M)が入力される。また、ナンド回路(NAND1,
NAND2)には、制御信号(HIZCNT)が、ノア
回路(NOR1,NOR2)には、インバータ(IN
V)で反転された制御信号(HIZCNT)が入力され
る。表1に、ナンド回路(NAND1,NAND2)と
ノア回路(NOR1,NOR2)の真理値表と、その時
の各トランスファゲート回路(TG1〜TG4)のオン
・オフ状態を示す。
【0058】
【表1】
【0059】表1から分かるように、制御信号(HIZ
CNT)がHレベルの時に、ナンド回路(NAND1,
NAND2)はHレベル、ノア回路(NOR1,NOR
2)はLレベルとなり、各トランスファゲート回路(T
G1〜TG4)はオフ状態となる。また、表1から分か
るように、制御信号(HIZCNT)がLレベルの時に
は、交流化信号(M)のHレベルあるいはLレベルに応
じて、各ナンド回路(NAND1,NAND2)がHレ
ベルあるいはLレベル、各ノア回路(NOR1,NOR
2)がHレベルあるいはLレベルとなる。これにより、
トランスファゲート回路(TG1)およびトランスファ
ゲート回路(TG2)がオフあるいはオン、トランスフ
ァゲート回路(TG3)およびトランスファゲート回路
(TG4)がオンあるいはオフとなる。
【0060】本実施の形態の液晶表示モジュール(LC
M)では、各画素の液晶層に印加される階調電圧の電圧
範囲は、負極性側で0〜5V、正極性側で5〜10Vで
あり、したがって、低電圧用アンプ回路272からは0
〜5Vの負極性の階調電圧が出力され、高電圧用アンプ
回路271からは5〜10Vの正極性の階調電圧が出力
される。この場合に、例えば、トランスファゲート回路
(TG1)がオフで、トランスファゲート回路(TG
4)がオンの場合に、トランスファゲート回路(TG
1)を構成するMOSトランジスタのソース・ドレイン
間には、最大10Vの電圧が印加される。そのため、各
トランスファゲート回路(TG1〜TG4)を構成する
MOSトランジスタは、ソース・ドレイン間耐圧が10
Vの高耐圧MOSトランジスタが使用される。
【0061】〈本実施の形態の液晶表示モジュールの変
形例〉図15は、本発明の実施の形態の液晶表示モジュ
ールの他の例の概略構成を示す図である。なお、この図
15でも、高電圧用デコーダ回路278、低電圧用デコ
ーダ回路279、高電圧用アンプ回路271および低電
圧用アンプ回路272のみ、また、各色毎の隣接するド
レイン信号(D)、例えば、第1番目のドレイン信号線
(Y1)と第4番目のドレイン信号線(Y4)に出力さ
れる出力系統のみを図示している。
【0062】図15に示す液晶表示モジュールは、プリ
チャージ電圧選択スイッチ38を設け、このプリチャー
ジ電圧選択スイッチ38により、第1の高電圧用プリチ
ャージ電圧(VH1pre)、または第2の高電圧用プ
リチャージ電圧(VH2pre)を選択し、当該選択し
た電圧を高電圧用プリチャージ電圧として、プリチャー
ジ期間内に、高電圧用アンプ回路271に印加するよう
にしたものである。同様、低電圧用アンプ回路272に
おいても、プリチャージ電圧選択スイッチ38により、
第1の低電圧用プリチャージ電圧(VL1pre)、ま
たは第2の低電圧用プリチャージ電圧(VL1pre)
を選択し、当該選択した電圧を低電圧用プリチャージ電
圧として、プリチャージ期間内に、低電圧用アンプ回路
272に印加する。
【0063】〈本実施の形態のプリチャージ電圧の電圧
値〉本実施の形態において、高電圧用アンプ回路271
に供給する高電圧用プリチャージ電圧(VHpre)
は、正極性の64階調の階調電圧のいずれでもよく、低
電圧用アンプ回路272に供給する低電圧用プリチャー
ジ電圧(VLpre)は、負極性の64階調の階調電圧
のいずれでもよい。また、本実施の形態において、高電
圧用アンプ回路271に供給する高電圧用プリチャージ
電圧(VHpre)は、図1に示す正電圧生成回路12
1から供給される正極性の5値の階調基準電圧(V”0
〜V”4)のいずれでもよく、低電圧用アンプ回路27
2に供給する低電圧用プリチャージ電圧(VLpre)
は、図1に示す負電圧生成回路122から供給される負
極性の5値の階調基準電圧(V”5〜V”9)のいずれ
でもよい。
【0064】しかしながら、高電圧用アンプ回路271
に供給する高電圧用プリチャージ電圧(VHpre)
は、正極性の64階調の階調電圧の中で、コモン電極に
印加する駆動電圧(対向電圧)に対して最も電位差が大
きい最大階調電圧と、コモン電極に印加する駆動電圧に
対して最も電位差が小さい最小階調電圧との中間の電圧
(以下、正極性の中間電圧と称する。)より、最大階調
電圧に偏った電圧が最も好ましく、低電圧用アンプ回路
272に供給する低電圧用プリチャージ電圧(VLpr
e)は、負極性の64階調の階調電圧の中で、コモン電
極に印加する駆動電圧に対して最も電位差が大きい最大
階調電圧と、コモン電極に印加する駆動電圧に対して最
も電位差が小さい最小階調電圧との中間の電圧(以下、
負極性の中間電圧と称する。)より、最大階調電圧に偏
った電圧が最も好ましい。
【0065】図16(a)は、一本のドレイン信号線
(D)において、ドレインドライバ130に近傍部分
と、ドレインドライバ130から最も遠い遠端部分で
の、プリチャージ期間内の電位変動を説明するためのグ
ラフである。この図16(a)から分かるように、プリ
チャージ期間内に、一本のドレイン信号線(D)にプリ
チャージ電圧(例えば、高電圧用プリチャージ電圧(V
Hpre)、あるいは低電圧用プリチャージ電圧(VL
pre))を印加しても、その電位変動は、ドレインド
ライバ130の近傍部分と、ドレインドライバ130か
ら最も遠い遠端部分で相違する。
【0066】一般に、高電圧用プリチャージ電圧(VH
pre)としては、正極性の中間電圧が好ましい。しか
しながら、高電圧用プリチャージ電圧(VHpre)と
して、正極性の中間電圧を選択した場合、図16(a)
に示すように、前記ドレインドライバ130から最も遠
い遠端部分では、正極性の中間電圧とはならない。した
がって、図16(b)に示すように、高電圧用プリチャ
ージ電圧(VHpre)としては、正極性の中間電圧よ
り最大階調電圧に偏った電圧で、ドレインドライバ13
0の近傍部分のプリチャージ電圧と正極性の中間電圧と
の電位差(Vs1)と、ドレインドライバ130から最も
遠い遠端部分のプリチャージ電圧と正極性の中間電圧と
の電位差(Vs2)との絶対値が等しくなる電圧(Vs1=
Vs2)が最も好ましい。同様に、低電圧用プリチャージ
電圧(VLpre)としては、負極性の中間電圧より、
最大階調電圧に偏った電圧が最も好ましい。
【0067】〈本実施の形態のアンプ回路の特徴的構
成〉従来、図6に示す高電圧用アンプ回路271、およ
び低電圧用アンプ回路272としては、例えば、図17
に示すような、オペアンプ(OP)の反転入力端子
(−)と出力端子とが直結され、その非反転入力端子
(+)が入力端子とされるボルテージホロワ回路で構成
される。また、低電圧用アンプ回路272に使用される
オペアンプ(OP)は、例えば、図18に示すような差
動増幅回路で構成され、さらに、高電圧用アンプ回路2
71に使用されるオペアンプ(OP)は、例えば、図1
9に示すような差動増幅回路で構成される。
【0068】しかしながら、一般に、前記オペアンプ
(OP)はオフセット電圧(Voff)を有している。
前記オペアンプ(OP)の基本増幅回路が、例えば、図
18または図19に示す差動増幅回路により構成される
ものである場合には、前記オフセット電圧(Voff)
は、図18または図19に示す差動増幅回路における、
入力段のPMOSトランジスタ(PM51,PM52)
またはNMOSトランジスタ(NM61,NM62)、
あるいは能動負荷回路を構成するNMOSトランジスタ
(NM63,NM64)またはPMOSトランジスタ
(PM53,PM54)の対称性の微妙なアンバランス
が原因で発生する。
【0069】前記対称性の微妙なアンバランスは、製造
工程におけるイオン打ち込み/イオン注入工程、または
ホトリソグラフィ工程のばらつきにより、MOSトラン
ジスタのしきい値電圧(Vth)、またはMOSトラン
ジスタのゲート幅/ゲート長(W/L)等が変化してし
まうことに起因しているが、工程管理を厳しくしても前
記オフセット電圧(Voff)を零にすることは不可能
である。
【0070】そして、図20に示すように、前記オペア
ンプ(OP)がオフセット電圧(Voff)を有してい
ない理想的なオペアンプであれば、入力電圧(Vin)
と出力電圧(Vout)とは等しくなる(Vin=Vo
ut)に対して、前記オペアンプ(OP)がオフセット
電圧(Voff)を有している場合には、入力電圧(V
in)と出力電圧(Vout)とは等しくならず、出力
電圧(Vout)は入力電圧(Vin)にオフセット電
圧(Voff)が加算(Vout=Vin+Voff)
されたものとなる。なお、図20は、オフセット電圧
(Voff)を考慮したオペアンプの等価回路を示す図
であり、図20において、ROPはオフセット電圧(V
off)を有していない理想的なオペアンプ、VOS
は、その電圧値がオセット電圧(Voff)と等しい電
圧源である。
【0071】したがって、ドレインドライバの出力回路
(図5に示す157)の高電圧用アンプ回路(図6に示
す271)、および低電圧用アンプ回路(図6に示す2
72)として、前記図17に示すボルテージホロワ回路
を使用する従来の液晶表示モジュールでは、ボルテージ
ホロワ回路の入力電圧と出力電圧とが一致せず、ボルテ
ージホロワ回路からドレインド信号線(D)に出力され
る液晶駆動電圧は、ボルテージホロワ回路に入力される
階調電圧に、オペアンプのオフセット電圧が加算された
ものとなる。これにより、従来の液晶表示モジュールで
は、液晶表示パネルに表示される表示画面中に、黒また
は白の縦筋が発生し、表示品質を著しく損なわせるとい
う問題点があった。
【0072】図21は、本実施の形態のドレインドライ
バ130における低電圧用アンプ回路272の基本回路
構成を示す回路図、図22は、本実施の形態のドレイン
ドライバ130における高電圧用アンプ回路271の基
本回路構成を示す回路図である。図21に示す本実施の
形態の低電圧用アンプ回路272は、下記の点で、図1
8に示す差動増幅回路と相違する。(1)図18に示す
差動増幅回路に、入力段のPMOSトランジスタ(PM
51)のゲート電極(制御電極)を、(+)入力端子あ
るいは(−)入力端子に接続するスイッチングトランジ
スタ(NA1,NB1)と、入力段のPMOSトランジ
スタ(PM52)のゲート電極を、(+)入力端子ある
いは(−)入力端子に接続するスイッチングトランジス
タ(NA2,NB2)と、出力段のNMOSトランジス
タ(NM65)のゲート電極を、入力段のPMOSトラ
ンジスタ(PM51)のドレイン電極(第2の電極)、
あるいは入力段のPMOSトランジスタ(PM52)の
ドレイン電極に接続するスイッチングトランジスタ(N
A3,NB3)と、能動負荷回路を構成するNMOSト
ランジスタ(NM63,NM64)のゲート電極を、入
力段のPMOSトランジスタ(PM51)のドレイン電
極、あるいは入力段のPMOSトランジスタ(PM5
2)のドレイン電極に接続するスイッチングトランジス
タ(NA4,NB4)とが付加されている。(2)出力
端子と電源2との間に接続されるNMOSトランジスタ
(NM1)と、このNMOSトランジスタ(NM1)の
ゲート電極を制御する、PMOSトランジスタ(PM
4)、NMOSトランジスタ(NM2)およびNMOS
トランジスタ(NM3)の直列回路が接続されている。
この、NMOSトランジスタ(NM1)は、出力端子の
電圧(ドレイン信号線(D)の電圧)が、差動増幅回路
の(+)入力端子に印加される電圧よりも低い場合にオ
ンとなり、ドレイン信号線(D)に電流を流して、ドレ
イン信号線(D)の電圧を上昇させる(所謂、オフバッ
ファ機能を実現する。)。
【0073】図22に示す本実施の形態の高電圧用アン
プ回路271は、下記の点で、図19に示す差動増幅回
路と相違する。 (1)図21に示す低電圧用アンプ回路272と同様、
図19に示す差動増幅回路に、スイッチングトランジス
タ(PA1〜PA4,PB1〜PB4)が付加されてい
る。 (2)出力端子と電源1との間に接続されるPMOSト
ランジスタ(PM1)と、このPMOSトランジスタ
(PM1)のゲート電極を制御する、PMOSトランジ
スタ(PM3)、PMOSトランジスタ(PM2)およ
びNMOSトランジスタ(NM4)の直列回路が接続さ
れている。この、NMOSトランジスタ(NM4)は、
出力端子の電圧(ドレイン信号線(D)の電圧)が、差
動増幅回路の(+)入力端子に印加される電圧よりも高
い場合にオンとなり、ドレイン信号線(D)から電流を
引き抜き、ドレイン信号線(D)の電圧を低減させる
(所謂、オフバッファ機能を実現する。)。ここで、ス
イッチングトランジスタ(NA1〜NA4,PA1〜P
A4)のゲート電極には、制御信号(A)が印加され、
また、スイッチングトランジスタ(NB1〜NB4,P
B1〜PB4)のゲート電極には、制御信号(B)が印
加される。
【0074】図21に示す本実施の形態の低電圧用アン
プ回路272において、制御信号(A)がHレベル、制
御信号(B)がLレベルの場合の回路構成を図23に、
また、制御信号(A)がLレベル、制御信号(B)がH
レベルの場合の回路構成を図24に示す。なお、図2
3、図24には、図23、図24に示すアンプ回路を、
一般のオペアンプ記号を使用して表現した場合の回路構
成も合わせて図示してある。
【0075】また、図23、図24では、オフバッファ
機能を実現する、NMOSトランジスタ(NM1)と、
このNMOSトランジスタ(NM1)のゲート電極を制
御する、PMOSトランジスタ(PM1)、NMOSト
ランジスタ(NM2)およびNMOSトランジスタ(N
M3)の直列回路は省略している。この図23、図24
から理解できるように、本実施の形態の低電圧用アンプ
回路272では、入力電圧(Vin)が印加される入力
段のMOSトランジスタと、出力電圧(Vout)が帰
還される入力段のMOSトランジスタとを交互に切り替
えるようにしたものである。それにより、図23の回路
構成では、下記(1)式に示すように、出力電圧(Vo
ut)は、入力電圧(Vin)にオフセット電圧(Vo
ff)が加算されたものとなる。
【0076】
【数1】 Vout=Vin+Voff ・・・・・・・・(1) また、図24の回路構成では、下記(2)式に示すよう
に、出力電圧(Vout)は、入力電圧(Vin)から
オフセット電圧(Voff)が減算されたものとなる。
【0077】
【数2】 Vout=Vin−Voff ・・・・・・・・(2) 図25は、本実施の形態のドレインドライバ130の動
作を説明するためのタミングチャートである。図25に
示す出力電圧は、Vofhのオフセット電圧を持つ高電
圧用アンプ回路271と、Voflのオフセット電圧を
持つ低電圧用アンプ回路272とに接続されるドレイン
信号線(D)に対して、当該高電圧用アンプ回路271
および低電圧用アンプ回路272から出力される出力電
圧を示すものである。この出力電圧において、VHは高
電圧用アンプ回路271がオフセット電圧を持たない時
に、高電圧用アンプ回路271から出力される正規の階
調電圧、VLは低電圧用アンプ回路272がオフセット
電圧を持たない時に、低電圧用アンプ回路272から出
力される正規の階調電圧である。
【0078】また、図25のタイムチャートに示すよう
に、制御信号(A)および制御信号(B)は、2フレー
ム毎にその位相が反転される。したがって、図25に示
すように、Vofhのオフセット電圧を持つ高電圧用ア
ンプ回路271と、Voflのオフセット電圧を持つ低
電圧用アンプ回路272とに接続されるドレイン信号線
(D)には、1フレーム目の1ライン目に、高電圧用ア
ンプ回路271から(VH+Vofh)の電圧が出力さ
れるが、3フレーム目の1ライン目に、高電圧用アンプ
回路271から(VH−Vofh)の電圧が出力される
ので、対応する画素において、高電圧用アンプ回路27
1のオフセット電圧(Vofh)により生じる輝度の上
昇および減少は相殺される。
【0079】また、2フレーム目の1ライン目に、低電
圧用アンプ回路272から(VL+Vofl)の電圧が
出力されるが、4フレーム目の1ライン目に、低電圧用
アンプ回路272から(VL−Vofl)の電圧が出力
されるので、対応する画素において、低電圧用アンプ回
路272のオフセット電圧(Vofl)により生じる輝
度の上昇および減少は相殺される。これにより、図26
に示すように、高電圧用アンプ回路271および低電圧
用アンプ回路272のオフセット電圧(Vofh,Vo
fl)により生じる輝度の上昇および減少は、連続する
4フレーム毎に相殺されるので、図25に示す出力電圧
が印加される画素の輝度は、階調電圧に対応する通常の
輝度となる。
【0080】なお、前記図25に示すタイムチャートで
は、制御信号(A)および制御信号(B)の位相を、2
フレーム毎に反転するようにしたが、制御信号(A)お
よび制御信号(B)の位相を、各フレーム内で2ライン
毎、かつ2フレーム毎に反転させるようにしてもよい。
この場合の画素の輝度を、図27、図28に示す。図2
7は、制御信号(A)がHレベルの時に、高電圧用アン
プ回路271が(+)のオフセット電圧(Vofh)
を、低電圧用アンプ回路272が(+)のオフセット電
圧(Vofl)を持つ場合である。また、図28は、制
御信号(A)がHレベルの時に、高電圧用アンプ回路2
71が(+)のオフセット電圧(Vofh)を、低電圧
用アンプ回路272が(−)のオフセット電圧(Vof
l)を持つ場合である。いずれの場合においても、高電
圧用アンプ回路271および低電圧用アンプ回路272
のオフセット電圧(Vofh,Vofl)により生じる
輝度の上昇および減少は、連続する4フレーム毎に相殺
されるので、画素の輝度は、階調電圧に対応する通常の
輝度となる。
【0081】しかしながら、制御信号(A)および制御
信号(B)の位相を、各フレーム内で2ライン毎に反転
させることにより、図27、図28に示すように、列方
向の画素の輝度は、2ライン毎に、黒→白(または白→
黒)と変化するので、より液晶表示パネル10に表示さ
れる表示画面中に縦筋が目立たなくなる。なお、図27
または図28では、1フレーム内で2ライン毎に制御信
号(A)および制御信号(B)の位相を反転させて列方
向の画素の輝度を変化させ、それにより縦筋を目立たな
くしているが、2ライン毎でなくてもよいことはいうま
でもない。さらに、この制御信号(A)および制御信号
(B)の切替えタイミングを、前記したプリチャージ期
間内に行うことにより、不安定の状態にある各アンプ回
路(271,272)の出力が、各ドレイン信号線
(D)に出力されなくなるので好ましい。
【0082】〈本実施の形態における制御信号(A)と
制御信号(B)の生成方法〉以下、本実施の形態におい
て、制御信号(A)、および制御信号(B)を生成する
方法を説明する。図29は、本実施の形態のドレインド
ライバ130内の制御回路152内の要部回路構成を示
すブロック図である。同図に示すように、本実施の形態
のドレインドライバ130内の制御回路152内には、
シフトレジスタ153、制御信号生成回路400、フレ
ーム認識信号生成回路410、シフトクロックイネーブ
ル信号生成回路420、シフト用クロック生成回路43
0、パルス生成回路440、およびパルス選択回路45
0が設けられる。
【0083】図30は、図29に示す制御信号生成回路
400の回路構成を示す回路図であり、図31は、図3
0に示す制御信号生成回路400の動作を説明するため
のタイムチャートである。制御信号生成回路400には
クロック(CL1)が入力され、このクロック(CL
1)は、図31に示すように、D型フリップ・フロップ
回路(F1)で2分周されてクロック(HCL1)とな
り、さらに、このクロック(HCL1)はD型フリップ
・フロップ回路(F2)で2分周されて、クロック(C
L1)が4分周されたクロック(QCL1)となる。
【0084】また、この制御信号生成回路400には、
各フレームを認識するためのフレーム認識信号(FLM
N)が入力される。なお、このフレーム認識信号(FL
MN)の生成方法については後述する。フレーム認識信
号(FLMN)は、インバータ(INV)で反転されて
信号(FLMIP)となる。この信号(FLMIP)
は、図31に示すように、D型フリップ・フロップ回路
(F3)で2分周されて信号(HCL1)となり、さら
に、この信号(HCL1)は、D型フリップ・フロップ
回路(F4)で2分周されて、フレーム認識信号(FL
MN)が4分周された信号(QFLM)となる。そし
て、クロック(QCL1)と、信号(QFLM)とは、
排他的論理和回路(EXOR1)に入力され、排他的論
理和回路(EXOR1)から信号(CHOPA)が出力
され、この信号(CHOPA)をインバータ(INV)
で反転することにより信号(CHOPB)が生成され
る。この信号(CHOPA,CHOPB)はレベルシフ
ト回路でレベルシフトされて制御信号(A)および制御
信号(B)となる。
【0085】これにより、制御信号(A)および制御信
号(B)の位相を、各フレーム内で2ライン毎、かつ2
フレーム毎に反転させることができる。なお、制御信号
(A)および制御信号(B)の位相を、2フレーム毎に
反転させる場合には、フレーム認識信号(FLMN)を
4分周した信号(QFLM)を、信号(CHOPA)と
し、また、この信号(CHOPA)をインバータ(IN
V)で反転して信号(CHOPB)とすればよい。この
場合には、図30に示す制御信号生成回路400におい
て、D型フリップ・フロップ回路(F1,F2)、およ
び排他的論理和回路(EXOR1)は必要としない。
【0086】また、この制御信号生成回路400では、
D型フリップ・フロップ回路(F1,F2)は、フレー
ム認識信号(FLMN)で初期化される。一方、D型フ
リップ・フロップ回路(F3,F4)は、PORN信号
生成回路401からの信号(PORN)で初期化され
る。このPORN信号生成回路401は、高電圧の電源
電圧(VDD)を分圧する分圧回路402と、この分圧
回路402の出力が入力されるインバータ回路群403
とで構成される。この電源電圧(VDD)は、図1に示
す電源回路120内のDC/DCコンバータ(図示せ
ず)で生成される電圧であり、この電源電圧(VDD)
は、液晶表示モジュールに電源が投入された時点からし
ばらくして立ち上がる。したがって、液晶表示モジュー
ルの電源投入後、このPORN信号生成回路401の信
号(PORN)は、しばらくの間Lレベルとなるので、
D型フリップ・フロップ回路(F3,F4)は、液晶表
示モジュールの電源投入時に確実に初期化されることに
なる。
【0087】〈本実施の形態におけるフレーム認識信号
の生成方法〉次に、本実施の形態において、フレーム認
識信号(FLMN)を生成する方法を説明する。前記フ
レーム認識信号(FLMN)を生成するには、フレーム
の切り替わりを認識するための信号が必要である。そし
て、前記ゲートドライバ140には、表示制御装置11
0からフレーム開始指示信号が出力されるので、このフ
レーム開始指示信号をドレインドライバ130にも入力
するようにすれば、容易にフレーム認識信号(FLM
N)を生成することが可能となる。
【0088】しかしながら、この方法では、ドレインド
ライバ130を構成する半導体集積回路(半導体チッ
プ)の入力ピン数を増加させる必要があり、これによ
り、プリント配線基板の配線パターンを変更する必要が
ある。そして、プリント配線基板の配線パターンの変更
に伴い、液晶表示モジュールが発する高周波ノイズ特性
が変化し、EMI(electromagnetici
nterference)レベル低下等が懸念される。
【0089】さらに、半導体集積回路の入力ピン数を増
加させることは、入力ピンのコンパチビリティがなくな
る。そのため、本実施の形態では、表示制御装置110
からドレインドライバ130に出力するスタートパルス
のパルス幅を、各フレーム毎に、フレーム内で最初のス
タートパルス(以下、フレーム用スタートパルスと称す
る。)と、それ以外のスタートパルス(以下、フレーム
内スタートパルスと称する。)とで異ならせ、それによ
り、各フレームの切り替わりを認識し、フレーム認識信
号(FLMN)を生成するようにしている。
【0090】図32は、図29に示すフレーム認識信号
生成回路410の回路構成を示す回路図であり、図33
は、図32に示すフレーム認識信号生成回路410の動
作を説明するためのタイムチャートである。本実施の形
態では、フレーム用スタートパルスは、クロック信号
(CL2)の4周期分のパルス幅、フレーム内スタート
パルスは、クロック信号(CL2)の1周期分のパルス
幅を持つものとする。
【0091】図32において、D型フリップ・フロップ
回路(F11〜F13)は、クロック信号入力端子にク
ロック(CL2)が入力される。したがって、スタート
パルスは、クロック(CL2)に同期してD型フリップ
・フロップ回路(F11)にラッチされ、信号(STE
IO)となる。この信号(STEIO)は、クロック
(CL2)に同期してD型フリップ・フロップ回路(F
12)にラッチされ、信号(Q1)となり、さらに、こ
の信号(Q1)は、クロック(CL2)に同期してD型
フリップ・フロップ回路(F13)にラッチされ、信号
(Q2)となる。この信号(Q2)は、D型フリップ・
フロップ回路(F14)のクロック信号入力端子に入力
され、また、D型フリップ・フロップ回路(F14)の
データ入力端子(D)には、信号(STEIO)が入力
される。
【0092】したがって、スタートパルスがクロック信
号(CL2)の4周期分のパルス幅を持つフレーム用ス
タートパルスであれば、このD型フリップ・フロップ回
路(F14)のQ出力はHレベルとなる。ここで、D型
フリップ・フロップ回路(F14)のQ出力が、次ドレ
インドライバ用のスタートパルス選択信号(FSTEN
BP)となるので、スタートパルス選択信号(FSTE
NBP)はHレベルとなる。また、D型フリップ・フロ
ップ回路(F14)のQ出力と、信号(STEIO)と
は、ナンド回路(NAND11)に入力され、このナン
ド回路(NAND11)の出力が、フレーム認識信号
(FLMN)となるので、フレーム認識信号(FLM
N)は、クロック(CL2)の2周期分だけLレベルと
なる。
【0093】一方、スタートパルスがクロック信号(C
L2)の1周期分のパルス幅を持つフレーム内スタート
パルスであれば、このD型フリップ・フロップ回路(F
14)のQ出力はLレベルとなる。これにより、スター
トパルス選択信号(FSTENBP)はLレベルとな
り、また、フレーム認識信号(FLMN)は、Hレベル
を維持する。なお、各D型フリップ・フロップ回路(F
11〜F14)は、信号(RESETN)により初期化
される。本実施の形態においては、この信号(RESE
TN)として、クロック(CL1)の反転信号を使用し
ている。
【0094】また、本実施の形態では、フレーム用スタ
ートパルスは、クロック信号(CL2)の4周期分のパ
ルス幅を持つ場合について説明したが、これに限定され
るものではなく、フレーム用スタートパルスが入力され
た時にのみ、所定期間Lレベルとなるフレーム認識信号
(FLMN)が生成可能であれば、フレーム用スタート
パルスのパルス幅は任意に設定可能である。本実施の形
態において、第1番目のドレインドライバ130には、
表示制御装置110からフレーム用スタートパルスおよ
びフレーム内スタートパルスが入力され、前記した動作
が行われる。しかし、第2番目以降のドレインドライバ
130には、表示制御装置110からフレーム用スター
トパルスおよびフレーム内スタートパルスが入力されな
いので、第2番目以降のドレインドライバ130におい
ても、前記した動作を行わせるためには、入力されるス
タートパルスと同じパルス幅を持つパルスをスタートパ
ルスとして、次ドレインドライバ130へ出力する必要
がある。そのため、本実施の形態では、図29に示すパ
ルス生成回路440で、クロック信号(CL2)の4周
期分のパルス幅を持つフレーム用スタートパルスを生成
し、入力されるスタートパルスがフレーム用スタートパ
ルスである場合に、当該パルス生成回路440で生成さ
れたフレーム用スタートパルスを次ドレインドライバ1
30へ送出するようにしている。
【0095】〈本実施の形態におけるフレーム用スター
トパルスの生成方法〉以下、ドレインドライバ130内
で、フレーム用スタートパルスおよびフレーム内スター
トパルスを生成する方法について説明する。図34は、
図29に示す本実施の形態のドレインドライバ130内
の制御回路152の動作を説明するためのタイムチャー
トである。図34に示すように、シフトクロックイネー
ブル信号生成回路420は、スタートパルスが入力され
ると、Hレベルのイネーブル信号(EENB)をシフト
用クロック生成回路430に出力する。これにより、シ
フト用クロック生成回路430は、クロック(CL2)
に同期したシフト用クロックを生成し、シフトレジスタ
回路153に出力する。
【0096】シフトレジスタ回路153の各フリップ・
フロップ回路は、データ取り込み用信号(SFT1〜S
FTn+3)を順次出力し、これにより、入力レジスタ
154に表示データがラッチされる。また、SFTnの
データ取り込み用信号は、クロック(CL2)の1周期
分のパルス幅を持つ、次段のドレインドライバ130の
フレーム内スタートパルスとなる。
【0097】ここで、SFT1〜SFTnのデータ取り
込み用信号は、入力レジスタ154に1番目〜n番目の
表示データをラッチするために使用されるが、SFTn
+1〜SFTn+3のデータ取り込み用信号は、入力レ
ジスタ154に表示データをラッチするためには使用さ
れない。このSFTn+1〜SFTn+3のデータ取り
込み用信号は、次段のドレインドライバ130のフレー
ム用スタートパルスを生成するために使用される。即
ち、図34に示すように、クロック生成回路450で、
SFTn〜SFTn+3のデータ取り込み用信号に基づ
き、クロック(CL2)の4周期分のパルス幅を持つフ
レーム用スタートパルスを生成する。
【0098】前記したように、スタートパルスがフレー
ム内スタートパルスであれば、スタートパルス選択信号
(FSTENBP)はLレベルとなるので、パルス選択
回路450は、フレーム内スタートパルス(即ち、SF
Tnのデータ取り込み用信号)を選択して、次ドレイン
ドライバ130に出力する。一方、スタートパルスがフ
レーム用スタートパルスであれば、スタートパルス選択
信号(FSTENBP)はHレベルとなので、パルス選
択回路450は、フレーム用スタートパルスを選択し
て、次ドレインドライバ130に出力する。
【0099】ここで、クロック生成回路450として
は、例えば、図35に示すようなものが使用可能であ
る。この図35に示すクロック生成回路450は、SF
Tnのデータ取り込み用信号に基づき、D型フリップフ
ロップ回路(F21)のQ出力を反転させ、また、イン
バータ(INV)で反転されたSFTn+3のデータ取
り込み用信号に基づき、D型フリップフロップ回路(F
22)のQ出力を反転させる。さらに、D型フリップフ
ロップ回路(F21)とD型フリップフロップ回路(F
22)のQ出力を排他的論理和回路(EXOR2)に入
力し、この排他的論理和回路(EXOR2)からクロッ
ク(CL2)の4周期分のパルス幅を持つフレーム用ス
タートパルスを生成するようにしたものである。このよ
うに、本実施の形態では、各ドレインドライバ130内
において、フレーム用スタートパルスと、フレーム内ス
タートパルスとを生成するようにしたので、これによ
り、ドレインドライバ130を構成する半導体集積回路
の入力ピン数を増加させず、入力ピンのコンパチビリテ
ィを保ったまま、各ドレインドライバ130において、
各フレームの切り替わりを認識することが可能となる。
【0100】〈本実施の形態のアンプ回路の変形例〉例
えば、図21に示す低電圧用アンプ回路272では、そ
の特性上、出力端子の電圧を、電源1の電圧にすること
は困難である。同様に、図22に示す高電圧用アンプ回
路271では、出力端子の電圧を、電源2の電圧にする
ことは困難である。したがって、この電源1の電圧、あ
るいは電源2の電圧が64階調の階調電圧の一つであれ
ば、この階調電圧をドレイン信号線(D)に出力するこ
とは困難となる。
【0101】図36は、本発明の実施の形態のアンプ回
路の変形例を示す回路図である。なお、この図36で
は、1系統の出力系統のみ図示し、かつ、図7に示すプ
リチャージ回路30および図6に示すスイッチ部(2)
264は省略している。即ち、図36において、デコー
ダ回路31は、図6に示す高電圧用デコーダ回路278
または低電圧用デコーダ回路279を、アンプ回路32
は、図6に示す高電圧用アンプ回路271または低電圧
用アンプ回路272を示している。一般に、電源1の電
圧、あるいは電源2の電圧の階調電圧は、表示データの
ビット値が全て「0」、あるいは全て「1」の場合に相
当する。
【0102】そこで、図36に示すアンプ回路では、表
示データのビット値が全て「1」の場合を、ナンド回路
(NAND41)で検出し、これにより、ドレイン信号
線(D)に電源2の電圧を出力するようにしたものであ
る。即ち、表示データのビット値が全て「1」の場合、
ナンド回路(NAND41)の出力がLレベルとなり、
このLレベルがインバータ(INV31)で反転されて
Hレベルとなって、PMOSトランジスタ(PM31)
のソース電極に印加され、PMOSトランジスタ(PM
31)がオンし、ドレイン信号線(D)に電源2の電圧
が供給される。
【0103】同様に、表示データのビット値が全て
「0」の場合、ノア回路(NOR41)の出力がHレベ
ルとなり、このHレベルがインバータ(INV32)で
反転されてLレベルとなって、NMOSトランジスタ
(NM31)のソース電極に印加され、NMOSトラン
ジスタ(NM31)がオンし、ドレイン信号線(D)に
電源1の電圧が供給される。なお、インバータ(INV
31,INV32)の電源電圧は、電源1の電圧および
電源2の電圧であることはいうまでもない。また、イン
バータ(INV31,INV32)の電源電圧を変える
ことで、表示データのビット値が全て「0」、および
「1」の場合にドレイン信号線(D)に供給する駆動電
圧を変えることも可能である。さらに、表示データのビ
ット値が全て「1」の場合を、アンド回路(AND4
1)で、また、表示データのビット値が全て「0」の場
合を、ノア回路(NOR42)で検出し、このアンド回
路(AND41)とノア回路(NOR42)の出力を、
オア回路(OR41)を介して、トランスファゲート回
路(TG41)に入力することにより、アンプ回路32
を、ドレイン信号線(D)から切り離すようにしてい
る。
【0104】このように、図36に示すアンプ回路で
は、64階調の階調電圧の中の、例えば、表示データの
ビット値が全て「1」の場合の最上位階調電圧、およ
び、例えば、表示データのビット値が全て「0」の場合
の最下位階調電圧が、電源電圧である場合に、この階調
電圧を確実にドレイン信号線(D)に出力することがで
きる。この図36に示すアンプ回路では、表示データの
ビット値が全て「1」、および全て「0」の場合に、ト
ランスファゲート回路(TG41)がオフとなるので、
この期間にアンプ回路32の動作を停止させることによ
り、消費電力を低減することも可能である。これは、例
えば、アンプ回路32が図18に示す回路構成のアンプ
回路である場合には、図37に示す回路構成で可能とな
る。
【0105】この図37に示す回路では、表示データの
ビット値が全て「1」の場合を、アンド回路(AND5
1)で、また、表示データのビット値が全て「0」の場
合を、ノア回路(NOR51)で検出し、このアンド回
路(AND51)とノア回路(NOR51)の出力を、
ノア回路(NOR52)を介して、PMOSトランジス
タ(PM11)のゲート電極およびNMOSトランジス
タ(MM11)のゲート電極に印加するようにしたもの
である。したがって、図37に示す回路では、表示デー
タのビット値が全て「1」、および全て「0」の場合
に、ノア回路(NOR52)が「0」となるので、この
場合には、PMOSトランジスタ(PM11)がオンと
なりアンプ回路32のバイアス端子に電源2が印加され
るので、アンプ回路32の動作が停止する。また、表示
データのビット値が全て「1」、および全て「0」の場
合以外は、ノア回路(NOR52)が「1」となるの
で、この場合には、NMOSトランジスタ(NM11)
がオンとなりアンプ回路32のバイアス端子に、バイア
ス1が印加されるので、アンプ回路32は通常の動作を
行う。なお、前記説明では、縦電界方式の液晶表示パネ
ルに本発明を適用した実施の形態について説明したが、
これに限定されず、本発明は、横電界方式の液晶表示パ
ネルにも適用可能である。
【0106】図38は、横電界方式の液晶表示パネルの
等価回路を示す図である。図2または図3に示す縦電界
方式の液晶表示パネルでは、カラーフィルタ基板にコモ
ン電極(ITO2)が設けられるのに対して、横電界方
式の液晶表示パネルでは、TFT基板に対向電極(C
T)、および対向電極(CT)に駆動電圧(VCOM)
を印加するための対向電極信号線(CL)が設けられ
る。そのため、液晶容量(Cpix)は、画素電極(P
X)と対向電極(CT)と間に等価的に接続される。ま
た、画素電極(PX)と対向電極(CT)と間には蓄積
容量(Cstg)も形成される。
【0107】また、前記各実施の形態では、駆動方法と
してドット反転方式が適用される実施の形態について説
明したが、これに限定されず、本発明は、1ライン毎、
あるいは1フレーム毎に、画素電極(ITO1)および
コモン電極(ITO2)に印加する駆動電圧を反転する
コモン反転法にも適用可能である。以上、本発明者によ
ってなされた発明を、前記発明の実施の形態に基づき具
体的に説明したが、本発明は、前記発明の実施の形態に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
【0108】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 (1)本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置の出力遅延時間(tDD)を少なく
することができるので、液晶表示素子に表示される表示
画面の表示品質を向上させることが可能となる。 (2)本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置の出力遅延時間(tDD)を少なく
することができるので、高速動作が可能となり、液晶表
示素子の大画面化が可能となる。 (3)本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置内のアンプ回路のオフセット電圧に
より、液晶表示素子の表示画面中に黒または白の縦筋が
生じるのを防止して、液晶表示素子に表示される表示画
面の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明が適用されるTFT方式の液晶表示モジ
ュールの概略構成を示すブロック図である。
【図2】図1に示す液晶表示パネルの一例の等価回路を
示す図である。
【図3】図1に示す液晶表示パネルの他の例の等価回路
を示す図である。
【図4】液晶表示モジュールの駆動方法として、ドット
反転法を使用した場合において、ドレインドライバから
ドレイン信号線(D)に出力される液晶駆動電圧の極性
を説明するための図である。
【図5】図1に示すドレインドライバの一例の概略構成
示すブロック図である。
【図6】出力回路の構成を中心に、図5に示すドレイン
ドライバの構成を説明するためのブロック図である。
【図7】本実施の形態の液晶表示モジュールのドレイン
ドライバの概略構成を示す図である。
【図8】図1に示す液晶表示モジュールのドレインドラ
イバの出力遅延時間(tDD)特性を説明するための図
である。
【図9】図6に示す高電圧用デコーダ回路および低電圧
用デコーダ回路の一例の概略構成を示す図である。
【図10】本発明の実施の形態の液晶表示モジュールの
ドレインドライバの出力遅延時間(tDD)特性を説明
するための図である。
【図11】図7に示すプリチャージ回路の動作を説明す
るためのタイミングチャートの一例である。
【図12】図11に示す制御信号(HIZCNT)およ
び制御信号(PRECNT)を生成するための回路構成
の一例を示す図である。
【図13】図11に示す制御信号(PRET,PRE
N,DECT,DECN)を生成するための回路構成の
一例を示す図である。
【図14】図11に示す制御信号(ACKEP,ACK
OP,ACKEN,ACKON)を生成するための回路
構成の一例を示す図である。
【図15】本発明の実施の形態の液晶表示モジュールの
他の例の概略構成を示す図である。
【図16】一本のドレイン信号線(D)において、ドレ
インドライバの近接部分と、ドレインドライバから最も
遠い遠端部分での、プリチャージ期間内の電位変動を説
明するためのグラフである。
【図17】図6に示す高電圧用アンプ回路、および低電
圧用アンプ回路として使用されるボルテージホロワ回路
を示す回路図である。
【図18】図6に示す低電圧用アンプ回路に使用される
オペアンプを構成する差動増幅回路の一例を示す回路図
である。
【図19】図6に示す高電圧用アンプ回路に使用される
オペアンプを構成する差動増幅回路の一例を示す回路図
である。
【図20】図11は、オフセット電圧(Voff)を考
慮したオペアンプの等価回路を示す図である。
【図21】本実施の形態1の低電圧用アンプ回路の回路
構成を示す回路図である。
【図22】本実施の形態1の高電圧用アンプ回路の回路
構成を示す回路図である。
【図23】本実施の形態1の低電圧用アンプ回路におい
て、制御信号(A)がHレベルの場合の回路構成を示す
回路図である。
【図24】本実施の形態1の低電圧用アンプ回路におい
て、制御信号(B)がHレベルの場合の回路構成を示す
回路図である。
【図25】本実施の形態1のドレインドライバの動作を
説明するためのタイミングチャートである。
【図26】本実施の形態1において、オフセット電圧
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。
【図27】本実施の形態1において、オフセット電圧
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。
【図28】本実施の形態1において、オフセット電圧
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。
【図29】本実施の形態1のドレインドライバ内の制御
回路の要部回路構成を示すブロック図である。
【図30】図29に示す制御信号生成回路の回路構成を
示す回路図である。
【図31】図30に示す制御信号生成回路の動作を説明
するためのタイミングチャートである。
【図32】図29に示すフレーム認識信号生成回路の回
路構成を示す回路図である。
【図33】図32に示すフレーム認識信号生成回路の動
作を説明するためのタイミングチャートである。
【図34】本実施の形態1の制御回路の動作を説明する
ためのタイミングチャートである。
【図35】図29に示すクロック生成回路の一例を示す
回路図である。
【図36】本発明の実施の形態のアンプ回路の変形例を
示す回路図である。
【図37】本発明の実施の形態のアンプ回路の変形例を
示す回路図である。
【図38】横電界方式の液晶表示パネルの等価回路を示
す図である。
【符号の説明】
10…液晶表示パネル(TFT−LCD)、21,2
2,33…出力パッド、30…プリチャージコントロー
ル回路、31,278,279…デコーダ回路、32…
アンプ回路、35,36,37,403…インバータ回
路群、38…プリチャージ電圧選択スイッチ、100…
インタフェース部、110…表示制御装置、120…電
源回路、121,122…電圧生成回路、123…コモ
ン電極電圧生成回路、124…ゲート電極電圧生成回
路、130…ドレインドライバ、131,132,13
4,135,141,142…信号線、133…表示デ
ータのバスライン、140…ゲートドライバ、151
a,151b…階調電圧生成回路、152…制御回路、
153…シフトレジスタ回路、154…入力レジスタ回
路、155…ストレージレジスタ回路、156…レベル
シフト回路、157…出力回路、158a,158b…
電圧バスライン、261…デコーダ部、262,264
…スイッチ部、263…アンプ回路対、265…データ
ラッチ部、271…高電圧用アンプ回路、272…低電
圧用アンプ回路、400…制御信号生成回路、401…
PORN信号生成回路、402…分圧回路、410…フ
レーム認識信号生成回路、420…シフトクロックイネ
ーブル信号生成回路、430…シフト用クロック生成回
路、440…パルス生成回路、450…パルス選択回
路、D…ドレイン信号線(映像信号線または垂直信号
線)、G…ゲート信号線(走査信号線または水平信号
線)、ITO1,CX…画素電極、ITO2…コモン電
極、CT…対向電極、CL…対向電極信号線、TFT…
薄膜トランジスタ、CLC,Cpix…液晶容量、CSTG
…保持容量、CADD…付加容量、Cstg…蓄積容量、P
M,PA,PB…PMOSトランジスタ、NM,NA,
NB…NMOSトランジスタ、TG…トランスファゲー
ト回路、LS…レベルシフト回路、TRP…トランジス
タ列、NAND…ナンド回路、AND…アンド回路、N
OR…ノア回路、INV…インバータ、OP…オペアン
プ、F…フリップ・フロップ回路、EXOR…排他的論
理和回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片岡 登 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 小倉 明 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Fターム(参考) 2H093 NA31 NA55 NC22 NC23 NC26 ND01 ND32 ND43 ND52 5C006 AA16 AC11 AC21 AF43 AF44 AF52 AF82 BB16 BC06 BC12 BC23 BF25 BF34 FA14 FA22 5C080 AA10 BB05 DD05 EE29 FF11 JJ01 JJ02 JJ03 JJ04 JJ05

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 複数の画素と、前記複数の画素に表示デ
    ータに対応する階調電圧を印加する複数の映像信号線と
    を有する液晶表示素子と、 少なくとも1個の半導体集積回路装置で構成され、前記
    各映像信号線に表示データに対応する階調電圧を供給す
    る映像信号線駆動手段とを具備する液晶表示装置であっ
    て、 前記半導体集積回路装置は、複数の階調電圧の中から入
    力される表示データに対応する階調電圧を選択するとと
    もに、前記半導体集積回路装置の中の最小サイズのトラ
    ンジスタで構成される複数の階調電圧選択手段と、 前記各階調電圧選択手段で選択された階調電圧を増幅し
    て各映像信号線に出力する複数のアンプ回路と、 前記各階調電圧選択手段と前記各アンプ回路との間に設
    けられる第1のスイッチング手段と、 所定の充電電圧が供給される電源線と、前記各アンプ回
    路との間に設けられる第2のスイッチング手段と、 一水平走査期間の初めの所定期間内に、前記第1のスイ
    ッチング手段をオフとし、また、前記第2のスイッチン
    グ手段をオンとするスイッチング制御手段とを有するこ
    とを特徴とする液晶表示装置。
  2. 【請求項2】 複数の画素と、前記複数の画素に表示デ
    ータに対応する階調電圧を印加する複数の映像信号線と
    を有する液晶表示素子と、 少なくとも1個の半導体集積回路装置で構成され、前記
    各映像信号線に表示データに対応する階調電圧を供給す
    る映像信号線駆動手段とを具備する液晶表示装置であっ
    て、 前記半導体集積回路装置は、複数の階調電圧の中から入
    力される表示データに対応する階調電圧を選択するとと
    もに、前記半導体集積回路装置の中で最小サイズのトラ
    ンジスタで構成される複数の階調電圧選択手段と、 前記各階調電圧選択手段で選択された階調電圧を増幅し
    て各映像信号線に出力する複数のアンプ回路で、当該各
    アンプ回路が、一対の入力端子の中の一方を、反転入力
    端子あるいは非反転入力端子に、一対の入力端子の中の
    他方を、非反転入力端子あるいは反転入力端子に切り替
    える切替手段を有する複数のアンプ回路と、 前記各階調電圧選択手段と前記各アンプ回路との間に設
    けられる第1のスイッチング手段と、 所定の充電電圧が供給される電源線と、前記各アンプ回
    路との間に設けられる第2のスイッチング手段と、 一水平走査期間の初めの所定期間内に、前記第1のスイ
    ッチング手段をオフとし、また、前記第2のスイッチン
    グ手段をオンとするスイッチング制御手段と、 前記アンプ回路の一対の入力端子の一方を反転入力端
    子、他方を非反転入力端子、あるいは前記アンプ回路の
    一対の入力端子の一方を非反転入力端子、他方を反転入
    力端子に切り替えさせる切替制御信号を、所定の周期毎
    に前記アンプ回路の切替手段に対して、出力する切替指
    示手段とを有することを特徴とする液晶表示装置。
  3. 【請求項3】 前記スイッチング制御手段は、前記第2
    のスイッチング手段をオンとする前に前記第1のスイッ
    チング手段をオフとし、また、前記第2のスイッチング
    手段をオフとした後に前記第1のスイッチング手段をオ
    ンとすることを特徴とする請求項1または請求項2に記
    載の液晶表示装置。
  4. 【請求項4】 前記スイッチング制御手段は、出力タイ
    ミング制御用クロック、および表示データラッチ用クロ
    ックに基づいて、前記第1および第2のスイッチング手
    段を制御することを特徴とする請求項1ないし請求項3
    のいずれか1項に記載の液晶表示装置。
  5. 【請求項5】 前記所定の充電電圧は、前記複数の階調
    電圧の中のいずれかの電圧であることを特徴とする請求
    項1ないし請求項4のいずれか1項に記載の液晶表示装
    置。
  6. 【請求項6】 前記半導体集積回路装置は、外部から供
    給される複数の階調基準電圧に基づき複数の階調電圧を
    生成し、前記各階調電圧選択手段に供給する階調電圧生
    成手段を有し、 前記所定の充電電圧は、前記外部から供給される複数の
    階調基準電圧の中のいずれかの電圧であることを特徴と
    する請求項1ないし請求項4のいずれか1項に記載の液
    晶表示装置。
  7. 【請求項7】 前記複数の画素の液晶層の一方に印加さ
    れる前記複数の階調電圧の中で、前記複数の画素の液晶
    層の他方に印加される対向電圧に対して最も電位差が大
    きい階調電圧を最大階調電圧、前記対向電圧に対して最
    も電位差が小さい階調電圧を最小階調電圧とするとき、 前記所定の充電電圧は、前記最大階調電圧と最小階調電
    圧との間の中間電圧よりも前記最大階調電圧に偏った電
    圧であることを特徴とする請求項1ないし請求項4のい
    ずれか1項に記載の液晶表示装置。
  8. 【請求項8】 前記複数のアンプ回路は、一対が正極性
    の階調電圧を出力する第1のアンプ回路と、負極性の階
    調電圧を出力する第2のアンプ回路とで構成される複数
    対のアンプ回路対で構成され、 前記各アンプ回路対の第1のアンプ回路と接続される階
    調電圧選択手段は、正極性の複数の階調電圧の中から入
    力される表示データに対応する階調電圧を選択し、 また、前記各アンプ回路対の第2のアンプ回路と接続さ
    れる階調電圧選択手段は、負極性の複数の階調電圧の中
    から入力される表示データに対応する階調電圧を選択
    し、 かつ、前記各アンプ回路対の第1のアンプ回路と接続さ
    れる階調電圧選択手段、および前記各アンプ回路対の第
    2のアンプ回路と接続される階調電圧選択手段に入力さ
    れる任意の一対の表示データを交互に切り替える表示デ
    ータ切替手段と、 前記各アンプ回路対から出力される一対の階調電圧を、
    前記表示データ切替手段での切り替えに応じて交互に切
    り替えて、任意の一対の映像信号線に出力する映像信号
    線切替手段とを有することを特徴とする請求項1ないし
    請求項7のいずれか1項に記載の液晶表示装置。
  9. 【請求項9】 前記第1のアンプ回路は、前記第1のア
    ンプ回路に接続される映像信号線の電圧が、前記第1の
    アンプ回路に入力される正極性の階調電圧より高電圧で
    ある場合に、前記第1のアンプ回路に接続される映像信
    号線から電流を流入させる電流流入手段を有することを
    特徴とする請求項8に記載の液晶表示装置。
  10. 【請求項10】 前記第2のアンプ回路は、前記第2の
    アンプ回路に接続される映像信号線の電圧が、前記第2
    のアンプ回路に入力される負極性の階調電圧より低電圧
    である場合に、前記第2のアンプ回路に接続される映像
    信号線に電流を供給する電流供給手段を有することを特
    徴とする請求項8に記載の液晶表示装置。
  11. 【請求項11】 前記各アンプ回路は差動増幅回路で構
    成され、 前記切替手段は、入力段の一対のトランジスタの一方の
    トランジスタの制御電極を、前記一対の入力端子の中の
    一方に接続する第1のスイッチング素子と、 前記入力段の一対のトランジスタの一方のトランジスタ
    の制御電極を、前記一対の入力端子の中の他方に接続す
    る第2のスイッチング素子と、 前記入力段の一対のトランジスタの他方のトランジスタ
    の制御電極を、前記一対の入力端子の中の他方に接続す
    る第3のスイッチング素子と、 前記入力段の一対のトランジスタの他方のトランジスタ
    の制御電極を、前記一対の入力端子の中の一方に接続す
    る第4のスイッチング素子と、 出力段のトランジスタの制御電極を、前記入力段の一対
    のトランジスタの他方のトランジスタの第2の電極に接
    続する第5のスイッチング素子と、 出力段のトランジスタの制御電極を、前記入力段の一対
    のトランジスタの一方のトランジスタの第2の電極に接
    続する第6のスイッチング素子と、 能動負荷回路を構成する一対のトランジスタの制御電極
    を、前記入力段の一対のトランジスタの一方のトランジ
    スタの第2の電極に接続する第7のスイッチング素子
    と、 能動負荷回路を構成する一対のトランジスタの制御電極
    を、前記入力段の一対のトランジスタの他方のトランジ
    スタの第2の電極に接続する第8のスイッチング素子と
    を有し、 前記第1のスイッチング素子、第3のスイッチング素
    子、第5のスイッチング素子、および第7のスイッチン
    グ素子と、前記第2のスイッチング素子、第4のスイッ
    チング素子、第6のスイッチング素子、および第8のス
    イッチング素子とは、前記切替指示手段から所定の周期
    毎に出力される切替制御信号により、交互にオンあるい
    はオフとされることを特徴とする請求項2ないし請求項
    10のいずれか1項に記載の液晶表示装置。
  12. 【請求項12】 前記切替指示手段は、前記各アンプ回
    路の切替手段に対して、nフレーム毎に前記切替制御信
    号を出力することを特徴とする請求項2ないし請求項1
    1のいずれか1項に記載の液晶表示装置。
  13. 【請求項13】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号のハイレベル期間あるいはロ
    ウレベル期間の違いにより、各フレームの切り替わりを
    検出し、フレーム切替信号を出力するフレーム切替検出
    手段を有し、 前記切替指示手段は、前記フレーム切替検出手段からの
    フレーム切替信号に基づいて、前記各アンプ回路の切替
    手段に対して、前記切替制御信号を出力することを特徴
    とする請求項12に記載の液晶表示装置。
  14. 【請求項14】 前記切替指示手段は、前記各アンプ回
    路の切替手段に対して、各フレーム内でnライン毎、か
    つnフレーム毎に前記切替制御信号を出力することを特
    徴とする請求項2ないし請求項11のいずれか1項に記
    載の液晶表示装置。
  15. 【請求項15】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号のハイレベル期間あるいはロ
    ウレベル期間の違いにより、各フレームの切り替わりを
    検出し、フレーム切替信号を出力するフレーム切替検出
    手段を有し、 前記切替指示手段は、前記フレーム切替検出手段からの
    フレーム切替信号、および出力タイミング制御用のクロ
    ックに基づいて、前記各アンプ回路の切替手段に対し
    て、前記切替制御信号を出力することを特徴とする請求
    項14に記載の液晶表示装置。
  16. 【請求項16】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号に基づき、ハイレベル期間あ
    るいはロウレベル期間が相違する表示データ取込開始信
    号を生成・出力する表示データ取込開始信号生成手段
    を、さらに有することを特徴とする請求項13または請
    求項15に記載の液晶表示装置。
  17. 【請求項17】 前記切替指示手段は、前記一水平走査
    期間の初めの所定期間内に、前記切替制御信号を前記各
    アンプ回路の切替手段に対して出力することを特徴とす
    る請求項2ないし請求項16のいずれか1項に記載の液
    晶表示装置。
  18. 【請求項18】 前記各アンプ回路は、ボルテージホロ
    ワ回路で構成されることを特徴とする請求項7ないし請
    求項16のいずれか1項に記載の液晶表示装置。
  19. 【請求項19】 前記表示データの各ビット値が全て
    「1」、あるいは全て「0」の場合に、当該表示データ
    に対応する階調電圧を出力し、各アンプ回路に接続され
    る映像信号線に供給する特定階調電圧生成手段と、 前記各アンプ回路と前記各映像信号線との間に設けら
    れ、前記表示データの各ビット値が全て「1」、あるい
    は全て「0」の場合に、前記各アンプ回路を、前記各映
    像信号線から切り離す第3のスイッチング手段を有する
    ことを特徴とする請求項1ないし請求項18のいずれか
    1項に記載の液晶表示装置。
  20. 【請求項20】 前記特定階調電圧生成手段は、前記表
    示データの各ビット値が全て「1」、あるいは全て
    「0」の場合の階調電圧を電源電圧とし、 前記表示データの各ビット値が全て「1」、あるいは全
    て「0」の場合に、HレベルあるいはLレベルの信号を
    出力する論理回路で構成されることを特徴とする請求項
    19に記載の液晶表示装置。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421053B1 (ko) * 2002-02-22 2004-03-04 삼성전자주식회사 신호선의 프리차지 방법 및 프리차지 전압발생회로
KR100438784B1 (ko) * 2002-01-30 2004-07-05 삼성전자주식회사 박막 트랜지스터형 액정 표시 장치의 소스 드라이버의출력 회로
JP2005331900A (ja) * 2004-06-30 2005-12-02 Eastman Kodak Co 表示装置
JP2006279512A (ja) * 2005-03-29 2006-10-12 Hiji High-Tech Co Ltd 負荷駆動回路
JP2008026595A (ja) * 2006-07-21 2008-02-07 Oki Electric Ind Co Ltd 駆動回路
JP2008152076A (ja) * 2006-12-19 2008-07-03 Nec Electronics Corp 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法
JP2008185915A (ja) * 2007-01-31 2008-08-14 Nec Electronics Corp 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法
JP2008191442A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバic
JP2008256811A (ja) * 2007-04-03 2008-10-23 Hitachi Displays Ltd 液晶表示装置
JP2008304896A (ja) * 2007-06-08 2008-12-18 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2009015178A (ja) * 2007-07-06 2009-01-22 Nec Electronics Corp 容量性負荷駆動回路、容量性負荷駆動方法および液晶表示装置の駆動回路
JP2009103766A (ja) * 2007-10-19 2009-05-14 Nec Electronics Corp 液晶表示装置駆動方法
US7812807B2 (en) 2004-03-30 2010-10-12 Sharp Kabushiki Kaisha Display device and driving device
US7936329B2 (en) 2005-04-27 2011-05-03 Nec Corporation Active matrix type display device and driving method thereof
TWI408635B (zh) * 2006-01-26 2013-09-11 Samsung Display Co Ltd 顯示器裝置、驅動裝置、及驅動顯示器裝置之方法
JP2019028341A (ja) * 2017-08-01 2019-02-21 シナプティクス・ジャパン合同会社 表示ドライバ及び表示装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3632840B2 (ja) * 2000-02-28 2005-03-23 シャープ株式会社 プリチャージ回路およびそれを用いた画像表示装置
KR100685942B1 (ko) * 2000-08-30 2007-02-23 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
JP3533185B2 (ja) * 2001-01-16 2004-05-31 Necエレクトロニクス株式会社 液晶ディスプレイの駆動回路
JP2003115194A (ja) * 2001-10-01 2003-04-18 Texas Instr Japan Ltd シフトレジスタ
JP3926651B2 (ja) * 2002-01-21 2007-06-06 シャープ株式会社 表示駆動装置およびそれを用いた表示装置
KR20030064466A (ko) * 2002-01-28 2003-08-02 일진다이아몬드(주) 액티브 매트릭스 표시 장치
US7301517B2 (en) * 2002-05-10 2007-11-27 Alps Electric Co., Ltd. Liquid-crystal display apparatus capable of reducing line crawling
KR100822171B1 (ko) * 2002-07-19 2008-04-16 매그나칩 반도체 유한회사 Tft-lcd 드라이버용 데이터필터
KR100666549B1 (ko) * 2003-11-27 2007-01-09 삼성에스디아이 주식회사 유기전계 발광표시장치 및 그의 구동방법
US7268498B2 (en) * 2004-04-28 2007-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device
KR100604866B1 (ko) * 2004-06-08 2006-07-26 삼성전자주식회사 액정 표시 장치 구동을 위한 감마 구동 방식의 소스드라이버 및 소스 라인 구동 방법
JP4093231B2 (ja) * 2004-12-21 2008-06-04 セイコーエプソン株式会社 電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法
JP4536582B2 (ja) * 2005-04-26 2010-09-01 ルネサスエレクトロニクス株式会社 表示制御装置及びルックアップテーブルの生成方法
KR100635511B1 (ko) * 2005-09-30 2006-10-17 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR100746288B1 (ko) * 2005-11-21 2007-08-03 삼성전자주식회사 신호선 프리차아지 회로, 상기 회로를 포함하는 액정 표시장치의 구동장치 및 액정 표시 시스템
JP4915841B2 (ja) * 2006-04-20 2012-04-11 ルネサスエレクトロニクス株式会社 階調電圧発生回路、ドライバic、及び液晶表示装置
JP5137321B2 (ja) * 2006-04-20 2013-02-06 ルネサスエレクトロニクス株式会社 表示装置、lcdドライバ及び駆動方法
KR100793579B1 (ko) 2006-06-08 2008-01-14 삼성에스디아이 주식회사 구동회로 및 이를 이용한 유기전계발광표시장치
KR100844768B1 (ko) * 2006-06-08 2008-07-07 삼성에스디아이 주식회사 구동회로 및 이를 이용한 유기전계발광표시장치
KR100795687B1 (ko) * 2006-06-19 2008-01-21 삼성전자주식회사 소스 드라이버의 출력 회로 및 방법
KR100819946B1 (ko) * 2006-07-06 2008-04-10 엘지.필립스 엘시디 주식회사 전계발광표시장치 및 그 구동방법
KR101352344B1 (ko) * 2006-09-13 2014-01-15 삼성디스플레이 주식회사 신호전송 부재 및 이를 갖는 표시장치
KR101332062B1 (ko) * 2006-12-29 2013-11-22 엘지디스플레이 주식회사 선택적 프리-차징 기능을 가지는 액정 표시 장치
TW200828226A (en) * 2006-12-29 2008-07-01 Innolux Display Corp Liquid crystal display and driving method thereof
JP2008191443A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバic
US8115786B2 (en) * 2008-04-02 2012-02-14 Himax Technologies Limited Liquid crystal driving circuit
US8847866B2 (en) 2009-06-12 2014-09-30 Sharp Kabushiki Kaisha Pixel circuit and display device
CN102804251B (zh) * 2009-06-12 2015-06-17 夏普株式会社 像素电路和显示装置
JP5374356B2 (ja) * 2009-12-28 2013-12-25 ラピスセミコンダクタ株式会社 駆動回路及び表示装置
JP5380340B2 (ja) * 2010-03-23 2014-01-08 株式会社ジャパンディスプレイ 液晶表示装置
JP5468959B2 (ja) * 2010-03-30 2014-04-09 ラピスセミコンダクタ株式会社 液晶パネルのソースドライバ
KR101162862B1 (ko) * 2010-07-19 2012-07-04 삼성모바일디스플레이주식회사 평판표시장치의 데이터 구동회로 및 그 구동방법
US8400211B2 (en) * 2010-10-15 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with reduced voltage across gate dielectric and operating methods thereof
JP2012155021A (ja) * 2011-01-24 2012-08-16 Sony Corp 表示装置、バリア装置、および表示装置の駆動方法
CN102768824A (zh) * 2011-05-05 2012-11-07 天钰科技股份有限公司 液晶显示器面板的源极驱动器
TWI443625B (zh) 2011-11-18 2014-07-01 Au Optronics Corp 顯示面板及驅動顯示面板之方法
KR20140000075A (ko) * 2012-06-22 2014-01-02 삼성디스플레이 주식회사 파워 유닛 및 이를 구비하는 유기 발광 표시 장치
TWI579822B (zh) * 2015-11-17 2017-04-21 瑞鼎科技股份有限公司 顯示面板驅動電路及其補償方法
US10707841B1 (en) * 2019-02-08 2020-07-07 Sequans Communications S.A. Driving circuit for single crystal RTC and RF clock
CN116631355B (zh) * 2023-06-12 2024-05-17 惠科股份有限公司 显示面板的驱动电路及其驱动方法、显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69020036T2 (de) * 1989-04-04 1996-02-15 Sharp Kk Ansteuerschaltung für ein Matrixanzeigegerät mit Flüssigkristallen.
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
JPH0760301B2 (ja) * 1992-12-02 1995-06-28 日本電気株式会社 液晶駆動回路
US5510807A (en) * 1993-01-05 1996-04-23 Yuen Foong Yu H.K. Co., Ltd. Data driver circuit and associated method for use with scanned LCD video display
KR0171169B1 (ko) * 1996-01-20 1999-03-30 구자홍 엘시디 패널 구동을 위한 다계조 전압 발생 회로
JP3613940B2 (ja) * 1997-08-29 2005-01-26 ソニー株式会社 ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009104173A (ja) * 2002-01-30 2009-05-14 Samsung Electronics Co Ltd 薄膜トランジスタ型液晶表示装置のソースドライバーの出力回路
KR100438784B1 (ko) * 2002-01-30 2004-07-05 삼성전자주식회사 박막 트랜지스터형 액정 표시 장치의 소스 드라이버의출력 회로
US6954192B2 (en) 2002-01-30 2005-10-11 Samsung Electronics Co., Ltd. Source driver output circuit of thin film transistor liquid crystal display
US7821485B2 (en) 2002-01-30 2010-10-26 Samsung Electronics Co., Ltd. Source driver output circuit of thin film transistor liquid crystal display
KR100421053B1 (ko) * 2002-02-22 2004-03-04 삼성전자주식회사 신호선의 프리차지 방법 및 프리차지 전압발생회로
US7812807B2 (en) 2004-03-30 2010-10-12 Sharp Kabushiki Kaisha Display device and driving device
JP2005331900A (ja) * 2004-06-30 2005-12-02 Eastman Kodak Co 表示装置
JP2006279512A (ja) * 2005-03-29 2006-10-12 Hiji High-Tech Co Ltd 負荷駆動回路
JP4579027B2 (ja) * 2005-03-29 2010-11-10 株式会社日出ハイテック 負荷駆動回路
US7936329B2 (en) 2005-04-27 2011-05-03 Nec Corporation Active matrix type display device and driving method thereof
TWI408635B (zh) * 2006-01-26 2013-09-11 Samsung Display Co Ltd 顯示器裝置、驅動裝置、及驅動顯示器裝置之方法
JP2008026595A (ja) * 2006-07-21 2008-02-07 Oki Electric Ind Co Ltd 駆動回路
JP2008152076A (ja) * 2006-12-19 2008-07-03 Nec Electronics Corp 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法
JP2008185915A (ja) * 2007-01-31 2008-08-14 Nec Electronics Corp 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法
JP2008191442A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバic
JP2008256811A (ja) * 2007-04-03 2008-10-23 Hitachi Displays Ltd 液晶表示装置
JP2008304896A (ja) * 2007-06-08 2008-12-18 Samsung Electronics Co Ltd 表示装置及びその駆動方法
US8305374B2 (en) 2007-06-08 2012-11-06 Samsung Display Co., Ltd. Display device having precharge operations and method of driving the same
JP2009015178A (ja) * 2007-07-06 2009-01-22 Nec Electronics Corp 容量性負荷駆動回路、容量性負荷駆動方法および液晶表示装置の駆動回路
JP2009103766A (ja) * 2007-10-19 2009-05-14 Nec Electronics Corp 液晶表示装置駆動方法
JP2019028341A (ja) * 2017-08-01 2019-02-21 シナプティクス・ジャパン合同会社 表示ドライバ及び表示装置

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Publication number Publication date
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US6529180B1 (en) 2003-03-04
KR100343922B1 (ko) 2002-07-20

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