JP2001085231A - 積層型インダクタ - Google Patents

Abstract

(57)【要約】 【課題】 電子機器における小型化、低ピッチ化、高密
度化の要求が従来の製造方法より容易に対応できる積層
型インダクタを提供することである。 【解決手段】 第１の磁性体板１及び第２の磁性体板
１′と、これらの間に面の所定部分に切り欠き窓４が形
成された磁性体層３を４個有し、磁性体板１上に第１の
導電パターン２を印刷法により積層し、導電パターン２
の終端部分２ｂに切り欠き窓４を一致させるように磁性
体層３を印刷法により積層し、その上から導電パターン
５を、その始端部分５ａが切り欠き窓４を介して終端部
分２ｂに接続されるように、印刷法により磁性体層３に
積層し、以後上記した方法により順々に積層していき、
最後に導電パターン８を積層した後、磁性体板１′を圧
着して小素子１１を形成し、小素子１１を複数個積層し
て形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁性体層と導電パ
ターンとを積層し、プリント配線板に実装される多ライ
ンを１素子で作用させるインダクタ素子、インピーダン
ス素子とする高帯域周波数用の積層型インダクタに関す
るものである。

【０００２】

【従来の技術】プリント配線板などに実装される積層型
インダクタはフェライトなどの強磁性材を加工してなる
磁性体生シートを所望の寸法に加工した複数個の磁性体
板と、それらの間に交互に差し込まれた複数個の導電パ
ターンとを積層し、二次元的空間での複数個を１個の素
子として形成されるものである。

【０００３】

【発明が解決しようとする課題】しかしながら、近年の
電子機器における小型化、低ピッチ化、高密度化の要求
はめざましく、上記した従来技術では、小素子を形成す
る面槓には限界があり、小型化対応には困難であった。

【０００４】例えば、長さ３．２ｍｍ、幅１．６ｍｍ、
高さ１．６ｍｍの４ラインアレイを形成しようとした場
合、一つの小素子は、長さ×幅を０．６ｍｍ×１．６ｍ
ｍにしなくてはならない。本考案では、１つの小素子が
１．６ｍｍｘ１．６ｍｍの小素子を形成すれば良く、小
型化対応に優位であると共に、磁気回路を有効にするこ
とができる。

【０００５】本発明の課題は上記問題点を解消する積層
型インダクタを提供することである。

【０００６】

【課題を解決するための手段】本発明によれば、一対の
第１の磁性体板及び第２の磁性体板と、これらの間に面
の所定部分に切り欠き窓が形成されたＮ（Ｎは１以上の
整数）個の磁性体層を有し、最下層の前記磁性体板上に
渦帯状の第１の導電パターンを印刷法により積層し、前
記渦帯状の導電パターンの終端部分に前記切り欠き窓を
一致させるように第１番目の前記磁性体層を印刷法によ
り積層し、その上から第２の渦帯状の導電パターンを、
その始端部分が前記切り欠き窓を介して前記終端部分に
接続されるように、印刷法により前記第１番目の磁性体
層に積層し、以後上記した方法により順々に積層してい
き、第Ｎ番目の磁性体層上に第（Ｎ＋１）の渦帯状の導
電パターンを積層した後、前記第２の磁性体板を圧着し
て小素子を形成し、該小素子を複数個積層して形成され
たことを特徴とする積層型インダクタが得られる。

【０００７】さらに、本発明によれば、前記第１の磁性
体板と密着する導電パターンの始端部分と前記第２の磁
性体板に密着する導電パターンの終端部分とがともに前
記磁性体板の縁辺に露出するように形成され、該露出部
分が外部電極に接続されていることを特徴とする積層型
インダクタが得られる。

【０００８】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。図１は本発明の一
実施の形態のアレイ型積層チップインダクタの分解斜視
図である。図２は図１のアレイ型積層チップインダクタ
の外観斜視図を示す。まず、絶縁性磁性粉末に対してバ
インダ樹脂（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチ
レングリコールエーテル系）６０ｗｔ％等を添加し、混
合を行い、スラリー化する。このスラリーをドクターブ
レード法を用いて膜厚２００〜６００μｍの長尺な絶縁
性磁性体板をつくる。

【０００９】図１に示すように、得られた磁性体板上
に、複数個連続して生成されるチップ１個分において、
その縁辺にそって最初の始端部分２ａを突出させて渦帯
状の第１の導電パターン２をＡｇペースト等にてスクリ
ーン印刷法により印刷し、加熱により乾燥する。この第
１の導電パターン２上にその終端部分２ｂが露出するよ
うな位置に切り欠き窓４が形成（刻設）された薄い磁性
体層３を、絶縁性非磁性粉末に対してバインダ樹脂（Ｐ
ＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレングリコール
エーテル系）６０ｗｔ％等を添加し、混合を行ったスラ
リーでスクリーン印刷法により印刷し、加熱により乾燥
させる。さらに、磁性体層３の上に、その切り欠き窓４
内に露出している第１の導電パターン２の終端部分２ｂ
と第２の導電パターン５の始端部分５ａが電気的に接続
されるように、第１の導電パターン２とライン幅の異な
る第２の導電パターン５を前記と同様に形成する。以
下、同様に、第２の導電パターン５の終端部分５ｂを切
り欠き窓４が設けられた磁性体層３を介して第３の導電
パターン６の始端部分６ａに接続していく。

【００１０】このように複数個分の素子の上、図面上で
は第５の導電パターン８上に上部絶縁性磁性層としての
磁性体板１′をホットプレスにより圧着し未焼成シート
を形成する。次に、上記したように積層印刷された小素
子１１を複数個形成し、これらを複数位置決め重畳し、
所望のライン数に対応したアレイ型積層インダクタ素子
を形成する。この組み立て後のアレイ型積層インダクタ
素子を図２に示す。

【００１１】この未焼成シートを所定の大きさに切断
し、個々の未焼成のチップを形成する。これらの未焼成
のチップを大気雰囲気中で脱バインダーした後に、大気
焼成による一体焼成を行い、チップの面取りのためバレ
ル研磨を行い、前記コイルの両端の外部に露出した内部
電極と接続するようにして、チップ側面にＡｇペースト
等をディップにより塗布し、所定の温度と時間で乾燥さ
せた後、約６００゜Ｃの温度で大気雰囲気により焼き付
けし、電極端子を形成する。

【００１２】次に、得られた電極端子に電解めっきによ
りニッケルめっき層を介してはんだめっきにより外装さ
れることでアレイ型積層チップインダクタが得られる。

【００１３】上記した方法により得られたアレイ型積層
チップインダクタによれば、長さ３．２ｍｍ、幅１．６
ｍｍ、高さ１．６ｍｍの４ラインアレイを形成しようと
した場合、一つの小素子が１．６ｍｍ×１．６ｍｍの小
素子を形成すれば良く、小型化対応に優位であると共
に、磁気回路を有効にすることができる。

【００１４】尚、１つの小素子を形成する場合、切り欠
き窓を設けた磁性体シートに所定の導電パターンを印刷
し、積層しても良い。

【００１５】

【発明の効果】以上説明した通り、本発明によれば、小
素子上にそれと同一構造の小素子複数個を位置決め重畳
して３次元的に形成することにより、１素子の形成する
面積を確保しつつ、多ライン対応のアレイ型積層インダ
クタが得られ、磁気回路を有効にすることができるとと
もに、近年の電子機器における小型化、低ピッチ化、高
密度化の要求が従来の製造方法より容易に対応できる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるアレイ型積層チップ
インダクタ分解斜視図である。

【図２】図１のアレイ型積層チップインダクタの外観斜
視図である。

【符号の説明】

１，１′磁性体板 ２，５，６，７，８ 導電パターン ２ａ，５ａ，６ａ，７ａ，８ａ 始端部分 ２ｂ，５ｂ，６ｂ，７ｂ，８ｂ 終端部分 ２ｃ，８ｃ 導電パターン露出部分 ３ 磁性体層 ４ 切り欠き窓 ９ 外部端子 １０ インダクタ素子 １１ 小素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一対の第１の磁性体板及び第２の磁性体
   板と、これらの間に面の所定部分に切り欠き窓が形成さ
   れたＮ（Ｎは１以上の整数）個の磁性体層を有し、最下
   層の前記磁性体板上に渦帯状の第１の導電パターンを印
   刷法により積層し、前記渦帯状の導電パターンの終端部
   分に前記切り欠き窓を一致させるように第１番目の前記
   磁性体層を印刷法により積層し、その上から第２の渦帯
   状の導電パターンを、その始端部分が前記切り欠き窓を
   介して前記終端部分に接続されるように、印刷法により
   前記第１番目の磁性体層に積層し、以後上記した方法に
   より順々に積層していき、第Ｎ番目の磁性体層上に第
   （Ｎ＋１）の渦帯状の導電パターンを積層した後、前記
   第２の磁性体板を圧着して小素子を形成し、該小素子を
   複数個積層して形成されたことを特徴とする積層型イン
   ダクタ。
2. 【請求項２】 前記第１の磁性体板と密着する導電パタ
   ーンの始端部分と前記第２の磁性体板に密着する導電パ
   ターンの終端部分とがともに前記磁性体板の縁辺に露出
   するように形成され、該露出部分が外部電極に接続され
   ていることを特徴とする請求項１記載の積層型インダク
   タ。