JP2000507072A

JP2000507072A - Method and apparatus for cryptographically securing an interface between a digital television receiver decoding system and a system decoder

Info

Publication number: JP2000507072A
Application number: JP10527493A
Authority: JP
Inventors: デヴィッドクッシア
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1996-12-18
Filing date: 1997-12-11
Publication date: 2000-06-06
Anticipated expiration: 2017-12-11
Also published as: DE69721743T2; EP0885503B1; DE69721743D1; JP4302189B2; WO1998027687A3; EP0885503A2; EP0885503A3; US5818934A; WO1998027687A2

Abstract

(57)【要約】デジタル受信機、例えば、ＭＰＥＧ−２デジタルテレビジョン受信機の複号機関とシステムデコーダとの間のインタフェースを保障するインタフェース保障方法を提供する。システムデコーダは、暗号化されたビットストリームを受信するとともに、Ｎビットの暗号文ビットストリームにそれぞれ対応するＮ（Ｎは複数）並列ビットラインを有する第１並列データバスを通じて複号機関に供給される暗号文ビットストリームを発生させる。複号機関は、暗号文ビットストリームを複号するとともに、Ｎビットの平文ビットストリームにそれぞれ対応するＮ（Ｎは複数）並列ビットラインを有する第２並列データバスを通じてシステムデコーダに供給される平文ビットストリームを発生させる。この方法は、第１データバスのＮ並列ビットラインの各々のＮビットの暗号文ビットストリームのビットオーダをスクランブルして、Ｎビット幅のスクランブルされた暗号文ビットストリームを発生させるステップと、スクランブルされたＮビットの暗号文ビットストリームのビットオーダをスクランブル解除して、元の暗号文ビットストリームと同一のスクランブル解除された暗号文ビットストリームを発生させるステップと、複号機関を用いて前記スクランブル解除された暗号文ビットストリームを複号して、平文ビットストリームを発生させるステップと、第２データバスのＮビットラインの各々のＮビットの平文ビットストリームのビットオーダをスクランブルして、Ｎビット幅のスクランブルざれた平文ビットストリームを発生させるステップと、スクランブルされたＮビットの平文ビットストリームのビットオーダをスクランブル解除して、元の平文ビットストリームと同一のスクランブル解除された平文ビットストリームを発生させるステップとを有する。この方法を実施するデジタルレシーバも開示する。 (57) [Summary] An interface guarantee method for securing an interface between a digital decoder, for example, a decoding system of an MPEG-2 digital television receiver and a system decoder is provided. The system decoder receives the encrypted bit stream and is provided to the decryption authority via a first parallel data bus having N (N) parallel bit lines each corresponding to an N-bit ciphertext bit stream. Generate a ciphertext bitstream. The decryption engine decrypts the ciphertext bitstream and provides the plaintext bits to a system decoder via a second parallel data bus having N (N) parallel bitlines, each corresponding to an N-bit plaintext bitstream. Generate a stream. The method includes scrambling a bit order of an N-bit ciphertext bitstream of each of N parallel bitlines of a first data bus to generate an N-bit wide scrambled ciphertext bitstream. Descramble the bit order of the N-bit ciphertext bitstream to generate the same descrambled ciphertext bitstream as the original ciphertext bitstream; and Decrypting the encrypted ciphertext bit stream to generate a plaintext bitstream, and scrambling the bit order of each N-bit plaintext bitstream of the N bit lines of the second data bus to obtain an N-bit wide scramble Generated a broken plaintext bitstream A step that, by descrambling the bit order of the scrambled N-bit plain text bitstream, and a step of generating the original plaintext bit stream same descrambled plain text bitstream. A digital receiver for performing the method is also disclosed.

Description

【発明の詳細な説明】デジタルテレビジョン受信機の複号機関とシステムデコーダとの間のインタフェースを暗号によって保障する方法及び装置発明の背景本発明は、一般にデジタル受信機用の保障手段に関するものであり、より詳しくは、デジタルテレビジョン受信機の複号機関とシステムデコーダとの間の暗号によって保障するインタフェースを設けた方法及び装置に関するものである。現在又は将来のケーブル又は衛星予約デジタルテレビジョンシステム（例えば、ＡＴＳＣデジタルテレビジョン基準のようにＩＳＯ／ＩＥＣ１３８１８文書に記載されたＭＰＥＧ−２デジタルビデオ圧縮基準に基づくデジタルテレビジョンシステム）のデジタルテレビジョン信号の侵害を防止するための種々の装置が開発されている。一般に、デジタルテレビジョン信号は、送信前にサービスプロバイダによって暗号化され、その後受信側で複号される。典型的には、システム加入者には、ケーブルフィーダ又は衛星受信機と加入者のテレビジョン受像機との間に接続した（個別のセットアップボックスに含まれた又はデジタルテレビジョン受像機それ自体の中に統合された）複号機関を有するデジタルテレビジョン受信機が与えられる。Diffie-Hellman暗号アルゴリズム、ＲＳＡ(Rivest-Shamir -Adleman)暗号アルゴリズム及びＤＥＳ(Data Encryption Standard)暗号アルゴリズムを含む、利用できる周知の暗号アルゴリズムが複数存在する。デジタルテレビジョンシステム（及び他のタイプのデジタルデータ伝送システム）において、複号機関は、用いられる特定の暗号アルゴリズムに依存する公開キー及び未知で複号機関で秘密にされた個人キーを用いるとともに対応する複号アルゴリズムに従って、デジタルテレビジョン受信機によって受信した暗号化されたテレビジョン信号を複号する。このようなシステムによって与えられた保障の完全性は、個人キーの秘密の保持状態に依存する。侵害者（アタッカ）が個人キーを発見できる場合、熟練した侵害者（セットアップボックスのデコーダ及び複号チップを悪用することができる個人又は会社）が他の「密造」複号チップを製造し、それを「ブラックボックス」に組み込み、非加入者（すなわち、サービスプロバイダに加入料を支払わない者）によるプログラミングの受信を可能にすることが当たり前になる。デジタルテレビジョンシステム（及び他のタイプのデジタルデータ伝送システム）用の暗号システムにおいて、２レベルの暗号、すなわち、公開キー暗号及び個人キー暗号が用いられる。データの大部分は、個人キー暗号の速度に起因するために、個人キー暗号（すなわち、ＤＥＳのようなブロック暗号）を用いて暗号化される。データ伝送のセッション（典型的には、セッションは数ミリ秒の伝送データとなる。）は、セッションキーと呼ばれる相違する個人キーを用いることによって、ブロック暗号で暗号化される。各セッションはそれ自体の個人キーを有する。セッションキーそれ自体は、典型的には公開キー暗号システムを用いて暗号化され、公開キーシステムのユーザの個人キーを保持するユーザのみが複号することができ、これによって復元が行われ、セッションキーは、伝送されたデータのセッションの複号に用いられる。このようなシステムによって与えられた保障の完全性は、ユーザ個人キーの秘密の保持に主に依存し、任意のセッションキーの秘密にある程度依存する。侵害者（アタッカ）が個人キーを発見できる場合、熟練した侵害者（セットアップボックスのデコーダ及び複号チップを悪用することができる個人又は会社）が他の「密造」複号チップを製造し、それを「ブラックボックス」に組み込み、非加入者（すなわち、サービスプロバイダに加入料を支払わない者）によるプログラミングの受信を可能にすることが当たり前になる。複号機関を実現する最も保障された方法は、複号機関をシステムデコーダと同一のダイに集積して集積回路（ＩＣ）を設けることである。例えば、ＭＰＥＧ− ２移送ストリームを処理する受信機に対して、システムデコーダは、移送ストリームからパケット化基本ストリーム（ＰＥＳ）にデマルチプレクサ処理する。ＭＰＥＧ−２タイプのストリームにおいて、ＰＥＳパケットを取り出すとともにそれから移送パケットを形成することができる（ａ）。この際、移送パケットを暗号化することができる。ＰＥＳパケットを暗号化し、暗号化されたＰＥＳパケットから移送パケットを形成し、そのまま伝送することができる（ｂ）。最後に、ＰＥＳパケットのデータを暗号化し、信号化されたＰＥＳデータから移送パケットを形成することができ、各々が暗号化された移送パケットペイロードを有する。方法（ａ）を用いる場合、デジタル受信機は、移送パケットペイロードを最初に複号し、その後ＰＥＳパケットを復元するのに要求されるデマルチプレクサ処理を実行する必要がある（デマルチプレクサ処理前の複号）。方法（ｂ）を用いる場合、デジタル受信機は移送パケットをデマルチプレクサ処理して暗号化されたＰＥＳパケットを形成し、その後ＰＥＳパケットを複号する必要がある（デマルチプレクサ処理後の複号）。方法（ｃ）を用いる場合、マルチプレクサ前後の複号が要求される。複号機関をシステムデコーダと同一のダイに統合すると、複号機関の悪用が非常に困難になる特殊なマスク及び設計を用いてＩＣ内部に有線接続することによってシステムデコーダ及び複号機関が接続される。しかしながら、このような有線ＩＣは、変形できないのでシステム設計者にとって柔軟性がなく、他の全てを排除するために単一の暗号形態のみをサポートする。したがって、互いに相違する暗号アルゴリズムをサポートするように特別に設計した個別のＩＣを、相違する暗号アルゴリズムを用いるサービスに対して用いる必要がある。複号機関を実現する最も柔軟性のある方法は、相違する暗号アルゴリズムをサポートするソフトウェアによって再構成することができる一般的な目的のデジタル信号処理装置（例えば、フィールドプログラマブルゲート／論理アレイ（ＦＰＧＡ又はＦＰＬＡ）又はＡＳＩＣコア）を用いることである。しかしながら、この技術によって、システムの保障は著しく低下される。その理由は、システムが、ソフトウェア及びハードウェアアタックに対して攻撃を受けやすいからである。複号機関を実現する他の方法は、複号機関及びシステムデコーダを個別のチップ上に実現することであり、その結果、複号機関がシステムデコーダからオフチップされる。このようにして、相違する複号機関を、単にチップを代用することによって利用することができる。しかしながら、これが暗号機関を実現する特に柔軟性のある方法であるが、外界に対してシステムデコーダと複号機関との間の相互接続部が露出されるためにシステムの保障が危うくなり、その結果、以下のタイプのアタックに対して露出した相互接続部が攻撃を受けやすくなる。すなわち、アタッカが、相互接続部（例えば、第１の並列又は直列データバス）から暗号文（すなわち、暗号化されたビットストリーム）を読み出されるとともに、相互接続部（例えば、第２の並列又は直列データバス）から対応する平文（すなわち、複号されたビットストリーム）から読み出されるおそれがある。暗号文及び平文に対してアクセスすることによって、アタッカは既知の平文を実行することができ、選択した暗号文は、個人キーの全て又は一部の復元を試みる際に複号機関にアタックする。一般に、複号形態の個人キー又は権利キーを復元しようとするアタックは解読として既知である。解読の特別のサブセットは、差分(differe ntial)解読と呼ばれ、ＤＥＳ暗号化／復号形態において有効である。露出したインタフェースを用いると、アタッカは選択した暗号文アタックを用いることができ、その結果、差分解読を復号機関で実行することができ、これによって権利キーを復元する。さらに、露出したインタフェースによって、アタッカは、困難なく平文に対応する暗号文及び手段を発生させるラボラトリー装置を用いることができる。このような状況下で、アタッカは、用いられる暗号化形態と、サービスプロバイダ及び／又はクライアント（加入者）の公開キーを知るだけでよい。さらに、データ伝送サービスが対話式である場合、すなわち、双方向通信リンクを通じて加入者がフィードバックできる場合、個別の加入者のセットトップボックスに復号機関及び送信機が設けられ、その結果、加入者は、伝送前に個人キーを用いて認証に対する暗号化及び「符号化」を行うデータを（例えば、キーボードを通じて）入力することができる。したがって、個人キーをあばくアタッカは、個人キーを用いて本当の加入者のまねをすることもできる。これまで説明したことに基づいて、現在利用できる技術を用いて最も強固なデジタルテレビジョン受信機の復号機関とシステムデコーダとの間の暗号によって保障されたインタフェースを設けた方法及び装置が従来から必要であることが理解することができ、これによって、システムに入り込もうとする任意のアタッカに対して非常に高いコスト対報酬比となる。これに関して、デジタルテレビジョン受信機又は他の任意のタイプのデジタルデータ受信機（すなわち、より広く言えばデジタル受信機）の復号機関とシステムデコーダとの間に露出した相互接続部からアタッカが十分な情報を得ることが非常に困難（又は不可能）となる方法及び装置が従来必要であった。本発明は、従来のこの要求を満足する。発明の要約本発明は、デジタル受信機、例えば、ＭＰＥＧ−２デジタルテレビジョン受信機の復号機関とシステムデコーダとの間を保障するインタフェースを設けた方法を含む。システムデコーダは、暗号化されたビットストリームを受信するとともに、Ｎビットの暗号文ビットストリームにそれぞれ対応するＮ（Ｎは複数）並列ビットラインを有する第１並列データバスを通じて複号機関に供給される暗号文ビットストリームを発生させる。複号機関は、暗号文ビットストリームを複号するとともに、Ｎビットの平文ビットストリームにそれぞれ対応するＮ（Ｎは複数）並列ビットラインを有する第２並列データバスを通じてシステムデコーダに供給される平文ビットストリームを発生させる。この方法は、第１データバスのＮ並列ビットラインの各々のＮビットの暗号文ビットストリームのビットオーダをスクランブルして、Ｎビット幅のスクランブルされた暗号文ビットストリームを発生させるステップと、スクランブルされたＮビットの暗号文ビットストリームのビットオーダをスクランブル解除して、元の暗号文ビットストリームと同一のスクランブル解除された暗号文ビットストリームを発生させるステップと、複号機関を用いて前記スクランブル解除された暗号文ビットストリームを複号して、平文ビットストリームを発生させるステップと、第２データバスのＮビットラインの各々のＮビットの平文ビットストリームのビットオーダをスクランブルして、Ｎビット幅のスクランブルされた平文ビットストリームを発生させるステップと、スクランブルされたＮビットの平文ビットストリームのビットオーダをスクランブル解除して、元の平文ビットストリームと同一のスクランブル解除された平文ビットストリームを発生させるステップとを有する。前記Ｎビットの暗号文ビットストリームのビットオーダをスクランブルするステップを、第１ビットスクランブルアルゴリズムに従って実行し、前記Ｎビットの平文ビットストリームのビットオーダをスクランブルするステップを、第２ビットスクランブルアルゴリズムに従って実行する。第１及び第２ビットスクランブルアルゴリズムを同一しても互いに相違するようにしてもよい。本発明の好適例において、前記第１ビットスクランブルアルゴリズムを、前記デジタル受信機の複数の連続的なパワーアップサイクルの各々のに対する互いに相違する複数のあり得る第１ビットスクランブルアルゴリズムのうちの一つとし、前記第２ビットスクランブルアルゴリズムを、前記デジタル受信機の複数の連続的なパワーアップサイクルの各々のに対する互いに相違する複数のあり得る第２ビットスクランブルアルゴリズムのうちの一つとする。Ｎビットのスクランブルされた暗号文ビットストリームのビットオーダのスクランブル解除ステップを、第１ビットスクランブルアルゴリズムとは逆の第１ビットスクランブル解除アルゴリズムに従って実行し、Ｎビットのスクランブルされた平文ビットストリームのビットオーダのスクランブル解除ステップを、第２ビットスクランブルアルゴリズムの逆である第２ビットスクランブル解除アルゴリズムに従って実行する。さらに、Ｎビットの暗号文ビットストリームのビットオーダをスクランブルするステップは、Ｎビットのスクランブルされた暗号文ビットストリームのビットオーダをスクランブル解除するステップと同期をとり、Ｎビットの平文ビットストリームのビットオーダをスクランブルするステップは、Ｎビットのスクランブルされた平文ビットストリームのビットオーダをスクランブル解除するステップと同期をとる。本発明は、暗号化されたビットストリームを受信するとともに暗号文ビットストリームを発生させるシステムデコーダと、暗号文ビットストリームを復号するとともに平文ビットストリームを発生させる復号機関と、システムデコーダの並列出力ポートと復号機関の並列入力ポートとの間に結合したＮ（Ｎは複数）並列ビットラインを有する第１並列データバスと、復号機関の並列出力ポートとシステムデコーダの並列入力ポートとの間に結合したＮ（Ｎは複数）並列ビットラインを有する第２並列データバスとを有するデジタル受信機も含む。システムデコーダは、第１データバスのＮビットライン上でＮビットの平文ビットストリームのビットオーダをスクランブルして、第１並列データバスを通じて復号機関の並列入力ポリシリコン−とに供給されるＮビット幅のスクランブルされた暗号文ビットストリームを発生させる暗号文スクランブルモジュールを有する。復号機関は、Ｎビットのスクランブルされた暗号文ビットストリームのビットオーダをスクランブル解除して、元の暗号文ビットストリームと同一のスクランブル解除された平文ビットストリームを発生させる平文スクランブル解除モジュールを有する。復号機関は、第２データバスのＮビットライン上でＮビットの平文ビットストリームのビットオーダをスクランブルして、第２並列データバスを通じてシステムデコーダの並列入力ポートに供給されるＮビット幅のスクランブルされた平文ビットストリームを発生させる平文スクランブルモジュールを更に有する。システムデコーダは、Ｎビットのスクランブルされた平文ビットストリームのビットオーダをスクランブル解除して、元の平文ビットストリームと同一のスクランブル解除された平文ビットストリームを発生させる平文スクランブル解除モジュールを更に有する。好適例において、第１及び第２並列データバスは、少なくとも部分的に外界に露出され、システムデコーダ及び復号機関を個別の第１及び第２チップ上で実現する。さらに、暗号文スクランブルモジュール及び暗号文スクランブル解除モジュールを、好適には相補的な第１及び第２状態マシン（例えば、線形フィードバックシフトレジスタの組合せ）として実現し、平文スクランブルモジュール及び平文スクランブル解除モジュールを、好適には相補的な第３及び第４状態マシンとして実現する。さらに、システムデコーダ及び復号機関を、好適には共通電源に結合するとともに、互いにパワーサイクルして、第１及び第２状態マシンは、複数の連続的なパワーアップサイクルに亘って相補的な第１及び第２状態のシーケンスをそれぞれ同期をとって繰り返し、第３及び第４状態マシンは、複数の連続的なパワーアップサイクルに亘って相補的な第３及び第４状態のシーケンスをそれぞれ同期をとって繰り返す。本発明は、後に詳細に説明する情報デジタル受信機及び方法の他の変形例も含む。図面の簡単な説明本発明のこれら及び他の種々の形態及び態様を、添付図面に関連して以下詳細に説明する。図１は、デジタルテレビジョン受信機の復号機関とシステムデコーダとの間で暗号による保障された相互接続部を提供する本発明の好適な実施の形態による装置を有するデジタルテレビジョン受信機の一部のブロック図である。発明の詳細な説明ここで図１を参照すると、本発明の好適な実施の形態によるデジタルテレビジョン受信機の複号機関とシステムデコーダとの間を暗号によって保障するインタフェースを設けた方法及び装置を示す。より詳細には、デジタル受信機、例えば、ＭＰＥＧ−２デジタルテレビジョン受信機は、データバス１６，１８、例えば、１６ビット幅の並列データバスを通じて互いに通信する複号機関１２及びシステムデコーダ１４を有し、これらは共に複号機関１２とシステムデコーダ１４との間の相互接続部を有する。本発明によれば、システムデコーダ１４は、通常のデコーダ回路に加えて、暗号文スクランブル回路又はモジュール２０と、平文スクランブル回路又はモジュール２２とを有し、複号機関１２は、通常の複号回路に加えて、暗号文スクランブル解除回路又はモジュール２４と、平文スクランブル回路又はモジュール２６とを有する。システムデコーダの暗号文スクランブルモジュール２０及び複号機関１２の暗号文スクランブル解除モジュール２４は、１６ビット幅の並列バス１６を通じで通信し、複号機関１２の平文スクランブルモジュール２６及びシステムデコーダ１４の平文スクランブルモジュール２２は、１６ビット幅の並列バス１８を通じて通信する。本発明によれば、暗号文ビットストリームを具えるビットのビットオーダ（ビット位置）（すなわち、デジタルテレビジョン受信機１０によって受信した暗号化されたデジタルテレビジョン信号）は、任意の適切なビットスクランブルアルゴリズムによって、システムデコーダ１４の暗号文スクランブルモジュール２０によってスクランブルされる。例えば、暗号文ビットストリームの奇数ビットを、並列データバス１６の偶数ビットライン上に配置することができ、暗号文ビットストリームを、並列データバス１６の奇数ビットライン上に配置することができる。当然、暗号文ビットストリームのビットオーダをスクランブルするのに用いられる特定のビットストリームアルゴリズムは、本発明を制限するものではない。複号機関１２の暗号文スクランブル解除モジュール２４は、ビットスクランブル解除アルゴリズムによって、並列データバス１６上で受信したスクランブルされた暗号文ビットストリームのビットオーダのスクランブル解除を行うように機能し、このアルゴリズムは、システムデコーダ１４の暗号文スクランブルモジュール２０によって実行されるビットスクランブルアルゴリズムの逆である。スクランブル解除された暗号文ビットストリームは、複号機関１２によって通常の方法で複号され、これによって平文ビットストリームを発生させる。本発明の他の態様によれば、複号機関１２によって発生した平文ビットストリームを具えるビットのビットオーダは、任意の適切なビットスクランブル形態に応じて、複号機関１２の平文スクランブルモジュール２６によってスクランブルされる。例えば、平文ビットストリームの奇数ビットを、並列データバス１８の偶数ビットライン上に配置することができ、平文ビットストリームの偶数ビットを、並列データバス１８の奇数ビットライン上に配置することができる。当然、平文ビットストリームのビットオーダをスクランブルするのに用いられる特定のビットスクランブルアルゴリズムも、本発明を制限するものではない。これに関連して、暗号文ビットストリーム及び平文ビットストリームのビットオーダをスクランブルするのに用いられるビットスクランブルアルゴリズムは、同一でも互いに相違してもよい。システムデコーダ１４の平文スクランブル解除モジュール２２は、ビットスクランブル解除アルゴリズムを実行することによって並列データバス１８上で受信したスクランブルされた平文ビットストリームのビットオーダをスクランブル解除するように機能し、このアルゴリズムは、複号機関１２の平文スクランブルモジュール２６によって実行されるビットスクランブルアルゴリズムの逆であり、これによってスクランブル解除された平文ビットストリームを発生させ、これは、通常の方法で十分処理される。複号機関１２とシステムデコーダ１４との間の相互接続の暗号の保障を増大させる本発明の他の態様によれば、デジタルテレビジョン受信機１０の各パワーアップの際に、以前のパワーアップで用いられたものと異なるビットスクランブル形態を、データバス１６上の暗号文ビットストリームのビットオーダとデータバス１８上の平文ビットストリームのビットオーダの両方をスクランブルするのに用いることができる。例えば、複数の互いに相違するビットスクランブル形態の任意の又は予め決定されたものを、デジタルテレビジョン受信機１０の各パワーアップの際にシステムデコーダ１４の暗号文スクランブルモジュール２０及び暗号機関１２の平文スクランブルモジュール２６によって選択することができる。本発明のこの実施の形態に対する要求は、常に同時に相補的なビットスクランブル／スクランブル解除アルゴリズムを実行するようにシステムデコーダ１２の暗号文スクランブルモジュール２０及び複号機関１２の暗号文スクランブル解除モジュール２４の同期をとることと、常に同時に相補的なビットスクランブル／スクランブル解除アルゴリズムを実行するように複号機関１２の平文スクランブルモジュール２６及びシステムデコーダ１４の平文スクランブル解除モジュール２２の同期をとることだけである。本実施の形態において、これを、相補的な状態マシンのような暗号文スクランブルモジュール２０及び暗号文スクランブル解除モジュール２４を実現することによって、並びに相補的な状態マシンのような平文スクランブルモジュール２６及び平文スクランブル解除モジュール２２を実現することによって達成される。相補的な状態マシンの対の各々は、例えば、デジタルテレビジョン受信機１０の連続的なパワーアップサイクル上の複数の相違するビットスクランブル／スクランブル解除アルゴリズムに対応する複数の互いに相違する相補的な状態を繰り返す。例えば、状態マシンを、複数の状態を有するように形成し、その結果、これらは、連続的なパワーアップサイクルの短い期間中に「重なり合わず」に同一パターンの状態を繰り返す。この理由は、一度アタッカがパターンを決定すると、状態マシンをパワーアップして、状態マシンを必要なｘ回特定の状態にして繰り返すことはアタッカにとって通常のこととなるからである。暗号機関１２とシステムデコーダ１４との間の相互接続部を１対の１６ビット幅の並列データバス１６，１８で構成した図１に図示した実施の形態において、理論的には、１６ビット幅の並列データバス１６，１８によって実行される２バイトワードのビットのオーダ（位置）をスクランブルするために発生させる２¹⁶の相違するあり得るビットパターン（したがって、各状態マシンの２¹⁶のあり得る状態）が存在する。動作中、状態マシンは同一である。各状態マシンは、同一の初期化ベクトルを有する。パワーが繰り返されると、状態マシンの次の状態が実現される。複号機関１２及びシステムデコーダ１４を共通電源に結合するので、これらは共に給電され、その結果、複号機関１２及びシステムデコーダ１４の各々の状態マシンは、本来同期がとられる。（所定の入力に対する）各状態マシンの出力は、その状態マシンの現在の状態に依存する。したがって、各状態マシンによって実行されるビットスクランブル／スクランブル解除アルゴリズムは、その現在の状態（又はシード状態）に依存する。したがって、常に同時に相補的にビットスクランブル／スクランブル解除アルゴリズムを実行するように、システムデコーダ１４の暗号文スクランブルモジュール２０及び複号機関１２の暗号文スクランブル解除モジュール２４の同期をとるとともに、常に同時に相補的なビットスクランブル／スクランブル解除アルゴリズムを実行するように、複号機関１２の平文スクランブルモジュール２６及びシステムデコーダ１４の平文スクランブル解除モジュール２２の同期をとるという要求を、連続的なパワーアップサイクル中に同一回数の相補的な状態を繰り返すように暗号文スクランブルモジュール２０の状態マシン及び暗号文スクランブル解除モジュール２４の状態マシンを形成し、かつ、連続的なパワーアップサイクル中に同一回数の相補的な状態を繰り返すように平文スクランブルモジュール２６及び平文スクランブル解除モジュール２２を形成することによって、容易に満足させることができる。いかなる理由であっても、複号機関１２がパワーアップするとともにシステムデコーダ１４がパワーアップせず、又は複号機関１２がパワーアップしないとともにシステムデコーダ１４がパワーアップしない場合、これらの間のインタフェースは同期をとらず、これによってこれらの間の任意の通信は防止される。このようなことが発生する場合、システム内の任意の手段（ハードウェア又はソフトウェア）によってこのような「同期をとらない」状態が訂正可能でないことが好ましい。その理由は、これは、システムを暗号によって保障するからである。さらに本発明によれば、以下の四つの追加の侵害防止手段を採用して、システムへのアタックの困難さ及びコスト対報酬を増大させる。（１）複号機関１２及びシステムデコーダ１４のパッケージ化に対するボールグリッドアレイ（ＢＧＡ）パッケージの使用。この理由は、ＢＧＡパッケージがＩＣピンへのアクセスを制限するからであり、また、ＢＧＡパッケージは、一度システムボードの表面に装着するとシステムボードから取り除くのが困難となるからである。したがって、ＢＧＡパッケージを使用することによって、アタッカになろうとする者がピンにアクセスするためにボードからＩＣを取り除くとともにこれらをソケットに配置するのが困難になる。これによって、装置を悪用するのが著しく困難になる。（２）基板経路をパッケージに接続する埋め込み経路の使用。これによって、バスデータ信号へのアクセスが制限される。（３）内側層上にトレースが見えるのを防止するための複号機関１２及びシステムデコーダ１４の下の少なくとも一つのパワープレーン(power plane)（例えば、多層基板中の全ての銅層）の使用。多層基板の内側層上のトレースを見ることを試みるために、アタッカとなる者は、パワープレーン層にドリルで孔を開ける必要がある。これによって短絡が生じ、全装置が不作動状態となり、アタックを無効にする。（４）複号機関１２とシステムデコーダ１４の両方のＢＧＡパッケージを包むエポキシの使用。（５）回路の悪用を困難にするためにスクランブルモジュール回路配置を曖昧にするＡＳＩＣ技術のマスク技術と、走査電子顕微鏡を用いたＡＳＩＣ設計の検査からの「シード状態」との利用。本発明の好適な実施の形態をこれまで詳細に説明したが、当業者には明らかなここで教示した基本的な発明の概念の多数の変形及び変更は、添付した請求の範囲で規定したように本発明の精神及び範囲内にある。例えば、本発明を、並列データバス１６及び１８で構成した相互接続部に関連して説明したが、本発明は、直列データバスで構成した相互接続部を有するデジタル受信機にも同様に適用することができる。さらに、本発明を、デジタルテレビジョン受信機１０に関連して説明したが、本発明を任意のタイプのデジタル受信機に同様に適用することができる。さらに、ＭＰＥＧ−２仕様、例えば、ＡＴＳＣ基準を満足する圧縮デジタルビデオビットストリームは、ビデオ、音響、テキスト、音声、データ、図形、画像及び他のタイプのマルチメディアデータを含む多様なデータを含むが、これらに制限されるものではない。システムの暗号保障を更に増強させるためにビットスクランブル／スクランブル解除形態を増強させることができる。例えば、並列データバス１６，１８上のビットの位置に加えて又はその代わりに、ビットの各々を、可変時間によって（例えば、可変クロックサイクルによって）遅延させることができる。このタイプのビットスクランブルは、一時ビットスクランブル(temporal bit-scrambling) として教示される。さらに、データバス１６及び１８の並列データラインの各々に対して存在するビットストリームの連続的なビットの順次のオーダを同様にスクランブルすることかできる。暗号文スクランブルモジュール２０、暗号文スクランブル解除モジュール２４、平文スクランブルモジュール２６及び平文スクランブル解除モジュール２２を状態マシンとして実現するのではなく、これらモジュールを、状態マシンの出力を制御信号として利用できる各状態マシンの制御の下での信号処理回路として実現することができる。例えば、状態マシンの出力を、読出し専用メモリ（ＲＯＭ）に記憶された相違するビットパターン（ビット位置結合）をルックアップするアドレス又はビットパターンを発生させる線形フードバックシフトレジスタ（ＬＦＳＲ）に対するシード状態として用いることができる。また、状態マシンの出力を、各信号処理回路によって変換して、最終ビットストリームを発生させることができる。Description: A method and apparatus for cryptographically guaranteeing an interface between a decoding system of a digital television receiver and a system decoder. Background of the Invention FIELD OF THE INVENTION The present invention relates generally to security means for digital receivers, and more particularly to a method and apparatus for providing a cryptographically secure interface between a digital television receiver decoding system and a system decoder. It is. Digital television in current or future cable or satellite reserved digital television systems (eg, digital television systems based on the MPEG-2 digital video compression standard described in the ISO / IEC 13818 document, such as the ATSC digital television standard). Various devices have been developed to prevent signal infringement. Generally, digital television signals are encrypted by the service provider before transmission and then decrypted at the receiving end. Typically, the system subscriber has a connection between the cable feeder or satellite receiver and the subscriber's television receiver (either in a separate setup box or within the digital television receiver itself). A digital television receiver having a decoding organization (integrated in) is provided. There are a number of known encryption algorithms that can be used, including the Diffie-Hellman encryption algorithm, the RSA (Rivest-Shamir-Adleman) encryption algorithm, and the DES (Data Encryption Standard) encryption algorithm. In digital television systems (and other types of digital data transmission systems), the decryption authority uses and responds to public and private keys that are dependent on the particular encryption algorithm used and unknown and decryption authority. According to the decoding algorithm, the encrypted television signal received by the digital television receiver is decoded. The integrity of the security provided by such a system depends on the confidentiality of the private key. If the infringer (attacker) can find the private key, a skilled infringer (an individual or company that can exploit the setup box decoder and the decryption chip) manufactures another "spoofed" decryption chip, Into a "black box" to allow non-subscribers (ie, those who do not pay the service provider a subscription) to receive programming. In encryption systems for digital television systems (and other types of digital data transmission systems), two levels of encryption are used: public key encryption and private key encryption. Most of the data is encrypted using private key cryptography (ie, a block cipher such as DES) due to the speed of private key cryptography. A data transmission session (typically, the session is several milliseconds of transmitted data) is encrypted with a block cipher by using a different private key called a session key. Each session has its own private key. The session key itself is typically encrypted using a public key cryptosystem and can only be decrypted by the user holding the private key of the user of the public key system, whereby the decryption takes place and the session The key is used to decrypt the transmitted data session. The integrity of the security provided by such a system depends primarily on the confidentiality of the user's personal key and to some extent on the confidentiality of any session key. If the infringer (attacker) can find the private key, a skilled infringer (an individual or company that can exploit the setup box decoder and the decryption chip) manufactures another "spoofed" decryption chip, Into a "black box" to allow non-subscribers (ie, those who do not pay the service provider a subscription) to receive programming. The best guaranteed way to implement a decoding engine is to integrate the decoding engine on the same die as the system decoder to provide an integrated circuit (IC). For example, for a receiver that processes an MPEG-2 transport stream, the system decoder demultiplexes the transport stream into a packetized elementary stream (PES). In an MPEG-2 type stream, PES packets can be extracted and transport packets can be formed therefrom (a). At this time, the transport packet can be encrypted. The PES packet is encrypted, and a transport packet can be formed from the encrypted PES packet and transmitted as it is (b). Finally, the data of the PES packets can be encrypted to form transport packets from the signaled PES data, each having an encrypted transport packet payload. Using method (a), the digital receiver must first decode the transport packet payload and then perform the demultiplexing required to recover the PES packet (demultiplexing before demultiplexing). issue). Using method (b), the digital receiver needs to demultiplex the transport packet to form an encrypted PES packet, and then decrypt the PES packet (decryption after demultiplexing). When using the method (c), decoding before and after the multiplexer is required. Integrating the decoding system on the same die as the system decoder makes it very difficult to exploit the decoding system. The system decoder and the decoding system are connected by a wired connection inside the IC using a special mask and design. You. However, such wired ICs are inflexible to system designers because they cannot be deformed, and only support a single cryptographic form to eliminate everything else. Therefore, individual ICs specially designed to support different cryptographic algorithms need to be used for services using different cryptographic algorithms. The most flexible way to implement a decoding facility is to use a general purpose digital signal processor (eg, a field programmable gate / logic array (FPGA) that can be reconfigured by software that supports different cryptographic algorithms. Or FPLA) or ASIC core). However, this technique greatly reduces the security of the system. The reason is that the system is vulnerable to software and hardware attacks. Another way to implement the decoding engine is to implement the decoding engine and the system decoder on separate chips, so that the decoding engine is off-chip from the system decoder. In this way, different decoding engines can be used simply by substituting chips. However, while this is a particularly flexible way of implementing a cryptographic authority, the security of the system is compromised by exposing the interconnect between the system decoder and the decryption authority to the outside world. Interconnects exposed to the following types of attacks are susceptible to attack: That is, an attacker reads a ciphertext (ie, an encrypted bit stream) from an interconnect (eg, a first parallel or serial data bus), and reads an interconnect (eg, a second parallel or serial data bus). From the corresponding plaintext (ie, the decrypted bitstream) from the data bus. By accessing the ciphertext and plaintext, the attacker can perform known plaintext, and the selected ciphertext attacks a decryption authority when attempting to recover all or part of the private key. Generally, an attack that attempts to recover a decrypted form of a private or rights key is known as decryption. A special subset of decryption is called differential decryption and is useful in DES encryption / decryption forms. With the exposed interface, the attacker can use the selected ciphertext attack so that differential decryption can be performed at the decryption authority, thereby restoring the rights key. In addition, the exposed interface allows the attacker to use a laboratory device that generates the ciphertext and means corresponding to the plaintext without difficulty. Under these circumstances, the attacker need only know the encryption scheme used and the public key of the service provider and / or client (subscriber). Furthermore, if the data transmission service is interactive, i.e. if the subscriber is able to provide feedback over a two-way communication link, the individual subscriber's set-top box is provided with a decryption authority and a transmitter so that the subscriber can The data to be encrypted and "encoded" for authentication using a personal key before transmission can be entered (e.g., via a keyboard). Therefore, an attacker who exposes a private key can also imitate a real subscriber using the private key. Based on what has been described, there remains a need in the art for a method and apparatus that provides a cryptographically secured interface between the most robust digital television receiver decryption authority and a system decoder using currently available technology. Can be seen, which results in a very high cost-to-reward ratio for any attacker trying to get into the system. In this regard, an attacker is sufficient from an exposed interconnect between the decoding engine of a digital television receiver or any other type of digital data receiver (ie, more generally a digital receiver) and a system decoder. There has been a need in the past for methods and apparatus that make it very difficult (or impossible) to obtain information. The present invention satisfies this conventional need. SUMMARY OF THE INVENTION The present invention includes a method for providing an interface between a decoding facility of a digital receiver, eg, an MPEG-2 digital television receiver, and a system decoder. The system decoder receives the encrypted bit stream and is provided to the decryption authority via a first parallel data bus having N (N) parallel bit lines each corresponding to an N-bit ciphertext bit stream. Generate a ciphertext bitstream. The decryption engine decrypts the ciphertext bitstream and provides the plaintext bits to a system decoder via a second parallel data bus having N (N) parallel bitlines, each corresponding to an N-bit plaintext bitstream. Generate a stream. The method includes scrambling a bit order of an N-bit ciphertext bitstream of each of N parallel bitlines of a first data bus to generate an N-bit wide scrambled ciphertext bitstream. Descramble the bit order of the N-bit ciphertext bitstream to generate the same descrambled ciphertext bitstream as the original ciphertext bitstream; and Decrypting the encrypted ciphertext bit stream to generate a plaintext bitstream, and scrambling the bit order of each N-bit plaintext bitstream of the N bit lines of the second data bus to obtain an N-bit wide scramble Generated plaintext bitstream A step that, by descrambling the bit order of the scrambled N-bit plain text bitstream, and a step of generating the original plaintext bit stream same descrambled plain text bitstream. The step of scrambling the bit order of the N-bit ciphertext bitstream is performed according to a first bit scrambling algorithm, and the step of scrambling the bit order of the N-bit plaintext bitstream is performed according to a second bit scrambling algorithm. . The first and second bit scrambling algorithms may be the same or different from each other. In a preferred embodiment of the invention, the first bit scrambling algorithm is one of a plurality of different first bit scrambling algorithms different from each other for each of a plurality of successive power-up cycles of the digital receiver. , The second bit scrambling algorithm being one of a plurality of different second bit scrambling algorithms different from each other for each of a plurality of successive power-up cycles of the digital receiver. Performing a descrambling step of the bit order of the N-bit scrambled ciphertext bit stream according to a first bit descrambling algorithm opposite to the first bit scrambling algorithm, and performing a bit order of the N-bit scrambled plaintext bit stream. Is performed according to a second bit descrambling algorithm which is the reverse of the second bit scrambling algorithm. Furthermore, the step of scrambling the bit order of the N-bit ciphertext bit stream is synchronized with the step of descrambling the bit order of the N-bit scrambled ciphertext bit stream, and the bit order of the N-bit plaintext bitstream is synchronized. Is synchronized with the step of descrambling the bit order of the N-bit scrambled plaintext bitstream. The present invention provides a system decoder that receives an encrypted bitstream and generates a ciphertext bitstream, a decryption unit that decrypts the ciphertext bitstream and generates a plaintext bitstream, and a parallel output port of the system decoder. A first parallel data bus having N (N) parallel bit lines coupled to a parallel input port of the decoding engine; and N coupled between a parallel output port of the decoding engine and a parallel input port of the system decoder. A digital receiver having a second parallel data bus having parallel bit lines (where N is a plurality). The system decoder scrambles the bit order of the N-bit plaintext bit stream on the N-bit line of the first data bus and supplies the N-bit width to the parallel input polysilicon of the decoding engine through the first parallel data bus. Has a ciphertext scramble module for generating a scrambled ciphertext bitstream. The decryption authority has a plaintext descrambling module that descrambles the bit order of the N-bit scrambled ciphertext bitstream to generate the same descrambled plaintext bitstream as the original ciphertext bitstream. The decoding engine scrambles the bit order of the N-bit plaintext bit stream on the N-bit line of the second data bus, and scrambles the N-bit wide scrambled data supplied to the parallel input port of the system decoder through the second parallel data bus. A plaintext scramble module for generating the generated plaintext bitstream. The system decoder further includes a plaintext descrambling module that descrambles the bit order of the N-bit scrambled plaintext bitstream to generate the same descrambled plaintext bitstream as the original plaintext bitstream. In a preferred embodiment, the first and second parallel data buses are at least partially exposed to the outside world and implement the system decoder and decoding engine on separate first and second chips. Further, the ciphertext descrambling module and the ciphertext descrambling module are preferably implemented as complementary first and second state machines (eg, a combination of linear feedback shift registers), and the plaintext scrambling module and the plaintext descrambling module are implemented. , Preferably implemented as complementary third and fourth state machines. Further, the system decoder and decoding engine are preferably coupled to a common power supply and power cycled with each other such that the first and second state machines provide complementary first power up cycles over a plurality of successive power up cycles. The third and fourth state machines respectively synchronize the complementary third and fourth state sequences over a plurality of successive power-up cycles. Repeat. The invention also includes other variants of the digital information receiver and method described in detail below. BRIEF DESCRIPTION OF THE DRAWINGS These and various other aspects and aspects of the present invention are described in detail below with reference to the accompanying drawings. FIG. 1 is a portion of a digital television receiver having an apparatus according to a preferred embodiment of the present invention for providing a cryptographically secured interconnect between a digital television receiver decryption authority and a system decoder. It is a block diagram of. DETAILED DESCRIPTION OF THE INVENTION Referring now to FIG. 1, a method and apparatus for providing a cryptographically secure interface between a decoding system and a system decoder of a digital television receiver according to a preferred embodiment of the present invention is described. Show. More specifically, a digital receiver, such as an MPEG-2 digital television receiver, has a decoding unit 12 and a system decoder 14 that communicate with each other over data buses 16, 18, eg, a 16-bit wide parallel data bus. However, they both have an interconnect between the decoding engine 12 and the system decoder 14. According to the present invention, the system decoder 14 includes a ciphertext scrambling circuit or module 20 and a plaintext scrambling circuit or module 22 in addition to a normal decoder circuit. In addition, a ciphertext descramble circuit or module 24 and a plaintext scramble circuit or module 26 are provided. The ciphertext scramble module 20 of the system decoder and the ciphertext descrambling module 24 of the decryption unit 12 communicate via a 16-bit wide parallel bus 16, and the plaintext scramble module 26 of the decryption unit 12 and the plaintext scramble of the system decoder 14. Module 22 communicates over a 16-bit wide parallel bus 18. According to the present invention, the bit order (bit position) of the bits comprising the ciphertext bit stream (ie, the encrypted digital television signal received by the digital television receiver 10) may be any suitable bit scrambled. It is scrambled by the ciphertext scramble module 20 of the system decoder 14 according to the algorithm. For example, odd bits of the ciphertext bitstream can be located on even bitlines of the parallel data bus 16 and ciphertext bitstreams can be located on odd bitlines of the parallel data bus 16. Of course, the particular bitstream algorithm used to scramble the bit order of the ciphertext bitstream is not a limitation of the present invention. The ciphertext descrambling module 24 of the decryption unit 12 functions to descramble the bit order of the scrambled ciphertext bitstream received on the parallel data bus 16 by a bit descrambling algorithm, which algorithm , The inverse of the bit scrambling algorithm performed by the ciphertext scrambling module 20 of the system decoder 14. The descrambled ciphertext bitstream is decrypted in a conventional manner by the decryption engine 12, thereby generating a plaintext bitstream. In accordance with another aspect of the invention, the bit order of the bits comprising the plaintext bit stream generated by the decryption engine 12 is determined by the plaintext scrambling module 26 of the decryption engine 12 according to any suitable bit scrambling scheme. Be scrambled. For example, odd bits of the plaintext bitstream can be placed on even bitlines of the parallel data bus 18 and even bits of the plaintext bitstream can be placed on odd bitlines of the parallel data bus 18. Of course, the particular bit scrambling algorithm used to scramble the bit order of the plaintext bitstream is not a limitation of the present invention. In this regard, the bit scrambling algorithms used to scramble the bit order of the ciphertext bitstream and the plaintext bitstream may be the same or different. The plaintext descrambling module 22 of the system decoder 14 functions to descramble the bit order of the scrambled plaintext bitstream received on the parallel data bus 18 by performing a bit descrambling algorithm, which algorithm includes: The inverse of the bit scrambling algorithm performed by the plaintext scrambling module 26 of the decryption engine 12, which produces an unscrambled plaintext bitstream, which is well processed in the usual manner. According to another aspect of the present invention, which increases the security of the encryption between the decryption engine 12 and the system decoder 14, each power-up of the digital television receiver 10 is performed at a previous power-up. A different bit scrambling scheme than that used may be used to scramble both the bit order of the ciphertext bitstream on data bus 16 and the bit order of the plaintext bitstream on data bus 18. For example, any or predetermined of a plurality of different bit scramble forms may be combined with the ciphertext scramble module 20 of the system decoder 14 and the plaintext scramble of the cipher engine 12 at each power-up of the digital television receiver 10. It can be selected by module 26. The requirement for this embodiment of the present invention is that the synchronization of the ciphertext descramble module 20 of the system decoder 12 and the ciphertext descramble module 24 of the decryption engine 12 always execute complementary bit scrambling / descrambling algorithms simultaneously. And simply synchronize the plaintext descramble module 26 of the decryption engine 12 and the plaintext descramble module 22 of the system decoder 14 to always execute complementary bit scrambling / descrambling algorithms at the same time. In this embodiment, this is achieved by implementing a ciphertext scramble module 20 and a ciphertext descramble module 24, such as a complementary state machine, and a plaintext scramble module 26, This is achieved by implementing the descrambling module 22. Each of the pairs of complementary state machines may include, for example, a plurality of different complementary states corresponding to a plurality of different bit scrambling / descrambling algorithms on successive power-up cycles of digital television receiver 10. repeat. For example, a state machine may be formed having a plurality of states so that they repeat the same pattern of states "non-overlapping" during a short period of successive power-up cycles. The reason for this is that once the attacker has determined the pattern, it is normal for the attacker to power up the state machine and repeat the state machine for the required x times in a particular state. In the embodiment shown in FIG. 1 in which the interconnection between the cryptographic engine 12 and the system decoder 14 is constituted by a pair of 16-bit wide parallel data buses 16, 18, in theory the 16-bit wide Generated to scramble the order (position) of the bits of the two-byte word performed by the parallel data buses 16 and 18 of FIG. ¹⁶ Different possible bit patterns (hence 2 ¹⁶ Possible states) exist. In operation, the state machine is the same. Each state machine has the same initialization vector. When the power is repeated, the next state of the state machine is realized. Since the decoding engine 12 and the system decoder 14 are coupled to a common power supply, they are powered together so that the state machines of each of the decoding engine 12 and the system decoder 14 are inherently synchronized. The output of each state machine (for a given input) depends on the current state of that state machine. Thus, the bit scrambling / descrambling algorithm performed by each state machine depends on its current state (or seed state). Therefore, the ciphertext scramble module 20 of the system decoder 14 and the ciphertext descramble module 24 of the decryption unit 12 are synchronized so that the bit scramble / descrambling algorithm is always and simultaneously complementarily executed, and the complementary scramble module 24 is always simultaneously complementary. The request to synchronize the plaintext descrambling module 26 of the decryption engine 12 and the plaintext descrambling module 22 of the system decoder 14 so as to execute a proper bit scrambling / descrambling algorithm is repeated the same number of times during successive power-up cycles. The state machine of the ciphertext scrambling module 20 and the state machine of the ciphertext descrambling module 24 are formed so as to repeat the complementary states of the ciphertext and the same number of phases during successive power-up cycles. By forming the plaintext scramble module 26 and the plain text descramble module 22 to repeat the states it can be easily satisfied. For any reason, if the decoding engine 12 powers up and the system decoder 14 does not power up, or if the decoding engine 12 does not power up and the system decoder 14 does not power up, the interface between them will be There is no synchronization, which prevents any communication between them. If this occurs, it is preferred that such an "out of sync" condition cannot be corrected by any means (hardware or software) in the system. The reason for this is that the system is cryptographically guaranteed. Further in accordance with the present invention, the following four additional infringement prevention measures are employed to increase the difficulty of attacking the system and the cost versus reward. (1) Use of a ball grid array (BGA) package for packaging the decoding engine 12 and the system decoder 14. The reason is that the BGA package restricts access to the IC pins, and it is difficult to remove the BGA package from the system board once it is mounted on the surface of the system board. Thus, using a BGA package makes it difficult for a potential attacker to remove the ICs from the board to access the pins and place them in the socket. This makes it very difficult to exploit the device. (2) Use of embedded paths to connect the substrate path to the package. This limits access to bus data signals. (3) Use of at least one power plane below the decoding unit 12 and the system decoder 14 (eg, all copper layers in a multilayer substrate) to prevent traces from being visible on the inner layer. . To attempt to see the traces on the inner layer of the multilayer substrate, the attacker needs to drill a hole in the power plane layer. This causes a short circuit, renders all devices inactive and nullifies the attack. (4) The use of epoxy wrapping the BGA packages of both the decoding engine 12 and the system decoder 14. (5) Use of mask technology of ASIC technology to obscure the circuit arrangement of the scramble module to make it difficult to abuse the circuit, and use of the "seed state" from the inspection of the ASIC design using a scanning electron microscope. Having described the preferred embodiment of the invention in detail, numerous variations and modifications of the basic inventive concept taught herein, which will be apparent to those skilled in the art, are set forth in the following claims. Within the spirit and scope of the present invention. For example, although the invention has been described with reference to an interconnect comprised of parallel data buses 16 and 18, the invention applies equally to a digital receiver having an interconnect comprised of a serial data bus. be able to. Further, while the invention has been described with reference to a digital television receiver 10, the invention is equally applicable to any type of digital receiver. In addition, compressed digital video bitstreams that meet the MPEG-2 specification, eg, ATSC standards, include a variety of data, including video, audio, text, audio, data, graphics, images, and other types of multimedia data. However, it is not limited to these. The bit scrambling / descrambling scheme can be enhanced to further enhance the cryptographic security of the system. For example, each of the bits can be delayed by a variable time (eg, by a variable clock cycle) in addition to or instead of the position of the bits on the parallel data buses 16,18. This type of bit scrambling is taught as temporal bit-scrambling. Further, the sequential order of successive bits of the bit stream present for each of the parallel data lines on data buses 16 and 18 can be similarly scrambled. Instead of implementing the ciphertext scramble module 20, the ciphertext descramble module 24, the plaintext scramble module 26, and the plaintext descramble module 22 as state machines, these state machines can use these modules as control signals. As a signal processing circuit under the above control. For example, the output of the state machine as a seed state for a linear feedback shift register (LFSR) that generates an address or bit pattern that looks up a different bit pattern (bit position combination) stored in a read-only memory (ROM). Can be used. Also, the output of the state machine can be converted by each signal processing circuit to generate a final bit stream.

───────────────────────────────────────────────────── 【要約の続き】ブル解除された暗号文ビットストリームを発生させるステップと、複号機関を用いて前記スクランブル解除された暗号文ビットストリームを複号して、平文ビットストリームを発生させるステップと、第２データバスのＮビットラインの各々のＮビットの平文ビットストリームのビットオーダをスクランブルして、Ｎビット幅のスクランブルざれた平文ビットストリームを発生させるステップと、スクランブルされたＮビットの平文ビットストリームのビットオーダをスクランブル解除して、元の平文ビットストリームと同一のスクランブル解除された平文ビットストリームを発生させるステップとを有する。この方法を実施するデジタルレシーバも開示する。────────────────────────────────────────────────── ─── [Continuation of summary] To generate a decrypted ciphertext bitstream. De-scrambled using Tep Decrypts the ciphertext bitstream Generating a stream, and N-bits on the second data bus. Of each N-bit plaintext bit stream of the Scrambles the bit order to obtain an N-bit wide scramble Steps to generate a plaintext bitstream And a scrambled N-bit plaintext bitstream. Unscramble the bit order of the Unscrambled plaintext identical to the bitstream Generating a bit stream. This A digital receiver that implements the method is also disclosed.

Claims

[Claims] 1. Maintains the interface between the digital receiver's cryptographic authority and the system decoder. A method of securing an interface, wherein the system decoder is encrypted. Receiving the encrypted bit stream and generating a ciphertext bit stream. Of the ciphertext bit stream of A second parallel data bus having corresponding N parallel bit lines Supplying the decryption authority to decrypt the ciphertext bitstream and A bit stream is generated and this plane bit stream is A second parallel data line having N parallel bit lines respectively corresponding to the sentence bit stream. To the system decoder via a data bus, The N-bit ciphertext file of each of N parallel bit lines of the first data bus. The bit order of the stream, and scramble the data in N bits. Generating an encrypted ciphertext bitstream; Bit order of the scrambled N-bit ciphertext bitstream Descrambled to the same scrambled code as the original ciphertext bit stream. Generating a stripped ciphertext bitstream; The descrambled ciphertext bit stream using the decoding unit Decoding the plaintext bit stream; and An N-bit plaintext bit stream for each of the N-bit lines of the second data bus; N bits wide scrambled plaintext Generating a bitstream; The bit order of the scrambled N-bit plaintext bit stream is Descramble to the same descrambled original plaintext bitstream. Generating an encrypted plaintext bit stream. Interface security method. 2. The digital receiver is a digital television receiver. The method for securing an interface according to claim 1. 3. Scramble the bit order of the N-bit ciphertext bitstream Performing the steps according to a first bit scrambling algorithm; A scrambler for scrambling the bit order of the N-bit plaintext bit stream. Performing the step according to a second bit scrambling algorithm. 2. The interface guarantee method according to claim 1, wherein: 4. The first and second bit scrambling algorithms are the same. 4. The interface guarantee method according to claim 3, wherein 5. The first and second bit scrambling algorithms are different from each other. 4. The method for securing an interface according to claim 3, wherein: 6. The first bit scrambling algorithm is transmitted to a plurality of digital receivers. Multiple possible different from each other for each successive power-up cycle Claims: 1. One of the first bit scrambling algorithms. Interface guarantee method according to range 3. 7. Combining the second bit scrambling algorithm with a plurality of digital receivers; Multiple possible different from each other for each successive power-up cycle Claims: One of the second bit scrambling algorithms. Interface guarantee method according to range 3. 8. Receiving the encrypted bit stream and ciphertext bit stream A system decoder for generating The ciphertext bitstream is decrypted and a plaintext bitstream is generated. With a compound organization to produce, A parallel output port of the system decoder and a parallel input port of the decoding engine; The first parallel data having N (N is an integer of 1 or more) parallel bit lines coupled between Tabas, A parallel output port of the decoding engine and a parallel input port of the system decoder; A second parallel data bus having N parallel bit lines coupled between; An N-bit ciphertext bit stream on an N-bit line of the first data bus; , And scramble the bit order of the data through the first parallel data bus. N-bit wide scrambled ciphertext bits supplied to the parallel input port of the organization. Means for generating a stream, The bit order of the N-bit scrambled ciphertext bit stream is Unscramble to the same descrambled original ciphertext bitstream. Means for generating an encrypted ciphertext bitstream; An N-bit plaintext bit stream is stored on the N-bit line of the second data bus. The bit order is scrambled and the system is transmitted through the second parallel data bus. -Bit wide scrambled plaintext supplied to the parallel input ports of the system decoder Means for generating a bitstream; The bit order of the N-bit scrambled plaintext bitstream is Unscrambled and unscrambled identical to the original plaintext bitstream Means for generating a plaintext bit stream. Shinki. 9. The digital receiver comprises a digital television receiver 9. The digital receiver according to claim 8, wherein: Ten. Scramble the bit order of the N-bit ciphertext bitstream Means for ciphertext scrambling module incorporated in said system decoder With The bit order of the N-bit scrambled encryption bit stream is The descrambling means is a ciphertext scramble incorporated in the decryption organization. Equipped with a module release module, Means for scrambling the bit order of the N-bit plaintext bit stream A stage comprising a plaintext scramble module incorporated within said decryption engine; The bit order of the N-bit scrambled plaintext bit stream is The descrambling means is a plaintext screen incorporated in the system decoder. 9. The digital device according to claim 8, further comprising a rumble release module. Receiving machine. 11． The first and second parallel data buses are at least partially exposed to the outside world. The digital receiver according to claim 10, wherein: 12． Implement the system decoder and decoding engine on separate first and second chips The digital receiver according to claim 11, wherein: 13. First and second ball grid arrays for packaging the first and second chips 13. The digital receiver according to claim 12, further comprising: a package. Machine.