JP2000304831A - テスト回路 - Google Patents
テスト回路Info
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- JP2000304831A JP2000304831A JP11110759A JP11075999A JP2000304831A JP 2000304831 A JP2000304831 A JP 2000304831A JP 11110759 A JP11110759 A JP 11110759A JP 11075999 A JP11075999 A JP 11075999A JP 2000304831 A JP2000304831 A JP 2000304831A
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Abstract
(57)【要約】
【課題】 通常動作に不要であるLSIテストピンを削除
し、LSI製造コストの増加を押さえる効果を持つ、テス
ト回路を提供することを目的とする。 【解決手段】 リセットまたは制御入力６によりシフト
レジスタ７と制御回路９がリセットされると、セレクタ
１０によりテストモード設定用入力ピン４はシフトレジ
スタ７に接続される。次に、テストモード設定用入力ピ
ン４からテストモード信号が入力され、その状態は、シ
フトレジスタ７に記憶される。設定したクロックパルス
数になると、制御回路９の出力１２が変化し、セレクタ
１０を切り替え、テストモード設定用入力ピン４がその
他の用途に使用する回路への接続信号１４に接続され
る。シフトレジスタ７の出力はデコーダ８でデコードさ
れテストモード出力１１となる。
し、LSI製造コストの増加を押さえる効果を持つ、テス
ト回路を提供することを目的とする。 【解決手段】 リセットまたは制御入力６によりシフト
レジスタ７と制御回路９がリセットされると、セレクタ
１０によりテストモード設定用入力ピン４はシフトレジ
スタ７に接続される。次に、テストモード設定用入力ピ
ン４からテストモード信号が入力され、その状態は、シ
フトレジスタ７に記憶される。設定したクロックパルス
数になると、制御回路９の出力１２が変化し、セレクタ
１０を切り替え、テストモード設定用入力ピン４がその
他の用途に使用する回路への接続信号１４に接続され
る。シフトレジスタ７の出力はデコーダ８でデコードさ
れテストモード出力１１となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）のテスト回路に関するものである。
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）のテスト回路に関するものである。
【０００２】
【従来の技術】近年のLSIは、従来のセットをLSIチップ
内に集積化するシステムLSI化が急速に進んでいる。そ
のシステムLSI化により、LSIテスト項目も多くの項目に
わたっている。テスト項目は、ディジタル・アナログの
多岐にわたっており、そのすべてを行わなければならな
い。
内に集積化するシステムLSI化が急速に進んでいる。そ
のシステムLSI化により、LSIテスト項目も多くの項目に
わたっている。テスト項目は、ディジタル・アナログの
多岐にわたっており、そのすべてを行わなければならな
い。
【０００３】このような多数のテスト項目を持つLSIの
テスト回路は、複数のテストモード設定用入力ピンから
信号を入力し、それをデコードして各テストモードを選
択する必要がある。特に、多機能化が進むシステムLSI
では、テスト項目も増大しテストモード設定用入力ピン
数も多くしなければならない。
テスト回路は、複数のテストモード設定用入力ピンから
信号を入力し、それをデコードして各テストモードを選
択する必要がある。特に、多機能化が進むシステムLSI
では、テスト項目も増大しテストモード設定用入力ピン
数も多くしなければならない。
【０００４】従来のテスト選択回路の例を図５に示す。
図５において、１はテスト項目数に見合った数のテスト
モード設定用入力ピン、２はテストモード設定用入力ピ
ンに接続されたデコーダ、３はテストモード出力であ
る。
図５において、１はテスト項目数に見合った数のテスト
モード設定用入力ピン、２はテストモード設定用入力ピ
ンに接続されたデコーダ、３はテストモード出力であ
る。
【０００５】以上のように構成されたテスト回路の動作
について、以下その動作を説明する。まず、テストモー
ド設定用入力ピン１に必要とするテストモード設定信号
を入力する。入力された信号はデコーダ２によりテスト
入力に対応したテストモード出力端子３に出力を出力
し、その結果、LSIテストモードを選択することができ
る。
について、以下その動作を説明する。まず、テストモー
ド設定用入力ピン１に必要とするテストモード設定信号
を入力する。入力された信号はデコーダ２によりテスト
入力に対応したテストモード出力端子３に出力を出力
し、その結果、LSIテストモードを選択することができ
る。
【０００６】
【発明が解決しようとする課題】従来のテスト回路は、
テスト項目数に見合った数のテストモード設定用入力ピ
ンから信号を入力し、テストモード設定用入力ピンに接
続されたデコーダでテスト項目の選択を実現してきた。
テスト項目数に見合った数のテストモード設定用入力ピ
ンから信号を入力し、テストモード設定用入力ピンに接
続されたデコーダでテスト項目の選択を実現してきた。
【０００７】しかしながら、従来のテスト回路は、テス
ト項目の増加に伴いテストモード設定用入力ピン数も増
加してしまう。また、このテスト入力ピンはLSIの通常
動作には不要である。このことは、LSIのピン数の増加
に繋がり、LSI製造コストが増加する問題がある。
ト項目の増加に伴いテストモード設定用入力ピン数も増
加してしまう。また、このテスト入力ピンはLSIの通常
動作には不要である。このことは、LSIのピン数の増加
に繋がり、LSI製造コストが増加する問題がある。
【０００８】本発明は、上記従来の問題を解決するもの
で、テストモード数に関わらずテストモード設定用入力
ピンを１ピンにさせることができ、かつ簡単な制御によ
りその他の用途に使用するピンに切り換えることがで
き、テストモード専用ピンを不要とするテスト回路を提
供することを目的とする。
で、テストモード数に関わらずテストモード設定用入力
ピンを１ピンにさせることができ、かつ簡単な制御によ
りその他の用途に使用するピンに切り換えることがで
き、テストモード専用ピンを不要とするテスト回路を提
供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明のテスト回路は、テストモードを設定するた
めに所定の期間使用でき前記所定の期間以外は別の用途
に切り替わる入力ピンを持つセレクタと、前記所定の期
間の間に前記入力ピンから入力された第１の信号をシフ
ト動作により第２の信号として保持し出力するシフトレ
ジスタと、前記シフトレジスタが出力する前記第２の信
号をデコードしテストモードを出力するデコーダと、リ
セット信号により入力されたクロック数をカウントし
て、所定のクロック数までを前記所定の期間とし前記セ
レクタと前記シフトレジスタを制御する制御回路とから
構成されている。
に、本発明のテスト回路は、テストモードを設定するた
めに所定の期間使用でき前記所定の期間以外は別の用途
に切り替わる入力ピンを持つセレクタと、前記所定の期
間の間に前記入力ピンから入力された第１の信号をシフ
ト動作により第２の信号として保持し出力するシフトレ
ジスタと、前記シフトレジスタが出力する前記第２の信
号をデコードしテストモードを出力するデコーダと、リ
セット信号により入力されたクロック数をカウントし
て、所定のクロック数までを前記所定の期間とし前記セ
レクタと前記シフトレジスタを制御する制御回路とから
構成されている。
【００１０】前記構成によって、テストモード数に関わ
らず、テストモード設定用入力ピンを１ピンにすること
ができ、更に簡単な制御によりテストモード設定用入力
ピンを別の用途のピンに切り換えることができ、テスト
モード専用ピンを不要とすることができる。
らず、テストモード設定用入力ピンを１ピンにすること
ができ、更に簡単な制御によりテストモード設定用入力
ピンを別の用途のピンに切り換えることができ、テスト
モード専用ピンを不要とすることができる。
【００１１】
【発明の実施の形態】以下、本発明の第一の実施形態に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１２】図１は、本発明の第一の実施形態における
テスト回路を示すものである。図１において、４はテス
トモード設定用入力ピン、５はクロックパルス入力、６
はリセットまたは制御入力、７はシフトレジスタ、８は
デコーダ、９は制御回路、１０はテストモードとその他
の機能を選択するセレクタ、１１はテストモード出力、
１２は制御回路９の出力、１３はセレクタ１０からの出
力、１４はテストとは別のその他の用途に使用する回路
への接続信号である。
テスト回路を示すものである。図１において、４はテス
トモード設定用入力ピン、５はクロックパルス入力、６
はリセットまたは制御入力、７はシフトレジスタ、８は
デコーダ、９は制御回路、１０はテストモードとその他
の機能を選択するセレクタ、１１はテストモード出力、
１２は制御回路９の出力、１３はセレクタ１０からの出
力、１４はテストとは別のその他の用途に使用する回路
への接続信号である。
【００１３】図１のテスト回路において、テストモード
設定用入力ピン４はセレクタ１０に接続され、さらにセ
レクタ１０によりセレクタの出力１３としてシフトレジ
スタ７にまたはその他の用途に使用する回路への接続信
号１４に選択的に接続される。クロックパルス入力５は
シフトレジスタ７と制御回路９に接続される。リセット
または制御入力６はシフトレジスタ７と制御回路９に接
続される。制御回路９の出力１２は、シフトレジスタ７
のイネーブル端子とセレクタ１０とデコーダ８に接続さ
れる。シフトレジスタ７の出力はテストモード設定信号
としてデコーダ８に入力され、デコーダ８からの出力は
テストモード出力１１になる構成である。クロックパル
ス入力５はLSI内部の他の回路に用いられているクロッ
ク信号と共有することも可能である。
設定用入力ピン４はセレクタ１０に接続され、さらにセ
レクタ１０によりセレクタの出力１３としてシフトレジ
スタ７にまたはその他の用途に使用する回路への接続信
号１４に選択的に接続される。クロックパルス入力５は
シフトレジスタ７と制御回路９に接続される。リセット
または制御入力６はシフトレジスタ７と制御回路９に接
続される。制御回路９の出力１２は、シフトレジスタ７
のイネーブル端子とセレクタ１０とデコーダ８に接続さ
れる。シフトレジスタ７の出力はテストモード設定信号
としてデコーダ８に入力され、デコーダ８からの出力は
テストモード出力１１になる構成である。クロックパル
ス入力５はLSI内部の他の回路に用いられているクロッ
ク信号と共有することも可能である。
【００１４】以上のように構成された本実施の形態のテ
スト回路について、以下、その動作を図１および図２に
より説明する。図２は本実施形態におけるテスト回路の
動作を示すタイミング図である。説明の簡単化のために
本実施の形態では、テストモードを８通りとし、従って
デコーダに入力される入力ラインを３ビットのライン、
それに対応してシフトレジスタ数を３、出力をＱ０，Ｑ
１，Ｑ３としている。
スト回路について、以下、その動作を図１および図２に
より説明する。図２は本実施形態におけるテスト回路の
動作を示すタイミング図である。説明の簡単化のために
本実施の形態では、テストモードを８通りとし、従って
デコーダに入力される入力ラインを３ビットのライン、
それに対応してシフトレジスタ数を３、出力をＱ０，Ｑ
１，Ｑ３としている。
【００１５】まず、図１のリセットまたは制御入力６が
Ｈｉｇｈレベル（以下、Ｈレベルと呼ぶ）となり、シフ
トレジスタ７と制御回路９がリセットされる。セレクタ
１０に制御回路９の出力１２（制御回路９のイネーブル
出力と同じ）が入力され、テストモード設定用入力ピン
４はシフトレジスタ７に接続される。次に、クロックパ
ルス入力５に同期してテストモード設定用入力ピン４か
らセレクタの出力１３としてテストモード設定入力がシ
フトレジスタのＤｉｎ端子に入力される。その状態は、
前記クロックパルス入力５に同期して前記シフトレジス
タ７に記憶される。さらに、制御回路９において設定さ
れたクロックパルス数（３クロック）だけ図２のテスト
モード設定期間１５となり、その間はクロックパルスに
同期してテストモード信号の入力とシフト動作が繰り返
される。前記クロックパルス入力５が設定したクロック
パルス数になると、制御回路９の出力１２がＬｏｗレベ
ル（以下、Ｌレベルと呼ぶ）に変化し、セレクタ１０を
切り替え、テストモード設定用入力ピン４がその他の用
途に使用する回路（内部のＩＯ回路）へ接続され、接続
信号１４が入力される。その際に、シフトレジスタ７の
各シフトレジスタ出力Ｑ０、Ｑ１，Ｑ２の状態が保持さ
れ、デコーダ８にテストモード設定信号として入力さ
れ、デコーダ８はシフトレジスタ７の出力をデコードし
テストモード出力１１を出力する。以降は設定されたテ
ストモードでテストが行われる。通常動作の設定にはテ
ストモード出力１１をすべてＬレベルにすればよい。
Ｈｉｇｈレベル（以下、Ｈレベルと呼ぶ）となり、シフ
トレジスタ７と制御回路９がリセットされる。セレクタ
１０に制御回路９の出力１２（制御回路９のイネーブル
出力と同じ）が入力され、テストモード設定用入力ピン
４はシフトレジスタ７に接続される。次に、クロックパ
ルス入力５に同期してテストモード設定用入力ピン４か
らセレクタの出力１３としてテストモード設定入力がシ
フトレジスタのＤｉｎ端子に入力される。その状態は、
前記クロックパルス入力５に同期して前記シフトレジス
タ７に記憶される。さらに、制御回路９において設定さ
れたクロックパルス数（３クロック）だけ図２のテスト
モード設定期間１５となり、その間はクロックパルスに
同期してテストモード信号の入力とシフト動作が繰り返
される。前記クロックパルス入力５が設定したクロック
パルス数になると、制御回路９の出力１２がＬｏｗレベ
ル（以下、Ｌレベルと呼ぶ）に変化し、セレクタ１０を
切り替え、テストモード設定用入力ピン４がその他の用
途に使用する回路（内部のＩＯ回路）へ接続され、接続
信号１４が入力される。その際に、シフトレジスタ７の
各シフトレジスタ出力Ｑ０、Ｑ１，Ｑ２の状態が保持さ
れ、デコーダ８にテストモード設定信号として入力さ
れ、デコーダ８はシフトレジスタ７の出力をデコードし
テストモード出力１１を出力する。以降は設定されたテ
ストモードでテストが行われる。通常動作の設定にはテ
ストモード出力１１をすべてＬレベルにすればよい。
【００１６】図３は本実施の形態における制御回路９の
実施例である。リセット入力６がＨレベルになると、カ
ウンタ３１がクロックパルス入力５に同期してカウント
を開始し、コンパレータ３２のＡ入力とクロックのカウ
ント数として設定されたＢ入力が等しくなったときに、
コンパレータの出力３３が Ｈレベルになる。これによ
り、カウンタ３１のイネーブル入力が Ｌレベルになる
ので、カウンタ３１は動作を停止する。同時に、制御回
路９の出力１２も Ｌレベルになる。
実施例である。リセット入力６がＨレベルになると、カ
ウンタ３１がクロックパルス入力５に同期してカウント
を開始し、コンパレータ３２のＡ入力とクロックのカウ
ント数として設定されたＢ入力が等しくなったときに、
コンパレータの出力３３が Ｈレベルになる。これによ
り、カウンタ３１のイネーブル入力が Ｌレベルになる
ので、カウンタ３１は動作を停止する。同時に、制御回
路９の出力１２も Ｌレベルになる。
【００１７】以上のように本実施の形態によれば、テス
トモード設定用入力ピン４をテストモード出力１１の設
定と、その他の用途に使用する回路への接続信号１４と
に兼用でき、テストモード専用ピンを不要とすることが
できる。また、制御回路９にクロックのカウント数を設
定することにより簡単にテストモード設定用入力ピンを
それ以外の用途のピンに切り換えることができる。クロ
ックパルス入力５をＬＳＩ内部の他の回路に用いられて
いるクロック信号と共有すれば、特に専用のクロック信
号を必要とせずに、テストモード設定用入力ピンをそれ
以外の用途のピンに切り換えることができる。
トモード設定用入力ピン４をテストモード出力１１の設
定と、その他の用途に使用する回路への接続信号１４と
に兼用でき、テストモード専用ピンを不要とすることが
できる。また、制御回路９にクロックのカウント数を設
定することにより簡単にテストモード設定用入力ピンを
それ以外の用途のピンに切り換えることができる。クロ
ックパルス入力５をＬＳＩ内部の他の回路に用いられて
いるクロック信号と共有すれば、特に専用のクロック信
号を必要とせずに、テストモード設定用入力ピンをそれ
以外の用途のピンに切り換えることができる。
【００１８】なお、説明の簡単化のために本実施の形態
では、テストモードを８通りとしたが、シフトレジスタ
数及び設定するクロックパルス数をｍ（ｍは自然数）と
すれば、２m通りのテストモードを設定できる。
では、テストモードを８通りとしたが、シフトレジスタ
数及び設定するクロックパルス数をｍ（ｍは自然数）と
すれば、２m通りのテストモードを設定できる。
【００１９】図４は本発明の第二の実施形態を示す。第
一の実施の形態と異なる構成の部分を以下に説明する。
１６は複数の内部I/O回路（２k個：ｋは自然数）を選択
して外部ピンに接続するためのセレクタであり、１７は
セレクタ１６を選択するためのｋビットのセレクタ選択
信号である。１８は複数の内部I/O回路への接続信号で
ある。
一の実施の形態と異なる構成の部分を以下に説明する。
１６は複数の内部I/O回路（２k個：ｋは自然数）を選択
して外部ピンに接続するためのセレクタであり、１７は
セレクタ１６を選択するためのｋビットのセレクタ選択
信号である。１８は複数の内部I/O回路への接続信号で
ある。
【００２０】テストモードの設定と同じ要領で、セレク
タ選択信号１７を設定することにより、内部I/O回路へ
の接続信号１８の内の任意の１信号を外部ピン４と接続
することができる。すなわち、デコーダ８においてシフ
トレジスタで設定されたｍビットの出力Ｑ１〜Ｑｍのう
ちｋビットをセレクタ選択信号１７として用い、残りの
ｍ−ｋビットでテストモードを設定する。
タ選択信号１７を設定することにより、内部I/O回路へ
の接続信号１８の内の任意の１信号を外部ピン４と接続
することができる。すなわち、デコーダ８においてシフ
トレジスタで設定されたｍビットの出力Ｑ１〜Ｑｍのう
ちｋビットをセレクタ選択信号１７として用い、残りの
ｍ−ｋビットでテストモードを設定する。
【００２１】第二の実施形態によれば、第一の実施の形
態の効果に加え,同時に外部に接続する必要のない複数
の信号がある場合に、これらの内の任意の１信号を、専
用の切替え信号入力を設けることなしに、外部ピンと接
続することができる。
態の効果に加え,同時に外部に接続する必要のない複数
の信号がある場合に、これらの内の任意の１信号を、専
用の切替え信号入力を設けることなしに、外部ピンと接
続することができる。
【００２２】なお、セレクタ信号をｋビットの信号とし
たが、デコーダ８により変換された２ｋ個の内部I/O回
路に対応する信号としてもよい。
たが、デコーダ８により変換された２ｋ個の内部I/O回
路に対応する信号としてもよい。
【００２３】なお、セレクタ１０とセレクタ１６は異な
るセレクタとしたがひとつのセレクタとしても、同様の
機能を持つことができる。
るセレクタとしたがひとつのセレクタとしても、同様の
機能を持つことができる。
【００２４】
【発明の効果】以上のように、本発明は、クロック入力
回数で制御されるセレクタによって、テストモード設定
入力と、その他の用途に使用する回路への接続信号を切
り替えることによって、テストモード数に関わらずテス
トモード設定用入力ピンを不要にすることができ、かつ
通常動作時はその他の用途に使用するピンと兼用するこ
とができ、さらに制御回路にクロックのカウント数を設
定することにより簡単にテストモード設定用入力ピンを
それ以外の用途のピンに切り換えることができ、また、
同時に外部に接続する必要のない複数の信号がある場合
に、これらの内の任意の１信号を、専用の切替え信号入
力を設けることなしに、外部ピンと接続することがで
き、LSIピン数を削減することができる効果をもたら
す。
回数で制御されるセレクタによって、テストモード設定
入力と、その他の用途に使用する回路への接続信号を切
り替えることによって、テストモード数に関わらずテス
トモード設定用入力ピンを不要にすることができ、かつ
通常動作時はその他の用途に使用するピンと兼用するこ
とができ、さらに制御回路にクロックのカウント数を設
定することにより簡単にテストモード設定用入力ピンを
それ以外の用途のピンに切り換えることができ、また、
同時に外部に接続する必要のない複数の信号がある場合
に、これらの内の任意の１信号を、専用の切替え信号入
力を設けることなしに、外部ピンと接続することがで
き、LSIピン数を削減することができる効果をもたら
す。
【図１】本発明の実施形態におけるテスト回路の図
【図２】本発明の実施形態におけるテスト回路の動作を
示すタイミング図
示すタイミング図
【図３】本発明の実施形態における制御回路の図
【図４】複数のI/O信号の切替え機能を備えたテスト回
路の図
路の図
【図５】従来のテスト回路の図
１ テストモード設定用入力ピン ２ テストモード設定用デコーダ ３ テストモード出力 ４ テストモード設定用入力ピン ５ クロックパルス入力 ６ リセットまたは制御入力 ７ シフトレジスタ ８ デコーダ ９ 制御回路 １０ テストモードとその他の機能を選択するセレクタ １１ テストモード出力 １２ 制御回路９の出力 １３ セレクタ１０からの出力 １４ その他の用途に使用する回路への接続信号 １５ テストモード設定期間 １６ セレクタ １７ セレクタ１６の選択信号 １８ 複数の内部I/O回路への接続信号
Claims (2)
- 【請求項１】 テストモードを設定するために所定の期
間使用でき前記所定の期間以外は別の用途に切り替わる
入力ピンを持つセレクタと、前記所定の期間の間に前記
入力ピンから入力された第１の信号をシフト動作により
第２の信号として保持し出力するシフトレジスタと、前
記シフトレジスタが出力する前記第２の信号をデコード
しテストモードを出力するデコーダと、リセット信号に
より入力されたクロック数をカウントして、所定のクロ
ック数までを前記所定の期間とし前記セレクタと前記シ
フトレジスタを制御する制御回路とを備えたことを特徴
とするテスト回路。 - 【請求項２】 請求項１記載のテスト回路において、前
記別の用途が複数の用途からなる時、前記第２の信号の
一部を複数の用途を設定する信号として前記デコーダで
デコードし第３の信号として出力し、前記第３の信号に
より前記所定の期間以外は前記複数の用途の内ひとつを
選択することを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075999A JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075999A JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000304831A true JP2000304831A (ja) | 2000-11-02 |
| JP4214610B2 JP4214610B2 (ja) | 2009-01-28 |
Family
ID=14543855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075999A Expired - Fee Related JP4214610B2 (ja) | 1999-04-19 | 1999-04-19 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4214610B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394575B1 (ko) * | 2001-04-11 | 2003-08-14 | 삼성전자주식회사 | 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로 |
| JP2007304073A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置および半導体装置のテスト実行方法 |
| KR100862994B1 (ko) * | 2006-12-07 | 2008-10-13 | 주식회사 하이닉스반도체 | 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및테스트 모드 구동 방법 |
| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
| CN101694512B (zh) * | 2005-02-03 | 2013-01-02 | 三星电子株式会社 | 测试电路和片上系统 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210054321A (ko) | 2019-11-05 | 2021-05-13 | 삼성전자주식회사 | 모드 컨트롤러 및 이를 포함하는 집적 회로 칩 |
-
1999
- 1999-04-19 JP JP11075999A patent/JP4214610B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394575B1 (ko) * | 2001-04-11 | 2003-08-14 | 삼성전자주식회사 | 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로 |
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| US7345496B2 (en) | 2006-05-15 | 2008-03-18 | Nec Electronics Corporation | Semiconductor apparatus and test execution method for semiconductor apparatus |
| KR100862994B1 (ko) * | 2006-12-07 | 2008-10-13 | 주식회사 하이닉스반도체 | 테스트 모드 구동 회로를 포함한 반도체 메모리 장치 및테스트 모드 구동 방법 |
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| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
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| RD01 | Notification of change of attorney |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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