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JP2000353777A - パワー半導体モジュール及びその製造方法 - Google Patents

パワー半導体モジュール及びその製造方法

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JP2000353777A
JP2000353777A JP16313699A JP16313699A JP2000353777A JP 2000353777 A JP2000353777 A JP 2000353777A JP 16313699 A JP16313699 A JP 16313699A JP 16313699 A JP16313699 A JP 16313699A JP 2000353777 A JP2000353777 A JP 2000353777A
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Abstract

(57)【要約】 【課題】 温度サイクルによる外部端子の接続不良を防
止して電気的信頼性を向上させることができ、主電流経
路のインダクタンスを減少させることによりパワー半導
体素子のスイッチング時のサージ電圧を減少させてパワ
ー半導体素子の誤動作や破壊を防止することができるパ
ワー半導体モジュールを提供する。 【解決手段】 パワー半導体モジュールにおいて、外部
から主電流を入力する外部端子Ｄ１、内部のパワー半導
体素子から主電流を出力する外部端子Ｓ２、主電流を入
出力する外部端子Ｓ１／Ｄ２が外装ケースにインサート
成型される。外部端子Ｓ１／Ｄ２のボンディング領域６
１には外部端子Ｄ１、Ｓ２のそれぞれのボンディング領
域７１が対向して配設されている。外部端子Ｓ１／Ｄ２
とパワー半導体素子とを接続するボンディングワイヤ５
１に沿って外部端子Ｄ１、Ｓ２のそれぞれとパワー半導
体素子とを接続するボンディングワイヤ５２が配設され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パワー半導体モジ
ュール及びその製造方法に関し、パッケージ内にマウン
トされたパワー半導体素子とパッケージ外との間で主電
流の入力、出力のそれぞれを行うための外部端子を有す
るパワー半導体モジュール及びその製造方法に関する。
【０００２】
【従来の技術】パワー半導体モジュールは例えばモータ
の回転制御に使用されている。この種のパワー半導体モ
ジュールは、放熱板を兼ねたベース板上にパワー半導体
素子（半導体チップ）をマウントした回路基板を取り付
け、パワー半導体素子及び回路基板を樹脂ケースで被覆
するパッケージ構造を備えている。パワー半導体モジュ
ールの外部から入力される主電流は外部端子（外部電
極）、回路基板の配線パターンのそれぞれを通してパワ
ー半導体素子のボンディングパッドに入力されている。
逆に、パワー半導体素子のボンディングパッドから出力
される主電流は、回路基板の配線パターン、外部端子の
それぞれを通してパワー半導体モジュールの外部に出力
されている。外部端子はパッケージの樹脂ケースの上蓋
部分に装着される場合が一般的で、この外部端子の一端
側は回路基板の配線パターンに半田で電気的かつ機械的
に接続されており、外部端子の他端側はパッケージの外
部に導出されている。
【０００３】ところが、パワー半導体モジュールにおい
ては、パワー半導体素子のスイッチング動作による発熱
量が大きいので、回路基板、外部端子のそれぞれの熱膨
張係数の違いから半田接合部に温度サイクルによる繰り
返し応力が生じ、この半田接合部が剥離してしまうとい
う技術的課題があった。
【０００４】実開平１−１５７４４５号公報、特開平５
−２１６７４号公報、特開平４−３３６４５４号公報の
それぞれにはこのような技術的課題を解決することがで
きる発明が開示されている。すなわち、これらの公開公
報に開示された発明は、外部端子に例えばS字形状のベ
ンド部を設け、このベンド部で温度サイクルに起因する
繰り返し応力を緩和し又吸収させることにより、半田接
合部の剥離を防止することができるものである。
【０００５】一方、特開平９−１７２１３９号公報、特
開平９−２２９７３号公報のそれぞれには同様に上記技
術的課題を解決することができる発明が開示されてお
り、これらの公開公報に開示された発明は、パッケージ
の樹脂ケースに外部端子を装着し、この外部端子を回路
基板に半田接合せずに外部端子と回路基板の配線パター
ンとの間をボンディングワイヤで電気的に接続すること
により、ボンディングワイヤで応力を緩和させるもので
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
公開公報に開示された発明においては、以下の点につい
て配慮がなされていなかった。
【０００７】第１に、実開平１−１５７４４５号公報、
特開平５−２１６７４号公報、特開平４−３３６４５４
号公報のそれぞれに開示された、パワー半導体モジュー
ルの外部端子にベンド部を設ける発明においては、隣接
する外部端子の一部を互いに向かい合わせ主電流が互い
に逆方向に流れることを利用して相互インダクタンスを
増加させる手段を併せ持たせてはいるものの、ベンド部
の採用で逆に主電流経路長が長くなってしまうので、配
線インダクタンスが増大してしまう。この主電流経路の
インダクタンスの増大はスイッチング時のサージ電圧
（逆起電力）が大きくなり、パワー半導体素子の誤動作
や破壊を招いてしまうという問題点があった。
【０００８】第２に、同一公開公報に開示された発明に
係るパワー半導体モジュールにおいては、回路基板の配
線パターンに半田接合を行う接合領域を確保するため
に、外部端子の一端側は折り曲げられ回路パターンに面
接触できるような形状で形成されている。このため、外
部端子の一端側と回路パターンとの接合面積が大きくな
ってしまうので、高密度で外部端子を配設することがで
きず、パッケージサイズが大型になってしまうという問
題点があった。
【０００９】第３に、特開平９−１７２１３９号公報、
特開平９−２２９７３号公報のそれぞれに開示された、
パワー半導体モジュールの外部端子と回路基板の配線パ
ターンとの間をボンディングワイヤで接続する発明にお
いては、ボンディングワイヤを自由に引き回すことがで
きるので、外部端子の配置自由度があり、主電流経路長
を短くすることができる利点がある。しかしながら、特
開平９−１７２１３９号公報に開示された発明において
は、樹脂ケースの上蓋に外部端子挿入穴を形成し、この
外部端子挿入穴に外部端子を挿入させ装着させており、
特開平９−２２９７３号公報に開示された発明において
は、樹脂ケースに沿って外部端子を成型して予め樹脂ケ
ースに埋設させていたナットに外部端子を固定したりし
なくてはならないので、それぞれの公開公報に開示され
た発明においてはいずれもパッケージ構造が複雑になる
ばかりか、製造プロセス（組立プロセス）が複雑になっ
てしまうという問題点があった。
【００１０】第４に、特開平９−１７２１３９号公報に
開示された発明に係るパワー半導体モジュールにおいて
は、外部端子に対向させてダミー電極板を配設すること
により外部端子のインダクタンスを減少させているが、
充分な渦電流を発生させることができず、相互インダク
タンスを期待どおり増加させることができないという問
題点があった。さらに、特開平９−２２９７３号公報に
開示された発明に係るパワー半導体モジュールにおいて
は、隣接する外部端子の一部を互いに対向させて外部端
子間の相互インダクタンスを増加させているが、前述の
ように外部端子を樹脂ケースに固定するパッケージ構造
が複雑で、しかも製造プロセスが複雑になってしまうと
いう問題点があった。
【００１１】本発明は上記課題を解決するためになされ
たものである。従って、本発明の第１の目的は、温度サ
イクルで発生する外部端子の接続不良を防止することに
より電気的信頼性を向上させることができ、さらに主電
流経路のインダクタンスを減少させることによりパワー
半導体素子のスイッチング時のサージ電圧を減少させて
パワー半導体素子の誤動作や破壊を防止することができ
るパワー半導体モジュールを提供することである。
【００１２】さらに、本発明の第２の目的は、本発明の
第１の目的を達成しつつ、パッケージ内の外部端子の占
有面積を減少させることによりパッケージサイズの小型
化を実現することができるパワー半導体モジュールを提
供することである。
【００１３】さらに、本発明の第３の目的は、本発明の
第１の目的又は第２の目的を達成しつつ、１つの外部端
子あたりのサージ電圧の上昇を抑制させることにより、
より一層パワー半導体素子の誤動作や破壊を防止するこ
とができるパワー半導体モジュールを提供することであ
る。
【００１４】さらに、本発明の第４の目的は、製造プロ
セスを容易に行うことができ、パッケージに対する外部
端子の配設位置精度を向上させることができ、さらに製
造プロセス中（組立プロセス中）のボンディングワイヤ
の損傷を防止することができるパワー半導体モジュール
の製造方法を提供することである。さらに加えて、本発
明の第４の目的は、製造プロセスを容易に行いつつ、パ
ッケージと外部端子との間の位置決めを行う治具をなく
すことにより、製造コストを削減することができるパワ
ー半導体モジュールの製造方法を提供することである。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、パワー半導体モジュールに
おいて、パワー半導体素子を内部に収納する外装ケース
にインサート成型され、第１ボンディング領域を有し、
外部からパワー半導体素子に主電流を入力するための第
１外部端子と、少なくとも第１外部端子の一部に対向さ
せて外装ケースにインサート成型され、第２ボンディン
グ領域を有し、パワー半導体素子から外部に主電流を出
力するための第２外部端子と、一端が第１ボンディング
領域に電気的に接続され、他端がパワー半導体素子に直
接的に又は間接的に電気的に接続された第１ボンディン
グワイヤと、一端が第２ボンディング領域に電気的に接
続され、第１ボンディングワイヤに沿って他端がパワー
半導体素子に直接的に又は間接的に電気的に接続された
第２ボンディングワイヤとを備えたことである。
【００１６】本発明の第１の特徴に係るパワー半導体モ
ジュールにおいて、「外装ケースにインサート成型され
た第１外部端子及び第２外部端子」とは、好ましくは樹
脂材料で形成される外装ケース内部に一体的に成型され
た第１外部端子及び第２外部端子という意で使用され
る。「少なくとも第１外部端子の一部に対向させた第２
外部端子」とは、互いに逆方向に主電流が流れる第１外
部端子と第２外部端子との間で相互インダクタンスを増
加させることができるように、少なくとも第１外部端子
に対向させて第２外部端子を配設するという意で使用さ
れる。ここで、「少なくとも第１外部端子の一部」と
は、第１外部端子の一部又は第１外部端子の実質的に全
部が第２外部端子の一部に対向する場合、第１外部端子
の一部又は第１外部端子の実質的に全部が第２外部端子
の実質的に全部に対向する場合のいずれもが含まれる。
第１外部端子の第１ボンディング領域、第２外部端子の
第２ボンディング領域はいずれもボンディングを容易に
実施することができるように平坦な領域で形成されてお
り、この双方の平坦な領域を互いに対向配置させること
が好ましい。
【００１７】さらに、本発明の第１の特徴に係るパワー
半導体モジュールにおいて、「第１ボンディングワイヤ
に沿う第２ボンディングワイヤ」とは、互いに逆方向に
主電流が流れる第１ボンディングワイヤと第２ボンディ
ングワイヤとの間で相互インダクタンスを増加させるこ
とができるように、少なくとも第１ボンディングワイヤ
の一部に並んで少なくとも第２ボンディングワイヤの一
部が配設されるという意で使用される。「第１ボンディ
ングワイヤ又は第２ボンディングワイヤの他端がパワー
半導体素子に直接的に電気的に接続された」とは、ボン
ディングワイヤの他端がパワー半導体素子のボンディン
グパッドに直接ボンディングされる意で使用される。ま
た、「第１ボンディングワイヤ又は第２ボンディングワ
イヤの他端がパワー半導体素子に間接的に電気的に接続
された」とは、ボンディングワイヤの他端がパワー半導
体素子をマウントした回路基板の配線パターンに直接ボ
ンディングされ、この回路基板の配線パターンを通して
ボンディングワイヤの他端がパワー半導体素子のボンデ
ィングバッドに電気的に接続される意で使用される。
【００１８】このように構成される本発明の第１の特徴
に係るパワー半導体モジュールにおいては、外部とパワ
ー半導体素子との間の主電流経路を第１外部端子及び第
１ボンディングワイヤ、又は第２外部端子及び第２ボン
ディングワイヤで構成し、第１ボンディングワイヤ、第
２ボンディングワイヤのそれぞれで温度サイクルにより
生じる応力を減少（或いは吸収）させることができるの
で、外部端子の電気的な接続不良を防止することができ
る。さらに、第１ボンディングワイヤ又は第２ボンディ
ングワイヤで応力を減少させることができる結果、第１
外部端子、第２外部端子のそれぞれに応力緩和用ベンド
部を備える必要がなくなり、第１外部端子、第２外部端
子のそれぞれの主電流経路長を短縮させることができる
ので、第１外部端子、第２外部端子のそれぞれのインダ
クタンスを減少させることができる。さらに、少なくと
も第１外部端子の一部に第２外部端子を対向させ、第１
外部端子、第２外部端子のそれぞれに互いに逆方向にな
るように主電流を流すことができるので、第１外部端子
と第２外部端子との間の相互インダクタンスを増加させ
ることができる。さらに、第１ボンディングワイヤに沿
って第２ボンディングワイヤを形成し、第１ボンディン
グワイヤ、第２ボンディングワイヤのそれぞれに互いに
逆方向になるように主電流を流すことができるので、第
１ボンディングワイヤと第２ボンディングワイヤとの間
の相互インダクタンスを増加させることができる。さら
に、第１外部端子、第２外部端子のそれぞれを外装ケー
スにインサート成型させているので、第１外部端子及び
第２外部端子の外装ケースへの装着構造、すなわちパッ
ケージ構造を簡易にすることができる。さらに、第１外
部端子の少なくとも一部に第２外部端子を対向させて別
途ダミー電源板を必要としないので、インダクタンスを
減少させるための部品点数を削減することができ、パッ
ケージ構造を簡易にすることができる。さらに、第１外
部端子、第２外部端子のそれぞれには比較的占有面積の
大きな半田接合領域がなくなり、比較的占有面積の小さ
なボンディング領域を備えればよいので、さらにパワー
半導体素子を回路基板にマウントする場合にはこの回路
基板に外部端子接続用の半田接合領域がなくなり、比較
的占有面積の小さなボンディング領域を備えればよいの
で、高密度な外部端子の配列を実現することができ、パ
ッケージサイズを小型化することができる。
【００１９】本発明の第２の特徴は、本発明の第１の特
徴に係るパワー半導体モジュールにおいて、さらに第１
外部端子に第２外部端子の少なくとも一部を重複させて
配設させた（外部端子を多段構造とした）ことである。
ここで、「第２外部端子の少なくとも一部」とは、第２
外部端子の一部並びに全部を含む意で使用される。第１
外部端子、第２外部端子のそれぞれには互いに逆方向の
主電流を流すので、第１外部端子と第２外部端子との間
には絶縁体が配設されることが好ましい。
【００２０】このように構成される本発明の第２の特徴
に係るパワー半導体モジュールにおいては、第１外部端
子の占有面積内の高さ方向の空間を利用して第２外部端
子の少なくとも一部を配設させることができるので、パ
ッケージ内の外部端子の占有面積を減少させることがで
き、パッケージサイズを小型化することができる。
【００２１】本発明の第３の特徴は、本発明の第１の特
徴又は本発明の第２の特徴に係るパワー半導体モジュー
ルにおいて、第１外部端子を複数に分割し、この複数に
分割された第１外部端子をそれぞれ第１外部端子よりも
低いインダクタンスを有する第１外部結線バスバーによ
り電気的に並列接続し、第２外部端子を複数に分割し、
この複数に分割された第２外部端子をそれぞれ第２外部
端子よりも低いインダクタンスを有する第２外部結線バ
スバーにより電気的に並列接続したことである。
【００２２】このように構成される本発明の第３の特徴
に係るパワー半導体モジュールにおいては、第１外部端
子を複数に分割し、第２外部端子を複数に分割したの
で、１つの外部端子あたりのサージ電圧の上昇を抑制さ
せることができ、より一層パワー半導体素子の誤動作や
破壊を防止することができる。
【００２３】本発明の第４の特徴は、パワー半導体モジ
ュールの製造方法において、（１）パッケージのベース
板上の中央部にパワー半導体素子をマウントする工程
と、（２）ボンディング領域を有し主電流を入力又は出
力するための外部端子がインサート成型された外装ケー
スをベース板上の周辺部に取り付ける工程と、（３）外
部端子のボンディング領域とパワー半導体素子との間を
電気的に接続するためのボンディングワイヤをボンディ
ングする工程とを少なくとも備えたことである。
【００２４】このような本発明の第４の特徴に係るパワ
ー半導体モジュールの製造方法においては、外部端子を
予め外装ケースにインサート成型しているので、ベース
板上の周辺部に外装ケースを取り付けた段階でパッケー
ジに外部端子を装着することができる。すなわち、ベー
ス板上の中央部にパワー半導体素子をマウントし、ベー
ス板上の周辺部に外装ケースを取り付けると同時に外部
端子を装着し、この後にボンディングワイヤをボンディ
ングすることができるので、外部端子の取り付けに伴う
ボンディングワイヤの損傷（変形又は切断）を防止する
ことができる。さらに、外部端子を外装ケースにインサ
ート成型した段階で双方の位置合わせを高い精度で行う
ことができるので、ベース板と外装ケースとの位置合わ
せを行うことでベース板、外装ケース及び外部端子の３
つの部品の位置合わせを同時に行うことができ、位置合
わせ回数を減少させて位置合わせ精度を向上させること
ができる。さらに、ベース板に外装ケースを取り付ける
ことにより、ベース板、外装ケース及び外部端子の組み
立てを行うことができるので、製造工程数を削減するこ
とができ、製造を容易に行うことができる。さらに、外
部端子を外装ケースにインサート成型しているので、外
部端子の装着に治具を使用する必要がなくなり、製造コ
ストを削減することができる。
【００２５】上記の本発明の第１乃至第４の特徴におけ
る「パワー半導体素子」としては、パワーバイポーラト
ランジスタ(BJT)、絶縁ゲート型バイポーラトランジス
タ(IGBT)、パワーMOSFET、ゲートターンオフ(GTO)サイ
リスタ、電力用静電誘導トランジスタ(SIT)、静電誘導
サイリスタ(SIサイリスタ）等種々の半導体素子が適用
可能である。また、エミッタ・スイッチド・サイリスタ
(EST)等のMOS複合デバイスを、本発明の「パワー半導体
素子」として適用してもかまわない。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図９は本発明の実施の形態
に係る直流モータの制御システムを示すブロック回路図
である。図９に示すように、本発明の実施の形態に係る
直流モータの制御システムは、直流モータＭと、この直
流モータＭを駆動するための直流電源ＤＣと、直流モー
タＭの正転動作並びに逆転動作を行うための４個のスイ
ッチング素子１〜４とを備えている。
【００２７】スイッチング素子１は、外部の直流電源Ｄ
Ｃからの主電流を入力するための外部端子Ｄ１及びスイ
ッチング素子１を通して外部に主電流を出力するための
外部端子Ｓ１を備えている。同様に、スイッチング素子
３は、直流電源ＤＣからの主電流を入力するための外部
端子Ｄ３及びスイッチング素子３を通して外部に主電流
を出力するための外部端子Ｓ３を備えている。また、ス
イッチング素子２は、スイッチング素子３から直流モー
タＭを通して主電流を入力するための外部端子Ｄ２及び
スイッチング素子２を通して外部の直流電源ＤＣに主電
流を出力するための外部端子Ｓ２を備えている。同様
に、スイッチング素子４は、スイッチング素子１から直
流モータＭを通して主電流を入力するための外部端子Ｄ
４及びスイッチング素子４を通して外部の直流電源ＤＣ
に主電流を出力するための外部端子Ｓ４を備えている。
【００２８】スイッチング素子１の外部端子Ｄ１、スイ
ッチング素子３の外部端子Ｄ３のそれぞれは電気的に並
列接続され、スイッチング素子２の外部端子Ｓ２、スイ
ッチング素子４の外部端子Ｓ４のそれぞれは同様に電気
的に並列接続されている。スイッチング素子１の外部端
子Ｓ１とスイッチング素子２の外部端子Ｄ２との間は同
一電位であり、共通の外部端子Ｓ１／Ｄ２として使用さ
れている。同様に、スイッチング素子３の外部端子Ｓ３
とスイッチング素子４の外部端子Ｄ４との間は同一電位
であり、共通の外部端子Ｓ３／Ｄ４として使用されてい
る。この外部端子Ｓ１／Ｄ２とＳ３／Ｄ４との間に直流
モータＭが電気的に直列に挿入されている。
【００２９】本発明の実施の形態においては、スイッチ
ング素子１及び２を１つのパワー半導体モジュールＭ１
で構成し、スイッチング素子３及び４を他の１つのパワ
ー半導体モジュールＭ２で構成している。
【００３０】図８は本発明の実施の形態に係るパワー半
導体モジュールのブロック回路図である。図８に示すよ
うに、パワー半導体モジュールＭ１は、このモジュール
内で要求される電流容量に合わせるために、スイッチン
グ素子１Ａ及び１Ｂで形成されたスイッチング素子１
と、スイッチング素子２Ａ及び２Ｂで形成されるスイッ
チング素子２とで構成されている。スイッチング素子１
Ａ、１Ｂにはそれぞれ同一電位が印加される（実際には
電気的に並列接続される）外部端子Ｄ１及び外部端子Ｓ
１（共通の外部端子Ｓ１／Ｄ２）を備えている。同様
に、スイッチング素子２Ａ、２Ｂにはそれぞれ同一電位
が印加される（実際には電気的に並列接続される）外部
端子Ｄ２（共通の外部端子Ｓ１／Ｄ２）及び外部端子Ｓ
２を備えている。なお、図示並びに説明はしないが、他
のパワー半導体モジュールＭ２は、基本的にはパワー半
導体モジュールＭ１と同様の構造を備えている。
【００３１】ここで、直流モータＭの制御システムの回
転制御動作を説明する。図９において、直流モータＭの
正転制御は、図示しない駆動制御回路によりスイッチン
グ素子１及び４を導通状態（オン状態）に、スイッチン
グ素子２及び３を非導通状態（オフ状態）にすることで
行われる。この状態により、直流電源ＤＣからの主電流
ｉ１は外部端子Ｄ１、スイッチング素子１、外部端子Ｓ
１、直流モータＭ、外部端子Ｄ４、スイッチング素子
４、外部端子Ｓ４の順に流れ、直流モータＭを正転させ
ることができる。
【００３２】一方、直流モータＭの逆転制御は、駆動制
御回路によりスイッチング素子２及び３を導通状態（オ
ン状態）に、スイッチング素子１及び４を非導通状態
（オフ状態）にすることで行われる。この状態により、
直流電源ＤＣからの主電流ｉ２は外部端子Ｄ３、スイッ
チング素子３、外部端子Ｓ３、直流モータＭ、外部端子
Ｄ２、スイッチング素子２、外部端子Ｓ２の順に流れ、
直流モータＭを逆転させることができる。
【００３３】次に、前述のパワー半導体モジュールＭ１
の詳細な構造を説明する。なお、パワー半導体モジュー
ルＭ２は基本的にはパワー半導体モジュールＭ１と同様
の構造を備えているので、ここでの説明は省略する。図
２は本発明の実施の形態に係るパワー半導体モジュール
Ｍ１の封止蓋を取り除いた状態の平面構成図、図３は図
２に示すパワー半導体モジュールＭ１のＦ３−Ｆ３切断
線で切った断面構成図、図４は図２に示すパワー半導体
モジュールＭ１のＦ４−Ｆ４切断線（Ｆ３−Ｆ３切断線
と同一切断線）で切ったパッケージ自体の断面構成図で
ある。
【００３４】図２乃至図４に示すように、パワー半導体
モジュールＭ１は、パワー半導体素子１１，１２，２１
及び２２を内部に収納する外装ケース３１にインサート
成型され、ボンディング領域７１を有し、外部からパワ
ー半導体素子１１，１２のそれぞれに主電流ｉ１を入力
するための外部端子（主電流用外部端子）Ｄ１と、少な
くとも外部端子Ｄ１の一部に対向させて外装ケース３１
にインサート成型され、ボンディング領域６１を有し、
パワー半導体素子１１，１２のそれぞれから外部に主電
流ｉ１を出力するための外部端子（主電流用外部端子）
Ｓ１（Ｓ１／Ｄ２）と、一端が外部端子Ｄ１のボンディ
ング領域７１に電気的に接続され、他端がパワー半導体
素子１１，１２のそれぞれに間接的に電気的に接続され
たボンディングワイヤ５２と、一端がボンディング領域
６１に電気的に接続され、ボンディングワイヤ５２に沿
って他端がパワー半導体素子１１，１２のそれぞれに間
接的に電気的に接続されたボンディングワイヤ５１とを
備えている。さらに、パワー半導体モジュールＭ１は、
パワー半導体素子１１，１２，２１及び２２を内部に収
納する外装ケース３１にインサート成型され、ボンディ
ング領域６１を有し、外部からパワー半導体素子２１，
２２のそれぞれに主電流ｉ２を入力するための外部端子
（主電流用外部端子）Ｄ２（Ｓ１／Ｄ２）と、少なくと
も外部端子Ｄ２の一部に対向させて外装ケース３１にイ
ンサート成型され、ボンディング領域７１を有し、パワ
ー半導体素子２１，２２のそれぞれから外部に主電流ｉ
２を出力するための外部端子（主電流用外部端子）Ｓ２
と、一端が外部端子Ｄ２のボンディング領域６１に電気
的に接続され、他端がパワー半導体素子２１，２２のそ
れぞれに間接的に電気的に接続されたボンディングワイ
ヤ５１と、一端がボンディング領域７１に電気的に接続
され、ボンディングワイヤ５１に沿って他端がパワー半
導体素子２１，２２のそれぞれに間接的に電気的に接続
されたボンディングワイヤ５２とを備えている。
【００３５】パワー半導体モジュールＭ１のパッケージ
は、ベース板３０と、このベース板３０上の周辺部分に
取り付けられた前述の外装ケース３１と、ベース板３０
及び外装ケース３１で形成される内部空間を封止するよ
うに外装ケース３１の上側に取り付けられた封止蓋３３
とを備えている。
【００３６】ベース板３０はパワー半導体素子１１，１
２，２１及び２２のスイッチング動作で発生する熱をパ
ッケージ外部に放出するための放熱板を兼ねており、例
えば熱伝達性の良好な銅（Cu）板で形成されることが好
ましい。
【００３７】図２及び図３に示すように、ベース板３０
上の中央部分には回路基板４０が取り付けられており、
この回路基板４０上にはパワー半導体素子１１，１２，
２１及び２２がマウントされている。本発明の実施の形
態に係る回路基板４０は、例えば、アルミナ(Al2O3)、
窒化アルミニウム（AlN）等のセラミックス材料で形成
された絶縁基板４２と、この絶縁基板４２の表面上に例
えばメタライズ層として形成された配線パターン４１
と、絶縁基板４２の裏面上に例えばメタライズ層として
形成された裏面配線パターン４３と、図示しないが絶縁
基板４２の厚さ方向に形成され配線パターン４１と裏面
配線パターン４３との間を電気的に接続するスルーホー
ル配線とを備えている。回路基板４０はベース板３０上
に接着体４６、例えば半田により取り付けられ固定され
ている。
【００３８】本発明の実施の形態において、パワー半導
体素子１１，１２，２１及び２２のそれぞれは、例えば
単結晶シリコンチップに形成されたバイポーラトランジ
スタ（BJT)で構成されている。すなわち、パワートラン
ジスタ（パワーBJT）の場合には、パワーBJTの第１及び
第２の主電極間、即ち、コレクタ電極とエミッタ電極と
の間に主電流（コレクタ−エミッタ間電流）ｉ１又はｉ
２が流れ、この主電流ｉ１又はｉ２の流れは図示しない
駆動制御回路から入力されるベース電流により制御され
るようになっている。
【００３９】パワー半導体素子１１は前述の図８に示す
スイッチング素子１Ａに対応し、パワー半導体素子１２
はスイッチング素子１Ｂに対応し、パワー半導体素子２
１はスイッチング素子２Ａに対応し、そしてパワー半導
体素子２２はスイッチング素子２Ｂに対応するようにな
っている。パワー半導体素子１１，１２，２１及び２２
のそれぞれは回路基板４０の所定の配線パターン４１上
に接着体４５、例えば半田により電気的にかつ機械的に
接続されている。
【００４０】さらに、パワー半導体素子１１の近傍の配
線パターン４１上（パワー半導体素子１１がマウントさ
れた同一配線パターン４１上）にはダイオード素子１５
がマウントされている。ダイオード素子１５は、パワー
半導体素子１１の第１及び第２の主電極間に、例えばパ
ワーBJTのコレクタ電極とエミッタ電極との間（主電極
間）に、電気的に並列にかつ逆方向に挿入されており、
保護素子として使用される。同様に、パワー半導体素子
１２の近傍の配線パターン４１上にはダイオード素子１
６がマウントされ、パワー半導体素子２１の近傍の配線
パターン４１上にはダイオード素子２５がマウントさ
れ、パワー半導体素子２２の近傍の配線パターン４１上
にはダイオード素子２６がマウントされている。これら
のダイオード素子１５，１６，２５及び２６のそれぞれ
には例えば単結晶シリコンからなるフリーホイールダイ
オードを使用することが好ましい。
【００４１】外装ケース３１はパワー半導体素子１１，
１２，２１及び２２、ダイオード素子１５，１６，２５
及び２６、回路基板４０のそれぞれの周囲を取り囲む枠
体として形成されており、この外装ケース３１には前述
のように外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２のそれぞれが
インサート成型されている。すなわち、外部端子Ｄ１、
Ｓ１／Ｄ２、Ｓ２のそれぞれは外装ケース３１を成型す
る際にこの外装ケース３１内部に一体的に作り込まれ
る。外装ケース３１は例えば樹脂、詳細にはポリフェニ
レン・サルファイド（PPS:polyphenylenesulfide）樹脂
等で形成されることが好ましい。
【００４２】図１は本発明の実施の形態に係るパワー半
導体モジュールＭ１の外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２
部分の拡大斜視図である。さらに図５（Ａ）は外部端子
Ｓ１／Ｄ２の正面図、図５（Ｂ）は外部端子Ｓ１／Ｄ２
の上面図、図５（Ｃ）は外部端子Ｓ１／Ｄ２の側面図、
図６（Ａ）は外部端子Ｄ１又はＳ２の正面図、図６
（Ｂ）は外部端子Ｄ１又はＳ２の上面図、図６（Ｃ）は
外部端子Ｄ１又はＳ２の側面図である。
【００４３】図１、図５（Ａ）乃至図５（Ｃ）に示すよ
うに、外部端子Ｓ１／Ｄ２は、回路基板４０の回路パタ
ーン４１の表面と実質的に平行になるような平坦面を有
する板状のボンディング領域６１と、ボンディング領域
６１に一体に形成され、ボンディング領域６１の中央部
分から上方にパッケージ外部まで（封止蓋３３よりも高
く）引き伸ばされた板状の導出部６２と、導出部６２の
上部に配設された貫通穴６３とを備えている。ボンディ
ング領域６１、導出部６２のそれぞれは、一枚の板材を
双方の輪郭に沿って切断加工したものをボンディング領
域６１と導出部６２とでL字型形状になるように成型さ
れたものである。外部端子Ｓ１／Ｄ２のうち導出部６２
の下側が外装ケース３１にインサート成型される。外部
端子Ｓ１／Ｄ２には例えば電気伝導性の良好な銅（Cu)
板を使用することができ、この銅（Cu)板の表面にはボ
ンダビリティを向上させるためのニッケル(Ni)めっき層
が形成されている。
【００４４】一方、図１、図６（Ａ）乃至図６（Ｃ）に
示すように、外部端子Ｄ１、Ｓ２のそれぞれは、外部端
子Ｓ１／Ｄ２と同様に、回路基板４０の回路パターン４
１の表面と実質的に平行になるような平坦面を有する板
状のボンディング領域７１と、ボンディング領域７１に
一体に形成され、ボンディング領域７１の一端部分から
上方にパッケージ外部まで（封止蓋３３よりも高く）引
き伸ばされた板状の導出部７２と、導出部７２の上部に
配設された貫通穴７３とを備えている。ボンディング領
域７１、導出部７２のそれぞれは、一枚の板材を双方の
輪郭に沿って切断加工したものをボンディング領域７１
と導出部７２とでL字型形状になるように成型されたも
のである。外部端子Ｄ１、Ｓ２のそれぞれの導出部７２
の下側が外装ケース３１にインサート成型される。外部
端子Ｄ１、Ｓ２にはいずれにも例えば電気伝導性の良好
な銅（Cu)板を使用することができ、この銅（Cu)板の表
面にはボンダビリティを向上させるためのニッケル(Ni)
めっき層が形成されている。
【００４５】外部端子Ｄ１のボンディング領域７１は外
部端子Ｓ１／Ｄ２のボンディング領域６１の一端側の約
半分（図１中、右側半分）の領域上に双方のボンディン
グ領域７１と６１とが対向するように配設されている。
すなわち、外部端子Ｄ１のボンディング領域７１と外部
端子Ｓ１／Ｄ２のボンディング領域６１とは双方を重複
させて配設させた多段構造で構成されている。外部端子
Ｄ１に流れる主電流ｉ１は外部端子Ｓ１／Ｄ２に流れる
主電流ｉ１に対して逆方向になるように設定されてお
り、外部端子Ｄ１と外部端子Ｓ１／Ｄ２との間の相互イ
ンダクタンスＺ１を増加させることができるようになっ
ている。同様に、外部端子Ｓ２のボンディング領域７１
は外部端子Ｓ１／Ｄ２のボンディング領域６１の他端側
の約半分（図１中、左側半分）の領域上に双方のボンデ
ィング領域７１と６１とが対向するように配設されてい
る（多段構造で構成されている）。外部端子Ｓ２に流れ
る主電流ｉ２は外部端子Ｓ１／Ｄ２に流れる主電流ｉ２
に対して逆方向になるように設定されており、外部端子
Ｓ２と外部端子Ｓ１／Ｄ２との間の相互インダクタンス
Ｚ１を増加させることができるようになっている。
【００４６】外部端子Ｄ１のボンディング領域７１と外
部端子Ｓ１／Ｄ２のボンディング領域６１との間、外部
端子Ｓ２のボンディング領域７１と外部端子Ｓ１／Ｄ２
のボンディング領域６１との間には、図３及び図４に示
すように、絶縁体３２が配設され、双方の間は電気的に
絶縁されている。絶縁体３２には、例えばポリブチレン
・テレフタレート（PBT:polybutylene terephthalat
e）、PPS等の絶縁性樹脂を実用的に使用することができ
る。
【００４７】なお、本発明に係るパワー半導体モジュー
ルＭ１においては、外部端子Ｄ１のボンディング領域７
１及び導出部７２と外部端子Ｓ１／Ｄ２のボンディング
領域６１及び導出部６２との間の実質的に全域を対向さ
せ、外部端子Ｓ２のボンディング領域７１及び導出部７
２と外部端子Ｓ１／Ｄ２のボンディング領域６１及び導
出部６２との間の実質的に全域を対向させて、最大限に
相互インダクタンスＺ１を増加させるように構成するこ
とができる。
【００４８】図２、図３及び図４に示すように、外部端
子Ｄ１は複数（本発明の実施の形態においては２個）に
分割されており、スイッチング素子１Ａ（パワー半導体
素子１１）の外部端子Ｄ１、スイッチング素子１Ｂ（パ
ワー半導体素子１２）の外部端子Ｄ１のそれぞれとして
互いに対向する位置（図２中、上下に、図３中、左右
に）配設されている。同様に、外部端子Ｓ１／Ｄ２は複
数に分割されており、スイッチング素子１Ａ（パワー半
導体素子１１）の外部端子Ｓ１又はスイッチング素子２
Ａ（パワー半導体素子２１）の外部端子Ｄ２、スイッチ
ング素子１Ｂ（パワー半導体素子１２）の外部端子Ｓ１
又はスイッチング素子２Ｂ（パワー半導体素子２２）の
外部端子Ｄ２のそれぞれとして互いに対向する位置（図
２中、上下に、図３中、左右に）配設されている。外部
端子Ｓ２は複数に分割されており、スイッチング素子２
Ａ（パワー半導体素子２１）の外部端子Ｓ２、スイッチ
ング素子２Ｂ（パワー半導体素子２２）の外部端子Ｓ２
のそれぞれとして互いに対向する位置（図２中、上下
に、図３中、左右に）配設されている。
【００４９】この分割された複数の外部端子Ｄ１のそれ
ぞれの導出部７２の上側は封止蓋３３上でこの封止蓋３
３の上面に沿って折り曲げられ（成型され）、それぞれ
折り曲げられた導出部７２はそれに比べて低いインダク
タンスを有する外部結線バスバー５５により電気的に接
続されている。同様に、分割された複数の外部端子Ｓ１
／Ｄ２のそれぞれの導出部６２の上側は封止蓋３３上で
この封止蓋３３の上面に沿って折り曲げられ、それぞれ
折り曲げられた導出部６２はそれに比べて低いインダク
タンスを有する外部結線バスバー５５により電気的に接
続されている。さらに、分割された複数の外部端子Ｓ２
のそれぞれの導出部７２の上側は封止蓋３３上でこの封
止蓋３３の上面に沿って折り曲げられ、それぞれ折り曲
げられた導出部７２はそれに比べて低いインダクタンス
を有する外部結線バスバー５５により電気的に接続され
ている。
【００５０】外部端子Ｓ１／Ｄ２のボンディング領域６
１と回路基板４０の配線パターン４１との間はボンディ
ングワイヤ５１で電気的に接続されており、外部端子Ｓ
１／Ｄ２はこのボンディングワイヤ５１、配線パターン
４１のそれぞれを通してパワー半導体素子１１，１２，
２１及び２２のそれぞれのボンディングパッド（図示し
ない）に電気的に接続されている。つまり、外部端子Ｓ
１／Ｄ２とパワー半導体素子１１，１２，２１及び２２
のそれぞれとの間の主電流経路はボンディングワイヤ５
１及び配線パターン４１により確保されている。同様
に、外部端子Ｄ１のボンディング領域７１と回路基板４
０の配線パターン４１との間はボンディングワイヤ５２
で電気的に接続されており、外部端子Ｄ１はこのボンデ
ィングワイヤ５２、配線パターン４１のそれぞれを通し
てパワー半導体素子１１，１２のそれぞれのボンディン
グパッドに電気的に接続されている。外部端子Ｄ１とパ
ワー半導体素子１１，１２のそれぞれとの間の主電流経
路はボンディングワイヤ５２及び配線パターン４１によ
り確保されている。外部端子Ｓ２のボンディング領域７
１と回路基板４０の配線パターン４１との間はボンディ
ングワイヤ５２で電気的に接続されており、外部端子Ｓ
２はこのボンディングワイヤ５２、配線パターン４１の
それぞれを通してパワー半導体素子２１，２２のそれぞ
れのボンディングパッドに電気的に接続されている。外
部端子Ｓ２とパワー半導体素子２１，２２のそれぞれと
の間の主電流経路はボンディングワイヤ５２及び配線パ
ターン４１により確保されている。
【００５１】外部端子Ｓ１／Ｄ２のボンディング領域６
１に接続されたボンディングワイヤ５１に対して、外部
端子Ｄ１のボンディング領域７２に接続されたボンディ
ングワイヤ５２は、相互インダクタンスＺ２を増加させ
ることができるように、ほぼ平行な軌跡を有するように
配設されている。同様に、外部端子Ｓ１／Ｄ２のボンデ
ィング領域６１に接続されたボンディングワイヤ５１に
対して、外部端子Ｓ２のボンディング領域７２に接続さ
れたボンディングワイヤ５２は、相互インダクタンスＺ
２’を増加させることができるように、ほぼ平行な軌跡
を有するように配設されている。ボンディングワイヤ５
１、５２そして前述したボンディングワイヤ５０には例
えばアルミニウム（Al）ワイヤを実用的に使用すること
ができる。
【００５２】さらに、図２乃至図４、図７（Ａ）、図７
（Ｂ）及び図７（Ｃ）に示すように、パワー半導体モジ
ュールＭ１の外装ケース３１には駆動回路接続用外部端
子Ｇ１〜Ｇ３がインサート成型されている。図７（Ａ）
は本発明の実施の形態に係る外部端子Ｇ１〜Ｇ３の正面
図、図７（Ｂ）は外部端子Ｇ１〜Ｇ３の上面図、図７
（Ｃ）は外部端子Ｇ１〜Ｇ３の側面図である。基本的に
は、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２のそれぞれと同様
な構造を備えており、外部端子Ｇ１〜Ｇ３のそれぞれは
ボンディング領域８１及び導出部８２を備えている。外
部端子Ｇ１〜Ｇ３のそれぞれはボンディングワイヤ５０
及び回路基板４０の配線パターン４１を通してパワー半
導体素子１１，１２，２１及び２２のいずれかのボンデ
ィングパッドに電気的に接続されており、パワーBJTの
制御信号を供給するようになっている。
【００５３】このように構成される本発明の実施の形態
に係るパワー半導体モジュールＭ１においては、以下の
ような効果を得ることができる。
【００５４】（１）外部とパワー半導体素子１１，１２
のそれぞれとの間の主電流経路を外部端子Ｄ１及びボン
ディングワイヤ５２で、外部とパワー半導体素子１１，
１２，２１及び２２のそれぞれとの間の主電流経路を外
部端子Ｓ１／Ｄ２及びボンディングワイヤ５１で、外部
とパワー半導体素子２１，２２のそれぞれとの間の主電
流経路を外部端子Ｓ２及びボンディングワイヤ５２で各
々確保し、ボンディングワイヤ５１、５２のそれぞれで
温度サイクルにより生じる応力を減少（或いは吸収）さ
せることができ、半田接合部の剥離の要因を根本的にな
くすことができるので、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ
２のそれぞれの電気的な接続不良をなくすことができ
る。
【００５５】（２）ボンディングワイヤ５１、５２のそ
れぞれで応力を減少させることができる結果、外部端子
Ｄ１、Ｓ１／Ｄ２、Ｓ２のそれぞれに応力緩和用ベンド
部を備える必要がなくなり、外部端子Ｄ１、Ｓ１／Ｄ
２、Ｓ２のそれぞれの主電流経路長を短くすることがで
きるので、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２のそれぞれ
のインダクタンスを減少させることができる。
【００５６】（３）外部端子Ｓ１／Ｄ２に外部端子Ｄ
１、Ｓ２のそれぞれを対向させ、外部端子Ｓ１／Ｄ２に
流れる主電流と外部端子Ｄ１、Ｓ２のそれぞれに流れる
主電流とを逆方向にすることができるので、外部端子Ｓ
１／Ｄ２と外部端子Ｄ１、Ｓ２のそれぞれとの間の相互
インダクタンスを増加させることができる。
【００５７】（４）ボンディングワイヤ５１に沿ってボ
ンディングワイヤ５２を形成し、ボンディングワイヤ５
１、５２のそれぞれに互いに逆方向になるように主電流
を流すことができるので、ボンディングワイヤ５１、５
２のそれぞれの間の相互インダクタンスを増加させるこ
とができる。
【００５８】（５）外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２の
それぞれを外装ケース３１にインサート成型させたの
で、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２のそれぞれの外装
ケース３１への装着構造、すなわちパッケージ構造を簡
易にすることができる。
【００５９】（６）外部端子Ｓ１／Ｄ２のボンディング
領域６１に外部端子Ｄ１、Ｓ２のそれぞれのボンディン
グ領域７１を対向させて別途ダミー電源板を必要としな
いので、インダクタンスを減少するための部品点数を削
減することができ、パッケージ構造を簡易にすることが
できる。
【００６０】（７）外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２の
それぞれには比較的占有面積の大きな半田接合領域がな
くなり、比較的占有面積の小さなボンディング領域６
１、７１を備えればよいので、さらにパワー半導体素子
１１，１２，２１及び２２のそれぞれを回路基板４０に
マウントする場合にはこの回路基板４０に外部端子接続
用の半田接合領域がなくなり、比較的占有面積の小さな
ボンディング領域（配線パターン４１）を備えればよい
ので、高密度な外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２の配列
を実現することができ、パッケージサイズを小型化する
ことができる。
【００６１】（８）外部端子Ｓ１／Ｄ２の占有面積内の
高さ方向の空間を利用して外部端子Ｄ１、Ｓ２のそれぞ
れを配設させることができるので、パッケージ内の外部
端子Ｄ１、Ｓ１／Ｄ２及びＳ２の占有面積を減少させる
ことができ、パッケージサイズを小型化することができ
る。
【００６２】（９）外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２の
それぞれを複数に分割したので、分割された１つの外部
端子あたりのサージ電圧の上昇を抑制させることがで
き、より一層パワー半導体素子１１，１２，２１及び２
２の誤動作や破壊を防止することができる。
【００６３】次に、前述のパワー半導体モジュールＭ１
の製造方法（組立方法）を簡単に説明する。図１０
（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）及
び図１２は本発明の実施の形態に係るパワー半導体モジ
ュールＭ１の製造方法を説明するための工程断面図であ
る。
【００６４】（イ）まず、図１０（Ａ）に示すように、
回路基板４０の配線パターン４１上にパワー半導体素子
２１，２２、ダイオード素子２５，２６のそれぞれをマ
ウントする。なお、図面においてはパワー半導体素子１
１，１２、ダイオード素子１５，１６のそれぞれは示さ
れていないが、前述の図２に示すようにこれらの素子は
同様にマウントされる。これらの素子のマウントには接
着体４５が使用される。
【００６５】（ロ）次に、図１０（Ｂ）に示すように、
ベース板３０上の中央部分に、図１０（Ａ）において複
数の素子をマウントした回路基板４０を取り付ける。回
路基板４０の取り付けには接着体４６が使用される。
【００６６】（ハ）そして、図１１（Ａ）に示すよう
に、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２、外部端子Ｇ１〜
Ｇ３のそれぞれがインサート成型された外装ケース３１
をベース板３０上の周辺部分に取り付ける。外部端子Ｄ
１、Ｓ１／Ｄ２、Ｓ２、外部端子Ｇ１〜Ｇ３のそれぞれ
は外装ケース３１に予めインサート成型されているで、
外装ケース３１をベース板３０に取り付けた段階でベー
ス板３０への外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２、外部端
子Ｇ１〜Ｇ３のそれぞれの装着を完了させることができ
る。
【００６７】（ニ）その後、図１１（Ｂ）に示すよう
に、外部端子Ｓ１／Ｄ２と回路基板４０の配線パターン
４１との間にボンディングワイヤ５１を、外部端子Ｄ１
と配線パターン４１との間にボンディングワイヤ５２
を、外部端子Ｓ１と配線パターン４１との間にボンディ
ングワイヤ５２を、外部端子Ｇ１〜Ｇ３のそれぞれと配
線パターン４１との間にボンディングワイヤ５０を、配
線パターン４１とパワー半導体素子１１，１２，２１及
び２２、ダイオード素子１５，１６，２５及び２６のそ
れぞれとの間にボンディングワイヤ５０をそれぞれボン
ディングする。
【００６８】（ホ）そして、外装ケース３１の上部に封
止蓋３３を取り付け、図１２に示すように外部端子Ｄ
１、Ｓ２のそれぞれの導出部７２の上側、外部端子Ｓ１
／Ｄ２の導出部６２の上側をそれぞれ折り曲げる。
【００６９】（へ）最後に、前述の図３及び図４に示す
ように、外部結線バスバー５５を取り付けることによ
り、本発明の実施の形態に係るパワー半導体モジュール
Ｍ１が完成する。
【００７０】このような本発明の実施の形態に係るパワ
ー半導体モジュールＭ１の製造方法においては、以下の
効果を得ることができる。
【００７１】（１）外部端子Ｄ１、Ｓ１／Ｄ２及びＳ２
を予め外装ケース３１にインサート成型しているので、
ベース板３０上の周辺部に外装ケース３１を取り付けた
段階でパッケージに外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２を
装着することができる。すなわち、ベース板３０上の中
央部分にパワー半導体素子１１，１２，２１及び２２を
マウントし、ベース板３上の周辺部に外装ケース３１を
取り付けると同時に外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２を
装着し、この後にボンディングワイヤ５０〜５２をボン
ディングすることができるので、外部端子Ｄ１、Ｓ１／
Ｄ２、Ｓ２の取り付けに伴うボンディングワイヤ５０〜
５２の変形や切断を防止することができる。
【００７２】（２）外部端子Ｄ１、Ｓ１／Ｄ２及びＳ２
を外装ケース３１にインサート成型した段階で双方の位
置合わせを高い精度で行うことができるので、ベース板
３０と外装ケース３１との位置合わせを行うことでベー
ス板３０、外装ケース３１及び外部端子Ｄ１、Ｓ１／Ｄ
２、Ｓ２の３つの部品の位置合わせを同時に行うことが
でき、位置合わせ回数を減少させて位置合わせ精度を向
上させることができる。
【００７３】（３）ベース板３０に外装ケース３１を取
り付けることにより、ベース板３０、外装ケース３１及
び外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２の組み立てを行うこ
とができるので、製造工程数を削減することができ、製
造を容易に行うことができる。
【００７４】（４）外装ケース３１に外部端子Ｄ１、Ｓ
１／Ｄ２、Ｓ２のそれぞれがインサート成型されている
ので、外部端子を取り付ける際に別途位置決めを行うた
めの治具が必要でなくなる。
【００７５】なお、上記の実施の形態の開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
【００７６】例えば、上記の実施の形態は直流モータの
制御システムに組み込まれたパワー半導体モジュールに
ついて説明したが、本発明は交流モータの制御システム
に組み込まれるパワー半導体モジュールに応用すること
ができる。そしてより、一般的には、モータの制御シス
テム以外のインバータやコンバータ等の種々の電力制御
システムにも適用可能である。
【００７７】さらに、上記の実施の形態の説明において
は、パワー半導体素子は、便宜上パワーBJTであるとし
て例示したが、パワーBJTの代わりにGTOサイリスタを用
いても良い。或いは、これらの電流駆動型のパワー半導
体素子の代わりに、パワーMOSFET、IGBT、パワ−SIT、S
IサイリスタやMOS複合デバイス等の電圧駆動型のパワー
半導体素子を用いても良い。ノーマリオフ型のパワーSI
T（BSIT)やSIサイリスタでは、バイアス条件により電流
駆動型でも、電圧駆動型でも動作させることが可能であ
る。また、半導体材料は、シリコン(Si)に限られず、炭
化珪素(SiC)やガリウム砒素(GaAs)等他の半導体材料が
使用できることは勿論である。
【００７８】さらに、上記の実施の形態の説明において
は、パワー半導体モジュールの外部端子を回路基板の配
線パターンを介在させて間接的にパワー半導体素子のボ
ンディングパッドに接続したが、外部端子とパワー半導
体素子のボンディングパッドとの間を直接的にボンディ
ングワイヤで接続してもよい。
【００７９】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。
【００８０】
【発明の効果】本発明は、第１に、温度サイクルで発生
する外部端子の接続不良を防止することにより電気的信
頼性を向上させることができ、さらに主電流経路のイン
ダクタンスを減少させることによりパワー半導体素子の
スイッチング時のサージ電圧を減少させてパワー半導体
素子の誤動作や破壊を防止することができるパワー半導
体モジュールを提供することことができる。
【００８１】さらに、本発明は、第２に、本発明の第１
の効果に加えて、パッケージ内の外部端子の占有面積を
減少させることによりパッケージサイズの小型化を実現
することができるパワー半導体モジュールを提供するこ
とができる。
【００８２】さらに、本発明は、第３に、本発明の第１
の効果又は第２の効果に加え、１つの外部端子あたりの
サージ電圧の上昇を抑制することにより、より一層パワ
ー半導体素子の誤動作や破壊を防止することができるパ
ワー半導体モジュールを提供することができる。
【００８３】さらに、本発明は、第４に、製造プロセス
を容易に行うことができ、パッケージに対する外部端子
の配設位置精度を向上させることができ、さらに製造プ
ロセス中（組立プロセス中）のボンディングワイヤの損
傷を防止することができるパワー半導体モジュールの製
造方法を提供することができる。さらに加えて、本発明
は、製造プロセスを容易に行いつつ、パッケージと外部
端子との間の位置決めを行う治具をなくすことにより、
製造コストを削減することができるパワー半導体モジュ
ールの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るパワー半導体モジュ
ールの外部端子部分の拡大斜視図である。
【図２】本発明の実施の形態に係るパワー半導体モジュ
ールの封止蓋を取り除いた状態の平面構成図である。
【図３】本発明の実施の形態に係るパワー半導体モジュ
ールの断面構成図（Ｆ３−Ｆ３切断線で切った断面構成
図）である。
【図４】本発明の実施の形態に係るパワー半導体モジュ
ールのパッケージ自体の断面構成図（Ｆ４−Ｆ４切断線
で切った断面構成図）である。
【図５】（Ａ）は本発明の実施の形態に係るパワー半導
体モジュールの外部端子の正面図、（Ｂ）はこの外部端
子の上面図、（Ｃ）はこの外部端子の側面図である。
【図６】（Ａ）は本発明の実施の形態に係るパワー半導
体モジュールの外部端子の正面図、（Ｂ）はこの外部端
子の上面図、（Ｃ）はこの外部端子の側面図である。
【図７】（Ａ）は本発明の実施の形態に係るパワー半導
体モジュールの外部端子の正面図、（Ｂ）はこの外部端
子の上面図、（Ｃ）この外部端子の側面図である。
【図８】本発明の実施の形態に係るパワー半導体モジュ
ールのブロック回路図である。
【図９】本発明の実施の形態に係る直流モータの制御シ
ステムを示すブロック回路図である。
【図１０】（Ａ）、（Ｂ）はいずれも本発明の実施の形
態に係るパワー半導体モジュールの製造方法を説明する
ための工程断面図（その１）である。
【図１１】（Ａ）、（Ｂ）はいずれも本発明の実施の形
態に係るパワー半導体モジュールの製造方法を説明する
ための工程断面図（その２）である。
【図１２】本発明の実施の形態に係るパワー半導体モジ
ュールの製造方法を説明するための工程断面図（その
３）である。
【符号の説明】
１〜４，１Ａ，１Ｂ，２Ａ，２Ｂ スイッチング素子 Ｍ１，Ｍ２ パワー半導体モジュール １１，１２，２１，２２ パワー半導体素子 １５，１６，２５，２６ ダイオード素子 ３０ ベース板 ３１ 外装ケース ３２ 絶縁体 ３３ 封止蓋 ４０ 回路基板 ４１ 配線パターン ４２ 絶縁基板 ４３ 裏面配線パターン ４５，４６ 接着体 ５０〜５２ ボンディングワイヤ ５５ 外部結線バスバー ６１，７１，８１ ボンディング領域 ６２，７２，８２ 導出部 Ｄ１〜Ｄ４，Ｓ１〜Ｓ４，Ｇ１〜Ｇ３ 外部端子

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 パワー半導体素子を内部に収納する外装
    ケースにインサート成型され、第１ボンディング領域を
    有し、外部から前記パワー半導体素子に主電流を入力す
    るための第１外部端子と、 少なくとも前記第１外部端子の一部に対向させて前記外
    装ケースにインサート成型され、第２ボンディング領域
    を有し、前記パワー半導体素子から外部に主電流を出力
    するための第２外部端子と、 一端が前記第１ボンディング領域に電気的に接続され、
    他端が前記パワー半導体素子に直接的に又は間接的に電
    気的に接続された第１ボンディングワイヤと、 一端が前記第２ボンディング領域に電気的に接続され、
    前記第１ボンディングワイヤに沿って他端が前記パワー
    半導体素子に直接的に又は間接的に電気的に接続された
    第２ボンディングワイヤとを備えたことを特徴とするパ
    ワー半導体モジュール。
  2. 【請求項２】 前記第１外部端子に第２外部端子の少な
    くとも一部を重複して配設させたことを特徴とする請求
    項１に記載のパワー半導体モジュール。
  3. 【請求項３】 前記第１外部端子は複数に分割され、こ
    の複数に分割された第１外部端子はそれぞれ第１外部端
    子よりも低いインダクタンスを有する第１外部結線バス
    バーにより電気的に並列接続され、 前記第２外部端子は複数に分割され、この複数に分割さ
    れた第２外部端子はそれぞれ第２外部端子よりも低いイ
    ンダクタンスを有する第２外部結線バスバーにより電気
    的に並列接続されたことを特徴とする請求項１又は請求
    項２に記載のパワー半導体モジュール。
  4. 【請求項４】 少なくとも下記工程（１）乃至工程
    （３）を備えたことを特徴とするパワー半導体モジュー
    ルの製造方法。 （１）パッケージのベース板上の中央部にパワー半導体
    素子をマウントする工程 （２）ボンディング領域を有し主電流を入力又は出力す
    るための外部端子がインサート成型された外装ケースを
    前記ベース板上の周辺部に取り付ける工程 （３）前記外部端子のボンディング領域とパワー半導体
    素子との間を電気的に接続するためのボンディングワイ
    ヤをボンディングする工程
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051560A (ja) * 2001-08-03 2003-02-21 Fuji Electric Co Ltd 半導体装置のパッケージ
JP2003158231A (ja) * 2001-11-26 2003-05-30 Toyota Industries Corp 半導体装置、半導体装置の配線方法
JP2008091787A (ja) * 2006-10-04 2008-04-17 Nippon Inter Electronics Corp パワー半導体モジュール
CN103650137A (zh) * 2011-07-11 2014-03-19 三菱电机株式会社 功率半导体模块
JP2014225706A (ja) * 2012-03-01 2014-12-04 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
WO2015152373A1 (ja) * 2014-04-03 2015-10-08 三菱電機株式会社 半導体装置
CN110785842A (zh) * 2017-05-02 2020-02-11 Abb瑞士股份有限公司 具有dc端子的同轴布置的半桥模块

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2660863B1 (en) * 2012-05-02 2019-07-10 ABB Schweiz AG Power semiconductor module

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051560A (ja) * 2001-08-03 2003-02-21 Fuji Electric Co Ltd 半導体装置のパッケージ
JP4710194B2 (ja) * 2001-08-03 2011-06-29 富士電機システムズ株式会社 半導体装置のパッケージ
JP2003158231A (ja) * 2001-11-26 2003-05-30 Toyota Industries Corp 半導体装置、半導体装置の配線方法
JP2008091787A (ja) * 2006-10-04 2008-04-17 Nippon Inter Electronics Corp パワー半導体モジュール
JP4628337B2 (ja) * 2006-10-04 2011-02-09 日本インター株式会社 パワー半導体モジュール
JPWO2013008424A1 (ja) * 2011-07-11 2015-02-23 三菱電機株式会社 電力用半導体モジュール
CN103650137A (zh) * 2011-07-11 2014-03-19 三菱电机株式会社 功率半导体模块
US9299628B2 (en) 2011-07-11 2016-03-29 Mitsubishi Electric Corporation Power semiconductor module
JP2014225706A (ja) * 2012-03-01 2014-12-04 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
CN104205330A (zh) * 2012-03-01 2014-12-10 三菱电机株式会社 电力用半导体模块以及电力变换装置
CN107293534B (zh) * 2012-03-01 2020-06-09 三菱电机株式会社 电力用半导体模块以及电力变换装置
JPWO2013128787A1 (ja) * 2012-03-01 2015-07-30 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
US9685879B2 (en) 2012-03-01 2017-06-20 Mitsubishi Electric Corporation Power semiconductor module and power conversion device
CN107293534A (zh) * 2012-03-01 2017-10-24 三菱电机株式会社 电力用半导体模块以及电力变换装置
US9979314B2 (en) 2012-03-01 2018-05-22 Mitsubishi Electric Corporation Power semiconductor module and power conversion device
CN111048491B (zh) * 2012-03-01 2023-04-18 三菱电机株式会社 电力用半导体模块以及电力变换装置
CN111048491A (zh) * 2012-03-01 2020-04-21 三菱电机株式会社 电力用半导体模块以及电力变换装置
WO2015152373A1 (ja) * 2014-04-03 2015-10-08 三菱電機株式会社 半導体装置
CN110785842A (zh) * 2017-05-02 2020-02-11 Abb瑞士股份有限公司 具有dc端子的同轴布置的半桥模块
CN110785842B (zh) * 2017-05-02 2023-10-20 日立能源瑞士股份公司 具有dc端子的同轴布置的半桥模块

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