JP2000298447A - 画素同期回路 - Google Patents
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- 238000005259 measurement Methods 0.000 claims abstract description 14
- 230000003247 decreasing effect Effects 0.000 claims abstract description 3
- 230000000630 rising effect Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 回路の動作周波数を上げることなく、安価に
サンプリングクロックの位相を自動調整する。 【解決手段】 ディレイ回路２２は、ドットクロックＰ
ＣＬＫにコントローラ２５で設定された遅延を与え、サ
ンプリングクロックＳＣＬＫを生成する。カウンタ２４
は、水平同期信号の立ち下がりから、デジタルビデオ信
号ＤＶの立ち上がりまでの、サンプリングクロック数を
計測し、その計測結果ＤＡＴＡをコントローラ２５に出
力する。コントローラ２５は、位相がずれたサンプリン
グクロックＳＣＬＫの各々に対する計測結果ＤＡＴＡを
観測し、カウンタ２４の計測結果が減少するサンプリン
グクロックのディレイ時間を求め、それに対してさらに
位相が半周期ずれたディレイ時間を算出し、ディレイ回
路２２に設定する。
サンプリングクロックの位相を自動調整する。 【解決手段】 ディレイ回路２２は、ドットクロックＰ
ＣＬＫにコントローラ２５で設定された遅延を与え、サ
ンプリングクロックＳＣＬＫを生成する。カウンタ２４
は、水平同期信号の立ち下がりから、デジタルビデオ信
号ＤＶの立ち上がりまでの、サンプリングクロック数を
計測し、その計測結果ＤＡＴＡをコントローラ２５に出
力する。コントローラ２５は、位相がずれたサンプリン
グクロックＳＣＬＫの各々に対する計測結果ＤＡＴＡを
観測し、カウンタ２４の計測結果が減少するサンプリン
グクロックのディレイ時間を求め、それに対してさらに
位相が半周期ずれたディレイ時間を算出し、ディレイ回
路２２に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、特にパーソナルコ
ンピュータ等より出力されるビデオ信号を入力して表示
する液晶表示装置に用いて好適な画素同期回路に関す
る。
ンピュータ等より出力されるビデオ信号を入力して表示
する液晶表示装置に用いて好適な画素同期回路に関す
る。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等より出
力されるビデオ信号を入力して表示する液晶表示装置に
用いられる画素同期回路においては、一般的に使用者が
表示画面を見ながらスイッチを操作することにより、サ
ンプリングクロックの位相調整を行っており、使用者の
操作作業が煩雑化されるという欠点がある。このため、
サンプリングロックの位相調整を自動化することが要求
されている。
力されるビデオ信号を入力して表示する液晶表示装置に
用いられる画素同期回路においては、一般的に使用者が
表示画面を見ながらスイッチを操作することにより、サ
ンプリングクロックの位相調整を行っており、使用者の
操作作業が煩雑化されるという欠点がある。このため、
サンプリングロックの位相調整を自動化することが要求
されている。
【０００３】そこで、例えば、特許番号 第２７１４３
０２号に開示されているように、基準クロックのｎ倍の
サンプリングクロックでビデオ信号をサンプリングし、
そのサンプリングデータから該当ビデオ信号の電位安定
期間を観測し、サンプリングクロックの位相調整するこ
とが提案されている。図４は、従来の位相調整回路の一
構成例を示すブロック図である。図において、ＰＬＬ回
路１は、入力された水平同期信号に同期したドットクロ
ックのＮ倍の周波数の基準クロックを出力する。検出用
サンプリング回路１３は、上記基準クロックによってビ
デオ信号をサンプリングし、サンプリングデータをＤＡ
ＴＡとして安定期間検出回路１４に出力する。
０２号に開示されているように、基準クロックのｎ倍の
サンプリングクロックでビデオ信号をサンプリングし、
そのサンプリングデータから該当ビデオ信号の電位安定
期間を観測し、サンプリングクロックの位相調整するこ
とが提案されている。図４は、従来の位相調整回路の一
構成例を示すブロック図である。図において、ＰＬＬ回
路１は、入力された水平同期信号に同期したドットクロ
ックのＮ倍の周波数の基準クロックを出力する。検出用
サンプリング回路１３は、上記基準クロックによってビ
デオ信号をサンプリングし、サンプリングデータをＤＡ
ＴＡとして安定期間検出回路１４に出力する。
【０００４】安定期間検出回路１４においては、ビデオ
信号の電位の変化を検出し、電位の変化がない場合、電
位安定期間を示すＣＳ信号をコントローラ１５に出力す
る。コントローラ１５では、ＣＳ信号を解析し、セット
アップ時間とホールド時間を確保することができるよう
な位相制御信号をディレイ回路１２に与える。一方、分
周回路１１では、基準クロックを１／Ｎ分周したサンプ
リングクロックを生成し、ディレイ回路１２に出力す
る。ディレイ回路１２では、コントローラから出力され
た位相制御信号に基づいて、サンプリングクロックの位
相を制御し、画素データサンプリング回路に第２のサン
プリングクロックＳＣＬＫを出力する。
信号の電位の変化を検出し、電位の変化がない場合、電
位安定期間を示すＣＳ信号をコントローラ１５に出力す
る。コントローラ１５では、ＣＳ信号を解析し、セット
アップ時間とホールド時間を確保することができるよう
な位相制御信号をディレイ回路１２に与える。一方、分
周回路１１では、基準クロックを１／Ｎ分周したサンプ
リングクロックを生成し、ディレイ回路１２に出力す
る。ディレイ回路１２では、コントローラから出力され
た位相制御信号に基づいて、サンプリングクロックの位
相を制御し、画素データサンプリング回路に第２のサン
プリングクロックＳＣＬＫを出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術では、動画に対応した高速な調整が可能ではあるが、
ドットクロックのＮ倍の高周波で動作する高価なＰＬＬ
やＡ／Ｄ変換器が必要となるという問題がある。さら
に、内部の動作周波数が高くなるため、ＥＭＩ上の放射
ノイズが増加するという問題もある。
術では、動画に対応した高速な調整が可能ではあるが、
ドットクロックのＮ倍の高周波で動作する高価なＰＬＬ
やＡ／Ｄ変換器が必要となるという問題がある。さら
に、内部の動作周波数が高くなるため、ＥＭＩ上の放射
ノイズが増加するという問題もある。
【０００６】この発明は上述した事情に鑑みてなされた
もので、回路の動作周波数を上げることなく、安価にサ
ンプリングクロックの位相を自動調整することができる
画素同期回路を提供することを目的とする。
もので、回路の動作周波数を上げることなく、安価にサ
ンプリングクロックの位相を自動調整することができる
画素同期回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、ビデオ信号および
同期信号に基づいて、該サンプリングクロックの位相を
調整しながらビデオ信号をサンプリングするサンプリン
グクロックを生成する画素同期回路において、水平同期
信号に基づいて、所定の遅延時間だけ位相がずれたサン
プリングクロックを順次生成する生成手段と、前記生成
手段により順次生成されるサンプリングクロックのう
ち、該サンプリングクロックの立ち上がりがビデオ信号
の立ち上がりに一致するサンプリングクロックを検出す
るサンプリングクロック検出手段と、前記サンプリング
クロック検出手段によって検出されたサンプリングクロ
ックに対して、位相が半周期ずれたサンプリングクロッ
クを出力するように、前記生成手段における遅延時間を
設定する設定手段とを具備することを特徴とする。
るために、請求項１記載の発明では、ビデオ信号および
同期信号に基づいて、該サンプリングクロックの位相を
調整しながらビデオ信号をサンプリングするサンプリン
グクロックを生成する画素同期回路において、水平同期
信号に基づいて、所定の遅延時間だけ位相がずれたサン
プリングクロックを順次生成する生成手段と、前記生成
手段により順次生成されるサンプリングクロックのう
ち、該サンプリングクロックの立ち上がりがビデオ信号
の立ち上がりに一致するサンプリングクロックを検出す
るサンプリングクロック検出手段と、前記サンプリング
クロック検出手段によって検出されたサンプリングクロ
ックに対して、位相が半周期ずれたサンプリングクロッ
クを出力するように、前記生成手段における遅延時間を
設定する設定手段とを具備することを特徴とする。
【０００８】また、請求項２記載の発明では、請求項１
記載の画素同期回路において、前記サンプリングクロッ
ク検出手段は、前記生成手段によって順次生成されるサ
ンプリングクロックに対し、水平同期信号の立ち上がり
からビデオ信号の立ち上がりまでのクロック数を計測す
る計測手段と、前記計測手段により計測されたクロック
数の変化を観測し、クロック数が減少したときのサンプ
リングクロックを検出する検出手段とを具備することを
特徴とする。
記載の画素同期回路において、前記サンプリングクロッ
ク検出手段は、前記生成手段によって順次生成されるサ
ンプリングクロックに対し、水平同期信号の立ち上がり
からビデオ信号の立ち上がりまでのクロック数を計測す
る計測手段と、前記計測手段により計測されたクロック
数の変化を観測し、クロック数が減少したときのサンプ
リングクロックを検出する検出手段とを具備することを
特徴とする。
【０００９】また、請求項３記載の発明では、請求項１
記載の画素同期回路において、前記生成手段は、水平同
期信号に基づいて、所定の遅延時間だけ位相がずれた複
数のサンプリングクロックを生成し、前記サンプリング
クロック検出手段は、前記生成手段により生成される複
数のサンプリングクロックのうち、該サンプリングクロ
ックの立ち上がりがビデオ信号の立ち上がりに一致する
サンプリングクロックを検出し、前記サンプリングクロ
ック検出手段による検出結果に基づいて、前記生成手段
によって生成された複数のサンプリングクロックのう
ち、前記サンプリングクロック検出手段によって検出さ
れたサンプリングクロックに対して、位相が半周期ずれ
たサンプリングクロックを選択的に出力する選択手段を
具備することを特徴とする。
記載の画素同期回路において、前記生成手段は、水平同
期信号に基づいて、所定の遅延時間だけ位相がずれた複
数のサンプリングクロックを生成し、前記サンプリング
クロック検出手段は、前記生成手段により生成される複
数のサンプリングクロックのうち、該サンプリングクロ
ックの立ち上がりがビデオ信号の立ち上がりに一致する
サンプリングクロックを検出し、前記サンプリングクロ
ック検出手段による検出結果に基づいて、前記生成手段
によって生成された複数のサンプリングクロックのう
ち、前記サンプリングクロック検出手段によって検出さ
れたサンプリングクロックに対して、位相が半周期ずれ
たサンプリングクロックを選択的に出力する選択手段を
具備することを特徴とする。
【００１０】また、請求項４記載の発明では、請求項３
記載の画素同期回路において、前記サンプリングクロッ
ク検出手段は、前記生成手段によって生成される複数の
サンプリングクロック毎に、水平同期信号の立ち上がり
からビデオ信号の立ち上がりまでのクロック数を計測す
る複数の計測手段と、前記複数の計測手段により計測さ
れたクロック数を比較し、クロック数が減少したサンプ
リングクロックを検出する検出手段とを具備することを
特徴とする。
記載の画素同期回路において、前記サンプリングクロッ
ク検出手段は、前記生成手段によって生成される複数の
サンプリングクロック毎に、水平同期信号の立ち上がり
からビデオ信号の立ち上がりまでのクロック数を計測す
る複数の計測手段と、前記複数の計測手段により計測さ
れたクロック数を比較し、クロック数が減少したサンプ
リングクロックを検出する検出手段とを具備することを
特徴とする。
【００１１】この発明では、サンプリングクロック検出
手段は、前記生成手段により順次生成される、所定の遅
延時間だけ位相がずれたサンプリングクロックのうち、
該サンプリングクロックの立ち上がりがビデオ信号の立
ち上がりに一致するサンプリングクロックを検出する。
設定手段は、検出されたサンプリングクロックに対し
て、位相が半周期ずれたサンプリングクロックを出力す
るように、前記生成手段における遅延時間を設定する。
したがって、サンプリングクロックの立ち上がりを画素
データのほぼ中央に自動的に設定することが可能とな
り、適切なサンプリング結果を得ることが可能となる。
手段は、前記生成手段により順次生成される、所定の遅
延時間だけ位相がずれたサンプリングクロックのうち、
該サンプリングクロックの立ち上がりがビデオ信号の立
ち上がりに一致するサンプリングクロックを検出する。
設定手段は、検出されたサンプリングクロックに対し
て、位相が半周期ずれたサンプリングクロックを出力す
るように、前記生成手段における遅延時間を設定する。
したがって、サンプリングクロックの立ち上がりを画素
データのほぼ中央に自動的に設定することが可能とな
り、適切なサンプリング結果を得ることが可能となる。
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。 Ａ．第１実施形態の構成 図１は、本発明の第１実施形態による画素同期回路の構
成を示すブロック図である。なお、図４に対応する部分
には同一の符号を付けている。図において、画素同期回
路は、ＰＬＬ回路２０、位相調整回路２１、画素データ
サンプリング回路３、液晶駆動回路４、ビデオ信号処理
回路５および液晶パネル６から構成されている。ＰＬＬ
回路２０は、水平同期信号に同期するドットクロックＰ
ＣＬＫを生成する。位相調整回路２１は、ドットクロッ
クＰＣＬＫの位相を自動調整し、サンプリングクロック
ＳＣＬＫを生成する。画素データサンプリング回路３
は、サンプリングクロックＳＣＬＫに従ってビデオ信号
をサンプリングし、サンプリングデータとして出力す
る。液晶駆動回路４は、垂直・水平同期信号に従って液
晶駆動信号を出力する。ビデオ信号処理回路５は、上記
サンプリングデータに対しガンマ補正および極性反転を
含むビデオ処理を行う。液晶パネル６は、ビデオ処理さ
れた画像信号データを液晶駆動信号に従って表示する。
なお、画素データサンプリング回路３、液晶駆動回路
４、ビデオ信号処理回路５、液晶パネル６は、当業者に
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
の形態を説明する。 Ａ．第１実施形態の構成 図１は、本発明の第１実施形態による画素同期回路の構
成を示すブロック図である。なお、図４に対応する部分
には同一の符号を付けている。図において、画素同期回
路は、ＰＬＬ回路２０、位相調整回路２１、画素データ
サンプリング回路３、液晶駆動回路４、ビデオ信号処理
回路５および液晶パネル６から構成されている。ＰＬＬ
回路２０は、水平同期信号に同期するドットクロックＰ
ＣＬＫを生成する。位相調整回路２１は、ドットクロッ
クＰＣＬＫの位相を自動調整し、サンプリングクロック
ＳＣＬＫを生成する。画素データサンプリング回路３
は、サンプリングクロックＳＣＬＫに従ってビデオ信号
をサンプリングし、サンプリングデータとして出力す
る。液晶駆動回路４は、垂直・水平同期信号に従って液
晶駆動信号を出力する。ビデオ信号処理回路５は、上記
サンプリングデータに対しガンマ補正および極性反転を
含むビデオ処理を行う。液晶パネル６は、ビデオ処理さ
れた画像信号データを液晶駆動信号に従って表示する。
なお、画素データサンプリング回路３、液晶駆動回路
４、ビデオ信号処理回路５、液晶パネル６は、当業者に
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
【００１３】位相調整回路２１は、ディレイ回路２２、
コンパレータ２３、カウンタ２４、およびコントローラ
２５を備えている。ディレイ回路２２は、ドットクロッ
クＰＣＬＫに、コントローラ２５で設定された遅延を与
え、サンプリングクロックＳＣＬＫを生成し、カウンタ
２４と画素データサンプリング回路３にサンプリングク
ロックＳＣＬＫを出力する。コンパレータ１２は、アナ
ログビデオ信号を基準電圧と比較し、デジタルビデオ信
号ＤＶを生成し、カウンタ２４に出力する。カウンタ２
４は、水平同期信号の立ち下がりから、デジタルビデオ
信号ＤＶの立ち上がりまでの、サンプリングクロック数
を計測し、その計測結果ＤＡＴＡをコントローラ２５に
出力する。コントローラ２５は、位相がずれたサンプリ
ングクロックＳＣＬＫの各々に対する計測結果ＤＡＴＡ
を観測し、カウンタ２４の計測結果が「ｎ＋１」から
「ｎ」に減少するサンプリングクロックのディレイ時間
を求め、それに対してさらに位相が半周期ずれたディレ
イ時間を算出し、ディレイ回路２２に設定する。
コンパレータ２３、カウンタ２４、およびコントローラ
２５を備えている。ディレイ回路２２は、ドットクロッ
クＰＣＬＫに、コントローラ２５で設定された遅延を与
え、サンプリングクロックＳＣＬＫを生成し、カウンタ
２４と画素データサンプリング回路３にサンプリングク
ロックＳＣＬＫを出力する。コンパレータ１２は、アナ
ログビデオ信号を基準電圧と比較し、デジタルビデオ信
号ＤＶを生成し、カウンタ２４に出力する。カウンタ２
４は、水平同期信号の立ち下がりから、デジタルビデオ
信号ＤＶの立ち上がりまでの、サンプリングクロック数
を計測し、その計測結果ＤＡＴＡをコントローラ２５に
出力する。コントローラ２５は、位相がずれたサンプリ
ングクロックＳＣＬＫの各々に対する計測結果ＤＡＴＡ
を観測し、カウンタ２４の計測結果が「ｎ＋１」から
「ｎ」に減少するサンプリングクロックのディレイ時間
を求め、それに対してさらに位相が半周期ずれたディレ
イ時間を算出し、ディレイ回路２２に設定する。
【００１４】Ｂ．第１実施形態の動作 次に、上述した本第１実施形態の動作について説明す
る。まず、カウンタ２４の動作ついて図２に示すタイミ
ングチャートを用いて説明する。カウンタ２４では、負
極性に極性を合わされた水平同期信号（図２の（ａ））
の立ち上がりからデジタルビデオ信号ＤＶ（図２の
（ｂ））の立ち上がりまでのサンプリングクロックＳＣ
ＬＫ（図２の（ｃ））の立ち上がりカウントする。
る。まず、カウンタ２４の動作ついて図２に示すタイミ
ングチャートを用いて説明する。カウンタ２４では、負
極性に極性を合わされた水平同期信号（図２の（ａ））
の立ち上がりからデジタルビデオ信号ＤＶ（図２の
（ｂ））の立ち上がりまでのサンプリングクロックＳＣ
ＬＫ（図２の（ｃ））の立ち上がりカウントする。
【００１５】ここで、コントローラ２５でディレイ回路
２２を制御し、サンプリングクロックＳＣＬＫの位相を
変化させながら、カウンタ２４でサンプリングクロック
ＳＣＬＫを計測する。サンプリングクロックＳＣＬＫの
位相を１／ｍ周期のステップで遅らせたものをＳＣＬＫ
［０，…，ｍ−１］で表す。図２では、ディレイ回路２
２の調整ステップをサンプリングクロックＳＣＬＫの周
期の１／８としているが、調整ステップは、細かいほど
正確な位相検出が可能である。また、位相の変更および
カウンタ２４での計測は、任意のＬライン毎またはＬフ
レーム毎に行う。Ｌライン毎に行う場合、表示画面は、
任意の水平位置に縦線を表示する必要がある。Ｌフレー
ム毎に行う場合には、表示画面を静止画とし、同一のラ
インについて計測を行う必要がある。
２２を制御し、サンプリングクロックＳＣＬＫの位相を
変化させながら、カウンタ２４でサンプリングクロック
ＳＣＬＫを計測する。サンプリングクロックＳＣＬＫの
位相を１／ｍ周期のステップで遅らせたものをＳＣＬＫ
［０，…，ｍ−１］で表す。図２では、ディレイ回路２
２の調整ステップをサンプリングクロックＳＣＬＫの周
期の１／８としているが、調整ステップは、細かいほど
正確な位相検出が可能である。また、位相の変更および
カウンタ２４での計測は、任意のＬライン毎またはＬフ
レーム毎に行う。Ｌライン毎に行う場合、表示画面は、
任意の水平位置に縦線を表示する必要がある。Ｌフレー
ム毎に行う場合には、表示画面を静止画とし、同一のラ
インについて計測を行う必要がある。
【００１６】図２において、カウンタ計測結果ＤＡＴＡ
を見ると、サンプリングクロックＳＣＬＫの位相をずら
していくと、カウンタ計測結果ＤＡＴＡが「ｎ」と「ｎ
＋１」の間で変化することがわかる。サンプリングクロ
ックＳＣＬＫ［３］からＳＣＬＫ［４］への移行すると
きに、カウンタ計測結果ＤＡＴＡが「ｎ」から「ｎ＋
１」に増加する。このとき、ＳＣＬＫ［４］で水平同期
信号（図２の（ａ））の立ち下がりとサンプリングクロ
ックＳＣＬＫの立ち上がりとが一致する。また、サンプ
リングクロックＳＣＬＫ［５］からＳＣＬＫ［６］への
移行するときに、カウンタ計測結果ＤＡＴＡが「ｎ＋
１」から「ｎ」に減少する。このとき、サンプリングク
ロックＳＣＬＫ［６］でデジタルビデオ信号ＤＶ（図２
の（ｂ））の立ち上がりとサンプリングクロックＳＣＬ
Ｋの立ち上がりとが一致する。
を見ると、サンプリングクロックＳＣＬＫの位相をずら
していくと、カウンタ計測結果ＤＡＴＡが「ｎ」と「ｎ
＋１」の間で変化することがわかる。サンプリングクロ
ックＳＣＬＫ［３］からＳＣＬＫ［４］への移行すると
きに、カウンタ計測結果ＤＡＴＡが「ｎ」から「ｎ＋
１」に増加する。このとき、ＳＣＬＫ［４］で水平同期
信号（図２の（ａ））の立ち下がりとサンプリングクロ
ックＳＣＬＫの立ち上がりとが一致する。また、サンプ
リングクロックＳＣＬＫ［５］からＳＣＬＫ［６］への
移行するときに、カウンタ計測結果ＤＡＴＡが「ｎ＋
１」から「ｎ」に減少する。このとき、サンプリングク
ロックＳＣＬＫ［６］でデジタルビデオ信号ＤＶ（図２
の（ｂ））の立ち上がりとサンプリングクロックＳＣＬ
Ｋの立ち上がりとが一致する。
【００１７】サンプリングクロックＳＣＬＫとビデオ信
号との位相関係が最も良いのは、サンプリングクロック
ＳＣＬＫの立ち上がりがデジタルビデオ信号の画素デー
タの中央となるサンプリングクロックＳＣＬＫ［２］で
ある。これは、サンプリングクロックＳＣＬＫの立ち上
がりとデジタルビデオ信号の立ち上がりとが重なるサン
プリングクロックＳＣＬＫ［６］から、位相が半周期ず
れた状態である。これより、コントローラ２５におい
て、カウンタ２４の計測結果が「ｎ＋１」から「ｎ」に
減少するサンプリングクロックのディレイ時間を求め、
それに対してさらに位相が半周期ずれたディレイ時間を
算出し、ディレイ回路２２において該ディレイ時間に従
って位相を設定すれば、サンプリングクロックＳＣＬＫ
の立ち上がりをデジタルビデオ信号の画素データの中央
に設定することができる。
号との位相関係が最も良いのは、サンプリングクロック
ＳＣＬＫの立ち上がりがデジタルビデオ信号の画素デー
タの中央となるサンプリングクロックＳＣＬＫ［２］で
ある。これは、サンプリングクロックＳＣＬＫの立ち上
がりとデジタルビデオ信号の立ち上がりとが重なるサン
プリングクロックＳＣＬＫ［６］から、位相が半周期ず
れた状態である。これより、コントローラ２５におい
て、カウンタ２４の計測結果が「ｎ＋１」から「ｎ」に
減少するサンプリングクロックのディレイ時間を求め、
それに対してさらに位相が半周期ずれたディレイ時間を
算出し、ディレイ回路２２において該ディレイ時間に従
って位相を設定すれば、サンプリングクロックＳＣＬＫ
の立ち上がりをデジタルビデオ信号の画素データの中央
に設定することができる。
【００１８】Ｃ．第２実施形態 次に、本発明の第２実施形態について説明する。本第２
実施形態では、その基本的構成は上述した第１実施形態
と同様であるが、カウンタ部分をさらに工夫している。
ここで、図３は、本第２実施形態による位相調整回路の
構成を示すブロック図である。図において、ディレイ回
路３２は、入力されたドットクロックＰＣＬＫをｍ分割
し、それぞれのクロックに周期の１／ｍステップで増加
する遅延を与え、サンプリングクロックＳＣＬＫ［０］
〜ＳＣＬＫ［ｍ−１］を生成する。生成されたサンプリ
ングクロックＳＣＬＫ［０］〜ＳＣＬＫ［ｍ−１］は、
カウンタ３４とセレクタ３６とに入力される。
実施形態では、その基本的構成は上述した第１実施形態
と同様であるが、カウンタ部分をさらに工夫している。
ここで、図３は、本第２実施形態による位相調整回路の
構成を示すブロック図である。図において、ディレイ回
路３２は、入力されたドットクロックＰＣＬＫをｍ分割
し、それぞれのクロックに周期の１／ｍステップで増加
する遅延を与え、サンプリングクロックＳＣＬＫ［０］
〜ＳＣＬＫ［ｍ−１］を生成する。生成されたサンプリ
ングクロックＳＣＬＫ［０］〜ＳＣＬＫ［ｍ−１］は、
カウンタ３４とセレクタ３６とに入力される。
【００１９】カウンタ３４は、ｍ個のカウンタからな
り、各々のサンプリングクロックＳＣＬＫに対して、水
平同期信号立ち下がりから、デジタルビデオ信号の立ち
上がりまでのサンプリングクロック数を計測し、その結
果をｍ個のデータＤＡＴＡ［０］〜［ｍ−１］としてコ
ントローラ３５に出力する。コントローラ３５におい
て、前述した第１実施形態と同様に、データＤＡＴＡが
減少する場所を探し、それから半周期ずれた場所を、セ
レクタ３６に選択信号ＳＥＬとして出力する。セレクタ
３６では、サンプリングクロックＳＣＬＫ［０］〜［ｍ
−１］から、選択信号ＳＥＬに基づいて、１つのサンプ
リングクロックＳＣＬＫを選択して出力する。
り、各々のサンプリングクロックＳＣＬＫに対して、水
平同期信号立ち下がりから、デジタルビデオ信号の立ち
上がりまでのサンプリングクロック数を計測し、その結
果をｍ個のデータＤＡＴＡ［０］〜［ｍ−１］としてコ
ントローラ３５に出力する。コントローラ３５におい
て、前述した第１実施形態と同様に、データＤＡＴＡが
減少する場所を探し、それから半周期ずれた場所を、セ
レクタ３６に選択信号ＳＥＬとして出力する。セレクタ
３６では、サンプリングクロックＳＣＬＫ［０］〜［ｍ
−１］から、選択信号ＳＥＬに基づいて、１つのサンプ
リングクロックＳＣＬＫを選択して出力する。
【００２０】このように、本第２実施形態では、カウン
タ計測が１ラインで行えるため、表示画面が動画であっ
ても自動調整が可能であるという効果が得られる。
タ計測が１ラインで行えるため、表示画面が動画であっ
ても自動調整が可能であるという効果が得られる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
入力されるビデオ信号の対する最適位相をコントローラ
にて自動調整するため、人為的な操作なしにサンプリン
グクロックを画素データの中央に設定することができ、
正常な液晶表示が得られるという利点が得られる。ま
た、ドットクロックのＮ倍といった高周波で動作するＰ
ＬＬ回路やＡ／Ｄ変換器、サンプリングデータを保存す
るメモリを使用しないため、回路を安価に実現できると
いう利点が得られる。さらに、本発明によれば、画素デ
ータサンプリング回路でのサンプリング結果を使用しな
いため、Ａ／Ｄ変換器を使用しないので、液晶パネルを
アナログ電圧で駆動するアナログ液晶パネルにおいても
使用できるという利点が得られる。
入力されるビデオ信号の対する最適位相をコントローラ
にて自動調整するため、人為的な操作なしにサンプリン
グクロックを画素データの中央に設定することができ、
正常な液晶表示が得られるという利点が得られる。ま
た、ドットクロックのＮ倍といった高周波で動作するＰ
ＬＬ回路やＡ／Ｄ変換器、サンプリングデータを保存す
るメモリを使用しないため、回路を安価に実現できると
いう利点が得られる。さらに、本発明によれば、画素デ
ータサンプリング回路でのサンプリング結果を使用しな
いため、Ａ／Ｄ変換器を使用しないので、液晶パネルを
アナログ電圧で駆動するアナログ液晶パネルにおいても
使用できるという利点が得られる。
【図１】 本発明の第１実施形態の構成を示すブロック
図である。
図である。
【図２】 本第１実施形態における動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３】 本発明の第２実施形態の構成を示すブロック
図である。
図である。
【図４】 従来例の構成を示すブロック図である。
２０ ＰＬＬ回路 ２１ 位相調整回路 ２２ ディレイ回路（生成手段） ２３ コンパレータ ２４ カウンタ（サンプリングクロック検出手段、計測
手段） ２５ コントローラ（設定手段、検出手段） ３２ ディレイ回路（生成手段） ３３ コンパレータ ３４ カウンタ（サンプリングクロック検出手段、計測
手段） ３５ コントローラ（設定手段、検出手段） ３６ セレクタ（選択手段）
手段） ２５ コントローラ（設定手段、検出手段） ３２ ディレイ回路（生成手段） ３３ コンパレータ ３４ カウンタ（サンプリングクロック検出手段、計測
手段） ３５ コントローラ（設定手段、検出手段） ３６ セレクタ（選択手段）
Claims (4)
- 【請求項１】 ビデオ信号および同期信号に基づいて、
該サンプリングクロックの位相を調整しながらビデオ信
号をサンプリングするサンプリングクロックを生成する
画素同期回路において、 水平同期信号に基づいて、所定の遅延時間だけ位相がず
れたサンプリングクロックを順次生成する生成手段と、 前記生成手段により順次生成されるサンプリングクロッ
クのうち、該サンプリングクロックの立ち上がりがビデ
オ信号の立ち上がりに一致するサンプリングクロックを
検出するサンプリングクロック検出手段と、 前記サンプリングクロック検出手段によって検出された
サンプリングクロックに対して、位相が半周期ずれたサ
ンプリングクロックを出力するように、前記生成手段に
おける遅延時間を設定する設定手段とを具備することを
特徴とする画素同期回路。 - 【請求項２】 前記サンプリングクロック検出手段は、 前記生成手段によって順次生成されるサンプリングクロ
ックに対し、水平同期信号の立ち上がりからビデオ信号
の立ち上がりまでのクロック数を計測する計測手段と、 前記計測手段により計測されたクロック数の変化を観測
し、クロック数が減少したときのサンプリングクロック
を検出する検出手段とを具備することを特徴とする請求
項１記載の画素同期回路。 - 【請求項３】 前記生成手段は、水平同期信号に基づい
て、所定の遅延時間だけ位相がずれた複数のサンプリン
グクロックを生成し、 前記サンプリングクロック検出手段は、前記生成手段に
より生成される複数のサンプリングクロックのうち、該
サンプリングクロックの立ち上がりがビデオ信号の立ち
上がりに一致するサンプリングクロックを検出し、 前記サンプリングクロック検出手段による検出結果に基
づいて、前記生成手段によって生成された複数のサンプ
リングクロックのうち、前記サンプリングクロック検出
手段によって検出されたサンプリングクロックに対し
て、位相が半周期ずれたサンプリングクロックを選択的
に出力する選択手段を具備することを特徴とする請求項
１記載の画素同期回路。 - 【請求項４】 前記サンプリングクロック検出手段は、 前記生成手段によって生成される複数のサンプリングク
ロック毎に、水平同期信号の立ち上がりからビデオ信号
の立ち上がりまでのクロック数を計測する複数の計測手
段と、 前記複数の計測手段により計測されたクロック数を比較
し、クロック数が減少したサンプリングクロックを検出
する検出手段とを具備することを特徴とする請求項３記
載の画素同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104618A JP2000298447A (ja) | 1999-04-12 | 1999-04-12 | 画素同期回路 |
| US09/540,880 US6753926B1 (en) | 1999-04-12 | 2000-03-31 | Circuit for generating sampling clock to stably sample a video signal and display apparatus having the circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104618A JP2000298447A (ja) | 1999-04-12 | 1999-04-12 | 画素同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000298447A true JP2000298447A (ja) | 2000-10-24 |
Family
ID=14385438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104618A Pending JP2000298447A (ja) | 1999-04-12 | 1999-04-12 | 画素同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6753926B1 (ja) |
| JP (1) | JP2000298447A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426913B1 (ko) * | 2000-04-27 | 2004-04-13 | 가부시끼가이샤 도시바 | 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법 |
| JP2005109712A (ja) * | 2003-09-29 | 2005-04-21 | Leader Electronics Corp | フレーム信号の位相調整器 |
| CN111063304A (zh) * | 2020-01-02 | 2020-04-24 | 京东方科技集团股份有限公司 | 一种像素驱动电路及其驱动方法、阵列基板、显示装置 |
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| US7009628B2 (en) * | 2001-09-20 | 2006-03-07 | Genesis Microchip Inc. | Method and apparatus for auto-generation of horizontal synchronization of an analog signal to a digital display |
| US6922188B2 (en) * | 2001-09-20 | 2005-07-26 | Genesis Microchip Inc. | Method and apparatus for auto-generation of horizontal synchronization of an analog signal to a digital display |
| US7034815B2 (en) * | 2001-09-20 | 2006-04-25 | Genesis Microchip Inc. | Method and apparatus for synchronizing an analog video signal to an LCD monitor |
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| US20080174573A1 (en) * | 2007-01-24 | 2008-07-24 | Monahan Charles T | Method and System for PC Monitor Phase Locking In Changing Content Environments |
| US8645589B2 (en) | 2009-08-03 | 2014-02-04 | National Instruments Corporation | Methods for data acquisition systems in real time applications |
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| JPH07219485A (ja) | 1994-02-07 | 1995-08-18 | Toshiba Corp | 液晶表示装置 |
| JP3257259B2 (ja) * | 1994-07-01 | 2002-02-18 | ソニー株式会社 | データ抽出装置 |
| JP3823420B2 (ja) * | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
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| JPH10112833A (ja) | 1996-10-03 | 1998-04-28 | Seiko Epson Corp | 画像表示装置 |
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| JPH10319917A (ja) | 1997-05-19 | 1998-12-04 | Sharp Corp | 映像信号の自動位相調整装置 |
| JP3879951B2 (ja) | 1997-09-02 | 2007-02-14 | ソニー株式会社 | 位相調整装置、位相調整方法及び表示装置 |
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1999
- 1999-04-12 JP JP11104618A patent/JP2000298447A/ja active Pending
-
2000
- 2000-03-31 US US09/540,880 patent/US6753926B1/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US6753926B1 (en) | 2004-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |