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JP2000124466A - Semiconductor pressure sensor and its manufacture - Google Patents

Semiconductor pressure sensor and its manufacture

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Publication number
JP2000124466A
JP2000124466A JP10293577A JP29357798A JP2000124466A JP 2000124466 A JP2000124466 A JP 2000124466A JP 10293577 A JP10293577 A JP 10293577A JP 29357798 A JP29357798 A JP 29357798A JP 2000124466 A JP2000124466 A JP 2000124466A
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JP
Japan
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silicon substrate
concave portion
diaphragm
forming
insulating film
Prior art date
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Granted
Application number
JP10293577A
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Japanese (ja)
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JP4250788B2 (en
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Eiji Kawasaki
栄嗣 川崎
Masakazu Terada
雅一 寺田
Ineo Toyoda
稲男 豊田
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor pressure sensor which can ensure enough position accuracy. SOLUTION: A recessed part 4 opened in a first surface 3a of a silicon board 3 is formed and the first surface 3a of the silicon board 3 and a silicon board 1 are laminated through an oxide silicon film 2. A second surface 3b of the silicon board 3 is polished and a diaphragm 6 is formed in a bottom part of the recessed part 4, and a silicon oxide film 9 with a recessed part 18 for an alignment mark is formed in a second surface 3b of the silicon board 3. Gauge resistances 7, 8, contact holes 12, 13 for a gauge resistance, and wirings 10, 11 for a gauge resistance are formed by using the recessed part 18 for an alignment mark. Since the recessed part 18 for an alignment mark is formed after a lamination process and a polishing process, enough position accuracy can be ensured.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体圧力セン
サに係り、詳しくは、超小型の半導体圧力センサに関す
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor pressure sensor, and more particularly, to an ultra-compact semiconductor pressure sensor.

【0002】[0002]

【従来の技術】従来から半導体圧力センサとして、特開
平8−236788号公報に示すものが提案されてい
る。この技術を簡単に説明すると、次のようになる。図
14(a)に示すように、基板100の表面に酸化膜1
01を形成し、パターニングした酸化膜101をマスク
にして基板100をエッチングして凹部102を形成す
る。そして、図14(b)に示すように、凹部102の
位置に基づいてアライメントマークとなる凹部103を
形成し、図14(c),(d)に示すように、ポリシリ
コン104で埋める。ここで、凹部103は凹部102
より深く形成される。そして、図14(e)に示すよう
に、凹部102の開口する面と基板105を酸化膜10
6を介して貼り合わせる。
2. Description of the Related Art As a semiconductor pressure sensor, a sensor disclosed in Japanese Patent Application Laid-Open No. 8-236788 has been proposed. A brief description of this technique is as follows. As shown in FIG. 14A, an oxide film 1
Then, the substrate 100 is etched using the patterned oxide film 101 as a mask to form a concave portion 102. Then, as shown in FIG. 14B, a concave portion 103 serving as an alignment mark is formed based on the position of the concave portion 102, and filled with polysilicon 104 as shown in FIGS. 14C and 14D. Here, the concave portion 103 is
Formed deeper. Then, as shown in FIG. 14E, the surface of the opening of the recess 102 and the substrate 105 are
6. Paste through 6.

【0003】その後、図15(a)に示すように、基板
100に対し凹部103が露出するまで研磨を行い凹部
102の底面に薄肉のダイヤフラム107を形成する。
さらに、図15(b),(c)に示すように、ポリシリ
コン104をアライメントマークとしたアライメントを
経て所定の位置にゲージ抵抗となる不純物拡散領域10
8および周辺回路となる不純物拡散領域109を形成す
る。次に、図15(d)に示すように連通孔110を形
成する。
After that, as shown in FIG. 15A, the substrate 100 is polished until the concave portion 103 is exposed to form a thin diaphragm 107 on the bottom surface of the concave portion 102.
Further, as shown in FIGS. 15B and 15C, the impurity diffusion region 10 serving as a gauge resistor is provided at a predetermined position through alignment using the polysilicon 104 as an alignment mark.
8 and an impurity diffusion region 109 to be a peripheral circuit are formed. Next, a communication hole 110 is formed as shown in FIG.

【0004】[0004]

【発明が解決しようとする課題】この方法によれば、ダ
イヤフラムのサイズを通常の1/10程度と小型にする
ことができる。そのメリットを享受し、かつ、ダイヤフ
ラム上に発生する応力を有効に利用するためには、歪み
ゲージも小さくすることが望まれる。歪みゲージが小さ
くなると、線幅のバラツキ、コンタクトの位置のバラツ
キなどによって圧力ゼロ時のセンサ出力(いわゆるオフ
セット出力)のバラツキが大きくなるので、高精度のア
ライメントが可能なステッパを用いることが望ましい。
According to this method, the size of the diaphragm can be reduced to about 1/10 of the normal size. In order to enjoy the merits and to effectively use the stress generated on the diaphragm, it is desired to reduce the strain gauge. When the strain gauge becomes small, the variation in sensor output (so-called offset output) at zero pressure due to the variation in line width, the variation in the position of the contact, and the like increases. Therefore, it is desirable to use a stepper capable of high-precision alignment.

【0005】しかし、上記の方法によって形成されたア
ライメントマークは貼り合わせ時のウエハの反り、研磨
時の厚さムラなどが原因でステッパ用のアライメントと
して十分な位置精度が確保できない場合が多く、その結
果、前述のオフセット出力のバラツキが大きくなるとい
う問題がある。
However, the alignment marks formed by the above method often cannot secure sufficient positional accuracy as alignment for a stepper due to warpage of a wafer at the time of bonding and unevenness of thickness at the time of polishing. As a result, there is a problem that the variation in the offset output becomes large.

【0006】そこで、この発明の目的は、十分な位置精
度が確保できる半導体圧力センサを提供することにあ
る。
An object of the present invention is to provide a semiconductor pressure sensor that can secure sufficient positional accuracy.

【0007】[0007]

【課題を解決するための手段】請求項1,8に記載の発
明によれば、シリコン基板の貼り合わせ工程および研磨
工程の後において、アライメントマーク用凹部または貫
通孔を有する絶縁膜が形成され、このアライメントマー
ク用凹部または貫通孔を用いて少なくともゲージ抵抗、
ゲージ抵抗用コンタクトホールおよびゲージ抵抗用配線
のいずれかが形成される。
According to the present invention, an insulating film having an alignment mark concave portion or a through hole is formed after the silicon substrate bonding step and the polishing step, Using this alignment mark recess or through hole at least gauge resistance,
Either a contact hole for gauge resistance or a wiring for gauge resistance is formed.

【0008】よって、従来ではアライメントマークは貼
り合わせ時のウエハの反り、研磨時の厚さムラなどが原
因でステッパ用のアライメントとして十分な位置精度が
確保できない場合が多く、オフセット出力のバラツキが
大きくなるということがあったが、本発明においては、
貼り合わせ工程および研磨工程の後にアライメントマー
ク用凹部または貫通孔が形成されるので、十分な位置精
度が確保できる。
Therefore, conventionally, alignment marks are often unable to secure sufficient positional accuracy as alignment for a stepper due to warpage of a wafer at the time of bonding, unevenness of thickness at the time of polishing, and the like, and a large variation in offset output. However, in the present invention,
Since the alignment mark concave portion or the through hole is formed after the bonding step and the polishing step, sufficient positional accuracy can be ensured.

【0009】請求項2に記載の発明によれば、シリコン
基板の貼り合わせ工程およびSOI基板のシリコン基板
・絶縁膜の除去工程の後において、アライメントマーク
用凹部または貫通孔を有する絶縁膜が形成され、このア
ライメントマーク用凹部または貫通孔を用いて少なくと
もゲージ抵抗、ゲージ抵抗用コンタクトホールおよびゲ
ージ抵抗用配線のいずれかが形成される。
According to the second aspect of the present invention, after the step of bonding the silicon substrate and the step of removing the silicon substrate and the insulating film of the SOI substrate, the insulating film having the concave portion for the alignment mark or the through hole is formed. At least one of the gauge resistor, the contact hole for the gauge resistor, and the wire for the gauge resistor is formed using the concave portion or the through hole for the alignment mark.

【0010】よって、従来ではアライメントマークは貼
り合わせ時のウエハの反り、研磨時の厚さムラなどが原
因でステッパ用のアライメントとして十分な位置精度が
確保できない場合が多く、オフセット出力のバラツキが
大きくなるということがあったが、本発明においては、
貼り合わせ工程およびSOI基板の母材除去工程の後に
アライメントマーク用凹部または貫通孔が形成されるの
で、十分な位置精度が確保できる。
[0010] Therefore, in the past, alignment marks are often unable to secure sufficient positional accuracy as alignment for a stepper due to warpage of the wafer at the time of bonding, thickness unevenness at the time of polishing, and the like, resulting in large variations in offset output. However, in the present invention,
Since the alignment mark concave portions or through holes are formed after the bonding step and the SOI substrate base material removing step, sufficient positional accuracy can be ensured.

【0011】請求項3に記載の発明によれば、シリコン
基板の貼り合わせ工程およびSOI基板のシリコン基板
の除去工程の後において、SOI基板の絶縁膜にアライ
メントマーク用凹部または貫通孔が形成され、このアラ
イメントマーク用凹部または貫通孔を用いて少なくとも
ゲージ抵抗、ゲージ抵抗用コンタクトホールおよびゲー
ジ抵抗用配線のいずれかが形成される。
According to the third aspect of the present invention, after the step of attaching the silicon substrate and the step of removing the silicon substrate of the SOI substrate, a concave portion or a through hole for an alignment mark is formed in the insulating film of the SOI substrate. At least one of the gauge resistance, the contact hole for the gauge resistance, and the wiring for the gauge resistance is formed using the concave portion or the through hole for the alignment mark.

【0012】よって、従来ではアライメントマークは貼
り合わせ時のウエハの反り、研磨時の厚さムラなどが原
因でステッパ用のアライメントとして十分な位置精度が
確保できない場合が多く、オフセット出力のバラツキが
大きくなるということがあったが、本発明においては、
貼り合わせ工程およびSOI基板の母材除去工程の後に
アライメントマーク用凹部または貫通孔が形成されるの
で、十分な位置精度が確保できる。
Therefore, conventionally, alignment marks are often unable to secure sufficient positional accuracy as alignment for a stepper due to warpage of a wafer at the time of bonding, thickness unevenness at the time of polishing, and the like, and a large variation in offset output. However, in the present invention,
Since the alignment mark concave portions or through holes are formed after the bonding step and the SOI substrate base material removing step, sufficient positional accuracy can be ensured.

【0013】請求項4,9に記載の発明によれば、シリ
コン基板におけるダイヤフラムおよびその周辺での絶縁
膜が薄くなっているので、センサ感度が向上する。請求
項5,10に記載の発明によれば、絶縁膜に対しアライ
メントマーク用凹部または貫通孔と、ゲージ抵抗用コン
タクトホール形成のための凹部または貫通孔を同時に形
成した後においてイオン注入を行いゲージ抵抗となる不
純物拡散領域を形成すると、コンタクトホールでの不純
物拡散領域は深くなり、配線の形成工程においてスパイ
クによる不具合を抑制できる。
According to the fourth and ninth aspects of the present invention, since the diaphragm on the silicon substrate and the insulating film around the diaphragm are thin, the sensitivity of the sensor is improved. According to the fifth and tenth aspects of the present invention, after the concave portion or the through hole for forming the alignment mark and the concave portion or the through hole for forming the contact hole for the gauge resistor are simultaneously formed in the insulating film, ion implantation is performed. When the impurity diffusion region serving as a resistor is formed, the impurity diffusion region in the contact hole becomes deep, and a problem due to a spike in a wiring forming process can be suppressed.

【0014】請求項6に記載の発明によれば、シリコン
基板の貼り合わせ工程および研磨工程の後において、第
1のシリコン基板の第2の面にアライメントマーク用凹
部が形成され、このアライメントマーク用凹部を用いて
少なくともゲージ抵抗、ゲージ抵抗用コンタクトホール
およびゲージ抵抗用配線のいずれかが形成される。
According to the sixth aspect of the present invention, after the bonding step and the polishing step of the silicon substrate, the concave portion for the alignment mark is formed on the second surface of the first silicon substrate. At least one of the gauge resistor, the contact hole for the gauge resistor, and the wire for the gauge resistor is formed using the recess.

【0015】よって、従来ではアライメントマークは貼
り合わせ時のウエハの反り、研磨時の厚さムラなどが原
因でステッパ用のアライメントとして十分な位置精度が
確保できない場合が多く、オフセット出力のバラツキが
大きくなるということがあったが、本発明においては、
貼り合わせ工程および研磨工程の後にアライメントマー
ク用凹部が形成されるので、十分な位置精度が確保でき
る。
Therefore, in the past, alignment marks are often unable to secure sufficient positional accuracy as alignment for a stepper due to warpage of a wafer at the time of bonding, thickness unevenness at the time of polishing, and the like, resulting in large variations in offset output. However, in the present invention,
Since the alignment mark concave portion is formed after the bonding step and the polishing step, sufficient positional accuracy can be secured.

【0016】請求項7に記載の発明によれば、第1のシ
リコン基板の第2の面にアライメントマーク用凹部を形
成するときに第1のシリコン基板の第2の面に凹部を形
成してダイヤフラムを薄くするので、実用上好ましいも
のとなる。
According to the present invention, when forming the alignment mark recess on the second surface of the first silicon substrate, the recess is formed on the second surface of the first silicon substrate. Since the diaphragm is made thin, it is practically preferable.

【0017】[0017]

【発明の実施の形態】(第1の実施の形態)以下、この
発明を具体化した第1の実施の形態を図面に従って説明
する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.

【0018】図1は、第1の実施形態における半導体圧
力センサの断面模式図を示す。図1において、シリコン
基板1上に酸化シリコン膜(絶縁膜)2を介してシリコ
ン基板3が貼り合わされ、貼り合わせ基板を構成してい
る。なお、図中では、絶縁膜(酸化シリコン膜)2はシ
リコン基板1側に形成しているが、シリコン基板3側に
形成してもよい。
FIG. 1 is a schematic sectional view of a semiconductor pressure sensor according to the first embodiment. In FIG. 1, a silicon substrate 3 is bonded to a silicon substrate 1 via a silicon oxide film (insulating film) 2 to form a bonded substrate. Although the insulating film (silicon oxide film) 2 is formed on the silicon substrate 1 side in the drawing, it may be formed on the silicon substrate 3 side.

【0019】シリコン基板3には酸化シリコン膜2側
(下側)に開口するダイヤフラム形成用凹部4が形成さ
れ、この開口部は酸化シリコン膜2およびシリコン基板
1により塞がれている。この凹部4の内部がキャビティ
5となっている。ここで、本センサはキャビティ(基準
圧力室)5を真空とした絶対圧センサである。つまり、
2枚のシリコン基板1,3を真空中で接合することによ
って、キャビティ5が真空封止されている。なお、基準
圧力室は真空としたが、一定の圧力でも構わない。
In the silicon substrate 3, a diaphragm forming recess 4 is formed which opens toward the silicon oxide film 2 (lower side), and this opening is closed by the silicon oxide film 2 and the silicon substrate 1. The inside of the recess 4 is a cavity 5. Here, this sensor is an absolute pressure sensor in which the cavity (reference pressure chamber) 5 is evacuated. That is,
The cavity 5 is vacuum-sealed by bonding the two silicon substrates 1 and 3 in a vacuum. Although the reference pressure chamber is vacuum, a constant pressure may be used.

【0020】また、シリコン基板3は上面から研磨さ
れ、シリコン基板3が薄膜化されている(シリコン基板
3の上面3aが研磨面となっている)。この薄膜化され
たシリコン基板3における凹部4の底面にてダイヤフラ
ム(薄肉部)6が形成されている。ダイヤフラム厚は5
μmである。ダイヤフラム6においてはゲージ抵抗とし
て基板3とは逆導電型の不純物拡散領域7,8が形成さ
れている。
The silicon substrate 3 is polished from the upper surface, and the silicon substrate 3 is thinned (the upper surface 3a of the silicon substrate 3 is a polished surface). A diaphragm (thin portion) 6 is formed on the bottom surface of the concave portion 4 in the thinned silicon substrate 3. Diaphragm thickness is 5
μm. In the diaphragm 6, impurity diffusion regions 7 and 8 having conductivity types opposite to those of the substrate 3 are formed as gauge resistors.

【0021】シリコン基板3の上面3aには酸化シリコ
ン膜(絶縁膜)9が配置され、この酸化シリコン膜9の
上にゲージ抵抗用金属配線10,11が配置されてい
る。金属配線10,11はゲージ抵抗用コンタクトホー
ル12,13を通して不純物拡散領域7,8と電気的に
接続されている。詳しくは、複数のゲージ抵抗(7,
8)にてホイートストーンブリッジを構成し、ダイヤフ
ラム上下の圧力差に比例するダイヤフラム歪み信号を電
圧変化で取り出すようになっている。
A silicon oxide film (insulating film) 9 is disposed on the upper surface 3 a of the silicon substrate 3, and gauge resistance metal wirings 10 and 11 are disposed on the silicon oxide film 9. The metal wirings 10 and 11 are electrically connected to the impurity diffusion regions 7 and 8 through the contact holes 12 and 13 for gauge resistance. For more information, please refer to multiple gauge resistors (7,
In 8), a Wheatstone bridge is formed, and a diaphragm distortion signal proportional to the pressure difference between the upper and lower parts of the diaphragm is taken out by voltage change.

【0022】シリコン基板3において、ダイヤフラム6
よりも外周側には酸化シリコン膜2に達するトレンチ溝
14,15が形成され、トレンチ溝14,15の内部に
は光学定数の異なる材料(酸化シリコン膜等)16,1
7が充填されている。この酸化膜等16,17を充填し
たトレンチ溝14,15がアライメントマークとして使
用される。
In the silicon substrate 3, the diaphragm 6
Trench grooves 14 and 15 reaching the silicon oxide film 2 are formed on the outer peripheral side, and materials (silicon oxide films and the like) 16 and 1 having different optical constants are formed inside the trench grooves 14 and 15.
7 are filled. The trench grooves 14 and 15 filled with the oxide films 16 and 17 are used as alignment marks.

【0023】さらに、本実施形態においては、シリコン
基板3の表面に配置される酸化シリコン膜9において、
トレンチ溝14,15よりも外周側にはアライメントマ
ーク用凹部18が形成され、凹部18の底面は薄い酸化
シリコン膜19となっている。このアライメントマーク
用凹部18を用いたアライメントにて、ゲージ抵抗7,
8、ゲージ抵抗用コンタクトホール12,13およびゲ
ージ抵抗用金属配線10,11が所望の位置に形成され
ている。
Further, in the present embodiment, in the silicon oxide film 9 disposed on the surface of the silicon substrate 3,
An alignment mark concave portion 18 is formed on the outer peripheral side of the trench grooves 14 and 15, and the bottom surface of the concave portion 18 is a thin silicon oxide film 19. The alignment using the concave portion 18 for the alignment mark, the gauge resistance 7,
8. Gauge resistor contact holes 12 and 13 and gauge resistor metal wires 10 and 11 are formed at desired positions.

【0024】また、酸化シリコン膜9において、ダイヤ
フラム6の上およびその周辺部は薄くなっており、薄い
酸化シリコン膜20が形成された構成となっている。前
述の酸化シリコン膜19とこの酸化シリコン膜20の膜
厚は等しくなっている。つまり、酸化シリコン膜19,
20の膜厚t2はその他の領域の膜厚t1よりも薄くな
っている。
In the silicon oxide film 9, the upper part of the diaphragm 6 and its peripheral portion are thinner, so that a thin silicon oxide film 20 is formed. The silicon oxide film 19 and the silicon oxide film 20 have the same thickness. That is, the silicon oxide film 19,
The thickness t2 of No. 20 is smaller than the thickness t1 of the other regions.

【0025】図1には示していないが、シリコン基板3
におけるダイヤフラム6の周辺には信号処理回路が形成
され、前述のホイートストーンブリッジ回路の出力信号
の増幅等が行われる。この周辺回路はゲージ抵抗(不純
物拡散領域)7,8の形成工程と同じ工程にて形成され
る。
Although not shown in FIG. 1, the silicon substrate 3
A signal processing circuit is formed in the vicinity of the diaphragm 6 in which a signal output from the Wheatstone bridge circuit is amplified. This peripheral circuit is formed in the same step as the step of forming the gauge resistors (impurity diffusion regions) 7 and 8.

【0026】なお、図中では、表面保護膜は記していな
いが、必要であれば形成することが望ましい。また、本
センサは図2に示す状態で使用される。つまり、このセ
ンサチップをパッケージした圧力センサの模式図を示
す。
Although a surface protective film is not shown in the drawing, it is desirable to form it if necessary. This sensor is used in the state shown in FIG. That is, a schematic diagram of a pressure sensor in which this sensor chip is packaged is shown.

【0027】図2において、下側ハウジング30には凹
部31が形成され、この凹部31の底面に、図1に示す
シリコンチップ(センサチップ)32が固定される。下
側ハウジング30にはリードピン33が貫通する状態で
固定されている。リードピン33の先端部とシリコンチ
ップ32上の金属配線(パッド)とがワイヤ34にてボ
ンディングされている。シリコンチップ32からはワイ
ヤ34を通して外部に電気信号の入出力が行われる。こ
の状態で、チップ32およびワイヤ34を覆うようにシ
リコーンゲル35が充填され、シリコーンゲル35によ
り測定媒体からチップ表面が保護される。
In FIG. 2, a concave portion 31 is formed in the lower housing 30, and a silicon chip (sensor chip) 32 shown in FIG. A lead pin 33 is fixed to the lower housing 30 so as to pass therethrough. The tip of the lead pin 33 and the metal wiring (pad) on the silicon chip 32 are bonded by a wire 34. Electrical signals are input and output from the silicon chip 32 to the outside through wires 34. In this state, the silicone gel 35 is filled so as to cover the chip 32 and the wires 34, and the chip surface is protected from the measurement medium by the silicone gel 35.

【0028】さらに、下側ハウジング30の上に上側ハ
ウジング36がシール材(Oリング)37を介して配置
されている。上側ハウジング36には圧力導入孔38が
設けられており、この圧力導入孔38を通して圧力が印
加され、ダイヤフラムに加わる圧力に応じて発生するダ
イヤフラムに加わる歪みをゲージ抵抗にて検出する。検
出する圧力としては、自動車のエンジンの吸気圧であ
り、圧力導入孔38を通してセンサ内に導かれた空気の
圧力を測定する。そして、この圧力値がエンジン吸入空
気量を応じた値としてエンジン制御のために利用され
る。
Further, an upper housing 36 is disposed on the lower housing 30 via a seal member (O-ring) 37. A pressure introduction hole 38 is provided in the upper housing 36. A pressure is applied through the pressure introduction hole 38, and a strain applied to the diaphragm generated according to the pressure applied to the diaphragm is detected by a gauge resistance. The detected pressure is the intake pressure of the automobile engine, and the pressure of the air guided into the sensor through the pressure introducing hole 38 is measured. This pressure value is used for engine control as a value corresponding to the engine intake air amount.

【0029】次に、半導体圧力センサの製造方法を、図
3,4を用いて説明する。図3(a)に示すように、シ
リコン基板(導電の型はn型とする)3の第1の面3a
に、例えば異方性のドライエッチングによって深さ15
μmのトレンチ溝14,15を形成し、シリコンとは光
学定数の異なる材料(酸化シリコン膜等)16,17を
埋め込む。このトレンチ溝14,15の深さが、後工程
での研磨後の基板3の厚さになる。
Next, a method of manufacturing the semiconductor pressure sensor will be described with reference to FIGS. As shown in FIG. 3A, a first surface 3a of a silicon substrate (conductivity type is n-type) 3
To a depth of 15 by, for example, anisotropic dry etching.
μm trenches 14 and 15 are formed, and materials (silicon oxide films and the like) 16 and 17 having optical constants different from those of silicon are buried. The depth of the trenches 14 and 15 becomes the thickness of the substrate 3 after polishing in a later step.

【0030】そして、図3(b)に示すように、上記の
トレンチ溝14,15と同一の面に、例えば異方性のウ
エットエッチング(水酸化カリウム水溶液等)により深
さ10μmの凹部4を形成する。つまり、シリコン基板
3の第1の面3aに開口する凹部4を形成する。この凹
部4の深さはトレンチ溝14,15の深さからダイヤフ
ラムの厚さ(本例では5μm)を引いたものとする。
Then, as shown in FIG. 3B, a recess 4 having a depth of 10 μm is formed on the same surface as the trench grooves 14 and 15 by, for example, anisotropic wet etching (aqueous potassium hydroxide solution). Form. That is, the concave portion 4 opening on the first surface 3a of the silicon substrate 3 is formed. The depth of the concave portion 4 is obtained by subtracting the thickness of the diaphragm (5 μm in this example) from the depth of the trench grooves 14 and 15.

【0031】さらに、図3(c)に示すように、シリコ
ン基板3の上記加工面である第1の面3aと、熱酸化法
により厚さ1μmの酸化シリコン膜2を形成したシリコ
ン基板1とを酸化シリコン膜2を介して真空中で貼り合
わせる。これにより、キャビティ(基準圧力室)5が形
成される。熱酸化法によれば、シリコン基板1の裏面に
も酸化シリコン膜が形成されるが、これは除去しても残
しても構わない。図中では形成しないものとしている。
Further, as shown in FIG. 3C, a first surface 3a which is the above-mentioned processed surface of the silicon substrate 3 and a silicon substrate 1 on which a silicon oxide film 2 having a thickness of 1 μm is formed by a thermal oxidation method. Are bonded in a vacuum through the silicon oxide film 2. Thereby, a cavity (reference pressure chamber) 5 is formed. According to the thermal oxidation method, a silicon oxide film is also formed on the back surface of the silicon substrate 1, but this may be removed or left. It is not formed in the figure.

【0032】そして、図3(d)に示すように、シリコ
ン基板3の加工反対面である第2の面3bを、トレンチ
溝14,15を埋め込んだ材料(酸化シリコン膜等)1
6,17が露出するまで研磨する。これにより、凹部5
の底部にダイヤフラム6が形成される。
Then, as shown in FIG. 3D, the second surface 3b of the silicon substrate 3 opposite to the processing is replaced with a material (silicon oxide film or the like) 1 in which the trenches 14 and 15 are buried.
Polish until 6 and 17 are exposed. Thereby, the recess 5
The diaphragm 6 is formed at the bottom of the.

【0033】以上により、キャビティ(基準圧力室)5
とアライメントマーク14,15が形成された貼り合わ
せ基板となる。さらに、図3(e)に示すように、シリ
コン基板3の第2の面3bにおける全面に、熱酸化法に
よって厚さ5000Åの酸化シリコン膜9を形成する。
上記と同様、図中ではシリコン基板1の裏面には酸化膜
は形成しないものとしている。
As described above, the cavity (reference pressure chamber) 5
And the alignment marks 14 and 15 are formed. Further, as shown in FIG. 3E, a 5000-nm-thick silicon oxide film 9 is formed on the entire surface of the second surface 3b of the silicon substrate 3 by a thermal oxidation method.
As in the above, no oxide film is formed on the back surface of the silicon substrate 1 in the figure.

【0034】引き続き、図4(a)に示すように、アラ
イメントマーク用酸化膜16,17に対して位置合わせ
を行い、酸化シリコン膜9の所定の位置(ダイヤフラム
部およびその周辺の領域26、本工程以降のアライメン
トマークとなる領域27)をパターニングし、エッチン
グ除去する。
Subsequently, as shown in FIG. 4A, the alignment is performed with respect to the alignment mark oxide films 16 and 17, and a predetermined position of the silicon oxide film 9 (the diaphragm portion and its peripheral region 26, the main portion of the silicon oxide film 9). A region 27) serving as an alignment mark after the process is patterned and removed by etching.

【0035】さらに、図4(b)に示すように、再度、
熱酸化法によって厚さ2000Åの酸化シリコン膜1
9,20を形成する。ここで、図3(e)にて形成した
酸化シリコン膜9よりもこの酸化シリコン膜19,20
が薄く設定され、ステッパが光学的に認識できる。つま
り、酸化シリコン膜19を底面とした凹部18が形成さ
れ、この凹部18が以降の工程での新しいアライメント
マークとなる。尚、凹部18の形状は各ステッパで使用
できるように、決められた形状にする。
Further, as shown in FIG.
A silicon oxide film 1 having a thickness of 2000 mm by a thermal oxidation method.
9 and 20 are formed. Here, the silicon oxide films 19 and 20 are thinner than the silicon oxide film 9 formed in FIG.
Is set thin, and the stepper can be optically recognized. That is, the concave portion 18 having the silicon oxide film 19 as the bottom surface is formed, and the concave portion 18 becomes a new alignment mark in the subsequent steps. The shape of the concave portion 18 is set to a predetermined shape so that it can be used in each stepper.

【0036】このようにして、シリコン基板3の第2の
面3bにアライメントマーク用凹部18を有する酸化シ
リコン膜9が配置される。また、凹部18を形成すると
きにシリコン基板3におけるダイヤフラム6及びその周
辺には薄い酸化シリコン膜20が配置されることにな
る。
In this manner, the silicon oxide film 9 having the alignment mark concave portion 18 is arranged on the second surface 3b of the silicon substrate 3. Further, when the concave portion 18 is formed, a thin silicon oxide film 20 is disposed on the diaphragm 6 and its periphery in the silicon substrate 3.

【0037】そして、図4(c)に示すように、表面全
面に、図示しないレジストを塗布後、アライメントマー
ク用凹部18を用いた位置合わせを行い(アライメント
を行い)パターニングする。このレジストをマスク材と
して酸化シリコン膜20を通してホウ素イオンを打ち込
み、熱処理により活性化させることによってn型シリコ
ン基板3にp型の拡散抵抗、即ち、歪みゲージ7,8を
形成する。
Then, as shown in FIG. 4C, after a resist (not shown) is applied to the entire surface, alignment is performed using the alignment mark concave portion 18 (alignment is performed) and patterning is performed. Boron ions are implanted through the silicon oxide film 20 using this resist as a mask material, and activated by heat treatment to form p-type diffusion resistances, that is, strain gauges 7 and 8 in the n-type silicon substrate 3.

【0038】さらに、図4(d)に示すように、アライ
メントマーク用凹部18を用いた位置合わせを行い酸化
シリコン膜20の所定の位置をエッチング除去してコン
タクトホール12,13を形成する。
Further, as shown in FIG. 4D, alignment is performed using the concave portion 18 for the alignment mark, and a predetermined position of the silicon oxide film 20 is removed by etching to form contact holes 12 and 13.

【0039】最後に、図1に示すように、アライメント
マーク用凹部18を用いた位置合わせを行い歪みゲージ
7,8とオーミック接触を得る金属配線(電極)10,
11を形成する。これにより、圧力センサの能動部が形
成される。その結果、センサチップが完成する。
Finally, as shown in FIG. 1, metal wirings (electrodes) 10, which are aligned using the recesses 18 for alignment marks to obtain ohmic contact with the strain gauges 7, 8,
11 is formed. Thereby, an active part of the pressure sensor is formed. As a result, the sensor chip is completed.

【0040】なお、必要に応じて、図4(b)の工程あ
るいは図4(c)の後に、酸化シリコン膜(リンをドー
プしたものとすれば、アルカリイオンに対する保護膜と
なる)を形成しても構わない。また、図1の工程の後、
全面に表面保護のための例えばプラズマCVD法により
厚さ1μmの窒化シリコン膜を形成し、所定の位置をエ
ッチング除去し、電気信号の取り出しを行ってもよい。
If necessary, after the step of FIG. 4B or after the step of FIG. 4C, a silicon oxide film (if phosphorus is doped, a protective film against alkali ions) is formed. It does not matter. Also, after the step of FIG.
For example, a 1 μm-thick silicon nitride film may be formed on the entire surface by plasma CVD for surface protection, and a predetermined position may be removed by etching to extract an electric signal.

【0041】このように本実施形態は、下記の特徴を有
する。 (イ)従来ではアライメントマークは貼り合わせ時のウ
エハの反り、研磨時の厚さムラ、さらには図14(b)
において凹部103が真っ直ぐに掘れずに凹部103の
底部がアライメントマークとなるときに精度落ちるとい
ったことが原因でステッパ用のアライメントとして十分
な位置精度が確保できない場合が多く、オフセット出力
のバラツキが大きくなるということがあったが、本実施
形態においては、貼り合わせ工程および研磨工程の後に
アライメントマーク用凹部19を形成したので、十分な
位置精度が確保できる。なお、アライメントマーク用の
凹部19の代わりに貫通孔を用いてもよい。 (ロ)酸化シリコン膜9に対しアライメントマーク用凹
部19を形成するときにシリコン基板3におけるダイヤ
フラム6およびその周辺での酸化シリコン膜を薄く形成
したので、センサ感度が向上する。つまり、酸化膜19
と同時に形成する薄い酸化シリコン膜20がダイヤフラ
ム部とその周辺を覆うように形成しているので、ダイヤ
フラム6全体の膜厚増加を防ぐことができ、酸化シリコ
ン膜9による感度の低下を最小限にすることができる。 (第2の実施の形態)次に、第2の実施の形態を、第1
の実施の形態との相違点を中心に説明する。
As described above, this embodiment has the following features. (B) Conventionally, alignment marks are used to warp the wafer during bonding, uneven thickness during polishing, and further, FIG.
In this case, because the concave portion 103 is not dug straight and the accuracy is reduced when the bottom portion of the concave portion 103 becomes an alignment mark, sufficient positional accuracy cannot be secured as alignment for a stepper in many cases, resulting in a large variation in offset output. However, in this embodiment, since the alignment mark concave portions 19 are formed after the bonding step and the polishing step, sufficient positional accuracy can be ensured. Note that a through hole may be used instead of the concave portion 19 for the alignment mark. (B) Since the diaphragm 6 in the silicon substrate 3 and the silicon oxide film around the diaphragm 6 are formed thinly when the alignment mark concave portion 19 is formed in the silicon oxide film 9, the sensor sensitivity is improved. That is, the oxide film 19
At the same time, since the thin silicon oxide film 20 formed so as to cover the diaphragm portion and the periphery thereof, it is possible to prevent an increase in the film thickness of the entire diaphragm 6 and minimize a decrease in sensitivity due to the silicon oxide film 9. can do. (Second Embodiment) Next, a second embodiment will be described with reference to the first embodiment.
The following description focuses on the differences from this embodiment.

【0042】図5は本実施の形態における半導体圧力セ
ンサの断面模式図を示す。第1の実施の形態において
は、図1のように、シリコン基板3を貫通し、シリコン
とは光学定数の異なる材料(酸化シリコン膜等)16,
17を埋め込んだトレンチ溝14,15をアライメント
マークとして形成したが、本実施の形態においては、こ
れを廃止している。
FIG. 5 is a schematic sectional view of a semiconductor pressure sensor according to the present embodiment. In the first embodiment, as shown in FIG. 1, a material (such as a silicon oxide film) 16, which penetrates the silicon substrate 3 and has an optical constant different from that of silicon,
Although the trenches 14 and 15 in which the trenches 17 are embedded are formed as alignment marks, they are omitted in the present embodiment.

【0043】製造方法は、以下のようになる。本実施形
態においては図3(c)の状態においてトレンチ溝1
4,15が無いので図3(d)のシリコンの研磨の際に
は、ダイヤフラム6あるいはシリコン基板3の膜厚を光
干渉測定法などにより測定しながら、所望の厚さに合わ
せ込む。そして、図4(a)の工程においては、凹部4
(キャビティ5)あるいは凹部4と同時に形成したアラ
イメント用の凹部(図示はしていない)に対してIRア
ライナで位置合わせを行い、その表面全面に形成した酸
化シリコン膜9の所定の位置(ダイヤフラム部とその周
辺、および以降のアライメントマークとなる領域)をパ
ターニングし、エッチング除去する。この後の工程は第
1の実施形態と同じとなる。
The manufacturing method is as follows. In the present embodiment, in the state of FIG.
Since there are no silicon wafers 4 and 15, when polishing the silicon shown in FIG. 3D, the film thickness of the diaphragm 6 or the silicon substrate 3 is adjusted to a desired thickness while being measured by an optical interference measurement method or the like. Then, in the step of FIG.
(Cavity 5) or a concave portion (not shown) for alignment formed at the same time as concave portion 4 is aligned with an IR aligner, and a predetermined position (diaphragm portion) of silicon oxide film 9 formed on the entire surface thereof And its surroundings, and the subsequent regions serving as alignment marks) are patterned and removed by etching. Subsequent steps are the same as in the first embodiment.

【0044】また、図5の構造を形成するため、SOI
基板を出発材料とすることもできる。図6,7はその製
造プロセスを示す断面図である。まず、図6(a)に示
すように、SOI基板40、つまり、シリコン基板41
の上に酸化シリコン膜(絶縁膜)42を介してシリコン
基板3を貼り合わせたものを用意する。ここでのシリコ
ン基板3の厚さは、最終的な基板3の厚さ、例えば15
μmとする。
In order to form the structure shown in FIG.
The substrate may be used as a starting material. 6 and 7 are sectional views showing the manufacturing process. First, as shown in FIG. 6A, the SOI substrate 40, that is, the silicon substrate 41
On which a silicon substrate 3 is bonded via a silicon oxide film (insulating film) 42. The thickness of the silicon substrate 3 here is the final thickness of the substrate 3, for example, 15
μm.

【0045】そして、図6(b)に示すように、シリコ
ン基板3の第1の面3aに、例えば異方性のウエットエ
ッチング(水酸化カリウム水溶液等)により深さ10μ
mの凹部4を形成する。つまり、シリコン基板3の第1
の面3aに開口する凹部4を形成する。ここで、ダイヤ
フラム厚が5(=15−10)μmと決まる。
Then, as shown in FIG. 6B, the first surface 3a of the silicon substrate 3 is subjected to, for example, anisotropic wet etching (aqueous potassium hydroxide solution or the like) to a depth of 10 μm.
m concave portions 4 are formed. That is, the first of the silicon substrate 3
A concave portion 4 opening on the surface 3a is formed. Here, the diaphragm thickness is determined to be 5 (= 15−10) μm.

【0046】さらに、図6(c)に示すように、SOI
基板40におけるシリコン基板3の上記加工面である第
1の面3aと、熱酸化法により厚さ1μmの酸化シリコ
ン膜2を形成したシリコン基板1を、酸化シリコン膜2
を介して真空中で貼り合わせる。熱酸化法によれば、シ
リコン基板1の裏面にも酸化シリコン膜が形成される
が、これは除去しても残しても構わない。図中では形成
しないものとしている。
Further, as shown in FIG.
The silicon substrate 1 on which the silicon oxide film 2 having a thickness of 1 μm is formed by the thermal oxidation method and the first surface 3a of the silicon substrate 3 which is the processing surface of the silicon substrate 3
And paste in vacuum through. According to the thermal oxidation method, a silicon oxide film is also formed on the back surface of the silicon substrate 1, but this may be removed or left. It is not formed in the figure.

【0047】引き続き、図6(d)に示すように、SO
I基板40のシリコン基板41及び酸化シリコン膜42
を除去する。このとき、シリコン基板41を所定の厚さ
まで研削により除去した後、ウエットエッチングにより
基板41を除去し、続いて酸化シリコン膜42を除去す
るのが効率的である。これにより、凹部4の底部にダイ
ヤフラム6が形成される。
Subsequently, as shown in FIG.
Silicon substrate 41 and silicon oxide film 42 of I substrate 40
Is removed. At this time, it is efficient that the silicon substrate 41 is removed to a predetermined thickness by grinding, the substrate 41 is removed by wet etching, and then the silicon oxide film 42 is removed. As a result, the diaphragm 6 is formed at the bottom of the recess 4.

【0048】以下、第1実施形態と同じの工程にて図5
の構造が完成する。つまり、図6(e)のように酸化シ
リコン膜9を形成し、図7(a)に示すように、酸化シ
リコン膜9の所定の領域26,27を除去し、さらに、
図7(b)に示すように、酸化シリコン膜19,20を
形成する。これにより、シリコン基板3の第2の面3b
にアライメントマーク用凹部18を有する酸化シリコン
膜9が配置される。
Hereinafter, the same steps as in the first embodiment will be described with reference to FIG.
The structure of is completed. That is, the silicon oxide film 9 is formed as shown in FIG. 6E, and the predetermined regions 26 and 27 of the silicon oxide film 9 are removed as shown in FIG.
As shown in FIG. 7B, silicon oxide films 19 and 20 are formed. Thereby, the second surface 3b of the silicon substrate 3
The silicon oxide film 9 having the alignment mark concave portion 18 is disposed on the substrate.

【0049】そして、図7(c)に示すように、表面全
面に、図示しないレジストを塗布後、アライメントマー
ク用凹部18を用いた位置合わせを行いパターニング
し、このレジストをマスク材として酸化シリコン膜20
を通してホウ素イオンを打ち込み、熱処理により活性化
させることによってn型シリコン基板3にp型の拡散抵
抗、即ち、歪みゲージ7,8を形成する。さらに、図7
(d)に示すように、アライメントマーク用凹部18を
用いて位置合わせを行い酸化シリコン膜20の所定の位
置をエッチング除去してコンタクトホール12,13を
形成する。最後に、図5に示すように、アライメントマ
ーク用凹部18を用いて位置合わせを行い歪みゲージ
7,8とオーミック接触を得る金属配線(電極)10,
11を形成する。
Then, as shown in FIG. 7C, a resist (not shown) is applied to the entire surface, and the resist is aligned and patterned by using the alignment mark concave portion 18, and the silicon oxide film is formed by using the resist as a mask material. 20
Boron ions are implanted through the substrate and activated by heat treatment, thereby forming p-type diffusion resistances, that is, strain gauges 7 and 8 in the n-type silicon substrate 3. Further, FIG.
As shown in (d), the alignment is performed using the alignment mark concave portion 18 and a predetermined position of the silicon oxide film 20 is removed by etching to form the contact holes 12 and 13. Finally, as shown in FIG. 5, metal wirings (electrodes) 10, which are aligned using the recesses 18 for alignment marks to obtain ohmic contact with the strain gauges 7, 8,
11 is formed.

【0050】このように本実施形態は、下記の特徴を有
する。 (イ)貼り合わせ工程およびSOI基板40の母材であ
るシリコン基板41及び酸化シリコン膜42の除去工程
の後に、アライメントマーク用凹部18を形成したの
で、十分な位置精度が確保できる。なお、アライメント
マーク用の凹部19の代わりに貫通孔を用いてもよい。
As described above, this embodiment has the following features. (A) Since the alignment mark recesses 18 are formed after the bonding step and the step of removing the silicon substrate 41 and the silicon oxide film 42 as the base material of the SOI substrate 40, sufficient positional accuracy can be ensured. Note that a through hole may be used instead of the concave portion 19 for the alignment mark.

【0051】応用例としては、図6(c)の状態から図
6(d)のようにSOI基板40の一部を除去する際
に、SOI基板40のシリコン基板41のみ除去し酸化
シリコン膜42を残し、この酸化シリコン膜42に対し
図7(a),(b)のようにアライメントマーク用凹部
19を形成してもよい。このようしても、貼り合わせ工
程およびSOI基板40の母材であるシリコン基板41
の除去工程の後にアライメントマーク用凹部18または
貫通孔を形成することとなり、十分な位置精度が確保で
きる。 (第3の実施の形態)次に、第3の実施の形態を、第
1,2の実施の形態との相違点を中心に説明する。
As an application example, when a part of the SOI substrate 40 is removed from the state of FIG. 6C as shown in FIG. 6D, only the silicon substrate 41 of the SOI substrate 40 is removed and the silicon oxide film 42 is removed. 7A and 7B, an alignment mark recess 19 may be formed in the silicon oxide film 42 as shown in FIGS. Even in this case, the bonding step and the silicon substrate 41 which is the base material of the SOI substrate 40 are performed.
After the removal step, the alignment mark concave portion 18 or the through hole is formed, and sufficient positional accuracy can be secured. (Third Embodiment) Next, a third embodiment will be described focusing on differences from the first and second embodiments.

【0052】図8は、第3の実施形態の断面模式図を示
す。第1,2の実施形態は、アライメントマーク用凹部
18を形成するために従来からのものに比べてフォトマ
スクが1枚増加するのでコストアップになる。しかし、
本実施形態は、従来からのものと同じフォトマスク枚数
とすべく工夫をしてコストアップを回避している。ここ
で、図8では図1における酸化シリコン膜19の膜厚t
2=0とし、凹部ではなく貫通孔50としている。つま
り、図1の酸化シリコン膜19が無く、また、図1の酸
化シリコン膜20の膜厚が厚くなっている。また、シリ
コン基板3におけるゲージ抵抗となる不純物拡散領域5
1,52は、コンタクトホール12,13の下方が他の
領域より深い領域51a,52aとなっている。
FIG. 8 is a schematic sectional view of the third embodiment. In the first and second embodiments, since the number of photomasks is increased by one for forming the concave portion 18 for the alignment mark as compared with the conventional one, the cost is increased. But,
In the present embodiment, cost is avoided by devising the same number of photomasks as the conventional one. Here, in FIG. 8, the thickness t of the silicon oxide film 19 in FIG.
2 = 0, and the through hole 50 is used instead of the concave portion. That is, there is no silicon oxide film 19 in FIG. 1, and the thickness of the silicon oxide film 20 in FIG. 1 is large. Further, an impurity diffusion region 5 serving as a gauge resistor in the silicon substrate 3
In regions 1 and 52, regions 51a and 52a below the contact holes 12 and 13 are deeper than other regions.

【0053】以下、製造工程を図9を用いて説明する。
図3(a)〜(e)までは、第1の実施形態と同じなの
で、説明は省略する。図3(e)に示すように、シリコ
ン基板3の第2の面3bに酸化シリコン膜9を形成した
後において、図9(a)に示すように、酸化シリコン膜
9の所定の位置をエッチング除去し、コンタクトホール
12,13と同時にこれ以降の工程に用いるアライメン
トマーク用貫通孔50を形成する。つまり、酸化シリコ
ン膜9にコンタクトホール12,13を形成する際に、
センサチップの外周部に新しいアライメントマーク用貫
通孔50を併せて形成する。
Hereinafter, the manufacturing process will be described with reference to FIG.
3A to 3E are the same as in the first embodiment, and a description thereof will be omitted. After forming the silicon oxide film 9 on the second surface 3b of the silicon substrate 3 as shown in FIG. 3E, a predetermined position of the silicon oxide film 9 is etched as shown in FIG. After removal, the contact holes 12 and 13 are formed at the same time as the alignment mark through holes 50 used in the subsequent steps. That is, when forming the contact holes 12 and 13 in the silicon oxide film 9,
A new alignment mark through hole 50 is also formed on the outer periphery of the sensor chip.

【0054】そして、図9(b)に示すように、表面全
面に、図示しないレジストを塗布後、アライメントマー
ト用貫通孔50を用いて位置合わせを行いパターニング
する。このレジストをマスク材として酸化シリコン膜9
を通してホウ素イオンを打ち込み、熱処理により活性化
させることによってn型シリコン基板3にp型の拡散抵
抗51,52,52、即ち、歪みゲージ51,52を形
成する。このとき、コンタクトホール12,13は酸化
シリコン膜が無いので、シリコン基板3でのコンタクト
ホール部の下には深い拡散領域51a,52aが形成さ
れる。
Then, as shown in FIG. 9B, after a resist (not shown) is applied to the entire surface, alignment is performed using the alignment mart through hole 50 and patterning is performed. Using this resist as a mask material, silicon oxide film 9
Boron ions are implanted through the substrate and activated by heat treatment to form p-type diffusion resistors 51, 52, 52, that is, strain gauges 51, 52 in the n-type silicon substrate 3. At this time, since the contact holes 12 and 13 have no silicon oxide film, deep diffusion regions 51a and 52a are formed below the contact holes in the silicon substrate 3.

【0055】最後に、図8に示すように、アライメント
マート用貫通孔50を用いて位置合わせを行い、歪みゲ
ージ51,52とオーミック接触を得るアルミ配線(電
極)10,11を形成する。このとき、歪みゲージ5
1,52には深い拡散領域51a,52aが形成されて
いるので、配線を行う際にアルミ配線(電極)10,1
1からのスパイクが拡散領域51a,52bを貫通する
ことなくリーク電流の発生を回避することができる。
Finally, as shown in FIG. 8, the alignment is performed using the through holes 50 for the alignment mart, and aluminum wirings (electrodes) 10 and 11 for obtaining ohmic contact with the strain gauges 51 and 52 are formed. At this time, strain gauge 5
Since the deep diffusion regions 51a and 52a are formed in the first and second wirings 52 and 52, the aluminum wirings (electrodes) 10 and 1 are used for wiring.
The generation of leakage current can be avoided without the spike from 1 penetrating through the diffusion regions 51a and 52b.

【0056】より詳しくは、この種の圧力センサ構造と
することによりダイヤフラムのサイズを通常の1/10
程度と小型にでき、この場合、ダイヤフラム上に発生す
る応力を有効に利用するためには歪みゲージを小さくす
ると同時に歪みゲージのpn接合深さ(拡散領域の深
さ)を浅くすることが望まれる。一方、アルミ配線(電
極)10,11等からのスパイクがpn接合界面に到達
すると、リーク電流が発生するという不具合をもたら
す。本実施形態では、予めコンタクト部の酸化シリコン
膜9を除去した後に歪みゲージ51,52を形成してい
るので、コンタクトホール12,13の部分のみpn接
合深さが深くなり、スパイクによるリーク電流の発生を
回避することができる。このようにして、上記の要求を
満たす構造とすることが可能となる。
More specifically, by adopting this type of pressure sensor structure, the size of the diaphragm can be reduced to 1/10 of the normal size.
In this case, in order to effectively use the stress generated on the diaphragm, it is desirable to reduce the strain gauge and at the same time, to reduce the pn junction depth (diffusion region depth) of the strain gauge. . On the other hand, when spikes from the aluminum wirings (electrodes) 10 and 11 reach the pn junction interface, there is a problem that a leak current is generated. In this embodiment, since the strain gauges 51 and 52 are formed after the silicon oxide film 9 in the contact portion is removed in advance, the pn junction depth is increased only in the contact holes 12 and 13, and the leakage current due to spikes is reduced. Occurrence can be avoided. In this way, a structure that satisfies the above requirements can be obtained.

【0057】なお、第1の実施形態と同様、必要に応じ
て図9(a)の工程の後に酸化シリコン膜(リンをドー
プしたものとすれば、アルカリイオンに対する保護膜と
なる)を形成しても構わない。また、図8の工程の後、
全面に表面保護のための例えばプラズマCVD法により
厚さ1μmの窒化シリコン膜を形成し、所定の位置をエ
ッチング除去し、電気信号の取り出しを行ってもよい。
As in the case of the first embodiment, a silicon oxide film (if phosphorus is doped, a protective film for alkali ions) is formed after the step of FIG. It does not matter. After the step of FIG.
For example, a 1 μm-thick silicon nitride film may be formed on the entire surface by plasma CVD for surface protection, and a predetermined position may be removed by etching to extract an electric signal.

【0058】このように本実施形態は、下記の特徴を有
する。 (イ)酸化シリコン膜9に対しアライメントマーク用貫
通孔(または凹部)50と、ゲージ抵抗用コンタクトホ
ール形成のための貫通孔(または凹部)12,13を同
時に形成した後においてイオン注入を行いゲージ抵抗と
なる不純物拡散領域51,52を形成したので、コンタ
クトホール12,13での不純物拡散領域51a,52
bは深くなり、配線の形成工程においてスパイクによる
不具合を抑制できる。 (第4の実施の形態)次に、第4の実施の形態を、第3
の実施の形態との相違点を中心に説明する。
As described above, this embodiment has the following features. (A) After simultaneously forming through holes (or recesses) 50 for alignment marks and through holes (or recesses) 12 and 13 for forming contact holes for gauge resistance in the silicon oxide film 9, ion implantation is performed. Since the impurity diffusion regions 51 and 52 serving as resistors are formed, the impurity diffusion regions 51 a and 52 in the contact holes 12 and 13 are formed.
b becomes deeper, and a defect due to a spike in a wiring forming process can be suppressed. (Fourth Embodiment) Next, the fourth embodiment will be described in the third embodiment.
The following description focuses on the differences from this embodiment.

【0059】本実施形態の半導体圧力センサを図10に
示す。本センサの酸化シリコン膜9の膜厚t3は図8の
酸化シリコン膜9の膜厚t1よりも薄くなっている。即
ち、t3<t1となっている。
FIG. 10 shows a semiconductor pressure sensor according to this embodiment. The thickness t3 of the silicon oxide film 9 of this sensor is smaller than the thickness t1 of the silicon oxide film 9 in FIG. That is, t3 <t1.

【0060】製造工程としては、図3(a)〜(d)ま
では、第1の実施形態と同じであり、図11(e)に示
すように、シリコン基板3の第2の面3bに酸化シリコ
ン膜9を形成し、図11(b)に示すように、酸化シリ
コン膜9の所定の位置を所定量だけエッチングし、凹部
60,61,62の底面に酸化膜63,64,65を残
す。これにより、コンタクトホール形成用の凹部61,
62とこれ以降の工程に用いるアライメントマーク用凹
部60が形成される。
3A to 3D are the same as those in the first embodiment. As shown in FIG. 11E, the second surface 3b of the silicon substrate 3 is formed on the second surface 3b. A silicon oxide film 9 is formed, and a predetermined position of the silicon oxide film 9 is etched by a predetermined amount as shown in FIG. 11B, and oxide films 63, 64, 65 are formed on the bottom surfaces of the concave portions 60, 61, 62. leave. Thereby, the concave portions 61 for forming the contact holes,
62 and the alignment mark recess 60 used in the subsequent steps are formed.

【0061】そして、図11(c)に示すように、表面
全面に、図示しないレジストを塗布後、アライメントマ
ーク用凹部60によってパターニングを行う。このレジ
ストをマスク材として酸化シリコン膜9を通してホウ素
イオンを打ち込み、熱処理により活性化させることによ
ってn型シリコン基板3にp型の拡散抵抗(歪みゲー
ジ)51,52および不純物拡散領域53を形成する。
凹部61,62の底部での酸化シリコン膜64,65は
薄いのでその下の拡散領域51a,52aが深くなる。
Then, as shown in FIG. 11C, after a resist (not shown) is applied to the entire surface, patterning is performed by the alignment mark concave portion 60. Using this resist as a mask material, boron ions are implanted through the silicon oxide film 9 and activated by heat treatment to form p-type diffusion resistances (strain gauges) 51 and 52 and impurity diffusion regions 53 in the n-type silicon substrate 3.
Since the silicon oxide films 64, 65 at the bottoms of the concave portions 61, 62 are thin, the diffusion regions 51a, 52a thereunder become deep.

【0062】さらに、図11(d)に示すように、酸化
シリコン膜9の表面を所定量だけエッチングして凹部6
1,62の底部での酸化シリコン膜64,65を除去
し、貫通したコンタクトホール61,62とする。ま
た、凹部63の底部での酸化シリコン膜63も除去さ
れ、貫通孔となる。
Further, as shown in FIG. 11D, the surface of the silicon oxide film 9 is
The silicon oxide films 64 and 65 at the bottoms of the first and second silicon layers 62 and 65 are removed to form through contact holes 61 and 62. Further, the silicon oxide film 63 at the bottom of the concave portion 63 is also removed to form a through hole.

【0063】最後に、図10に示すように、アライメン
トマート用貫通孔60を用いて位置合わせを行い、歪み
ゲージ51,52とオーミック接触を得る配線10,1
1を形成する。 (第5の実施の形態)次に、第5の実施の形態を、第1
の実施の形態との相違点を中心に説明する。
Finally, as shown in FIG. 10, the wirings 10 and 1 are aligned using the alignment mart through holes 60 to obtain ohmic contact with the strain gauges 51 and 52.
Form one. (Fifth Embodiment) Next, a fifth embodiment will be described with reference to FIG.
The following description focuses on the differences from this embodiment.

【0064】図12は、第5の実施形態の半導体圧力セ
ンサにおける断面模式図を示す。図12において、シリ
コン基板3におけるダイヤフラム形成面(図の上面)に
はアライメントマーク用凹部17が形成されている。
FIG. 12 is a schematic sectional view of a semiconductor pressure sensor according to the fifth embodiment. In FIG. 12, a concave portion 17 for an alignment mark is formed on the diaphragm forming surface (upper surface in the figure) of the silicon substrate 3.

【0065】以下、製造工程を、図13を用いて説明す
る。図3(a)〜(e)、図4(a)の工程を経る。こ
のとき、凹部(キャビティ)4の深さは、第1の実施形
態よりも浅くなっている。また、図4(a)及び図13
(a)に示すように、酸化シリコン膜9の所定の領域Z
1、即ち、ダイヤフラム部とその周辺、および本工程以
降のアライメントマークとなる領域Z2をエッチング除
去し、その酸化シリコン膜9をマスク材としてシリコン
基板3に対し例えば異方性のウエットエッチング(水酸
化カリウム水溶液等)によりダイヤフラム厚が所望の値
になるまでエッチングする。その結果、凹部70,71
が形成され、シリコン基板3の一部が薄くなるとともに
新しいアライメントマーク用凹部71が形成される。つ
まり、シリコン基板3の第2の面3bを研磨した後、シ
リコン基板3の第2の面3bにアライメントマーク用凹
部71を形成するとき、第2の面3bに凹部70を形成
してダイヤフラム6を薄くする。
Hereinafter, the manufacturing process will be described with reference to FIG. 3A through 3E and FIG. 4A. At this time, the depth of the concave portion (cavity) 4 is smaller than that of the first embodiment. FIG. 4A and FIG.
As shown in (a), a predetermined region Z of the silicon oxide film 9 is formed.
1, ie, the diaphragm portion and its periphery, and the region Z2 serving as an alignment mark after this step are removed by etching, and the silicon substrate 3 is subjected to, for example, anisotropic wet etching (hydroxylation) using the silicon oxide film 9 as a mask material. Etching is performed using a potassium aqueous solution or the like until the diaphragm thickness reaches a desired value. As a result, the concave portions 70 and 71
Is formed, a part of the silicon substrate 3 is thinned, and a new concave portion 71 for an alignment mark is formed. That is, after the second surface 3b of the silicon substrate 3 is polished, when the alignment mark concave portion 71 is formed on the second surface 3b of the silicon substrate 3, the concave portion 70 is formed on the second surface 3b and the diaphragm 6 is formed. Thinner.

【0066】ここで、例えば、トレンチ溝15,16の
深さが15μm、凹部4の深さが8μm、本工程でのシ
リコンエッチング量を2μmとすると、ダイヤフラム6
の厚さは5(=15−8−2)μmとなる。
Here, for example, assuming that the depth of the trenches 15 and 16 is 15 μm, the depth of the concave portion 4 is 8 μm, and the silicon etching amount in this step is 2 μm, the diaphragm 6
Is 5 (= 15−8−2) μm.

【0067】このとき、アライメントマーク用凹部71
はステッパを使用できるように各ステッパで決められた
形状にする。そして、図13(b)に示すように、再
度、熱酸化法によって、厚さ2000Åの酸化シリコン
膜72,73を形成する。
At this time, the concave portion 71 for the alignment mark is used.
Has a shape determined by each stepper so that the stepper can be used. Then, as shown in FIG. 13B, the silicon oxide films 72 and 73 having a thickness of 2000 ° are formed again by the thermal oxidation method.

【0068】さらに、図13(c)に示すように、表面
全面に、図示しないレジストを塗布後、アライメントマ
ーク用凹部71を用いて位置合わせを行いパターニング
する。このレジストをマスク材として酸化シリコン膜7
3を通してホウ素イオンを打ち込み、熱処理により活性
化させることによってn型シリコン基板3にp型の拡散
抵抗(歪みゲージ)7,8を形成する。
Further, as shown in FIG. 13C, a resist (not shown) is applied to the entire surface, and the alignment is performed by using the alignment mark concave portion 71 to perform patterning. Using this resist as a mask material, silicon oxide film 7
Boron ions are implanted through the substrate 3 and activated by heat treatment to form p-type diffusion resistances (strain gauges) 7 and 8 in the n-type silicon substrate 3.

【0069】そして、図12に示すように、アライメン
トマーク用凹部71を用いて位置合わせを行い酸化シリ
コン膜73の所定の位置をエッチング除去してコンタク
トホール12,13を形成する。最後に、アライメント
マーク用凹部71を用いて位置合わせを行い歪みゲージ
7,8とオーミック接触を得る配線(電極)10,11
を形成してセンサ能動部を形成する。その結果、センサ
チップが完成する。
Then, as shown in FIG. 12, alignment is performed by using the concave portion 71 for the alignment mark, and a predetermined position of the silicon oxide film 73 is removed by etching to form the contact holes 12 and 13. Finally, wirings (electrodes) 10 and 11 for performing alignment using the concave portions 71 for alignment marks to obtain ohmic contact with the strain gauges 7 and 8
To form a sensor active part. As a result, the sensor chip is completed.

【0070】第1の実施形態と同様、必要に応じて図1
3(b)あるいは図13(c)の後に酸化シリコン膜
(リンをドープしたものとすれば、アルカリイオンに対
する保護膜となる)を形成しても構わない。また、図1
2の工程の後、全面に表面保護のための例えばプラズマ
CVD法により厚さ1μmの窒化シリコン膜を形成し、
所定の位置をエッチング除去し、電気信号の取り出しを
行ってもよい。
As in the first embodiment, FIG.
After FIG. 3B or FIG. 13C, a silicon oxide film (which becomes a protective film against alkali ions when doped with phosphorus) may be formed. FIG.
After the step 2, a 1 μm thick silicon nitride film is formed on the entire surface by, for example, a plasma CVD method for surface protection.
A predetermined position may be removed by etching to extract an electric signal.

【0071】ここで、本実施形態ではアライメントマー
ク用凹部71と同時に凹部70をダイヤフラム部とその
周辺に形成することにより所望のダイヤフラム厚とする
ので、薄く、かつ、均一な厚さのダイヤフラムを形成す
ることが可能である。詳しくは、ダイヤフラム6を形成
するために研磨を行う際に研磨圧力によってダイヤフラ
ム6が下方に変形するので中心部が研磨しにくくダイヤ
フラム厚を所定の膜厚にしにくい。よって、ダイヤフラ
ム厚の面内バラツキが大きく、特性がバラつくなどとい
った不具合の原因となる。また、研磨のように機械的に
削る方法ではダイヤフラムがダメージを受けやすく、特
に微圧センサの場合、その傾向が顕著に現れる。これに
対し、本実施形態では、ダイヤフラムが十分な剛体と見
なせる厚さで研磨を終了し、その後、エッチングにより
所定の厚さに仕上げるので、薄く、かつ、均一な厚さの
ダイヤフラムを形成することが可能となる。
Here, in this embodiment, the concave portion 70 is formed at the same time as the concave portion 71 for the alignment mark at the diaphragm portion and the periphery thereof so as to have a desired diaphragm thickness. Therefore, a thin and uniform diaphragm is formed. It is possible to Specifically, when the polishing is performed to form the diaphragm 6, the diaphragm 6 is deformed downward by the polishing pressure, so that the center portion is hardly polished, and it is difficult to make the diaphragm thickness to a predetermined thickness. Therefore, the in-plane variation of the diaphragm thickness is large, which causes a problem such as a variation in characteristics. Further, the diaphragm is easily damaged by a method of mechanical shaving such as polishing, and this tendency is particularly noticeable in the case of a micro pressure sensor. On the other hand, in the present embodiment, polishing is finished with a thickness that allows the diaphragm to be regarded as a sufficiently rigid body, and thereafter, it is finished to a predetermined thickness by etching, so that a diaphragm having a small and uniform thickness is formed. Becomes possible.

【0072】このように本実施形態は、下記の特徴を有
する。 (イ)貼り合わせ工程および研磨工程の後にアライメン
トマーク用凹部71を形成したので、十分な位置精度が
確保できる。 (ロ)シリコン基板3の第2の面3bに凹部71を形成
するときにシリコン基板3の第2の面3bに凹部70を
形成してダイヤフラム6を薄くしたので、薄く、かつ、
均一な厚さのダイヤフラムを形成することができ実用上
好ましいものとなる。
As described above, this embodiment has the following features. (A) Since the alignment mark concave portions 71 are formed after the bonding step and the polishing step, sufficient positional accuracy can be ensured. (B) When the concave portion 71 is formed on the second surface 3b of the silicon substrate 3, the concave portion 70 is formed on the second surface 3b of the silicon substrate 3 to make the diaphragm 6 thin.
A diaphragm having a uniform thickness can be formed, which is practically preferable.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 第1の実施形態における半導体圧力センサの
断面模式図。
FIG. 1 is a schematic cross-sectional view of a semiconductor pressure sensor according to a first embodiment.

【図2】 センサチップをパッケージした状態での模式
図。
FIG. 2 is a schematic diagram showing a state in which a sensor chip is packaged.

【図3】 半導体圧力センサの製造プロセスを示す断面
図。
FIG. 3 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図4】 半導体圧力センサの製造プロセスを示す断面
図。
FIG. 4 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図5】 第2の実施形態における半導体圧力センサの
断面模式図。
FIG. 5 is a schematic cross-sectional view of a semiconductor pressure sensor according to a second embodiment.

【図6】 半導体圧力センサの製造プロセスを示す断面
図。
FIG. 6 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図7】 半導体圧力センサの製造プロセスを示す断面
図。
FIG. 7 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図8】 第3の実施形態における半導体圧力センサの
断面模式図。
FIG. 8 is a schematic sectional view of a semiconductor pressure sensor according to a third embodiment.

【図9】 半導体圧力センサの製造プロセスを示す断面
図。
FIG. 9 is a sectional view showing the manufacturing process of the semiconductor pressure sensor.

【図10】 第4の実施形態における半導体圧力センサ
の断面模式図。
FIG. 10 is a schematic sectional view of a semiconductor pressure sensor according to a fourth embodiment.

【図11】 半導体圧力センサの製造プロセスを示す断
面図。
FIG. 11 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図12】 第5の実施形態における半導体圧力センサ
の断面模式図。
FIG. 12 is a schematic sectional view of a semiconductor pressure sensor according to a fifth embodiment.

【図13】 半導体圧力センサの製造プロセスを示す断
面図。
FIG. 13 is a sectional view showing a manufacturing process of the semiconductor pressure sensor.

【図14】 従来技術を説明するための製造プロセスを
示す断面図。
FIG. 14 is a cross-sectional view showing a manufacturing process for explaining a conventional technique.

【図15】 従来技術を説明するための製造プロセスを
示す断面図。
FIG. 15 is a cross-sectional view showing a manufacturing process for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

1…シリコン基板、2…酸化シリコン膜、3…シリコン
基板、4…ダイヤフラム形成用凹部、6…ダイヤフラ
ム、7,8…ゲージ抵抗、9…酸化シリコン膜、10,
11…金属配線、12,13…コンタクトホール、18
…アライメントマーク用凹部、20…酸化シリコン膜、
40…SOI基板、41…シリコン基板、42…酸化シ
リコン膜、51,52…ゲージ抵抗。
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Silicon oxide film, 3 ... Silicon substrate, 4 ... Diaphragm formation recessed part, 6 ... Diaphragm, 7, 8 ... Gauge resistance, 9 ... Silicon oxide film, 10,
11 ... metal wiring, 12, 13 ... contact hole, 18
... recess for alignment mark, 20 ... silicon oxide film,
40: SOI substrate, 41: silicon substrate, 42: silicon oxide film, 51, 52: gauge resistance.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊田 稲男 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 Fターム(参考) 2F055 AA22 BB01 CC02 DD05 EE14 FF43 GG01 GG15 4M112 AA01 BA01 CA16 DA04 DA18 EA02  ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor: Ino Toyoda 1-1-1, Showa-cho, Kariya-shi, Aichi F-term in DENSO Corporation (reference) 2F055 AA22 BB01 CC02 DD05 EE14 FF43 GG01 GG15 4M112 AA01 BA01 CA16 DA04 DA18 EA02

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 第1のシリコン基板の第1の面に開口す
る凹部を形成する工程と、 前記第1のシリコン基板の第1の面と第2のシリコン基
板とを絶縁膜を介して貼り合わせる工程と、 前記第1のシリコン基板の第2の面を研磨して凹部の底
部にダイヤフラムを形成する工程と、 前記第1のシリコン基板の第2の面に、アライメントマ
ーク用凹部または貫通孔を有する絶縁膜を形成する工程
と、 前記アライメントマーク用凹部または貫通孔を用いて、
少なくともゲージ抵抗、ゲージ抵抗用コンタクトホール
およびゲージ抵抗用配線のいずれかを形成する工程と、
を備えたことを特徴とする半導体圧力センサの製造方
法。
A step of forming a concave portion opening in a first surface of the first silicon substrate; and bonding the first surface of the first silicon substrate to the second silicon substrate via an insulating film. A step of aligning; a step of polishing the second surface of the first silicon substrate to form a diaphragm at the bottom of the concave portion; and a concave portion or through hole for an alignment mark on the second surface of the first silicon substrate. Forming an insulating film having: and using the alignment mark recesses or through holes,
Forming at least one of a gauge resistor, a contact hole for the gauge resistor and a wire for the gauge resistor,
A method for manufacturing a semiconductor pressure sensor, comprising:
【請求項2】 第1のシリコン基板の上に絶縁膜を介し
て第2のシリコン基板を貼り合わせたSOI基板におけ
る第2のシリコン基板の第1の面に開口する凹部を形成
する工程と、 前記SOI基板における第2のシリコン基板の第1の面
と第3のシリコン基板とを絶縁膜を介して貼り合わせる
工程と、 前記SOI基板の第1のシリコン基板および絶縁膜を除
去して凹部の底部にダイヤフラムを形成する工程と、 前記第2のシリコン基板の第2の面に、アライメントマ
ーク用凹部または貫通孔を有する絶縁膜を形成する工程
と、 前記アライメントマーク用凹部または貫通孔を用いて、
少なくともゲージ抵抗、ゲージ抵抗用コンタクトホール
およびゲージ抵抗用配線のいずれかを形成する工程と、
を備えたことを特徴とする半導体圧力センサの製造方
法。
A step of forming a concave portion which is opened on a first surface of the second silicon substrate in the SOI substrate in which the second silicon substrate is bonded to the first silicon substrate via an insulating film; Bonding the first surface of the second silicon substrate and the third silicon substrate of the SOI substrate via an insulating film; and removing the first silicon substrate and the insulating film of the SOI substrate to form a concave portion. A step of forming a diaphragm at the bottom, a step of forming an insulating film having an alignment mark recess or a through hole on the second surface of the second silicon substrate, and using the alignment mark recess or the through hole. ,
Forming at least one of a gauge resistor, a contact hole for the gauge resistor and a wire for the gauge resistor,
A method for manufacturing a semiconductor pressure sensor, comprising:
【請求項3】 第1のシリコン基板の上に絶縁膜を介し
て第2のシリコン基板を貼り合わせたSOI基板におけ
る第2のシリコン基板の第1の面に開口する凹部を形成
する工程と、 前記SOI基板における第2のシリコン基板の第1の面
と第3のシリコン基板とを絶縁膜を介して貼り合わせる
工程と、 前記SOI基板の第1のシリコン基板を除去して凹部の
底部にダイヤフラムを形成する工程と、 前記第2のシリコン基板の第2の面の上に残されたSO
I基板における絶縁膜に、アライメントマーク用凹部ま
たは貫通孔を形成する工程と、 前記アライメントマーク用凹部または貫通孔を用いて、
少なくともゲージ抵抗、ゲージ抵抗用コンタクトホール
およびゲージ抵抗用配線のいずれかを形成する工程と、
を備えたことを特徴とする半導体圧力センサの製造方
法。
Forming an opening on the first surface of the second silicon substrate in the SOI substrate in which the second silicon substrate is bonded to the first silicon substrate via an insulating film; Bonding the first surface of the second silicon substrate and the third silicon substrate in the SOI substrate via an insulating film; and removing the first silicon substrate of the SOI substrate to form a diaphragm on the bottom of the concave portion. Forming, and SO remaining on the second surface of the second silicon substrate
Forming a recess or a through hole for an alignment mark in the insulating film on the I-substrate;
Forming at least one of a gauge resistor, a contact hole for the gauge resistor and a wire for the gauge resistor,
A method for manufacturing a semiconductor pressure sensor, comprising:
【請求項4】 絶縁膜に対しアライメントマーク用凹部
を形成するときにシリコン基板におけるダイヤフラムお
よびその周辺での絶縁膜を薄く形成したことを特徴とす
る請求項1〜3のいずれか1項に記載の半導体圧力セン
サの製造方法。
4. The method according to claim 1, wherein when forming the concave portion for the alignment mark in the insulating film, the diaphragm in the silicon substrate and the insulating film around the diaphragm are formed thin. Of manufacturing a semiconductor pressure sensor.
【請求項5】 絶縁膜に対し前記アライメントマーク用
凹部または貫通孔と、ゲージ抵抗用コンタクトホール形
成のための凹部または貫通孔を同時に形成した後におい
てイオン注入を行いゲージ抵抗となる不純物拡散領域を
形成したことを特徴とする請求項1〜3のいずれか1項
に記載の半導体圧力センサの製造方法。
5. An impurity diffusion region which becomes a gauge resistor by performing ion implantation after simultaneously forming the recess or the through hole for the alignment mark and the recess or the through hole for forming the contact hole for the gauge resistor in the insulating film. The method for manufacturing a semiconductor pressure sensor according to claim 1, wherein the semiconductor pressure sensor is formed.
【請求項6】 第1のシリコン基板の第1の面に開口す
るダイヤフラム形成用凹部を形成する工程と、 前記第1のシリコン基板の第1の面と第2のシリコン基
板とを絶縁膜を介して貼り合わせる工程と、 前記第1のシリコン基板の第2の面を研磨してダイヤフ
ラム形成用凹部の底部にダイヤフラムを形成するととも
に、第1のシリコン基板の第2の面にアライメントマー
ク用凹部を形成する工程と、 前記アライメントマーク用凹部を用いて、少なくともゲ
ージ抵抗、ゲージ抵抗用コンタクトホールおよびゲージ
抵抗用配線のいずれかを形成する工程と、を備えたこと
を特徴とする半導体圧力センサの製造方法。
6. A step of forming a diaphragm forming recess opening in a first surface of a first silicon substrate, and forming an insulating film between the first surface of the first silicon substrate and the second silicon substrate. Bonding a first surface of the first silicon substrate with a second surface of the first silicon substrate by polishing the second surface of the first silicon substrate to form a diaphragm at the bottom of the first concave portion of the first silicon substrate and an alignment mark concave portion on the second surface of the first silicon substrate. And a step of forming at least one of a gauge resistor, a contact hole for the gauge resistor, and a wire for the gauge resistor using the concave portion for the alignment mark. Production method.
【請求項7】 前記第1のシリコン基板の第2の面を研
磨した後、第1のシリコン基板の第2の面にアライメン
トマーク用凹部を形成するとき、第1のシリコン基板の
第2の面に凹部を形成して前記ダイヤフラムを薄くする
ようにした請求項6に記載の半導体圧力センサの製造方
法。
7. After the second surface of the first silicon substrate is polished, when forming a concave portion for an alignment mark on the second surface of the first silicon substrate, the second surface of the first silicon substrate is formed. 7. The method of manufacturing a semiconductor pressure sensor according to claim 6, wherein a concave portion is formed on a surface to make the diaphragm thin.
【請求項8】 絶縁膜を介した第1と第2のシリコン基
板の貼り合わせ基板よりなり、第1のシリコン基板に絶
縁膜側に開口する凹部が形成され、凹部の底面にてダイ
ヤフラムが形成された半導体圧力センサであって、 前記ダイヤフラムの表面に配置される絶縁膜にアライメ
ントマーク用凹部または貫通孔を形成したことを特徴と
する半導体圧力センサ。
8. A laminated substrate comprising a first and a second silicon substrate with an insulating film interposed therebetween, a concave portion opened on the insulating film side in the first silicon substrate, and a diaphragm formed on a bottom surface of the concave portion. A semiconductor pressure sensor according to claim 1, wherein a concave portion or a through hole for an alignment mark is formed in an insulating film disposed on a surface of said diaphragm.
【請求項9】 第1のシリコン基板におけるダイヤフラ
ムおよびその周辺での絶縁膜を薄くしたことを特徴とす
る請求項8に記載の半導体圧力センサ。
9. The semiconductor pressure sensor according to claim 8, wherein the diaphragm on the first silicon substrate and the insulating film around the diaphragm are thinned.
【請求項10】 第1のシリコン基板におけるゲージ抵
抗となる不純物拡散領域は、コンタクトホール部が他の
領域より深くなっていることを特徴とする請求項8に記
載の半導体圧力センサ。
10. The semiconductor pressure sensor according to claim 8, wherein the impurity diffusion region serving as a gauge resistor in the first silicon substrate has a contact hole portion deeper than other regions.
【請求項11】 絶縁膜を介した第1と第2のシリコン
基板の貼り合わせ基板よりなり、第1のシリコン基板に
絶縁膜側に開口する凹部が形成され、凹部の底面にてダ
イヤフラムが形成された半導体圧力センサであって、 前記第1のシリコン基板におけるダイヤフラム形成面に
アライメントマーク用凹部を形成したことを特徴とする
半導体圧力センサ。
11. A bonded substrate of a first silicon substrate and a second silicon substrate with an insulating film interposed therebetween, a concave portion opening on the insulating film side is formed in the first silicon substrate, and a diaphragm is formed on a bottom surface of the concave portion. A semiconductor pressure sensor according to claim 1, wherein a concave portion for an alignment mark is formed on a diaphragm forming surface of said first silicon substrate.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270856A (en) * 2001-03-12 2002-09-20 Kazusuke Maenaka Integrated multi sensor
JP2007518253A (en) * 2003-12-12 2007-07-05 アトメル グルノーブル エス.ア. Manufacturing method of electronic chip made of thinned silicon
JP2012159417A (en) * 2011-02-01 2012-08-23 Toyota Central R&D Labs Inc Displacement sensor, method for manufacturing the same, and semiconductor wafer for the same
CN103091007A (en) * 2011-10-28 2013-05-08 三菱电机株式会社 Semiconductor pressure sensor and method of manufacturing semiconductor pressure sensor
JP2015059799A (en) * 2013-09-18 2015-03-30 アルプス電気株式会社 Pressure detection device and inspiratory pressure measuring apparatus using the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019007254T5 (en) 2019-04-24 2022-01-05 Mitsubishi Electric Corporation Semiconductor pressure sensor and method for its manufacture

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270856A (en) * 2001-03-12 2002-09-20 Kazusuke Maenaka Integrated multi sensor
JP2007518253A (en) * 2003-12-12 2007-07-05 アトメル グルノーブル エス.ア. Manufacturing method of electronic chip made of thinned silicon
JP4863214B2 (en) * 2003-12-12 2012-01-25 ウードゥヴェ セミコンダクターズ Manufacturing method of electronic chip made of thinned silicon
JP2012159417A (en) * 2011-02-01 2012-08-23 Toyota Central R&D Labs Inc Displacement sensor, method for manufacturing the same, and semiconductor wafer for the same
CN103091007A (en) * 2011-10-28 2013-05-08 三菱电机株式会社 Semiconductor pressure sensor and method of manufacturing semiconductor pressure sensor
JP2013096747A (en) * 2011-10-28 2013-05-20 Mitsubishi Electric Corp Semiconductor pressure sensor and method for manufacturing semiconductor pressure sensor
US8647908B2 (en) 2011-10-28 2014-02-11 Mitsubishi Electric Corporation Semiconductor pressure sensor and method of manufacturing semiconductor pressure sensor
JP2015059799A (en) * 2013-09-18 2015-03-30 アルプス電気株式会社 Pressure detection device and inspiratory pressure measuring apparatus using the same

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