JP2000115768A

JP2000115768A - 接続制御装置

Info

Publication number: JP2000115768A
Application number: JP28034198A
Authority: JP
Inventors: Makoto Hasegawa; 誠長谷川; Seiji Sugiyama; 誠二杉山; Kiyoshi Kitamura; 清北村; Yuji Ishii; 祐二石井; Atsushi Endo; 淳遠藤; Akifumi Arita; 暁史有田; Kenji Oyaji; 憲二大谷地; Akinori Momii; 昭典籾井; Noriyuki Ihara; 範幸井原; Yuichi Terui; 雄一照井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-01
Filing date: 1998-10-01
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】本発明は、回線インタフェースとトランスコ
ーダとの接続関係が固定化されずに柔軟性が大きく、搭
載チャネル数及び回線種別拡張の柔軟性が大きい接続制
御装置を提供することを目的とする。【解決手段】圧縮符号化規則の異なる複数の画像通信
間の接続制御を行う接続制御装置であって、複数の画像
通信それぞれの回線インタフェースユニット及び圧縮符
号化変換ユニットを、単一のバスに接続している。この
ため、回線インタフェースとトランスコーダとの接続関
係が固定化されずに柔軟性が大きくなり、回線交換、同
報配信の機能が多様化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は接続制御装置に関
し、特に、仕様の異なるメディア間、または、仕様の異
なるネットワーク間、あるいは仕様の異なる複数の圧縮
符号化規則間の接続制御を行う接続制御装置に関する。
近年、圧縮符号化の一般化、高密度ＬＳＩ技術の革新に
より、低価格の画像・音声伝送装置が多数提供されてい
る。また、画像・音声圧縮符号化技術は、高品質、低価
格を目指して高度なアルゴリズムが実用化され、高品質
のサービスが提供されている。しかし、年々新たなアル
ゴリズムや高速ネットワークが提供されるに伴い、画像
・音声通信装置間の相互通信互換性が失われ、異なるメ
ディア間の通信を橋渡しする接続制御が要望されてい
る。

【０００２】

【従来の技術】異なるメディア間の通信を接続する接続
制御装置として、図１に示す機能を持つ画像ゲートウエ
イ装置が考えられる。図１において、画像ゲートウエイ
装置１０には複数のＭＰＥＧ２（ｍｏｖｉｎｇｐｉｃ
ｔｕｒｅｅｘｐｅｒｔｇｒｏｕｐ−２）端末１２Ａ
〜１２Ｄ、複数のＴＶ会議端末１４Ａ〜１４Ｄそれぞれ
が接続されると共に、ＬＡＮ配信サーバ１６を介してＬ
ＡＮ１８が接続される。

【０００３】この画像ゲートウエイ装置１０では、ＭＰ
ＥＧ２端末の圧縮符号化規則とＴＶ会議端末の例えば
Ｈ．３２０（ＩＴＵ−Ｔ勧告のＩＳＤＮ用テレビ電話／
会議の端末規定）の圧縮符号化規則との変換、ＭＰＥＧ
２端末のディジタルハイアラーキーＧ．７０３とＴＶ会
議端末のＩＳＤＮユーザ・網インタフェースＩ．４３１
との変換、１：１または１：Ｎトランスコーディング機
能、等が必要とされる。

【０００４】このような機能を持つために考えられる画
像ゲートウエイ装置１０一例のブロック図を図２に示
す。図２において、回線Ｉ／Ｆ（インタフェース）２０
Ａ〜２０ＤはＭＰＥＧ２端末１２Ａ〜１２Ｄと接続され
るＧ．７０３回線のインタフェースであり、ランダムス
イッチ２１に接続されている。また、回線Ｉ／Ｆ２２Ａ
〜２２ＤはＴＶ会議端末１４Ａ〜１４Ｄと接続される
Ｉ．４３１回線のインタフェースであり、ランダムスイ
ッチ２３に接続されている。

【０００５】交換及びスイッチング及びマルチキャスト
等の機能を担うランダムスイッチ２１，２３間は、ＭＰ
ＥＧ２とＨ．３２０との変換を行うトランスコーダ２４
Ａ〜２４Ｄによって接続され、また、全体制御コントロ
ーラ２５から装置間Ｉ／Ｆ２６を介して外部の画像ゲー
トウエイ装置２８に接続され、ＬＡＮサーバＩ／Ｆ２７
を介してＬＡＮサーバ２９と接続される。

【０００６】

【発明が解決しようとする課題】図２の構成では、交換
及びスイッチング及びマルチキャスト等の機能を担うラ
ンダムスイッチ２１，２３と、回線Ｉ／Ｆ２０Ａ〜２０
Ｄ，２２Ａ〜２２Ｄ及びトランスコーダ２４Ａ〜２４Ｄ
との間の接続関係が固定化されて柔軟性がない。また、
搭載チャネル数がランダムスイッチ２１，２３の構成に
よって制限され、設計時に想定した搭載チャネル数以上
の拡張に対する柔軟性がない。更に回線Ｉ／Ｆ２０Ａ〜
２０Ｄ，２２Ａ〜２２Ｄとランダムスイッチ２１，２３
とのインタフェースが回線種別によって固定化され、回
線種別拡張への柔軟性が小さいという問題が生じる。

【０００７】本発明は、上記の点に鑑みなされたもの
で、回線インタフェースとトランスコーダとの接続関係
が固定化されずに柔軟性が大きく、搭載チャネル数及び
回線種別拡張の柔軟性が大きい接続制御装置を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、圧縮符号化規則の異なる複数の画像通信間の接続制
御を行う接続制御装置であって、前記複数の画像通信そ
れぞれの回線インタフェースユニット及び圧縮符号化変
換ユニットを、単一のバスに接続している。

【０００９】このように、複数の画像通信それぞれの回
線インタフェースユニット及び圧縮符号化変換ユニット
を、単一のバスに接続しているため、回線インタフェー
スとトランスコーダとの接続関係が固定化されずに柔軟
性が大きくなり、回線交換、同報配信の機能が多様化す
る。請求項２に記載の発明は、請求項１記載の接続制御
装置において、前記バスとして高速シリアルバスを使用
している。

【００１０】このように、高速シリアルバスを使用して
いるため、回線インタフェースユニット及び圧縮符号化
変換ユニットを簡単に接続することができる。請求項３
に記載の発明は、請求項１または２記載の接続制御装置
において、前記回線インタフェースユニット及び圧縮符
号化変換ユニットは、データに送出元のユニットを特定
する識別コードを付加して前記バスに送出し、前記各ユ
ニットは、前記バスを伝送されるデータに付加された識
別コードから自ユニットで受信するデータか否かを判別
する。

【００１１】このように、各ユニットは、バスを伝送さ
れるデータに付加された識別コードから自ユニットで受
信するデータか否かを判別するため、回線インタフェー
スとトランスコーダとの接続関係が固定化されずに柔軟
性が大きくなり、１：１及び１：Ｎのトランスコーディ
ングや同報配信を簡単な制御で行うことができる。請求
項４に記載の発明は、請求項１記載の接続制御装置にお
いて、前記各ユニットを、前記単一のバスでチェーン接
続し、チェーン接続の順序で優先順位を与える。

【００１２】このように、各ユニットを、単一のバスで
チェーン接続し、チェーン接続の順序で優先順位を与え
ているため、簡単な構成で各ユニットに優先順位を与え
ることができる。請求項５に記載の発明は、請求項４記
載の接続制御装置において、前記各ユニットは、それぞ
れの優先順位に従って単一のバスにデータを送出する。

【００１３】このように、各ユニットは、それぞれの優
先順位に従って単一のバスにデータを送出するため、バ
スの競合及び輻輳制御が可能となる。請求項６に記載の
発明は、請求項５記載の接続制御装置において、前記バ
スを用いてデータを転送するデータ転送期間と、前記バ
スを用いて前記各ユニットのいずれがデータを転送する
かを決める輻輳制御期間とを設けている。

【００１４】このように、バスを用いてデータを転送す
るデータ転送期間と、前記バスを用いて前記各ユニット
のいずれがデータを転送するかを決める輻輳制御期間と
を設けているため、次にどのユニットがバスにデータを
送出するかを決定することができる。請求項７に記載の
発明は、請求項６記載の接続制御装置において、前記輻
輳制御は、自ユニットに隣接する優先順位が上位及び下
位のユニットとの間で動作モードを通知して行う。

【００１５】このように、輻輳制御は、自ユニットに隣
接する優先順位が上位及び下位のユニットとの間で動作
モードを通知して行うため、輻輳制御を行う専用の制御
部を設ける必要がなくなる。請求項８に記載の発明は、
請求項４記載の接続制御装置において、前記単一のバス
でチェーン接続したユニットから分岐して他のユニット
を接続したブランチパスを有する。

【００１６】このように、単一のバスでチェーン接続し
たユニットから分岐して他のユニットを接続したブラン
チパスを有するため、データ転送量の多いポートを優先
的に選択することができ、また、チェーンが途切れなけ
ればユニットを活性装抜することが可能となる。請求項
９に記載の発明は、請求項７記載の接続制御装置におい
て、前記単一のバスでチェーン接続した複数のユニット
のいずれかで異常が発生したとき、前記異常が発生した
ユニットに隣接するユニットの制御により、前記異常が
発生したユニットを前記単一のバスから切り離す。

【００１７】このように、異常が発生したユニットに隣
接するユニットの制御により、前記異常が発生したユニ
ットを前記単一のバスから切り離すため、一つのユニッ
トの異常から装置全体が異常となることを防止でき、正
常なユニットだけで正常に動作することができる。請求
項１０に記載の発明は、請求項６記載の接続制御装置に
おいて、前記単一のバスでチェーン接続した複数のユニ
ットそれぞれは、所定期間内に前記輻輳制御が検出され
ないとき、自ユニットで異常が発生したとして自ユニッ
トを前記単一のバスから切り離す。

【００１８】このように、所定期間内に輻輳制御が検出
されないとき、自ユニットで異常が発生したとして自ユ
ニットを前記単一のバスから切り離すため、一つのユニ
ットの異常から装置全体が異常となることを防止でき、
正常なユニットだけで正常に動作することができる。請
求項１１に記載の発明は、請求項１記載の接続制御装置
において、装置を冷却する複数の冷却ファンを有し、前
記複数の冷却ファンそれぞれのファンモータを駆動する
ファンパルスが所定期間以上停止したときアラームを発
生するアラーム発生手段と、前記複数の冷却ファンのい
ずれでアラームが発生したかを記録するアラーム記録手
段とを有する。

【００１９】このように、複数の冷却ファンそれぞれの
ファンモータを駆動するファンパルスが所定期間以上停
止したときアラームを発生し、複数の冷却ファンのいず
れでアラームが発生したかを記録するため、冷却ファン
の故障を正確に検出でき、また、その記録を残すことが
できる。請求項１２に記載の発明は、請求項１記載の接
続制御装置において、前記圧縮符号化変換ユニットは、
ＰＣＭ音声データを第１の伝送速度の音声データに符号
／復号化する音声符号／復号化回路と、前記第１の伝送
速度の音声データと、これと速度の異なる第２の伝送速
度の音声データとの間の速度変換を行う音声速度変換回
路と、画像データの圧縮符号化変換及び前記第２の伝送
速度の音声データの多重／分離を行う圧縮符号化変換及
び多重／分離回路とを有する。

【００２０】このように、第１の伝送速度の音声データ
と第２の伝送速度の音声データとの間の速度変換を行う
音声速度変換回路を有するため、既存の音声符号／復号
化回路及び圧縮符号化変換及び多重／分離回路を使用で
きる。請求項１３に記載の発明は、請求項１記載の接続
制御装置において、前記圧縮符号化変換ユニットは、Ｃ
ＰＵとプログラマブルゲートアレイとを有し、電源投入
時に前記ＣＰＵとプログラマブルゲートアレイそれぞれ
の初期化を並列に行う。

【００２１】このように、電源投入時にＣＰＵとプログ
ラマブルゲートアレイそれぞれの初期化を並列に行うた
め、初期化の要する時間を短縮できる。請求項１４に記
載の発明は、請求項１記載の接続制御装置において、前
記回線インタフェースユニットは、ＤＲＡＭを利用した
ＦＩＦＯを有し、受信データをこの受信データのクロッ
クより高速のクロックを用いて前記ＦＩＦＯに書き込
み、かつ、前記高速のクロックを用いて読み出し、前記
ＦＩＦＯから読み出されたデータを前記受信データのク
ロックでラッチして出力する。

【００２２】このように、受信データをこの受信データ
のクロックより高速のクロックを用いてＦＩＦＯに書き
込み、かつ、高速のクロックを用いて読み出し、ＦＩＦ
Ｏから読み出されたデータを受信データのクロックでラ
ッチして出力するため、受信データのクロックが遅い場
合にも、受信データをＦＩＦＯから確実に読み出すこと
ができる。

【００２３】

【発明の実施の形態】図３は本発明の接続制御装置の一
実施例のブロック図を示す。同図中、回線Ｉ／Ｆ３０Ａ
〜３０Ｄは図１に示すＭＰＥＧ２端末１２Ａ〜１２Ｄと
接続されるＧ．７０３回線のインタフェースであり、例
えば伝送速度２００Ｍｂｐｓの高速シリアルバス３１と
接続されている。また、回線Ｉ／Ｆ３２Ａ〜３２Ｄは図
１に示すＴＶ会議端末１４Ａ〜１４Ｄと接続されるＩ．
４３１回線のインタフェースであり、高速シリアルバス
３１と接続されている。

【００２４】また、上記高速シリアルバス３１には、Ｍ
ＰＥＧ２とＨ．３２０との変換を行うトランスコーダ３
４Ａ〜３４Ｄを構成するトランスコーダ部３５Ａ〜３５
Ｄ及び３６Ａ〜３６Ｄそれぞれが接続されている。トラ
ンスコーダ部３５Ａ〜３５ＤはＭＰＥＧ２の画像をデジ
タルビデオの圧縮符号化規則であるＲ．６０１（ＣＣＩ
Ｒ勧告６０１の４：２：２コンポーネント信号）の画像
に変換する。トランスコーダ部３６Ａ〜３６ＤはＲ．６
０１の画像をＨ．３２０の画像に変換する。更に、高速
シリアルバス３１には、外部の画像ゲートウエイ装置３
８やＬＡＮサーバ３９が接続される。

【００２５】ところで、図３における回線Ｉ／Ｆ３０Ａ
〜３０Ｄとトランスコーダ部３５Ａ〜３５ＤとはＭＰＥ
Ｇ２デコーダ／エンコーダとみなすことができ、トラン
スコーダ部３６Ａ〜３６Ｄと回線Ｉ／Ｆ３２Ａ〜３２Ｄ
とはＨ．３２０デコーダ／エンコーダとみなすことがで
きる。図４は接続制御装置の各構成ユニットの高速シリ
アルバス３１との接続部の第１実施例のブロック図を示
す。同図中、高速シリアルバスに対しデータ送信側のユ
ニットである送信ユニット４０，４２（３０Ａ〜３０
Ｄ，３２Ａ〜３２Ｄ，３５Ａ〜３５Ｄ，３６Ａ〜３６Ｄ
に相当）では、それぞれの送信チャネルＩＤ設定部５０
に予め設定されている自ユニットのチャネルＩＤを用い
てパケット生成部５１でパケットを生成し高速シリアル
バス３１に送出する。このパケットは図５に示すよう
に、送出元のユニットのチャネルＩＤ（ｃｈＩＤ）と、
データ長と、付加情報と、データと、これらに対するチ
ェックデータ（ＣＲＣ）とよりなる。つまり、パケット
には送り先の指定は行わない。

【００２６】高速シリアルバスに対しデータ受信側のユ
ニットである受信ユニット４４，４６（３０Ａ〜３０
Ｄ，３２Ａ〜３２Ｄ，３５Ａ〜３５Ｄ，３６Ａ〜３６Ｄ
に相当）では、高速シリアルバス３１を伝送される全パ
ケットを受信部５３で受信し、受信したパケットのチャ
ネルＩＤを受信チャネルＩＤ設定部５４に予め設定され
ている自ユニットの受信すべきチャネルＩＤとチャネル
ＩＤチェック部５５で比較し、一致した場合に自ユニッ
トの内部回路５６に供給する。

【００２７】ここで、１：１トランスコーディングを行
う場合には、図６に示すようにＭＰＥＧ２端末１２Ａ〜
１２Ｄ（＃１〜＃４）それぞれからのパケットが回線Ｉ
／Ｆ３０Ａ〜３０Ｄから高速シリアルバス３１に時系列
に送出され、トランスコーダ３４Ａ〜３４Ｄ（＃１〜＃
４）それぞれで受信されて再び高速シリアルバス３１に
送出され、回線Ｉ／Ｆ３２Ａ〜３２Ｄそれぞれで受信さ
れ、ＴＶ会議端末１４Ａ〜１４Ｄ（Ｈ．４３１＃１〜＃
４）に１：１で供給される。

【００２８】また、１：Ｎトランスコーディングを行う
場合には、図７に示すようにＭＰＥＧ２端末１２Ａ〜１
２Ｄ（＃１〜＃４）それぞれからのパケットが回線Ｉ／
Ｆ３０Ａ〜３０Ｄから高速シリアルバス３１に時系列に
送出され、このうち回線Ｉ／Ｆ３０Ａの送出したパケッ
トがトランスコーダ３４Ａで受信されて再び高速シリア
ルバス３１に送出され、回線Ｉ／Ｆ３２Ａ〜３２Ｄそれ
ぞれで受信され、ＴＶ会議端末１４Ａ〜１４Ｄ（Ｈ．４
３１＃１〜＃４）に１：Ｎで供給される。

【００２９】また、ＭＰＥＧ２マルチキャスト送信１：
Ｎを行う場合には、図８に示すようにＭＰＥＧ２端末１
２Ａ（＃１）からのパケットが回線Ｉ／Ｆ３０Ａから高
速シリアルバス３１に時系列に送出され、回線Ｉ／Ｆ３
０Ｂ〜３０Ｄそれぞれで受信され、ＭＰＥＧ２端末１２
Ｂ〜１２Ｄ（＃２〜＃４）それぞれに供給される。ま
た、ＭＰＥＧ２マルチキャスト送信１：Ｎの他の形態を
行う場合には、図９に示すようにＭＰＥＧ２端末１２
Ａ，１２Ｂ（＃１〜＃２）からのパケットが回線Ｉ／Ｆ
３０Ａ，３０Ｂから高速シリアルバス３１に時系列に送
出され、そのうち回線Ｉ／Ｆ３０Ａからのパケットが回
線Ｉ／Ｆ３０Ｃ，３０Ｄそれぞれで受信され、ＭＰＥＧ
２端末１２Ｃ，１２Ｄ（＃３，＃４）それぞれに供給さ
れる。

【００３０】また、１：１トランスコーディング複数チ
ャネル同時動作とＬＡＮ配信を行う場合には、図１０に
示すようにＭＰＥＧ２端末１２Ａ〜１２Ｄ（＃１〜＃
４）それぞれからのパケットが回線Ｉ／Ｆ３０Ａ〜３０
Ｄから高速シリアルバス３１に時系列に送出され、トラ
ンスコーダ３４Ａ〜３４Ｄ（＃１〜＃４）それぞれで受
信されて再び高速シリアルバス３１に送出され、回線Ｉ
／Ｆ３２Ａ〜３２Ｄで受信され、ＴＶ会議端末１４Ａ〜
１４Ｄ（Ｈ．４３１＃１〜＃４）に１：１で供給される
と共に、高速シリアルバス３１からＬＡＮサーバ３９で
受信される。ＬＡＮサーバ３９では高速シリアルバス３
１からの受信データストリームをバッファリングして必
要なデータを選択し、ＬＡＮの輻輳状態を検出して上記
のデータをＬＡＮに送出する。

【００３１】また、高速ＬＡＮ配信を行う場合には、図
１１に示すようにＭＰＥＧ２端末１２Ａ〜１２Ｄ（＃１
〜＃４）それぞれからのパケットが回線Ｉ／Ｆ３０Ａ〜
３０Ｄから高速シリアルバス３１に時系列に送出され、
高速シリアルバス３１からＬＡＮサーバ３９で受信され
る。ＬＡＮサーバ３９では高速シリアルバス３１からの
受信データストリームをバッファリングして必要なデー
タを選択し、ＬＡＮの輻輳状態を検出して上記のデータ
をＬＡＮに送出する。

【００３２】このように、受信ユニットでコモンバス形
式の高速シリアルバス３１を伝送される全パケットを受
信し、受信したパケットのチャネルＩＤ（送信元のユニ
ットのチャネルＩＤ）が自ユニットの受信すべきチャネ
ルＩＤと一致した場合に自ユニットの内部に取り込むこ
とによりスイッチングを行い、１：１または１：Ｎトラ
ンスコーディングやマルチキャスト送信等の各種通信を
実現でき、そのために専用の制御ユニットを必要としな
い。

【００３３】上記のコモンバス形式の高速シリアルバス
３１を用いた場合、全ての構成ユニットが同一レベルの
優先順位を持つため、データ転送が競合したときの制御
や輻輳制御が重要となる。次に、この競合制御及び輻輳
制御について説明する。図１２は接続制御装置の各構成
ユニットの高速シリアルバス３１との接続部の第２実施
例のブロック図を示す。同図中、各構成ユニット４０〜
４６（３０Ａ〜３０Ｄ，３２Ａ〜３２Ｄ，３５Ａ〜３５
Ｄ，３６Ａ〜３６Ｄに相当）には２またはそれ以上のシ
リアルバス接続ポートを設け、高速シリアルバス３１を
チェーン接続する。そして、全構成ユニット４０〜４６
のうち１つの構成ユニット４０を優先順位が最も高いマ
スタユニットとして定め、チェーン接続で上記マスタユ
ニットに近いものほど、つまり、構成ユニット４２，４
４，４６の順に高い優先順位を与える。更に、図１３
に示すように、全構成ユニット４０〜４６の高速シリア
ルバス３１に送出するデータ転送周期Ｔ１を決め、か
つ、このデータ転送周期Ｔ１内に各構成ユニットが次の
データ転送周期で希望する動作モード（送信モード／受
信モード）を隣接する構成ユニットに宣言して輻輳制御
を行う制御期間Ｔ２を設定する。

【００３４】この制御期間Ｔ２において、各構成ユニッ
トは自ユニットより優先順位が高い構成ユニットの動作
モードを見て、自ユニットの動作モードを決定する。図
１２及び図１４に示すように、構成ユニット４２の希望
する動作モードが送信モードであれば、手順１で自ユニ
ットより優先順位が高い構成ユニットに送信モードのも
のがないかを確かめ、送信モードのものがないときに自
ユニットは送信可能と判断して手順２で動作モードを確
定し、これを優先順位が高い構成ユニット４０に通知す
る。手順３で優先順位が高い構成ユニット４０からこの
動作モード（送信モード）に対する許可が与えられれば
自ユニットの動作モードを決定する。そして、手順４で
自ユニットの動作モード（送信モード）を優先順位が低
い構成ユニット４４に通知する。この構成ユニット４２
の動作モード（送信モード）は図１４に示すように構成
ユニット４４から構成ユニット４６に通知され、これに
より構成ユニット４６の送信モードの希望は却下され
て、各構成ユニットの動作モードが確定する。そして、
次のデータ転送フェーズで構成ユニット４２はパケット
を高速シリアルバス３１に送出する。

【００３５】上記の実施例では、輻輳制御を行うことに
よって、チェーン接続の途中のあるポートで動作不良が
生じたときに、どこでチェーンが途切れたのかを知るこ
とができる。しかし、上記のチェーン接続を行った場合
には、チェーン接続の途中のあるポートで動作不良が生
じたときに、システム全体が異常になる。また、チェー
ン接続の順番の優先順位の輻輳制御を行うために、下位
の優先順位の構成ユニットでデータ送信待ちによるデー
タ破綻の可能性がある。また、定期点検等のために構成
ユニットを活性装抜すると、チェーンが途切れるため、
上記のポート異常と同様にシステム全体が異常になると
いう問題が生じる。これを解決するための実施例を図１
５に示す。

【００３６】図１５は接続制御装置の各構成ユニットの
高速シリアルバス３１との接続部の第３実施例のブロッ
ク図を示す。同図中、各構成ユニットに高速シリアルバ
ス３１に接続するための３つのポートを設け、上側ほど
優先順位を高く設定する。そして、構成ユニット４２の
優先順位１番目のポートを高速シリアルバス３１により
上位の構成ユニット４０の優先順位２番目（または３番
目）のポートに接続し、同様の接続を行うことにより、
構成ユニット４０，４２，４４，４６で、基幹となるパ
スを構成する。構成ユニット４０，４２，４４，４６そ
れぞれの残りの優先順位３番目（または２番目）のポー
トは、高速シリアルバス６１により構成ユニット６０，
６２，６４，６６それぞれに接続し、ブランチとなるパ
スを構成する。この基幹パスを構成する構成ユニットは
データ転送量の多いものを配置し、ブランチパスを構成
する構成ユニットはデータ転送量の少ないものを配置す
る。この場合の各ポートの優先順位を図中括弧付きの数
字で示している。

【００３７】これにより、一定の輻輳制御処理を行って
も、自動的にデータ転送量の多いポートが優先的に選択
されることになり、また、基幹パスでチェーンが途切れ
なければ構成ユニットを活性装抜しての点検や構成ユニ
ットの交換が可能となる。なお、上記の基幹パス、ブラ
ンチパスそれぞれはループを構成するよう構成しても良
い。

【００３８】図１６は図３に示す各構成ユニットである
回線Ｉ／Ｆ３０Ａ〜３０Ｄ，３２Ａ〜３２Ｄ，トランス
コーダ部３５Ａ〜３５Ｄ，３６Ａ〜３６Ｄそれぞれに、
上記の３つのポートを設けた場合のチェーン接続の一実
施例を示している。この実施例では、回線Ｉ／Ｆ３０Ｂ
の優先順位１番目のポートを上位の回線Ｉ／Ｆ３０Ａの
優先順位または３番目のポートに接続し、同様にして回
線Ｉ／Ｆ３０Ａ〜３０Ｄで基幹パスを構成し、回線Ｉ／
Ｆ３０Ａ〜３０Ｄそれぞれの優先順位２番目のポートを
トランスコーダ部３５Ａ〜３５Ｄそれぞれの優先順位１
番目のポートに接続し、トランスコーダ３４Ａ〜３４Ｄ
をブランチパスとしている。このブランチパスは、トラ
ンスコーディングを行うブロック（例えば回線Ｉ／Ｆ３
０Ａとトランスコーダ部３５Ａ，３６Ａと回線Ｉ／Ｆ３
２Ａ）をひとかたまりとしている。上記の回線Ｉ／Ｆ３
０Ａ〜３０Ｄ，３２Ａ〜３２Ｄ，トランスコーダ部３５
Ａ〜３５Ｄ，３６Ａ〜３６Ｄは、それぞれ１つのボード
として構成され、各ボードをスロットに刺して接続し接
続制御装置１０が構成されている。

【００３９】図１７は接続制御装置の各構成ユニットの
高速シリアルバス３１との接続部の第４実施例のブロッ
ク図を示す。同図中、各構成ユニット４０，４２，４４
それぞれに、隣接する構成ユニットから制御可能なパス
スルー制御パターン検出部７０を設ける。パススルース
イッチ７１，７２，７３はポート毎に設けられ、通常は
実線で示すようにポートを内部回路に接続している。パ
ススルー制御パターン検出部７０は隣接する構成ユニッ
トから制御信号を供給されると、パススルースイッチ７
１，７２，７３を破線に示すように全てのポートが短絡
するように切り替える。なお、シリアルバス制御部７４
は自構成ユニットから隣接する構成ユニットが故障した
とき、隣接する構成ユニットに制御信号を送る。このと
き、自構成ユニットのパススルー制御パターン検出部７
０が動作しないようにインヒビットを指示している。

【００４０】これによって各構成ユニットが故障したと
き、隣接する構成ユニットから制御信号を送って故障し
た構成ユニットを自動で高速シリアルバス３１から切り
離すことができ、一部の異常がシステム全体に広がるこ
とを防止し、残された正常部分を最大限に活用すること
ができる。図１８は接続制御装置の各構成ユニットの高
速シリアルバス３１との接続部の第５実施例のブロック
図を示す。同図中、各構成ユニット４０，４２，４４そ
れぞれには、パススルースイッチ７１，７２，７３，輻
輳制御検出部７５，タイマ制御部７６，シリアルポート
制御部７７，リセットパターン発生部７８が設けられて
いる。輻輳制御検出部７５は、図１３に示すデータ転送
周期Ｔ１内に隣接する構成ユニットから動作モードを通
知する輻輳制御を受信すると、その検出信号をタイマ制
御部７６に供給する。タイマ制御部７６ではデータ転送
周期Ｔ１を超えても、上記検出信号が供給されないと
き、自ユニットのポートに障害があるとみなし、シリア
ルポート制御部７７及びリセットパターン発生部７８に
リセット信号を供給する。

【００４１】シリアルポート制御部７７は上記リセット
信号によりリセットして自己回復を行うと共に、パスス
ルースイッチ７１，７２，７３を破線に示すように全て
のポートが短絡するように切り替える。リセットパター
ン発生部７８は上記リセット信号により所定のリセット
パターンを発生して隣接する構成ユニットに向けて送出
する。これにより、隣接する構成ユニットではシリアル
ポート制御部７７のリセットを知ることができる。

【００４２】ところで、図１６の実施例では、回線Ｉ／
Ｆ３０Ｂの優先順位１番目のポートを上位の回線Ｉ／Ｆ
３０Ａの優先順位または３番目のポートに接続し、同様
にして回線Ｉ／Ｆ３０Ａ〜３０Ｄで基幹パスを構成し、
トランスコーディングを行う４つのブランチパス（例え
ば回線Ｉ／Ｆ３０Ａとトランスコーダ部３５Ａ，３６Ａ
と回線Ｉ／Ｆ３２Ａ）を構成して、ＭＰＥＧ２入力４チ
ャネル×Ｈ．３２０出力４チャネルの接続制御装置１０
を構成しているが、図１９に示すように、回線Ｉ／Ｆ３
０Ａとトランスコーダ部３５Ａ，３６Ａと回線Ｉ／Ｆ３
２Ａだけを設け、ＭＰＥＧ２入力４チャネル×Ｈ．３２
０出力４チャネルの接続制御装置１０を構成することも
可能である。

【００４３】更に、図２０に示すように、回線Ｉ／Ｆ３
０Ａ，トランスコーダ部３５Ａ，３６Ａ，回線Ｉ／Ｆ３
２Ａと、回線Ｉ／Ｆ３０Ｂ，トランスコーダ部３５Ｂ，
３６Ｂ，回線Ｉ／Ｆ３２ＢとでＭＰＥＧ２入力２チャネ
ル×Ｈ．３２０出力２チャネルを構成すると共に、図１
６のトランスコーダ部３５Ｃ，３５Ｄの配置位置に回線
Ｉ／Ｆ３７Ａ，３７Ｂを配置しても良い。ここで、回線
Ｉ／Ｆ３０Ｃ，３７Ａ，３２Ｃと、回線Ｉ／Ｆ３０Ｄ，
３７Ｂ，３２Ｄは、それぞれ入出力がＭＰＥＧ２のブラ
ンチパスを構成している。

【００４４】上記の図３，図１６等に示す接続制御装置
１０は複数の冷却ファンを備えている。この冷却ファン
が故障すると、接続制御装置１０の回路各部が熱暴走を
起こすため、接続制御装置１０の電源を遮断する必要が
ある。従来は、冷却ファンのモータに供給するファンパ
ルスの周波数が通常の１／２となったときに電源を遮断
していたが、この場合はファンパルスが瞬断した場合に
もファンパルスの周波数が通常の１／２となり、誤動作
で電源を遮断してしまう。これを解決するのが次の実施
例である。

【００４５】図２１はファンアラーム検出回路の第１実
施例の回路構成図を示す。同図中、端子１００には冷却
ファンのモータに供給される周波数例えば１００Ｈｚの
ファンパルスが入来し、バッファ１０２を通してリトリ
ガラブル単安定マルチバイブレータ（以下リトリガラブ
ルモノマルチと呼ぶ）１０４に供給される。リトリガラ
ブルモノマルチ１０４は抵抗Ｒ１とコンデンサＣ１とに
より時定数略１８ｍｓｅｃに設定されており、図２１の
上部に示す周波数１００Ｈｚのファンパルスが１パルス
でも欠落する瞬断が発生すると、ローレベルとなる信号
を生成してＤ型フリップフロップ１０６及びラッチ回路
１０８に供給する。フリップフロップ１０６はこの信号
をファンパルスの立ち上がりでラッチしてアンド回路１
１０に供給し、アンド回路１１０はフリップフロップ１
０６出力をファンパルスのハイレベル時に通過させ、リ
トリガラブルモノマルチ１１２に供給する。ラッチ回路
１０８は上記ローレベルの信号をラッチし、瞬断検出信
号として端子１１６から後続のレジスタに出力する。

【００４６】リトリガラブルモノマルチ１１２は抵抗Ｒ
２とコンデンサＣ２とにより時定数略１ｓｅｃに設定さ
れており、ファンパルスの欠落が１ｓｅｃ間持続すると
ローレベルの信号を生成し、ラッチ回路１１４に供給す
る。ラッチ回路１１４は上記ローレベルの信号をラッチ
し、断持続検出信号として端子１１６から後続のレジス
タに出力する。ラッチ回路１０８，１１４は端子１１９
からクリア信号が供給されるとラッチ内容をクリアす
る。

【００４７】このように、ファンパルスの瞬断だけでな
く、ファンパルスの１ｓｅｃ以上の段持続を検出してい
るため、ファンパルスの瞬断により誤動作で電源を遮断
してしまうことを防止できる。図２２はファンアラーム
検出回路の第２実施例の回路構成図を示す。同図中、図
２１と同一部分には同一符号を付す。図２２において、
端子１００には電源制御パルス発生部１２８から冷却フ
ァンのモータに供給される周波数例えば１００Ｈｚのフ
ァンパルスが入来し、バッファ１０２を通してリトリガ
ラブルモノマルチ１０４に供給される。

【００４８】リトリガラブルモノマルチ１０４は抵抗Ｒ
１とコンデンサＣ１とにより時定数略１８ｍｓｅｃに設
定されており、周波数１００Ｈｚのファンパルスが１パ
ルスでも欠落する瞬断が発生すると、ローレベルとなる
信号を生成してＤ型フリップフロップ１０６及びラッチ
回路１０８に供給する。フリップフロップ１０６はこの
信号をファンパルスの立ち上がりでラッチしてアンド回
路１１０に供給し、アンド回路１１０はフリップフロッ
プ１０６出力をファンパルスのハイレベル時に通過さ
せ、リトリガラブルモノマルチ１１２に供給する。ラッ
チ回路１０８は上記ローレベルの信号をラッチし、瞬断
検出信号として端子１１６から後続のレジスタに出力す
る。

【００４９】リトリガラブルモノマルチ１１２は抵抗Ｒ
２とコンデンサＣ２とにより時定数略１ｓｅｃに設定さ
れており、ファンパルスの欠落が１ｓｅｃ間持続すると
ローレベルの信号を生成し、ラッチ回路１１４に供給す
る。ラッチ回路１１４は上記ローレベルの信号をラッチ
し、断持続検出信号として端子１１６から後続のレジス
タに出力する。ラッチ回路１０８，１１４は端子１１９
からクリア信号が供給されるとラッチ内容をクリアす
る。

【００５０】また、ラッチ回路１１４からローレベルの
断持続検出信号が出力されると、スイッチ１２０がオン
となって、電源１２２からヒューズ１２４に電流が流
れ、ヒューズ１２４が熱溶断される。電源監視部１２６
はヒューズ１２４の溶断を検出すると、電源制御パルス
発生部１２８におけるファンパルスの発生を禁止する。
上記の端子１００からヒューズ１２４までは、複数の冷
却ファンのファンモータそれぞれに設けられており、い
ずれかの冷却ファンのファンモータで故障が発生する
と、当該ファンモータに対応するヒューズ１２４が溶断
されるため、復旧時にどのファンモータで故障が発生し
たかを、別途試験することなく、認識することができ
る。

【００５１】次に、トランスコーダ部３４Ａ〜３４Ｄの
内部回路について説明する。図２３において、ＭＭＣ
（マルチモード・コーデック）１３０は、音声部におけ
る伝送速度３２ＫｂｐｓのＰＣＭ音声データを伝送速度
６４Ｋｂｐｓの音声データに符号／復号化する機能を持
つ既存の回路である。ＶＣＰ（ビデオ・コーデック・プ
ロセッサ）１３２は、画像部（カメラ及びモニタ）の
Ｒ．６０１の画像データをフレームバッファ１３３を用
いてＨ．３２０の画像データに符号／復号化すると共
に、画像データと音声データを多重／分離するＨ．２２
１フレーミング機能を持つ既存の回路である。但し、Ｖ
ＣＰ１３２に入出力する音声データの伝送速度は１．５
３６Ｋｂｐｓである。

【００５２】上記の既存回路であるＭＭＣ１３０とＶＣ
Ｐ１３２との間に、ＦＩＦＯ（ファーストインファース
トアウト）１３５，１３６を持つＰＬＤ（プログラマブ
ル・ロジック・デバイス）１３４を設け、伝送速度６４
Ｋｂｐｓの音声データと伝送速度１．５３６Ｋｂｐｓの
音声データとの間の速度変換、及びタイミング生成を行
う。ＰＬＤ１３４は図２４（Ａ）に示す周波数６４ＫＨ
ｚの回線クロックＬＣＬＫと、同図（Ｂ）に示す周波数
８ＫＨｚのユニバーサルパルスＬＸＳＹＮＣ（このパル
スの１周期にデータが８ビット存在）と、同図（Ｅ）に
示す周期１０ｍｓｅｃの送信フレームパルスＳＦＳと共
に、同図（Ｃ）に示す音声データＬＤＩＮをＦＩＦＯ１
３５，１３６から読み出してＭＭＣ１３０に送信する。

【００５３】また、同図（Ｆ）に示す周期１０ｍｓｅｃ
の受信フレームパルスＲＦＳをＭＭＣ１３０に供給する
と共に、同図（Ｄ）に示す音声データＬＤＯＵＴをＭＭ
Ｃ１３０から受信してＦＩＦＯ１３５，１３６に格納す
る。なお、図２５（Ａ）〜（Ｄ）に、送信フレームパル
スＳＦＳ、受信フレームパルスＲＦＳ、ユニバーサルパ
ルスＬＸＳＹＮＣ、音声データＬＤＩＮまたはＬＤＯＵ
Ｔそれぞれを時間軸を変えてします。

【００５４】ＶＣＰ１３２は、図２６（Ａ）に示す周期
８．５ｍｓｅｃ〜１１．５ｍｓｅｃのＶＣＰソフト制御
のＡＵＸパルスをＰＬＤ１３４に供給し、これを基準と
してＰＬＤ１３４から同図（Ｂ）に示す周波数１．５Ｍ
Ｈｚで４０パルス分の受信フレームパルスＡＲＦＳと同
期して、同図（Ｃ）に示す音声データを供給され、これ
を受信する。また、ＶＣＰ１３２は、同図（Ｃ）に示す
音声データの受信後、ＰＬＤ１３４に同図（Ｄ）に示す
周波数１．５ＭＨｚで４０パルス分の送信フレームパル
スＡＴＦＳと同期して、同図（Ｅ）に示す音声データを
送信する。

【００５５】このように、ＶＣＰ１３２で音声データの
速度変換を行うことにより、既存の回路であるＭＭＣ１
３０とＶＣＰ１３２を用いることが可能となる。ＶＣＰ
１３２は、画像部（カメラ及びモニタ）のＲ．６０１の
画像データをフレームバッファ１３３を用いてＨ．３２
０の画像データに符号／復号化しているが、このとき画
像部（カメラ及びモニタ）のＲ．６０１の画像データは
３０フレーム／ｓｅｃであり、この画像データがフレー
ムバッファ１３３に全て書き込まれる。Ｈ．３２０の画
像データは３０フレーム／ｓｅｃ以下、例えば１０フレ
ーム／ｓｅｃであり、Ｈ．３２０側ではフレームバッフ
ァ１３３から必要に応じて画像データを読み出してＨ．
３２０の画像データに変換して出力する。このとき、フ
レームバッファ１３３から読み出されない画像データは
失われるが、何ら問題はない。

【００５６】次に、図３に示すボード構成の回線Ｉ／Ｆ
３０Ａ〜３０Ｄ，３２Ａ〜３２Ｄ，トランスコーダ部３
５Ａ〜３５Ｄ，３６Ａ〜３６Ｄそれぞれの初期化につい
て説明する。上記の各ボードはＣＰＵとＦＰＧＡ（フレ
キシブル・プログラマブル・ゲートアレイ）で構成され
る場合が多い。この場合、従来は図２７に示す回路構成
としていた。ここで、電源監視部１４０で電源投入を検
出すると、ＦＰＧＡ１４２，１４４の初期化を指示し、
これらの初期化が完了した後、ＦＰＧＡ１４２，１４
４，ＣＰＵ１５０をリセットして起動を行っている。こ
のような構成では、ＦＰＧＡ１４２，１４４の初期化に
必要な時間とＣＰＵ１５０をリセットする時間が必要に
なるため、起動時間が長くなる。これを解決しようとす
るのが図２８に示す回路構成である。

【００５７】図２８において、電源監視部１４０は電源
投入を検出すると、ＦＰＧＡ１４２，１４４に初期化を
指示すると共に、ＣＰＵ１５０にリセットを指示する。
これによって、ＦＰＧＡ１４２，１４４それぞれはＲＯ
Ｍ１４３，１４５から回路構成データを読み出して初期
化（回路構成）を行う。これらの初期化が完了するとＤ
ＯＮＥ信号が出力され、アンド回路１４６及び遅延回路
１４７を経てＦＰＧＡ１４２，１４４のリセットが開始
される。

【００５８】そして、ＣＰＵ１５０はバス１５２を介し
てＦＰＧＡ１４２の所定のレジスタを見て、ＦＰＧＡ１
４２がリセット完了すると、次の動作を開始する。な
お、ＦＰＧＡ１４２はＦＰＧＡ１４４よりリセット完了
が遅いものとする。このように、ＦＰＧＡ１４２，１４
４の初期化と、ＣＰＵ１５０のリセットを並列に行うた
め、起動時間を短縮できる。なお、図２９（Ａ）〜
（Ｄ）に、図２７の従来の回路構成による起動時のタイ
ミングを示し、図２９（Ｅ）〜（Ｈ）に、図２８の本実
施例の回路構成による起動時のタイミングを示す。

【００５９】次に、回線Ｉ／Ｆ３２Ａ〜３２Ｄで用いら
れるＦＩＦＯの制御について説明する。多量のデータを
格納するＦＩＦＯは内部にＤＲＡＭを用いたものがあ
る。このようなＦＩＦＯでは特性上、あるデータを書き
込んで、読み出そうとする場合、書き込みアドレスと読
み出しアドレスとの間隔が所定ビット数（例えば２００
ビット）必要とするという制限がある。この場合、書き
込みアドレスと読み出しアドレスとの間隔が２００ビッ
ト以下では書き込みデータを正確に読み出せない。

【００６０】回線Ｉ／Ｆ３２Ａ〜３２ＤにおいてＩＳＤ
ＮのＩ．４３１インタフェースで受信データからマルチ
フレーム（１ビットのフレームパルスの後に１タイムス
ロット当たり８ビットのタイムスロットが２４スロット
続く構成）を検出するとき、フレームパルスは周波数８
ＫＨｚ、ラインクロックＬＩＮＥＣＬＫは１．５４４Ｍ
Ｈｚのバーストクロックであるとすれば、フレームパル
ス間のデータは１９３ビットしかない。このため、図３
０に示すように周波数１．５４４ＭＨｚのラインクロッ
クＬＩＮＥＣＬＫを用いてＦＩＦＯ１６０に書き込む
と、上記フレームパルス間でＦＩＦＯ１６０に書き込ん
だデータを正確に読み出すことができない。つまり、マ
ルチフレームを正確に検出することができない。これを
解決するのが次の図３１に示す実施例である。

【００６１】図３１において、微分回路１６２は周波数
８ＫＨｚのフレームパルスを微分して、フレームパルス
の立ち上がり時に周波数１２ＭＨｚのクロック幅の微分
パルスを生成してＦＩＦＯ１６０にリセット信号として
供給する。ＦＩＦＯ１６０はこのリセット信号で書き込
み／読み出しアドレスをリセットした後、周波数１２Ｍ
Ｈｚのクロックを用いて書き込み／読み出しアドレスを
カウントアップして入力データＤＡＴＡ（ＩＳＤＮの
Ｉ．４３１インタフェースの受信データ）を書き込み、
入力順に格納データを読み出す。この場合、同一値の入
力データＤＡＴＡが複数回書き込まれる。なお、入力デ
ータＤＡＴＡはＦＩＦＯ１６０のデータ入力端子ＤＩ１
に供給され、データ出力端子ＤＯ１の出力データがルー
プしてデータ入力端子ＤＩ０に供給され、以下同様にル
ープしてフレームパルス周期で記憶内容がシフトするよ
う構成されている。

【００６２】上記の周波数１２ＭＨｚのクロックを用い
ると、周波数８ＫＨｚのフレームパルス間に１５００ビ
ットをＦＩＦＯ１６０に書き込むことができ、周波数８
ＫＨｚのフレームパルス周期でＦＩＦＯ１６０からデー
タを読み出すことができる。ＦＩＦＯ１６０のデータ出
力端子ＤＯ１〜ＤＯ４の４ビットの出力データは、周波
数１．５４４ＭＨｚのラインクロックＬＩＮＥＣＬＫを
インバータ１６４で反転した反転ラインクロックの立ち
上がりによりフリップフロップ１６６にラッチされる。
これはラインクロックＬＩＮＥＣＬＫの立ち上がり時に
はデータが安定せず、ラインクロックＬＩＮＥＣＬＫの
立ち下がり時にデータが安定しているためである。

【００６３】フリップフロップ１６６の出力データは、
ラインクロックＬＩＮＥＣＬＫの立ち上がりによりフリ
ップフロップ１６８にラッチされて、ラインクロックＬ
ＩＮＥＣＬＫと同期化されてパターン検出器１７０に供
給される。パターン検出器１７０はフレームパルス周期
でサンプリングされた入力データＤＡＴＡであるフリッ
プフロップ１６８出力データを、マルチフレームのフレ
ームパルスがとる所定パターンと比較することによりマ
ルチフレーム検出を行う。

【００６４】なお、回線Ｉ／Ｆ３０Ａ〜３０Ｄ，３２Ａ
〜３２Ｄが回線インタフェースユニットに対応し、トラ
ンスコーダ部３５Ａ〜３５Ｄ，３６Ａ〜３６Ｄが圧縮符
号化変換ユニットに対応し、リトリガラブルモノマルチ
１０４，１１２，Ｄ型フリップフロップ１０６，ラッチ
回路１０８，１１４，アンド回路１１０が信号発生器２
５Ａ〜２５Ｃがアラーム発生手段に対応し、ヒューズ１
２４がアラーム記録手段に対応し、ＭＭＣ１３０が音声
符号／復号化回路に対応し、ＰＬＤ１３４が音声速度変
換回路に対応し、ＶＣＰ１３２が多重／分離回路に対応
する。

【００６５】

【発明の効果】上述の如く、請求項１に記載の発明は、
圧縮符号化規則の異なる複数の画像通信間の接続制御を
行う接続制御装置であって、前記複数の画像通信それぞ
れの回線インタフェースユニット及び圧縮符号化変換ユ
ニットを、単一のバスに接続している。

【００６６】このように、複数の画像通信それぞれの回
線インタフェースユニット及び圧縮符号化変換ユニット
を、単一のバスに接続しているため、回線インタフェー
スとトランスコーダとの接続関係が固定化されずに柔軟
性が大きくなり、回線交換、同報配信の機能が多様化す
る。請求項２に記載の発明は、バスとして高速シリアル
バスを使用している。

【００６７】このように、高速シリアルバスを使用して
いるため、回線インタフェースユニット及び圧縮符号化
変換ユニットを簡単に接続することができる。請求項３
に記載の発明は、回線インタフェースユニット及び圧縮
符号化変換ユニットは、データに送出元のユニットを特
定する識別コードを付加して前記バスに送出し、前記各
ユニットは、前記バスを伝送されるデータに付加された
識別コードから自ユニットで受信するデータか否かを判
別する。

【００６８】このように、各ユニットは、バスを伝送さ
れるデータに付加された識別コードから自ユニットで受
信するデータか否かを判別するため、回線インタフェー
スとトランスコーダとの接続関係が固定化されずに柔軟
性が大きくなり、１：１及び１：Ｎのトランスコーディ
ングや同報配信を簡単な制御で行うことができる。請求
項４に記載の発明では、各ユニットを、前記単一のバス
でチェーン接続し、チェーン接続の順序で優先順位を与
える。

【００６９】このように、各ユニットを、単一のバスで
チェーン接続し、チェーン接続の順序で優先順位を与え
ているため、簡単な構成で各ユニットに優先順位を与え
ることができる。請求項５に記載の発明では、各ユニッ
トは、それぞれの優先順位に従って単一のバスにデータ
を送出する。

【００７０】このように、各ユニットは、それぞれの優
先順位に従って単一のバスにデータを送出するため、バ
スの競合及び輻輳制御が可能となる。請求項６に記載の
発明は、バスを用いてデータを転送するデータ転送期間
と、前記バスを用いて前記各ユニットのいずれがデータ
を転送するかを決める輻輳制御期間とを設けている。

【００７１】このように、バスを用いてデータを転送す
るデータ転送期間と、前記バスを用いて前記各ユニット
のいずれがデータを転送するかを決める輻輳制御期間と
を設けているため、次にどのユニットがバスにデータを
送出するかを決定することができる。請求項７に記載の
発明では、輻輳制御は、自ユニットに隣接する優先順位
が上位及び下位のユニットとの間で動作モードを通知し
て行う。

【００７２】このように、輻輳制御は、自ユニットに隣
接する優先順位が上位及び下位のユニットとの間で動作
モードを通知して行うため、輻輳制御を行う専用の制御
部を設ける必要がなくなる。請求項８に記載の発明は、
単一のバスでチェーン接続したユニットから分岐して他
のユニットを接続したブランチパスを有する。

【００７３】このように、単一のバスでチェーン接続し
たユニットから分岐して他のユニットを接続したブラン
チパスを有するため、データ転送量の多いポートを優先
的に選択することができ、また、チェーンが途切れなけ
ればユニットを活性装抜することが可能となる。請求項
９に記載の発明は、単一のバスでチェーン接続した複数
のユニットのいずれかで異常が発生したとき、前記異常
が発生したユニットに隣接するユニットの制御により、
前記異常が発生したユニットを前記単一のバスから切り
離す。

【００７４】このように、異常が発生したユニットに隣
接するユニットの制御により、前記異常が発生したユニ
ットを前記単一のバスから切り離すため、一つのユニッ
トの異常から装置全体が異常となることを防止でき、正
常なユニットだけで正常に動作することができる。請求
項１０に記載の発明は、単一のバスでチェーン接続した
複数のユニットそれぞれは、所定期間内に前記輻輳制御
が検出されないとき、自ユニットで異常が発生したとし
て自ユニットを前記単一のバスから切り離す。

【００７５】このように、所定期間内に輻輳制御が検出
されないとき、自ユニットで異常が発生したとして自ユ
ニットを前記単一のバスから切り離すため、一つのユニ
ットの異常から装置全体が異常となることを防止でき、
正常なユニットだけで正常に動作することができる。請
求項１１に記載の発明は、装置を冷却する複数の冷却フ
ァンを有し、前記複数の冷却ファンそれぞれのファンモ
ータを駆動するファンパルスが所定期間以上停止したと
きアラームを発生するアラーム発生手段と、前記複数の
冷却ファンのいずれでアラームが発生したかを記録する
アラーム記録手段とを有する。

【００７６】このように、複数の冷却ファンそれぞれの
ファンモータを駆動するファンパルスが所定期間以上停
止したときアラームを発生し、複数の冷却ファンのいず
れでアラームが発生したかを記録するため、冷却ファン
の故障を正確に検出でき、また、その記録を残すことが
できる。請求項１２に記載の発明では、圧縮符号化変換
ユニットは、ＰＣＭ音声データを第１の伝送速度の音声
データに符号／復号化する音声符号／復号化回路と、前
記第１の伝送速度の音声データと、これと速度の異なる
第２の伝送速度の音声データとの間の速度変換を行う音
声速度変換回路と、画像データの圧縮符号化変換及び前
記第２の伝送速度の音声データの多重／分離を行う圧縮
符号化変換及び多重／分離回路とを有する。

【００７７】このように、第１の伝送速度の音声データ
と第２の伝送速度の音声データとの間の速度変換を行う
音声速度変換回路を有するため、既存の音声符号／復号
化回路及び圧縮符号化変換及び多重／分離回路を使用で
きる。請求項１３に記載の発明では、圧縮符号化変換ユ
ニットは、ＣＰＵとプログラマブルゲートアレイとを有
し、電源投入時に前記ＣＰＵとプログラマブルゲートア
レイそれぞれの初期化を並列に行う。

【００７８】このように、電源投入時にＣＰＵとプログ
ラマブルゲートアレイそれぞれの初期化を並列に行うた
め、初期化の要する時間を短縮できる。請求項１４に記
載の発明では、回線インタフェースユニットは、ＤＲＡ
Ｍを利用したＦＩＦＯを有し、受信データをこの受信デ
ータのクロックより高速のクロックを用いて前記ＦＩＦ
Ｏに書き込み、かつ、前記高速のクロックを用いて読み
出し、前記ＦＩＦＯから読み出されたデータを前記受信
データのクロックでラッチして出力する。

【００７９】このように、受信データをこの受信データ
のクロックより高速のクロックを用いてＦＩＦＯに書き
込み、かつ、高速のクロックを用いて読み出し、ＦＩＦ
Ｏから読み出されたデータを受信データのクロックでラ
ッチして出力するため、受信データのクロックが遅い場
合にも、受信データをＦＩＦＯから確実に読み出すこと
ができる。

【図面の簡単な説明】

【図１】画像ゲートウエイ装置の機能ブロックである。

【図２】画像ゲートウエイ装置の一例のブロックであ
る。

【図３】本発明の接続制御装置の一実施例のブロック図
である。

【図４】接続制御装置の各構成ユニットの高速シリアル
バス３１との接続部の第１実施例のブロック図である。

【図５】パケットの構成図である。

【図６】本発明の１：１トランスコーディングを説明す
るための図である。

【図７】本発明の１：Ｎトランスコーディングを説明す
るための図である。

【図８】本発明のＭＰＥＧ２マルチキャスト送信１：Ｎ
を説明するための図である。

【図９】本発明のＭＰＥＧ２マルチキャスト送信１：Ｎ
の他の形態を説明するための図である。

【図１０】本発明の１：１トランスコーディング複数チ
ャネル同時動作とＬＡＮ配信を説明するための図であ
る。

【図１１】本発明の高速ＬＡＮ配信を説明するための図
である。

【図１２】接続制御装置の各構成ユニットの高速シリア
ルバス３１との接続部の第２実施例のブロック図であ
る。

【図１３】本発明の輻輳制御を説明するための図であ
る。

【図１４】本発明の輻輳制御を説明するための図であ
る。

【図１５】接続制御装置の各構成ユニットの高速シリア
ルバス３１との接続部の第３実施例のブロック図であ
る。

【図１６】本発明のチェーン接続の一実施例を示す図で
ある。

【図１７】接続制御装置の各構成ユニットの高速シリア
ルバス３１との接続部の第４実施例のブロック図であ
る。

【図１８】接続制御装置の各構成ユニットの高速シリア
ルバス３１との接続部の第５実施例のブロック図であ
る。

【図１９】本発明のチェーン接続の他の実施例を示す図
である。

【図２０】本発明のチェーン接続の他の実施例を示す図
である。

【図２１】本発明のファンアラーム検出回路の第１実施
例の回路構成図である。

【図２２】本発明のファンアラーム検出回路の第２実施
例の回路構成図である。

【図２３】本発明のトランスコーダ部３４Ａ〜３４Ｄの
内部回路のブロック図である。

【図２４】図２３の内部回路を説明するための波形図で
ある。

【図２５】図２３の内部回路を説明するための波形図で
ある。

【図２６】図２３の内部回路を説明するための波形図で
ある。

【図２７】従来の初期化の回路構成図である。

【図２８】本発明の初期化の一実施例の回路構成図であ
る。

【図２９】図２８の初期化を説明するためのタイミング
チャートである。

【図３０】従来のマルチフレーム検出回路の回路構成図
である。

【図３１】本発明のマルチフレーム検出回路の一実施例
の回路構成図である。

【符号の説明】

１２Ａ〜１２ＤＭＰＥＧ２端末１４Ａ〜１４ＤＴＶ会議端末３０Ａ〜３０Ｄ，３２Ａ〜３２Ｄ回線Ｉ／Ｆ３１高速シリアルバス３４Ａ〜３４Ｄトランスコーダ３５Ａ〜３５Ｄ，３６Ａ〜３６Ｄトランスコーダ部３８画像ゲートウエイ装置３９ＬＡＮサーバ４０，４２送信ユニット４４，４６受信ユニット５０送信チャネルＩＤ設定部５１パケット生成部５４受信チャネルＩＤ設定部５５チャネルＩＤチェック部５６内部回路１０２バッファ１０４，１１２リトリガラブルモノマルチ１０６Ｄ型フリップフロップ１０８，１１４ラッチ回路１１０アンド回路１２０スイッチ１２４ヒューズ１２６電源監視部１２８電源制御パルス発生部１３０ＭＭＣ１３２ＶＣＰ１３４ＰＬＤ１３５，１３６ＦＩＦＯ１４２，１４４ＦＰＧＡ１４３，１４５ＲＯＭ１５０ＣＰＵ１４７遅延回路１６０ＦＩＦＯ１６２微分回路１６６，１６８フリップフロップ１７０パターン検出器

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉山誠二福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者北村清福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者石井祐二福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者遠藤淳福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者有田暁史福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者大谷地憲二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者籾井昭典神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者井原範幸神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者照井雄一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5C059 KK34 MA00 RB01 RC22 RC32 RF02 SS06 SS30 TA72 TA75 TC22 UA02 UA05 UA09 UA23 UA29 UA32 5K032 CB01 CC02 CC06 DB15 DB20 DB22 DB26 DB31 EA04 EB08 EC01

Claims

【特許請求の範囲】

【請求項１】圧縮符号化規則の異なる複数の画像通信
間の接続制御を行う接続制御装置であって、前記複数の画像通信それぞれの回線インタフェースユニ
ット及び圧縮符号化変換ユニットを、単一のバスに接続
したことを特徴とする接続制御装置。
【請求項２】請求項１記載の接続制御装置において、前記バスとして高速シリアルバスを使用したことを特徴
とする接続制御装置。
【請求項３】請求項１または２記載の接続制御装置に
おいて、前記回線インタフェースユニット及び圧縮符号化変換ユ
ニットは、データに送出元のユニットを特定する識別コ
ードを付加して前記バスに送出し、前記各ユニットは、前記バスを伝送されるデータに付加
された識別コードから自ユニットで受信するデータか否
かを判別することを特徴とする接続制御装置。
【請求項４】請求項１記載の接続制御装置において、前記各ユニットを、前記単一のバスでチェーン接続し、
チェーン接続の順序で優先順位を与えることを特徴とす
る接続制御装置。
【請求項５】請求項４記載の接続制御装置において、前記各ユニットは、それぞれの優先順位に従って単一の
バスにデータを送出することを特徴とする接続制御装
置。
【請求項６】請求項５記載の接続制御装置において、前記バスを用いてデータを転送するデータ転送期間と、
前記バスを用いて前記各ユニットのいずれがデータを転
送するかを決める輻輳制御期間とを設けたことを特徴と
する接続制御装置。
【請求項７】請求項６記載の接続制御装置において、前記輻輳制御は、自ユニットに隣接する優先順位が上位
及び下位のユニットとの間で動作モードを通知して行う
ことを特徴とする接続制御装置。
【請求項８】請求項４記載の接続制御装置において、前記単一のバスでチェーン接続したユニットから分岐し
て他のユニットを接続したブランチパスを有することを
特徴とする接続制御装置。
【請求項９】請求項７記載の接続制御装置において、前記単一のバスでチェーン接続した複数のユニットのい
ずれかで異常が発生したとき、前記異常が発生したユニ
ットに隣接するユニットの制御により、前記異常が発生
したユニットを前記単一のバスから切り離すことを特徴
とする接続制御装置。
【請求項１０】請求項６記載の接続制御装置におい
て、前記単一のバスでチェーン接続した複数のユニットそれ
ぞれは、所定期間内に前記輻輳制御が検出されないと
き、自ユニットで異常が発生したとして自ユニットを前
記単一のバスから切り離すことを特徴とする接続制御装
置。
【請求項１１】請求項１記載の接続制御装置におい
て、装置を冷却する複数の冷却ファンを有し、前記複数の冷
却ファンそれぞれのファンモータを駆動するファンパル
スが所定期間以上停止したときアラームを発生するアラ
ーム発生手段と、前記複数の冷却ファンのいずれでアラームが発生したか
を記録するアラーム記録手段とを有することを特徴とす
る接続制御装置。
【請求項１２】請求項１記載の接続制御装置におい
て、前記圧縮符号化変換ユニットは、ＰＣＭ音声データを第
１の伝送速度の音声データに符号／復号化する音声符号
／復号化回路と、前記第１の伝送速度の音声データと、これと速度の異な
る第２の伝送速度の音声データとの間の速度変換を行う
音声速度変換回路と、画像データの圧縮符号化変換及び前記第２の伝送速度の
音声データの多重／分離を行う圧縮符号化変換及び多重
／分離回路とを有することを特徴とする接続制御装置。
【請求項１３】請求項１記載の接続制御装置におい
て、前記圧縮符号化変換ユニットは、ＣＰＵとプログラマブ
ルゲートアレイとを有し、電源投入時に前記ＣＰＵとプログラマブルゲートアレイ
それぞれの初期化を並列に行うことを特徴とする接続制
御装置。
【請求項１４】請求項１記載の接続制御装置におい
て、前記回線インタフェースユニットは、ＤＲＡＭを利用し
たＦＩＦＯを有し、受信データをこの受信データのクロックより高速のクロ
ックを用いて前記ＦＩＦＯに書き込み、かつ、前記高速
のクロックを用いて読み出し、前記ＦＩＦＯから読み出されたデータを前記受信データ
のクロックでラッチして出力することを特徴とする接続
制御装置。