JP2000057050A - 記憶装置及びメモリ割り当て認識方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は記憶装置及びメモリ割り当て認識方
法に関し、記憶装置上に備えられたメモリの数に変更が
あっても、備えられたメモリの数や割り当てを常に正し
く認識することを目的とする。 【解決手段】 １以上のメモリを備え、各メモリは、メ
モリを認識するための認識番号を設定するための複数の
端子を有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は記憶装置及びメモリ
割り当て認識方法に係り、特に１以上のメモリを備えた
ＰＣ（パーソナルコンピュータ）カード等と呼ばれコン
ピュータシステムに接続されて使用されるメモリカード
等の記憶装置と、このような記憶装置に備えられたメモ
リの数を認識するためのメモリ割り当て認識方法に関す
る。

【０００２】ＰＣ等のコンピュータシステムでは、フラ
ッシュ（Ｆｌａｓｈ）メモリ等の各種メモリを備えたメ
モリカードを色々な用途で使用する。

【０００３】

【従来の技術】従来のメモリカードは、固定数のメモリ
及びコントローラからなり、コントローラは固定数のメ
モリを制御する機能しか持っていない。しかし、ユーザ
としては、メモリのコスト等の理由で、最初はメモリ容
量の小さいメモリカードを使用していても、コンピュー
タシステムの用途の変更等により、その後メモリカード
の容量を増大させたい場合がある。

【０００４】

【発明が解決使用とする課題】従来のメモリカードで
は、コントローラは固定数のメモリを制御する機能しか
持っていないため、例えばメモリカード上のメモリを増
設しても、コントローラはメモリを増設したことを認識
したり、メモリカード上に備えられたメモリの数や割り
当てを認識することができないという問題があった。こ
のため、メモリを増設してメモリカードのメモリ容量を
増大するということは不可能であった。

【０００５】そこで、本発明は、記憶装置上に備えられ
たメモリの数に変更があっても、備えられたメモリの数
や割り当てを常に正しく認識することのできる記憶装置
及びメモリ割り当て認識方法を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記の課題は、１以上の
メモリを備え、各メモリは、メモリを認識するための認
識番号を設定するための複数の端子を有する記憶装置に
よって達成される。記憶装置は、備えられたメモリの数
を管理するコントローラを更に備えても良い。

【０００７】各メモリは、設定された認識番号と前記コ
ントローラから入出力信号線を介して入力される番号と
が一致すると、その認識番号のメモリが備えられている
ことを示す信号を該コントローラに通知する回路を有し
ても良い。前記コントローラは、各メモリから通知され
る信号に基づいてカウントアップするカウンタを有し、
備えられているメモリの数又はメモリが増設された後に
備えられているメモリの数を認識しても良い。

【０００８】前記コントローラは、各メモリから通知さ
れる信号に基づいてカウントダウンするカウンタを有
し、メモリが削除された後に備えられているメモリの数
を認識しても良い。前記コントローラは、前記メモリカ
ードがコンピュータシステムに接続されると該記憶装置
に備えられているメモリの数を認識しても良い。

【０００９】各メモリの前記複数の端子には、認識番号
に対応する２値の信号が固定的に入力されていても良
い。上記の課題は、各メモリを認識するための認識番号
を設定するための複数の端子を有する１以上のメモリ
と、備えられたメモリの数を管理するコントローラとを
有する記憶装置において、前記記憶装置に備えられたメ
モリを認識するメモリ割り当て認識方法であって、設定
された認識番号と前記コントローラから入出力信号線を
介して入力される番号とが一致するとメモリから通知さ
れる信号に基づいて該記憶装置に備えられたメモリを認
識する認識ステップを含むメモリ割り当て認識方法によ
っても達成される。

【００１０】前記認識ステップは、各メモリから通知さ
れる信号に基づいてカウント値をカウントアップし、備
えられているメモリの数又はメモリが増設された後に備
えられているメモリの数をカウント値に基づいて認識し
ても良い。前記認識ステップは、各メモリから通知され
る信号に基づいてカウント値をカウントダウンし、メモ
リが削除された後に備えられているメモリの数をカウン
ト値に基づいて認識しても良い。

【００１１】前記認識ステップは、前記記憶装置がコン
ピュータシステムに接続されると該記憶装置に備えられ
ているメモリの数を認識しても良い。従って、本発明に
よれば、記憶装置上に備えられたメモリの数に変更があ
っても、備えられたメモリの数や割り当てを常に正しく
認識することができる記憶装置及びメモリ割り当て認識
方法を実現可能である。

【００１２】

【発明の実施の形態】以下、本発明になる記憶装置及び
メモリ割り当て認識方法の実施例を図面と共に説明す
る。

【００１３】

【実施例】図１は、本発明になる記憶装置を使用可能な
コンピュータシステムを示す斜視図である。本発明にな
る記憶装置としてのメモリカードは、例えば図１に示す
コンピュータシステムのメモリとして使用される。図１
に示すコンピュータシステム１００は、パーソナルコン
ピュータ等の汎用コンピュータシステムで構成されてい
る。コンピュータシステム１００は、ＣＰＵやディスク
ドライブ等を内蔵した本体部１０１、本体部１０１から
の指示により表示画面１０２ａ上に画像を表示するディ
スプレイ１０２、コンピュータシステム１００に種々の
情報を入力するためのキーボード１０３、ディスプレイ
１０２の表示画面１０２ａ上の任意の位置を指定するマ
ウス１０４、外部のデータベース等にアクセスして他の
コンピュータシステムに記憶されているプログラム等を
ダウンロードするモデム１０５等を備えている。ディス
ク１１０等の可搬型記録媒体に格納されるか、モデム１
０５等の通信装置を使って他のコンピュータシステムの
記録媒体１０６からダウンロードされるプログラムは、
コンピュータシステム１００に入力されてコンパイルさ
れる。

【００１４】図２は、コンピュータシステム１００の本
体部１０１内の要部の構成を示すブロック図である。同
図中、本体部１０１は、大略バス２００により接続され
たＣＰＵ２０１と、ＲＡＭやＲＯＭ等からなるメモリ部
２０２と、ディスク１１０用のディスクドライブ２０３
と、ハードディスクドライブ２０４とからなる。本発明
になる記憶装置としてのメモリカード１は、本体部１０
１に着脱自在であり、本体部１０１に接続されると図２
に示すバス２００に接続され、メモリ部２０２等と同様
にメモリとして使用される。

【００１５】尚、コンピュータシステム１００の構成
は、図１及び図２に示す構成に限定されるものではな
く、代わりに各種周知の構成を使用しても良い。図３
は、メモリカードの第１実施例の要部を示すブロック図
である。同図中、メモリカード１１は、例えばＰＣＭＣ
ＩＡ規格に準拠した物理形状の筐体内に１以上のメモリ
ＩＣチップ１２を有し、各メモリＩＣチップ１２には、
各メモリＩＣチップ１２を認識するための認識番号を設
定するための複数の端子ＩＤ００〜ＩＤ０３が設けられ
ている。各メモリＩＣチップ１２の複数の端子ＩＤ００
〜ＩＤ０３には、認識番号に対応する２値の信号が固定
的に入力される。図３に示すメモリＩＣチップ１２を識
別するための識別番号は、例えば１０進表記で「１０」
であり、複数の端子ＩＤ００，ＩＤ０１，ＩＤ０２，Ｉ
Ｄ０３には夫々２値の信号「１」，「０」，「１」，
「０」が固定的に入力される。２値の信号「１」は例え
ば電源電圧Ｖｃｃ、２値の信号「０」は例えばグランド
電圧（ＧＮＤ）であり、これらの２値の信号はメモリカ
ード１１がコンピュータシステム１００に接続される
と、即ち、本体部１０１のバス２００に接続されると、
メモリＩＣチップ１２に入力される。

【００１６】尚、図３では便宜上１つのメモリＩＣチッ
プ１２のみを図示したが、メモリＩＣチップ１２の数は
１以上であれば良い。又、各メモリＩＣチップ１２に設
けられた複数の端子の数は、図３では便宜上４である
が、４に限定されるものではない。更に、本実施例及び
後述する各実施例において、メモリＩＣチップは特定の
種類のメモリに限定されるものではなく、フラッシュメ
モリや他の各種メモリを使用可能である。

【００１７】図４は、メモリカードの第２実施例の要部
を示すブロック図である。同図中、メモリカード２１
は、４つのメモリＩＣチップ１２−１〜１２−４と、コ
ントローラ２３とからなる。コントローラ２３は、図２
に示す本体部１０１のバス２００に接続され、メモリＩ
Ｃチップ１２−１〜１２−４の管理及び制御を行う周知
のＣＰＵ等からなる。このコントローラ２３は、各メモ
リＩＣチップ１２−１〜１２−４と入出力（Ｉ／Ｏ）信
号線ＢＵＳ０及びライトイネーブルバー（＃ＷＥ）信号
線ＢＵＳ１を介して接続されている。又、コントローラ
２３には、カウンタ２３ａが設けられている。

【００１８】本実施例では、各メモリＩＣチップ１２−
１〜１２−４は同一構成を有する。図５は、メモリＩＣ
チップ１２の要部の構成を示すブロック図である。同図
中、メモリＩＣチップ１２は、ｎ個の端子ＩＤ００〜Ｉ
Ｄ０ｎに対応したｎ個の排他的論理和回路１３−０〜１
３−ｎと、ナンド回路１４とからなる。同図では、メモ
リ素子の部分の図示は、本発明の要旨と直接関係がない
ので省略されている。ｉ＝０〜ｎとすると、各排他的論
理和回路１３−ｉには、コントローラ２３から出力され
たメモリ識別番号の１ビットが対応するＩ／Ｏ信号線Ｉ
／Ｏｉを介して入力されると共に、メモリＩＣチップ１
２のメモリ識別番号の１ビットＩＤ０ｉが固定的に入力
される。排他的論理和回路１３−０〜１３−ｎの出力は
夫々ナンド回路１４に入力され、ナンド回路１４の出力
は＃ＷＥ信号としてコントローラ２３に＃ＷＥ信号線Ｂ
ＵＳ１を介して入力される。

【００１９】各排他的論理和回路１３−ｉは、Ｉ／Ｏ信
号線Ｉ／Ｏｉを介してコントローラ２３から入力される
メモリ識別番号の１ビットと、固定的に入力されるメモ
リＩＣチップ１２−ｉのメモリ識別番号の１ビットＩＤ
０ｉとが一致するとハイレベルの信号を出力する。ナン
ド回路１４は、コントローラ２３から出力されたメモリ
識別番号と固定的に入力されるメモリＩＣチップ１２の
メモリ識別番号とが一致して全ての排他的論理和回路１
３−０〜１３−ｎの出力信号がハイレベルとなるとロー
レベルの＃ＷＥ信号をコントローラ２３へ出力する。こ
れにより、コントローラ２３から出力されたメモリ識別
番号と一致するメモリＩＣチップ１２からのみローレベ
ルの＃ＷＥ信号が得られる。

【００２０】図６は、メモリカード２１の動作を説明す
るためのフローチャートである。図６に示す処理は、図
４に示すコントローラ２３により行われ、本発明になる
メモリ割り当て認識方法の第１実施例に対応する。図６
に示す処理は、メモリカード２１がコンピュータシステ
ム１００に接続されると、即ち、本体部１０１のバス２
００に接続されると、例えば電源電圧がメモリカード２
１に供給されることに応答して開始される。

【００２１】図６において、ステップＳ１は、カウンタ
２３ａを「０」に初期化し、ステップＳ２は、Ｉ／Ｏ信
号線ＢＵＳ０にメモリ識別番号「１」（１０進表記）を
出力する。ステップＳ３は、メモリＩＣチップ１２−１
〜１２−４からローレベルの＃ＷＥ信号が得られるか否
かを判定する。ステップＳ３の判定結果がＹＥＳである
と、メモリ識別番号が「１」のメモリＩＣチップ１２−
１が備えられていることがわかり、ステップＳ４でカウ
ンタ２３ａのカウント値をカウントアップ、即ち、１だ
けインクリメントし、処理はステップＳ２へ戻る。

【００２２】本実施例の場合、４つのメモリＩＣチップ
１２−１〜１２−４が備えられているので、ステップＳ
２〜Ｓ４のループは４回繰り返され、カウンタ２３ａの
カウント値が「５」になるとステップＳ３の判定結果が
ＮＯとなる。ステップＳ３の判定結果がＮＯであると、
ステップＳ５はカウンタ２３ａのカウント値をステップ
Ｓ３での判定結果がＹＥＳとなった最後のカウント値、
この場合は「４」に更新して、処理は終了する。

【００２３】これにより、コントローラ２３は、メモリ
カード２１がコンピュータシステム１００に接続される
と、メモリカード２１に備えられているメモリＩＣチッ
プの数を正しく認識することができ、本体部１０１のＣ
ＰＵ２０１はメモリカード２１のメモリ構成を意識する
ことなく、メモリカード２１内の全てのメモリＩＣチッ
プにアクセス可能となる。コントローラ２３は、メモリ
ＩＣチップの数に応じた容量の範囲内で本体部１０１か
ら送られたデータを受け入れ、データの格納場所を割り
当てる。

【００２４】次に、本発明になるメモリ割り当て認識方
法の第２実施例を図７及び図８と共に説明する。図７
は、メモリカード２１に備えられたメモリＩＣチップを
追加する場合を説明するブロック図であり、同図中、図
４と同一部分には同一符号を付し、その説明は省略す
る。図７において、メモリカード２１には予め２つのメ
モリＩＣチップ１２−１，１２−２が備えられており、
２つのメモリＩＣチップ１２−３，１２−４からなる部
分３１が増設されるものとする。

【００２５】図８は、メモリカード２１の動作を説明す
るためのフローチャートである。図８に示す処理は、図
７に示すコントローラ２３により行われ、メモリ割り当
て認識方法の第２実施例に対応する。図８中、図６と同
一ステップには同一符号を付し、その説明は省略する。
図８に示す処理は、メモリカード２１がコンピュータシ
ステム１００に接続されると、即ち、本体部１０１のバ
ス２００に接続されると開始される。ステップＳ１−１
は、カウンタ２３ａのカウント値を、前回メモリカード
２１が２つのメモリＩＣチップ１２−１，１２−２のみ
が備えた状態でコンピュータシステム１００に接続され
た際に保持されたカウント値を１だけインクリメントす
ることで、カウント値の初期化を行う。ステップＳ２以
降の処理は、図６の場合と同じである。

【００２６】従って、本実施例では、コントローラ２３
は、メモリカード２１がコンピュータシステム１００に
接続されると、メモリカード２１に備えられているメモ
リＩＣチップの数を、増設された部分３１を含めて正し
く認識することができ、本体部１０１のＣＰＵ２０１は
メモリカード２１のメモリ構成を意識することなく、メ
モリカード２１内の全てのメモリＩＣチップにアクセス
可能となる。

【００２７】次に、本発明になるメモリ割り当て認識方
法の第３実施例を図９及び図１０と共に説明する。図９
は、メモリカード２１に備えられたメモリＩＣチップを
削除する場合を説明するブロック図であり、同図中、図
４と同一部分には同一符号を付し、その説明は省略す
る。図９において、メモリカード２１には予め４つのメ
モリＩＣチップ１２−１〜１２−４が備えられており、
２つのメモリＩＣチップ１２−３，１２−４からなる部
分３１が削除されるものとする。

【００２８】図１０は、メモリカード２１の動作を説明
するためのフローチャートである。図１０に示す処理
は、図９に示すコントローラ２３により行われ、メモリ
割り当て認識方法の第３実施例に対応する。図１０中、
図６と同一ステップには同一符号を付し、その説明は省
略する。図１０に示す処理は、メモリカード２１がコン
ピュータシステム１００に接続されると、即ち、本体部
１０１のバス２００に接続されると開始される。

【００２９】ステップＳ１−２は、カウンタ２３ａのカ
ウント値を、前回メモリカード２１が４つのメモリＩＣ
チップ１２−１〜１２−４が備えた状態でコンピュータ
システム１００に接続された際に保持されたカウント値
にすることで、カウント値の初期化を行う。ステップＳ
３−２は、メモリＩＣチップ１２−１〜１２−４からハ
イレベルの＃ＷＥ信号が得られるか否かを判定する。ス
テップＳ３−２の判定結果がＹＥＳであると、メモリ識
別番号が「１」〜「４」のメモリＩＣチップ１２−１〜
１２−４のうち、メモリカード２１から削除されたメモ
リＩＣチップが存在することがわかり、ステップＳ４−
２でカウンタ２３ａのカウント値をカウントダウン、即
ち、１だけデクリメントし、処理はステップＳ２へ戻
る。本実施例では、２つのメモリＩＣチップ１２−３，
１２−４からなる部分３１が削除されているので、ステ
ップＳ２〜Ｓ４−２のループは２回繰り返され、カウン
タ２３ａのカウント値が「２」になるとステップＳ３−
２の判定結果がＮＯとなる。ステップＳ３−２の判定結
果がＮＯであると、ステップＳ５はカウンタ２３ａのカ
ウント値をステップＳ３−２での判定結果がＮＯとなっ
た最後のカウント値、この場合は「２」に更新して、処
理は終了する。

【００３０】従って、本実施例では、コントローラ２３
は、メモリカード２１がコンピュータシステム１００に
接続されると、メモリカード２１に備えられているメモ
リＩＣチップの数を、削除された部分３１を含めて正し
く認識することができ、本体部１０１のＣＰＵ２０１は
メモリカード２１のメモリ構成を意識することなく、メ
モリカード２１内の全てのメモリＩＣチップにアクセス
可能となる。

【００３１】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。

【００３２】

【発明の効果】本発明によれば、記憶装置上に備えられ
たメモリの数に変更があっても、備えられたメモリの数
や割り当てを常に正しく認識することができる記憶装置
及びメモリ割り当て認識方法を実現可能となる。

【図面の簡単な説明】

【図１】本発明になる記憶装置を使用可能なコンピュー
タシステムを示す斜視図である。

【図２】コンピュータシステムの本体部内の要部の構成
を示すブロック図である。

【図３】メモリカードの第１実施例の要部を示すブロッ
ク図である。

【図４】メモリカードの第２実施例の要部を示すブロッ
ク図である。

【図５】メモリＩＣチップの要部の構成を示すブロック
図である。

【図６】本発明になるメモリ割り当て認識方法の第１実
施例を説明するフローチャートである。

【図７】メモリカードに備えられたメモリＩＣチップを
追加する場合を説明するブロック図である。

【図８】本発明になるメモリ割り当て認識方法の第２実
施例を説明するフローチャートである。

【図９】メモリカードに備えられたメモリＩＣチップを
削除する場合を説明するブロック図である。

【図１０】本発明になるメモリ割り当て認識方法の第３
実施例を説明するフローチャートである。

【符号の説明】

１，１１，２１ メモリカード １２，１２−１〜１２−４ メモリＩＣチップ ２３ コントローラ ２３ａ カウンタ １００ コンピュータシステム １０１ 本体部 ２００ バス ２０１ ＣＰＵ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 １以上のメモリを備え、 各メモリは、メモリを認識するための認識番号を設定す
   るための複数の端子を有する、記憶装置。
2. 【請求項２】 備えられたメモリの数を管理するコント
   ローラを更に備えた、請求項１記載の記憶装置。
3. 【請求項３】 各メモリは、設定された認識番号と前記
   コントローラから入出力信号線を介して入力される番号
   とが一致すると、その認識番号のメモリが備えられてい
   ることを示す信号を該コントローラに通知する回路を有
   する、請求項１又は２記載の記憶装置。
4. 【請求項４】 前記コントローラは、各メモリから通知
   される信号に基づいてカウントアップするカウンタを有
   し、備えられているメモリの数又はメモリが増設された
   後に備えられているメモリの数を認識する、請求項１〜
   ３のいずれか１項記載の記憶装置。
5. 【請求項５】 前記コントローラは、各メモリから通知
   される信号に基づいてカウントダウンするカウンタを有
   し、メモリが削除された後に備えられているメモリの数
   を認識する、請求項１〜４のいずれか１項記載の記憶装
   置。
6. 【請求項６】 前記コントローラは、前記メモリカード
   がコンピュータシステムに接続されると該メモリカード
   に備えられているメモリの数を認識する、請求項２〜５
   のいずれか１項記載の記憶装置。
7. 【請求項７】 各メモリの前記複数の端子には、認識番
   号に対応する２値の信号が固定的に入力されている、請
   求項１〜６のいずれか１項記載の記憶装置。
8. 【請求項８】 各メモリを認識するための認識番号を設
   定するための複数の端子を有する１以上のメモリと、備
   えられたメモリの数を管理するコントローラとを有する
   記憶装置において、前記記憶装置に備えられたメモリを
   認識するメモリ割り当て認識方法であって、 設定された認識番号と前記コントローラから入出力信号
   線を介して入力される番号とが一致するとメモリから通
   知される信号に基づいて該記憶装置に備えられたメモリ
   を認識する認識ステップを含む、メモリ割り当て認識方
   法。
9. 【請求項９】 前記認識ステップは、各メモリから通知
   される信号に基づいてカウント値をカウントアップし、
   備えられているメモリの数又はメモリが増設された後に
   備えられているメモリの数をカウント値に基づいて認識
   する、請求項８記載のメモリ割り当て認識方法。
10. 【請求項１０】 前記認識ステップは、各メモリから通
    知される信号に基づいてカウント値をカウントダウン
    し、メモリが削除された後に備えられているメモリの数
    をカウント値に基づいて認識する、請求項８又は９記載
    のメモリ割り当て認識方法。
11. 【請求項１１】 前記認識ステップは、前記記憶装置が
    コンピュータシステムに接続されると該記憶装置に備え
    られているメモリの数を認識する、請求項８〜１０のい
    ずれか１項記載のメモリ割り当て認識方法。