IT201800000947A1 - Piastrina a semiconduttore con condensatore sepolto, e metodo di fabbricazione della piastrina a semiconduttore - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

“PIASTRINA A SEMICONDUTTORE CON CONDENSATORE SEPOLTO, E METODO DI FABBRICAZIONE DELLA PIASTRINA A SEMICONDUTTORE”

La presente divulgazione è relativa ad una piastrina a semiconduttore con condensatore sepolto, e ad un metodo di fabbricazione della piastrina a semiconduttore.

I condensatori sono componenti di primaria importanza nei circuiti integrati. Per soddisfare differenti necessità di applicazioni circuitali, vari tipi di condensatori sono stati proposti, ciascuno con proprie caratteristiche. A causa della limitata capacità per volume di area, i condensatori generalmente occupano una considerevole area all’interno del circuito integrato a cui appartengono. Selezionare un tipo di condensatore rispetto ad un altro è quindi un aspetto fondamentale nel progetto di circuiti integrati.

Sono noti nello stato della tecnica sostanzialmente tre tipi di condensatori, ovvero condensatori metallo-ossidosemiconduttore (MOS), condensatori metallo-isolante-metallo (MIM) e condensatori metallo-ossido-metallo (MOM). Tra questi, per la struttura di ossido di gate sottile, i condensatori MOS hanno il più grande valore di densità di capacità per unità di area. Tuttavia, essi soffrono di notevoli svantaggi, quali ad esempio una accentuata nonlinearità, elevato coefficiente di temperatura e bassa tensione di rottura (“break-down”), che li rendono non adatti per tutte le applicazioni circuitali. I condensatori MIM e MOM superano gli svantaggi dei condensatori MOS, tuttavia le densità di capacità di tali condensatori MIM e MOM sono considerevolmente inferiori rispetto ai condensatori MOS. Di conseguenza, l’utilizzo di condensatori MIM e MOM causa un maggior consumo di area.

In conseguenza di quanto sopra discusso, in molte applicazioni è preferibile utilizzare condensatori discreti esterni al circuito integrato (es., SMD).

È quindi sentita la necessità di condensatori che consentano di superare le criticità dei condensatori di tipo noto e allo stesso tempo permettano un risparmio di area.

Scopo della presente invenzione è quindi mettere a disposizione una piastrina a semiconduttore con condensatore sepolto, ed un metodo di fabbricazione della piastrina a semiconduttore che siano alternativi alla tecnica nota e che permettano di superare gli inconvenienti della tecnica nota. Secondo la presente invenzione vengono realizzati una piastrina a semiconduttore con condensatore sepolto, ed un metodo di fabbricazione della piastrina a semiconduttore, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra, in vista in sezione laterale, una piastrina a semiconduttore con condensatore sepolto, secondo una forma di realizzazione della presente invenzione;

- la figura 2 mostra, in vista in sezione laterale, una piastrina a semiconduttore con condensatore sepolto, secondo una ulteriore forma di realizzazione della presente invenzione alternativa a quella di figura 1;

- - le figure 3A-3C mostrano, in vista superiore, la piastrina a semiconduttore di figura 1 secondo rispettivi layout;

- le figure 4 e 5 mostrano, in vista in sezione laterale, rispettive piastrine a semiconduttore con condensatore sepolto, secondo rispettive ulteriori forme di realizzazione della presente invenzione; e

- le figure 6-14 mostrano una fetta (“wafer”) durante fasi di fabbricazione per formare la piastrina a semiconduttore di figura 1.

La figura 1 è una vista schematica in sezione laterale, in un sistema triassiale X, Y, Z, di una porzione di una piastrina (“chip”) 100 che alloggia un dispositivo integrato a semiconduttore, in particolare includente un condensatore 1, secondo un aspetto della presente invenzione. La vista di figura 1 è una vista in sezione presa lungo la linea di taglio I-I delle figure 3A-3C. Il condensatore 1 è di tipo integrato, o “embedded” nella piastrina 100.

La piastrina 100 comprende un substrato semiconduttore 2, ad esempio di silicio, avente una prima conducibilità (es., di tipo P) e presentante una superficie superiore 2a opposta, lungo Z, ad una superficie inferiore 2b. Esemplificativamente, il substrato semiconduttore 2 è drogato con una concentrazione di specie droganti P compresa tra 10<15 >e 10<18 >atomi/cm<3>. Nel contesto della presente invenzione, la piastrina 100 può altresì alloggiare, al di sopra della superficie superiore 2a del substrato 2,uno o più strati epitassiali 6, anch’essi di materiale semiconduttore, ad esempio di silicio, aventi la prima conducibilità, per uno spessore complessivo, lungo Z, compreso ad esempio tra 10 µm e 100 µm.

La piastrina 100 comprende inoltre una regione conduttiva sepolta 20 estendentesi nel substrato 2(ed eventualmente, in parte, nello strato epitassiale 6), di polisilicio drogato o di materiale metallico o di una lega metallica. Esempi di materiali utilizzabili includono, ma non sono limitati a, Ru, Pt, Ir, Pd, Ag, Au, W, Cu, Co, Fe, Ni, Mo, Ta, Ti, Al, Si drogato, Ge drogato, ecc.

Secondo la forma di realizzazione mostrata in figura 1, la regione conduttiva sepolta 20 è elettricamente isolata dal substrato 2, e dallo strato epitassiale 6, mediante uno strato di materiale dielettrico 21, ad esempio di ossido di silicio. Secondo un aspetto della presente invenzione, lo strato di materiale dielettrico 21 è di un materiale ad elevata costante dielettrica k (noti nella tecnica come materiali “high-k”). Materiali utilizzabili includono, ma non sono limitati a, Al2O3, TiO2, GeO2, Si3N4, La2O3, ecc.

In una forma di realizzazione esemplificativa della presente invenzione, la cavità sepolta 18 ha, in vista superiore sul piano XY, forma scelta tra circolare, ovale, quadrangolare o genericamente poligonale, con diametro compreso tra circa 10 µm e 1 mm e area di base tra 10 µm<2 >e 1 mm<2>. Alternativamente, in modo non illustrato in figura, è altresì possibile formare una pluralità di membrane adiacenti l’una all’altra, per formare una superficie sospesa con area di base totale (somma delle aree delle membrane adiacenti) di svariati mm<2>, secondo necessità. L’estensione hC della cavità sepolta 18 lungo la direzione Z è compresa tra circa 2 µm e 10 µm. Lo strato di materiale dielettrico 21 ha spessore hI sostanzialmente uniforme, ad esempio può essere un mono-strato atomico o essere formato da migliaia di mono-strati atomici tra loro sovrapposti. La regione conduttiva sepolta 20 ha, in vista superiore sul piano XY, forma e dimensioni definite dalla cavità sepolta 18 e dallo strato di materiale dielettrico 21.

La regione conduttiva sepolta 20 è, secondo un aspetto della presente divulgazione, formata in una cavità sepolta 18 nel substrato semiconduttore 2. Le pareti della cavità sepolta 18 sono completamente coperte dal dielettrico 21 e, sullo strato di dielettrico 21, internamente alla cavità sepolta 18, si estende la regione conduttiva sepolta 20. La regione conduttiva sepolta 20 può riempire completamente ed uniformemente (figura 1) la cavità sepolta 18 oppure solo parzialmente (figura 2), definendo una regione cava 23 internamente alla regione conduttiva sepolta 20 e completamente circondata dalla regione conduttiva sepolta 20. La forma di realizzazione di figura 1 consente una migliore dissipazione di calore rispetto alla forma di realizzazione d figura 2.

La presenza o meno di una o più cavità interne alla regione conduttiva sepolta 20 può altresì dipendere dal metodo di riempimento utilizzato.

La regione conduttiva sepolta 20 è collegata alla superficie superiore dello strato epitassiale 6a per mezzo di uno o più percorsi elettrici 24, aventi estensione principale lungo Z. I percorsi elettrici 24 sono realizzati in trincee 25 che si estendono a partire dalla regione conduttiva sepolta 20, attraverso parte del substrato semiconduttore 2 e attraverso l’intero spessore dello strato epitassiale 6, verso la superficie superiore 6a dello strato epitassiale 6. I percorsi elettrici 24 sono di materiale conduttivo, ad esempio polisilicio o metallo, in particolare dello stesso materiale utilizzato per la realizzazione della regione conduttiva sepolta 20 (come meglio descritto nel seguito, secondo una forma di realizzazione, essi possono essere formati contestualmente alla regione conduttiva sepolta 20).

Inoltre uno strato isolante, formato in prolungamento del dielettrico 21, si estende sulle pareti interne delle trincee 25 per isolare elettricamente i percorsi elettrici 24 dal substrato 2 e dallo strato epitassiale 6. Nella forma di realizzazione delle figure 1 e 2, come meglio illustrato in seguito, gli strati isolanti interni alle trincee 25 sono formati nella stessa fase di fabbricazione del dielettrico 21 e sono pertanto identificati con lo stesso numero di riferimento.

Al fine di evitare eventuali contaminazioni indesiderate dello strato epitassiale 6 e del substrato 2 da parte del materiale metallico di riempimento della cavità sepolta 18 e delle trincee 25, è possibile far precedere la fase di formazione del dielettrico 21 da una fase di formazione di uno strato di barriera (non mostrato nelle figure) atto ad impedire la diffusione di ioni metallici all’interno dello strato epitassiale 6 e del substrato 2.

I percorsi elettrici 24 sono elettricamente connessi a piste conduttive 28 che si estendono sulla superficie superiore 6a dello strato epitassiale 6. Le piste conduttive 28 sono inoltre elettricamente isolate dallo strato epitassiale 6 mediante l’interposizione di uno strato dielettrico o isolante 29. In una forma di realizzazione, lo strato dielettrico 29 si estende sulla superficie superiore 6a in prolungamento del dielettrico 21, mentre le piste conduttive 28 si estendono sullo strato dielettrico 29 in prolungamento della regione conduttiva sepolta 20.

La piastrina 100 comprende inoltre uno strato dielettrico pre-metallizzazione 22 (PMD – “pre-metal dielectric”), ad esempio di ossido di silicio, estendentesi sulla superficie superiore 6a dello strato epitassiale 6.

Lo strato dielettrico pre-metallizzazione 22 può ad esempio essere di ossido di silicio ed avere spessore scelto secondo necessità, ad esempio compreso tra circa 0.5 µm e 3 µm.

Per accedere elettricamente ad una o più piste conduttive 28, una o più trincee conduttive 32 si estendono attraverso lo strato dielettrico pre-metallizzazione 22, fino a contattare elettricamente le una o più piste conduttive 28.

In corrispondenza di una superficie inferiore 2b del substrato 2, opposta alla superficie superiore 2a, del substrato 2, si estende una regione di contatto elettrico di retro 34, ad esempio di materiale conduttore, quale un metallo.

In uso, la regione conduttiva sepolta 20 ha la funzione di prima piastra (“plate”) del condensatore 1, polarizzabile ad una tensione di lavoro VP mediante la trincea conduttiva 32, la pista conduttiva 28 ad essa accoppiata ed il relativo percorso elettrico 24. Il substrato 2 forma una seconda piastra del condensatore 1, polarizzabile ad una rispettiva tensione di lavoro mediante il contatto elettrico di retro 34. Nell’esempio delle figure 1 e 2, la tensione di lavoro mediante il contatto elettrico di retro 34 è la tensione di terra GND.

Il dielettrico 21 che si estende tra la regione conduttiva sepolta 20 e il substrato 2 forma un dielettrico del condensatore 1 interposto tra la prima ed la seconda piastra.

Secondo un aspetto della presente invenzione, lo strato epitassiale 6 alloggia, in una regione 6’, uno o più componenti elettronici, in particolare progettati e tra loro accoppiati per formare un circuito elettronico 8. La regione 6’ è una regione che si estende al di sopra della cavità 18 (ovvero la regione 6’ e la cavità 18 sono tra loro sovrapposte in vista in pianta). I componenti elettronici che formano il circuito elettronico 8 possono includere componenti attivi quali transistori (es., MOS, DMOS, VDMOS, trench-MOS, transistori bipolari, ecc.), oppure componenti passivi quali resistori e/o diodi, o in generale qualsiasi altro componente elettronico. Percorsi di connessione elettrica 10 (solo uno è mostrato nelle figure) formano rispettivi percorsi elettrici di alimentazione/prelievo di segnali elettrici al/dal circuito elettronico 8. La regione che alloggia il circuito elettronico 8 è una regione attiva della piastrina 100, in cui avvengono fenomeni di trasporto e conduzione di carica elettrica.

Le figure 3A-3C illustrano in vista superiore sul piano XY, limitatamente agli elementi di interesse, rispettivi layout della piastrina 100 delle figure 1 e 2.

Con riferimento alla figura 3A, sono presenti una pluralità di trincee 25 (qui, due, ma possono essere in un numero qualsiasi), accoppiate a rispettive piste conduttive 28, ciascuna di esse atte a fornire un punto di accesso elettrico per polarizzare la regione conduttiva sepolta 20. La regione 6’ che alloggia il circuito elettronico 8 si estende, in questo esempio, tra le trincee 25.

Con riferimento alla figura 3B, è presenta una unica trincea 25, sagomata a “U”. Analogamente, una pista conduttiva 28 si estende in corrispondenza della trincea 25 e ne segue sostanzialmente la forma in vista in pianta, così come la trincea conduttiva 32. Questa forma di realizzazione ha il vantaggio di fornire una maggiore area di contatto elettrico per la polarizzazione della regione conduttiva sepolta 20, riducendo conseguentemente la resistenza serie. La regione 6’ che alloggia il circuito elettronico 8 è, in questo esempio, parzialmente circondata dalla trincea 25.

In una forma di realizzazione non illustrata, possono essere presenti due trincea 25 sagomate a “U”, speculari tra loro rispetto ad un asse parallelo alla direzione X.

In una ulteriore forma di realizzazione, anch’essa non mostrata, possono essere presenti una o più trincee aventi forma sostanzialmente rettangolare, aventi estensione principale lungo l’asse X e/o lungo l’asse Y.

La figura 3C illustra una ulteriore forma di realizzazione in cui sono presenti una pluralità di trincee 25 circondanti parzialmente il circuito elettronico 8.

La figura 4 mostra la piastrina 100 in una ulteriore forma di realizzazione. Qui, il contatto elettrico di retro 34 non è presente ed una via conduttiva 36 si estende attraverso lo strato dielettrico pre-metallizzazione 22 fino a raggiungere e contattare elettricamente lo strato epitassiale 6, e tramite esso il substrato 2, in corrispondenza della superficie superiore 6a, a distanza dalle piste conduttive 28. Analogamente a quanto precedentemente descritto, la regione conduttiva sepolta 20 forma una prima piastra del condensatore 1, il dielettrico 21 forma un dielettrico interposto tra le piastre del condensatore 1, e il substrato 2 forma una seconda piastra del condensatore 1.

La figura 5 è una vista schematica in sezione laterale, nel sistema triassiale X, Y, Z, di una porzione di una piastrina 200, in particolare integrante un condensatore 40, secondo una ulteriore forma di realizzazione della presente invenzione.

Analogamente a quanto descritto con riferimento alle figure 1 e 2 (gli stessi numeri di riferimento identificano elementi comuni) la piastrina 200 comprende un substrato semiconduttore 2 su cui si estende uno strato epitassiale 6, entrambi ad esempio di tipo N; nel substrato 2 si estende altresì una cavità sepolta 18. Nella cavità sepolta 18, ed in particolare sulla parete interna della cavità sepolta 18, si estende una regione isolante 42, ad esempio di ossido di silicio.

Sulla regione isolante 42, internamente alla cavità sepolta 18, si estende una prima regione conduttiva 44, ad esempio di polisilicio drogato, oppure di metallo o di una lega metallica. Esempi di materiali utilizzabili includono, ma non sono limitati a, Ru, Pt, Ir, Pd, Ag, Au, W, Cu, Co, Fe, Ni, Mo, Ta, Ti, Al, Si drogato, Ge drogato, ecc. La prima regione conduttiva 44 è completamente isolata dal substrato 2 mediante la regione isolante 42.

Sulla prima regione conduttiva 44, internamente alla cavità sepolta 18, si estende una regione dielettrica 46, in particolare un dielettrico ad alta costante dielettrica k (noti nella tecnica come materiali “high-k”). Materiali utilizzabili includono, ma non sono limitati a, Al2O3, TiO2, GeO2, Si3N4, La2O3, ecc. Il SiO2 è alternativamente utilizzabile.

Infine, sulla regione dielettrica 46 si estende una seconda regione conduttiva 48, ad esempio di polisilicio drogato, di metallo o di una lega metallica. I materiali precedentemente indicati per la prima regione conduttiva 44 sono utilizzabili anche in questo caso. La seconda regione conduttiva 48 è completamente isolata dalla prima regione conduttiva 44 mediante la regione dielettrica 46. In altre parole, la regione dielettrica 46 è interposta tra la prima e la seconda regione conduttiva 44, 48.

Nella forma di realizzazione di figura 5, la seconda regione conduttiva 48 delimita internamente una porzione cava 50. In una diversa forma di realizzazione, non illustrata, la seconda regione conduttiva 48 può riempire completamente la porzione cava 50, quest’ultima non essendo quindi presente.

La prima e la seconda regione conduttiva 44, 48 sono elettricamente accessibili per mezzo di rispettivi primi e secondi percorsi elettrici 50, 52 che si estendono, sostanzialmente lungo la direzione Z, in trincee 55 formate attraverso lo strato epitassiale 6 ed in parte attraverso il substrato semiconduttore 2. I primi e secondi percorsi elettrici 50, 52 sono ad esempio di polisilicio drogato, o di materiale metallico, in particolare dello stesso materiale utilizzato per la formazione della prima e della seconda regione conduttiva 44, 48. Inoltre, si nota che la regione isolante 42 si estende attraverso le trincee 55, in contatto con le pareti interne delle trincee 55, tra il substrato 2 / strato epitassiale 6 e il primo percorso elettrico 50, così da isolare elettricamente il primo contatto elettrico 50 dal substrato 2 / strato epitassiale 6. Analogamente, anche la regione dielettrica 46 si estende attraverso le trincee 55, tra il primo percorso elettrico 50 ed il secondo percorso elettrico 52, per isolare elettricamente il primo percorso elettrico 50 dal secondo percorso elettrico 52. In questo modo, la prima e la seconda regione conduttiva 44, 48 sono elettricamente accessibili indipendentemente l’una dall’altra.

Al fine di evitare eventuali contaminazioni indesiderate dello strato epitassiale 6 e del substrato 2 da parte del materiale metallico di riempimento della cavità sepolta 18 e delle trincee 55, è possibile far precedere la fase di formazione della regione isolante 42 da una fase di formazione di uno strato di barriera (non mostrato nelle figure) atto ad impedire la diffusione di ioni metallici all’interno dello strato epitassiale 6 e del substrato 2.

I primi e secondi percorsi elettrici 50, 52 sono elettricamente accoppiati a rispettive prime e seconde piste conduttive 54, 56 che si estendono al di sopra dello strato epitassiale 6, isolate da quest’ultimo mediante uno strato isolante 58 che si estende in prolungamento della porzione della regione isolante 42 interna alle trincee 55 (si tratta, secondo un aspetto della presente invenzione, di un unico strato formato in una stessa fase di fabbricazione; secondo un aspetto alternativo, lo strato isolante 58 potrebbe essere formato in una diversa fase di fabbricazione).

La piastrina 200 comprende inoltre uno strato dielettrico pre-metallizzazione 59 (PMD – “pre-metal dielectric”), ad esempio di ossido di silicio, estendentesi sulla superficie superiore 6a dello strato epitassiale 6, coprendo le prime e seconde piste conduttive 54, 56.

Lo strato dielettrico pre-metallizzazione 22 può ad esempio essere di ossido di silicio ed avere spessore scelto secondo necessità, ad esempio compreso tra 0.5 µm e 3 µm. Infine, prime e seconde trincee conduttive 60, 62 si estendono attraverso lo strato dielettrico premetallizzazione 22 fino a contattare elettricamente le prime e rispettivamente le seconde piste conduttive 54, 56.

Analogamente a quanto descritto con riferimento alle figure 1-4, secondo un aspetto della presente invenzione, lo strato epitassiale 6 alloggia, in una regione 6’, uno o più componenti elettronici, in particolare progettati e tra loro accoppiati per formare un circuito elettronico 8. La regione 6’ è una regione che si estende al di sopra della cavità 18 (ovvero la regione 6’ e la cavità 18 sono tra loro sovrapposte in vista in pianta). I componenti elettronici che formano il circuito elettronico 8 possono includere componenti attivi quali transistori (es., MOS, DMOS, VDMOS, trench-MOS, transistori bipolari, ecc.), oppure componenti passivi quali resistori e/o diodi, o in generale qualsiasi altro componente elettronico. Percorsi di connessione elettrica 10 (solo uno è mostrato nelle figure) formano rispettivi percorsi elettrici di alimentazione/prelievo di segnali elettrici al/dal circuito elettronico 8. La regione che alloggia il circuito elettronico 8 è una regione attiva della piastrina 100, in cui avvengono fenomeni di trasporto e conduzione di carica elettrica.

In uso, la prima regione conduttiva 44 ha la funzione di prima piastra del condensatore 40, polarizzabile ad una tensione di lavoro V1 mediante la prima trincea conduttiva 60, la prima pista conduttiva 54 ad essa accoppiata ed il primo contatto elettrico 50. La seconda regione conduttiva 48 ha la funzione di seconda piastra del condensatore 40, polarizzabile ad una rispettiva tensione di lavoro V2 mediante la seconda trincea conduttiva 62, la seconda pista conduttiva 56 ad essa accoppiata ed il secondo contatto elettrico 52. La regione dielettrica 46 interposto tra la prima e la seconda regione conduttiva 44, 48 svolge la funzione di dielettrico interposto tra le piastre del condensatore così formato.

Le figure 6-14 mostrano, utilizzando la stessa vista in sezione laterale della figura 1, fasi di lavorazione di una fetta a semiconduttore (“semiconductor wafer”) 300 che portano alla formazione della piastrina 100.

Con riferimento alla figura 6, si dispone il substrato semiconduttore 2, ad esempio di silicio drogato, come precedentemente descritto.

Quindi, figure 7A-10, si procede con fasi di formazione della cavità sepolta (indicata con il numero di riferimento 18 in figura 9), ad esempio secondo il procedimento di formazione di cavità sepolte descritto in US 8,173,513, a nome della presente Richiedente.

A questo fine, figura 7A, si forma una maschera di attacco 60 al di sopra della superficie 2a del substrato 2, ad esempio di ossido di silicio. Alternativamente, la maschera può essere una maschera per fotolitografia, di fotoresist. La maschera 60 viene definita in modo da realizzare una pluralità di aperture 60’ in corrispondenza della regione in cui si desidera formare la cavità sepolta 18.

La figura 7B mostra, in vista superiore sul piano XY, la porzione della maschera fotolitografica 60 includente le aperture 60’. In questo esempio, le aperture 60’ sono di esemplificativamente forma quadrangolare, ad esempio di forma quadrata con lato lB compreso tra 0.5 µm e 3 µm, e formano una matrice di aperture in cui ciascuna apertura 60’ è distanziata da un’apertura immediatamente adiacente di una distanza lD compresa tra 0.5 µm e 3 µm.

Risulta tuttavia evidente che le aperture 60’ possono avere forma e/o disposizione spaziale diverse da quanto mostrato in figura 7B (ad esempio possono essere di forma circolare o genericamente poligonale).

Quindi, figura 8, si procede con una fase di attacco, ad esempio attacco secco RIE, per rimuovere porzioni selettive del substrato 2 esposte attraverso le aperture 60’ della maschera 60. Durante l’attacco, vengono rimosse porzioni del substrato semiconduttore 2 non protette dalla maschera 60 e l’attacco procede fino al raggiungimento di una profondità desiderata, ad esempio compresa tra 0.5 µm e 5 µm (profondità lungo Z misurata a partire dalla superficie 2a).

Quindi, la maschera di attacco 60 viene rimossa. Si formano così trincee 62 nel substrato 2.

In una forma di realizzazione, ciascuna trincea 62 ha forma, in vista superiore sul piano XY, quadrata con lato a di valore sostanzialmente definito dalle aperture 60’ della maschera di attacco 60, compreso tra 0.5 µm e 3 µm, e profondità, misurata lungo Z a partire dalla superficie 2a del substrato 2, di valore compreso tra 0.5 µm e 5 µm. Ciascuna trincea 62 è separata da un’altra trincea 62 adiacente, lungo X, mediante muri o colonne 64 di spessore c compreso tra 0.5 µm e 3 µm.

Secondo quanto descritto con riferimento alle figure 7A-8, le trincee 62 che, in fasi successive, concorreranno alla formazione di una cavità sepolta, sono realizzate esclusivamente nel substrato 2. In questo caso, anche la cavità sepolta 18 verrà formata sostanzialmente nel substrato 2. Nel caso in cui si desiderasse formare la cavità sepolta ad una quota, lungo Z, maggiore di quella dello spessore del substrato 2, è possibile eseguire, prima della fase di figura 7A, una crescita epitassiale (in modo non mostrato in figura).

Con riferimento alla figura 9, viene eseguita una crescita epitassiale in ambiente deossidante (tipicamente, in atmosfera presentante elevata concentrazione di idrogeno, preferibilmente usando triclorosilano-SiHCl3). Di conseguenza, uno strato epitassiale 6, qui avente la prima conducibilità, cresce al di sopra delle colonne di silicio 64 e chiude superiormente le trincee 62, intrappolando nelle trincee 62 il gas presente nel reattore di crescita epitassiale (qui, molecole di idrogeno H2). Lo spessore dello strato epitassiale 6 è di alcuni micrometri, ad esempio compreso tra 0.5 µm e 3 µm.

Viene quindi eseguita una fase di annealing, ad esempio per 30 minuti a 1190°C. La fase di annealing provoca, figura 10, una migrazione degli atomi di silicio che tendono a portarsi nella posizione di minore energia, in modo di per sé noto, come ad esempio discusso nell’articolo di T. Sato, N. Aoki, I. Mizushima e Y. Tsunashima, “A New Substrate Engineering for the Formation of Empty Space in Silicon (ESS) Induced by Silicon Surface Migration”, IEDM 1999, pagg. 517-520.

Di conseguenza, in corrispondenza delle trincee 62, dove le colonne di silicio 64 sono ravvicinate, gli atomi di silicio migrano completamente e formano la cavità sepolta 18, chiusa superiormente dallo strato epitassiale 6. Preferibilmente, la precedente fase di annealing viene eseguito in atmosfera di H2 in modo da evitare che l'idrogeno presente nelle trincee 62 sfugga attraverso lo strato epitassiale 6 verso l'esterno e in modo da aumentare la concentrazione di idrogeno presente nella cavità sepolta 18 qualora quello intrappolato durante la fase di crescita epitassiale non fosse sufficiente. In alternativa, l'annealing può essere effettuato in ambiente di azoto.

La formazione di una cavità sepolta 18 può essere altresì eseguita secondo altri processi di tipo noto, ad esempio la pubblicazione scientifica di Tsutomu Sato et al., “Fabrication of Silicon-on-Nothing Structure by Substrate Engineering Using the Empty-Space-in-Silicon Formation Technique”, Japanese Journal of Applied Physics, Vol. 43, No. 1, 2004, pp. 12–18. Il metodo descritto dalla summenzionata pubblicazione scientifica di Tsutomu Sato et al. specifica alcuni parametri utili ad impostare la profondità a cui la cavità sepolta viene formata.

Secondo una ulteriore forma di realizzazione, la cavità sepolta 18 può altresì essere formata secondo il processo descritto nella pubblicazione di S. Armbruster et al., “A novel micromachining process for the fabrication of monocrystalline Si-membranes using porous silicon”, TRANSDUCERS’03, The 12th International Conference on Solid State Sensors, Actuators and Microsystems, Boston, June 8-12 2003, Vol. 1, pp. 246-249.

Indipendentemente dalla forma di realizzazione scelta per la formazione della cavità sepolta 18, si procede quindi come illustrato in figura 11, con fasi di processo, di per sé note, di formazione di uno o più componenti elettronici integrati nello strato epitassiale 6, formanti il summenzionato circuito elettronico 8. Il circuito elettronico 8 è fabbricato in corrispondenza di porzioni dello strato epitassiale 6 estendentisi al di sopra della cavità sepolta 18. Le fasi di formazione del circuito elettronico 8 possono includere fasi di deposizione di materiale semiconduttore, impianti di specie droganti, fasi di litografia e attacco, ecc.

Si procede quindi, figura 12, con una fase di formazione e definizione fotolitografica di una maschera di attacco 66, avente aperture 66’ in corrispondenza di regioni in cui si desiderano formare le trincee 25 che raggiungono la cavità sepolta 18, mettendola in comunicazione con l’ambiente esterno. La maschera di attacco 66 protegge, in questa fase e nelle fasi successive, il circuito elettronico 8 sottostante.

Esemplificativamente, le aperture 66’ della maschera di attacco 66 si estendono, in vista sul piano XY, in modo tale da implementare una delle forme di realizzazione delle figure 3A-3C, o un’altra forma di realizzazione prevista dalla presente divulgazione. In vista sul piano XZ, le aperture 66’ si estendono, lungo Z, sopra la cavità 18.

Inoltre, secondo un ulteriore aspetto delle presente divulgazione, la dimensione delle aperture 66’ può essere selezionate in modo tale che l’aspect ratio delle trincee 62 (rapporto tra la profondità delle trincee 62 e la loro massima larghezza) sia pari a 2 o maggiore di 2, ad esempio compreso tra 2 e 50.

In dettaglio, le trincee 25 sono realizzate mediante un attacco umido o secco della fetta 300 (schematizzato, in figura 12, da frecce 49), per rimuovere selettivamente porzioni esposte dello strato epitassiale 6, fino a raggiungere la cavità sepolta 18. Le trincee 25 sono formate in corrispondenza di regioni periferiche della cavità sepolta 18, a sufficiente distanza del circuito elettronico 8, al fine di non comprometterne il funzionamento o l’integrità strutturale. Lo strato epitassiale 6 (qui, silicio monocristallino) può essere rimosso per mezzo di una chimica di attacco a base di esafluoruro di zolfo (SF6) e octafluorociclobutano (C4F8). Altre chimiche di attacco possono essere utilizzate, secondo necessità.

La maschera di attacco 66 può quindi essere rimossa dalla fetta 300.

In seguito, figura 13, si procede con una fase di riempimento, almeno parziale, della cavità sepolta 18, per realizzare una piastra 20 del condensatore 1 e il dielettrico 21, secondo una delle forme di realizzazione delle figure 1, 2, 4. Si procede analogamente per realizzare il condensatore 40 di figura 5.

A tal fine, secondo una aspetto della presente divulgazione, si dispone la fetta 300 in un reattore di deposizione, in particolare un reattore configurato per eseguire una deposizione a strato atomico ALD (“Atomic Layer Deposition”), e si esegue deposizione ALD di materiale dielettrico, ad esempio Al2O3, TiO2, GeO2, Si3N4, La2O3, per formare lo strato dielettrico 21 precedentemente descritto. La tecnica ALD consente una deposizione uniforme del dielettrico internamente alla cavità 18 e lungo le pareti delle trincee 25. I parametri di deposizione prevedono una temperatura tra 100°C e 500°C .

Alternativamente alla fase di deposito ALD, è possibile formare lo strato di dielettrico 21 mediante una fase di crescita termica di ossido di silicio.

Quindi, si esegue una fase di deposizione, ad esempio mediante tecnica CVD, di polisilicio (in questo esempio, drogato N) o di materiale metallico quale ad esempio tungsteno (W) o titanio (Ti) o rame (Cu), per formare la regione conduttiva sepolta 20. Regolando i parametri di deposizione, in particolare selezionando una temperatura compresa tra 100°C e 500°C, la Richiedente ha verificato che è il materiale conduttivo scelto, penetra all’interno delle trincee 25 e si deposita sulle pareti laterali, superiori e sul fondo della cavità sepolta 18, formando uno strato di riempimento che riveste completamente le pareti interne della cavità sepolta 18. Allo stesso tempo, il materiale conduttivo riveste le pareti delle trincee 25, formando un percorso elettrico in contatto con la regione conduttiva sepolta nella cavità 18. Il processo di deposizione di materiale conduttivo continua fino a che le trincee 25 vengono completamente riempite.

Lo strato dielettrico 21 ha altresì la funzione di barriera di protezione contro la diffusione di specie conduttive (in particolare metalliche) della regione conduttiva sepolta 20 all’interno del substrato 2 e dello strato epitassiale 6.

Con le precedenti fasi, rispettivi strati di dielettrico e conduttivo si formano sulla superficie superiore 6a dello strato epitassiale 6. Una successiva fase di definizione fotolitografica di tali strati in corrispondenza della superficie superiore 6a dello strato epitassiale 6 consente di formare le piste conduttive 28 e il sottostante strato dielettrico 29 delle figure 1-4.

La fase precedentemente descritta per il deposito della regione conduttiva sepolta 20 mediante CVD può essere sostituita, o integrata, con una fase di deposito mediante tecnica ALD, che può essere utilizzate per la copertura di geometrie più complesse, come ad esempio eventuali angoli della cavità sepolta e/o per il deposito di materiali metallici ad elevata conduttività (alluminio, rame, ecc.).

Quindi, figura 14, si forma lo strato dielettrico premetallizzazione 22 (PMD), ad esempio depositando ossido di silicio, sul fronte della fetta 300, ossia al di sopra dello strato epitassiale 6 e delle piste conduttive 28. Lo strato dielettrico pre-metallizzazione 22 viene selettivamente rimosso, mediante fasi note di litografia e attacco, per formare una o più trincee 71 (solo una è mostrata in figura) che, riempite di materiale conduttivo, formano rispettivi percorsi elettrici 10 precedentemente descritti per il contatto elettrico di porzioni specifiche del circuito elettronico 8. Contestualmente, si formano una o più ulteriori trincee 72 che, riempite di materiale conduttivo, formeranno le trincee conduttive 32 delle figure 1-4. Analogamente, in questa fase è possibile formare contestualmente anche la trincea conduttiva 36 di figura 4.

Il riempimento delle trincee 71 e 72 è eseguito, ad esempio, mediante tecnica CVD, depositando materiale metallico, in particolare Tungsteno, Alluminio o Rame.

Analogamente, si forma il contatto di retro 34 secondo le forme di realizzazione delle figure 1 e 2.

Le fasi di fabbricazione del condensatore 40 di figura 5 sono analoghe a quelle descritte precedentemente, con le opportune varianti per il riempimento della cavità sepolta 18. In dettaglio, dopo la fase di figura 12, si procede con una serie di fasi di ossidazione termica e/o depositi CVD / ALD per formare in successione la regione isolante 42, la prima regione conduttiva 44, il dielettrico 46, e la seconda regione conduttiva 48. Quindi, si seguono le fasi descritte in riferimento alle figure 13 e 14.

Da quanto sopra descritto, sono evidenti i vantaggi del trovato illustrato, nelle varie forme di realizzazione.

Ad esempio, il processo di fabbricazione descritto prevede la formazione di una cavità sepolta in un corpo semiconduttore monolitico, senza necessità di eseguire operazioni di bonding. La stabilità strutturale è così migliorata ed i costi di fabbricazione ridotti. Inoltre, viene attivamente sfruttato il corpo semiconduttore 2 che altrimenti avrebbe una funzione esclusivamente di supporto strutturale.

Inoltre, il valore di densità di capacità per unità di area del condensatore integrato secondo le varie forme di realizzazione della presente invenzione è elevato, in particolare maggiore del valore tipico dei condensatori MIM (es., circa il doppio, ovvero 10000 pF/mm<2>).

Risulta infine evidente che al trovato descritto possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, la prima conducibilità può essere di tipo N, e la seconda conducibilità di tipo P.

Inoltre, il circuito elettronico 8 può non essere presente, o può essere formato in un’area della piastrina 100 diversa da quella illustrata nelle figure, ad esempio lateralmente sfalsato, in vista superiore, rispetto alla cavità 18.

Claims (19)

1. RIVENDICAZIONI 1. Piastrina (“chip”) a semiconduttore (100; 200) comprendente: - un corpo semiconduttore (2, 6), avente un lato fronte (6a) ed un lato retro (2b), alloggiante un circuito elettronico (8); - una regione sepolta (18) nel corpo semiconduttore (2, 6) tra il circuito elettronico (8) ed il lato retro (2b), includente un primo strato di materiale conduttivo (20; 48) ed uno strato dielettrico (21; 46) interposto tra il primo strato di materiale conduttivo (20; 48) e il corpo semiconduttore (2, 6); e - almeno un primo percorso conduttivo (24, 25; 50, 52, 55) tra la regione sepolta (18) e il lato fronte (6a), formante un percorso di accesso elettrico al primo strato di materiale conduttivo (20), in cui detto primo strato di materiale conduttivo (20; 48) forma una prima piastra (“plate”) di un condensatore (1; 40) sepolto nel corpo semiconduttore (2, 6) e lo strato dielettrico (21; 46) forma un dielettrico di detto condensatore (1; 40).
2. 2. Piastrina (100) secondo la rivendicazione 1, in cui detto corpo semiconduttore (2, 6) forma una seconda piastra di detto condensatore (1), lo strato dielettrico (21) essendo il dielettrico interposto tra la prima e la seconda piastra di detto condensatore (1).
3. 3. Piastrina (200) secondo la rivendicazione 1, in cui la regione sepolta (18) comprende inoltre un secondo strato di materiale conduttivo (44), tra lo strato dielettrico (46) ed il corpo semiconduttore (2, 6), formante una seconda piastra di detto condensatore (1), lo strato dielettrico (46) essendo il dielettrico interposto tra la prima e la seconda piastra di detto condensatore (1).
4. 4. Piastrina (200) secondo la rivendicazione 3, comprendente inoltre uno strato isolante (42) interposto tra secondo strato di materiale conduttivo (44) ed il corpo semiconduttore (2, 6), configurato per isolare elettricamente il secondo strato di materiale conduttivo (44) dal corpo semiconduttore (2, 6).
5. 5. Piastrina (200) secondo la rivendicazione 3 o 4, comprendente almeno un secondo percorso conduttivo (50, 52, 55) tra la regione sepolta (18) e il lato fronte (6a), formante un percorso di accesso elettrico al secondo strato di materiale conduttivo (44).
6. 6. Piastrina (100; 200) secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre uno strato di dielettrico pre-metallizzazione (22) sul lato fronte (6a) del corpo semiconduttore (2, 6), ed almeno un primo contatto di fronte (32; 62) estendentesi attraverso lo strato di dielettrico pre-metallizzazione (22) fino a contattare elettricamente il primo percorso conduttivo (24, 25; 50, 52, 55) e configurato per polarizzare, in uso, il primo strato di materiale conduttivo (20; 48) ad una prima tensione operativa (VP; V2).
7. 7. Piastrina (200) secondo la rivendicazione 6 quando dipendente dalla rivendicazione 5, comprendente inoltre almeno un secondo contatto di fronte (60) estendentisi attraverso lo strato di dielettrico pre-metallizzazione (22) fino a contattare elettricamente il secondo percorso conduttivo (50, 54) e configurato per polarizzare, in uso, il secondo strato di materiale conduttivo (44) ad una seconda tensione operativa (V1).
8. 8. Piastrina (100) secondo la rivendicazione 5, comprendente inoltre un contatto di retro (34), estendentesi in corrispondenza del lato retro (2b) del corpo semiconduttore (2, 6), configurato per polarizzare, in uso, il corpo semiconduttore (2, 6) ad una tensione operativa di riferimento (GND).
9. 9. Piastrina (100) secondo la rivendicazione 5, comprendente inoltre un secondo contatto di fronte (36), estendentesi attraverso lo strato di dielettrico premetallizzazione (22) fino a raggiungere e contattare elettricamente il corpo semiconduttore (2, 6), configurato per polarizzare, in uso, il corpo semiconduttore (2, 6) ad una tensione operativa di riferimento (GND).
10. 10. Piastrina (100; 200) secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo strato di materiale conduttivo (20; 48) e il primo percorso conduttivo (24, 25; 50, 52, 55) sono di uno stesso materiale e formano un percorso continuo.
11. 11. Piastrina (100; 200) secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo strato di materiale conduttivo (20; 48) è di un materiale scelto tra polisilicio drogato, metallo, lega metallica.
12. 12. Piastrina (100; 200) secondo una qualsiasi delle rivendicazioni precedenti, in cui detto corpo semiconduttore (2, 6) include: un substrato (2) avente un primo tipo di conducibilità; ed uno strato epitassiale (6), avente il primo tipo di conducibilità, estendentesi sopra il substrato (2), in cui la regione sepolta (18) si estende nel substrato (2) e il circuito elettronico si estende nello strato epitassiale (6).
13. 13. Metodo di fabbricazione di una piastrina (“chip”) a semiconduttore (100; 200) comprendente le fasi di: - formare, in un corpo semiconduttore (2, 6) avente un lato fronte (6a) ed un lato retro (2b), una regione sepolta (18) includente un primo strato di materiale conduttivo (20; 48) ed uno strato dielettrico (21; 46) interposto tra il primo strato di materiale conduttivo (20; 48) e il corpo semiconduttore (2, 6); - formare, nel corpo semiconduttore (2, 6) tra la regione sepolta (18) ed il lato fronte (6a), un circuito elettronico (8); e - formare un percorso di accesso elettrico al primo strato di materiale conduttivo (20) formando almeno un primo percorso conduttivo (24, 25; 50, 52, 55) tra la regione sepolta (18) e il lato fronte (6a), in cui detto primo strato di materiale conduttivo (20; 48) è atto a operare come prima piastra (“plate”) di un condensatore (1; 40) sepolto nel corpo semiconduttore (2, 6) e lo strato dielettrico (21; 46) è atto a operare come dielettrico di detto condensatore (1; 40).
14. 14. Metodo di fabbricazione di una piastrina a semiconduttore (100; 200) secondo la rivendicazione 13, in cui detto corpo semiconduttore (2, 6) è atto a operare come una seconda piastra di detto condensatore (1), lo strato dielettrico (21) essendo il dielettrico interposto tra la prima e la seconda piastra di detto condensatore (1).
15. 15. Metodo di fabbricazione di una piastrina a semiconduttore (200) secondo la rivendicazione 13, in cui la fase di formare la regione sepolta (18) comprende inoltre formare un secondo strato di materiale conduttivo (44) tra lo strato dielettrico (46) ed il corpo semiconduttore (2, 6), atto a operare come una seconda piastra di detto condensatore (1),
16. 16. Metodo di fabbricazione di una piastrina a semiconduttore (200) secondo la rivendicazione 15, comprendente inoltre la fase di formare uno strato isolante (42) tra il secondo strato di materiale conduttivo (44) ed il corpo semiconduttore (2, 6), configurato per isolare elettricamente il secondo strato di materiale conduttivo (44) dal corpo semiconduttore (2, 6).
17. 17. Metodo di fabbricazione di una piastrina a semiconduttore (100; 200) secondo una qualsiasi delle rivendicazioni 13-16, in cui la fase di formare la regione sepolta (18) comprende le fasi di: - formare una cavità sepolta (18) nel corpo semiconduttore (2, 6); - attaccare porzioni selettive del corpo semiconduttore fino a raggiungere la cavità sepolta (18), formando una o più aperture (66’) per l’accesso fluidico alla cavità sepolta (18); - deporre materiale dielettrico all’interno della cavità sepolta (18) attraverso le una o più aperture (66’), in modo da ricoprire completamente le pareti interne della cavità sepolta formando lo strato dielettrico (21; 46); - deporre materiale conduttivo all’interno della cavità sepolta (18) attraverso le una o più aperture (66’), in modo da ricoprire completamente lo strato dielettrico (21; 46), formando così il primo strato di materiale conduttivo (20; 48).
18. 18. Metodo di fabbricazione di una piastrina a semiconduttore (200) secondo una qualsiasi delle rivendicazioni 13-16, in cui la fase di formare la regione sepolta (18) comprende le fasi di: - formare una cavità sepolta (18) nel corpo semiconduttore (2, 6); - attaccare porzioni selettive del corpo semiconduttore fino a raggiungere la cavità sepolta (18), formando una o più aperture (66’) per l’accesso fluidico alla cavità sepolta (18); - formare uno strato isolante (42) all’interno della cavità sepolta (18) mediante deposizione o crescita termica, in modo da ricoprire completamente le pareti interne della cavità sepolta; - depositare materiale conduttivo all’interno della cavità sepolta (18) attraverso le una o più aperture (66’), in modo da ricoprire completamente lo strato isolante (42), formando così un secondo strato di materiale conduttivo (44); - depositare uno strato di materiale dielettrico all’interno della cavità sepolta (18) in modo da coprire completamente il secondo strato di materiale conduttivo (44), formando così lo strato dielettrico (46); - depositare materiale conduttivo all’interno della cavità sepolta (18) attraverso le una o più aperture (66’), in modo da ricoprire completamente lo strato dielettrico (46), formando così il primo strato di materiale conduttivo (44).
19. 19. Metodo di fabbricazione di una piastrina a semiconduttore (100; 200) secondo la rivendicazione 17 o la rivendicazione 18, in cui le fasi di deporre materiale dielettrico e materiale conduttivo includono eseguire rispettive deposizioni con tecnologia CVD e/o ALD.