FR2531230A1 - Ensemble destine au test automatique centralise de circuits imprimes et procede de test de circuits a microprocesseur faisant application de cet ensemble - Google Patents

Abstract

L'ENSEMBLE DE TEST COMPORTE UNE UNITE DE BASE STANDARD 10 AVEC UNE UNITE CENTRALE 100, UNE MEMOIRE MORTE 110 CONTENANT LES PROGRAMMES RELATIFS AU FONCTIONNEMENT DE BASE DE L'UNITE DE TEST, UNE MEMOIRE VIVE 120 POUR L'ENREGISTREMENT DE PROGRAMMES DE TEST TRANSMIS DEPUIS UNE MEMOIRE DE MASSE 11 ET DES INTERFACES 130, 140, 160; L'UNITE DE BASE EST RELIEE A LA CARTE A TESTER 10 PAR L'INTERMEDIAIRE D'UNE UNITE SPECIFIQUE 20 CORRESPONDANT A LA CARTE A TESTER; UN DISPOSITIF DE SIMULATION COMPREND UN CIRCUIT 160, 260 DE SIMULATION DE MICROPROCESSEUR RELIE AUX BUS 150 DE L'UNITE DE BASE ET A UNE PRISE 50 DESTINEE A ETRE BRANCHEE SUR LES BORNES DE RACCORDEMENT D'UN BOITIER DE MICROPROCESSEUR DANS LE CAS DU TEST D'UNE CARTE A MICROPROCESSEUR; L'ENSEMBLE DE TEST PERMET DE REALISER UN TEST STATIQUE ET UN TEST DYNAMIQUE FONCTIONNEL EN TEMPS REEL.

Description

Ensemble destiné au test automatique centralisé de circuits imprimés et

procédé de test de circuits microprocesseur faisant application de cet ensemble La présente invention est relative au test automatique de circuitsimprimés. Dans de nombreux appareilsutilisant des circuits électroniques, ceux-ci sont implantés sur des plaquettes ou cartes de circuits imprimés Pour le

constructeur, se pose le problème du test de ces cir-

cuits dans un but de contrôle ou de réparation Dans le

cas d'appareils fabriqués en grande ou très grande sé-

rie, il est naturel de rechercher si le co Ut du test peut être abaissé en mettant au point des bancs de test automatique permettant de tester les circuits imprimés rapidement et sans nécessiter un personnel hautement qualifié Or, on utilise de plus en plus souvent des circuits à microprocesseur et les dispositifs existants pour tester automatiquement de tels circuits comprennent généralement uln système central important connecté, d'tune part, à une console et, d'autre part, au circuit

à tester par l'intermédiaire d'une interface spécifique.

Il s'agit de dispositifs lourds et onéreux dont l'utili-

sation ne se justifie que dans des cas limités.

Aussi, la présente invention a-t-elle pour but de fournir un ensemble de test qui soit centralisée, c'est-à-dire capable de tester les différents circuits

imprimés d'un appareil particulier ou d'un groupe parti-

culier d'appareils, qui permette de tester les circuits

imprimés avec microprocesseur et ceux sans microproces-

seur, qui soit entièrement automatique et qui reste re-

lativement bon marché pour être rapidement amortissable

et donc susceptible de nombreuses applications.

Ce but est atteint au moyen d'un ensemble

de test comportant une unité de base standard, un disposi-

tif de visualisation ou d'affichage, et des unités in-

termédiaires spécifiques correspondant respectivement aux différentes cartes à tester, ensemble dans lequel, conformément à l'invention: un dispositif à mémoire de masse est relié à l'tunité de base polur transmettre à celle-ci les programmes relatifs aux tests à effectuer sur chaque carte tester, l'unité de base comprend un système à mnicroordinateur qui comporte au moins: un circuit de liaison avec le dispositif à mémoire de masse, un circuit d'unmité centrale A microprocesseur, un circuit à ménmoire morte contenant des programmes relatifs au fonctionnement du dispositif de test, un circuit à mémoire vive destiné à l'enregistrement de programmes de test transmis pal le dispositif à mémoire de masse, uw circuit d'interface d'entrées et de sorties comprenant des moyens

pour mémoriser des signalx transmis et reçus par ce cir-

cuit d'interface, et des conducteurs ou bus reliant entre eux lesdits circuits de l'unité de base, et, un dispositif de simulation comprend un circuit de simulation de microprocesseur relié auxdits bus de l'unité de base et une prise reliée à ce circuit de simulation et destinée à être branchée sur les bornes de raccordement d'un boîtier de microprocesseur sur la

carte à tester dans le cas de test d'une carte à micro-

plrocesseur. Ainsi, l'ensel ll e de test conforme A l'invention permet d'effectuer, d'une part, un test

statique, en présentant, sur des sorties du circuit d'inter-

face, un enchaînement de motifs logiques d'interrogation

et en recueillant, sur des entrées du circuit d'inter-

face les motifs de réponse correspondants et, d'autre

part, un test dynamique fonctionnel d'une carte Oi micro-

processeur en simulant celui-ci notamment pour stimuler

son environnement par un ou plusieurs programmes pré-

253123 O

établis et pour tester ses ressources Dans le premier cas, les informations de test (motifs d'interrogation

et motifs de réponse) transitent par le circuit d'inter-

face d'entrées et de sorties et les movyens de mémori-

sation prévus dans ce circuit permettent de présenter chaque motif logique d'interrogation pendant Je temps nécessaire et d'attendre, pour examiner chaque motif

de réponse, que celui-ci ait atteint un état stable.

Dans le second cas, en supplément, des signaux d'adresses, de données et de contrôle sont transmis de l'lulité de base A la carte à tester par l'intermédiaire du dispositif cde simulation et de la prise auquel il est relié et des signaux de données'de réponse peuvent être transmis de la carte 'A tester A l'unité de base par le même chemin, mais

en sens inverse.

Avantageusement, le dispositif de simulation comporte encore une prise reliée à un circuit de simulation de mémoire morte etdcbstinée A être branchée sur les bornes de raccordement d'un support de boîtier de mémoire morte présent sur la carte A tester, et uie pince espionne reliée au dispositif de simulation et destinée A être branchée sur les bornes d'un bottier

de microprocesseur présent sur la carte A tester.

Ainsi, il est possible de faire un test fonctionnel d'une carte A microprocesseur en faisant fonctionner celui-ci pour qu'il effectue un programme de test prédéterminé auquel il a accès par l'intermédiaire

du dispositif de simulation de mémoire morte Avantageuse-

ment, ce programme est chargé depuis le dispositif A

mémoire de masse clans un circuit à-mémoire vive On réa-

lise ainsi l'association du microprocesseur de la carte A tester avec une mémoire morte virtuelle et dès que le progra L-:lle contenu dans celle-ci est effectué, il peut être lreimpliacé par un nouveau progralmme lutl dans le dispositif

àA mémoire do nmasse Grace à cette configuration, on réa-

lise au moyen d'un matériel relativement léger et peu oné-

D réalise au moyen d'un matériel relativement léger et peu reux un test complet d'une carte à microprocesseur avec pratique Ment aucune limitation de la durée du test si ce

n'est celle résultant de la capacité des mémoires utilisées.

Aussi, La présente demande a-t-elle encce pour objet Lu procédé de test de carte A microprocesseur

faisant application de l'ensemble de test défini ci-

avant et caractérisé en ce qu'il comprend les étapes de

test statique de la carte, test foncrionnel avec si:nu-

lation du microprocesseur de la carte testée et test fonlctionllnel avec fonctionnement du microprocesseur de la

carte A tester sur tuie mémoire morte virt L Lelle.

L'invention sera mieux comprise A la

lectlue de la description faite ci-après, à titre

indicatif mais non limitatif, en référence aux dessins annexes sur lesquels: la figure 1 est un schéma général d'un ensemble de test conforme à l'iniention, la figure 2 montre des schémas plus détaillés de circuits de l'unité de base faisant partie de l'ensemble de la figure 1, les figures 3 et 4 illustrent des

exemples de réalisat-ion de circuits d'unités inter-

médiaires spécifique de cartes A tester, la figure 5 est un schéma plus détaillé du dispositif de simulation de microprocesseur faisant partie de l'ensemble de la figure 1, la figure 6 illustre le dispositif de simulation de mémoire morte faisant partie de l'ensemble de la figure 1, la figure 7 est un organigramme relatif aux opérations effectuées par l'ensemble de test de la figure l pour l'exécution d'un test fonctionnel, et la figure 8 est un schéma partiel d'une

variante de réalisation du dispositif de simulation.

L'ensemble de test illustré par la figure

1 cormprend une unité de base standard 10 reliée à un dis-

2531230 1

positif 11 à mé 6 moire de masse, à une console 12 et, par l'intermédiaire d'une unité 6 spécifique 20, a une carte

à tester 30.

L'unité de base 10 comporte un système à micro-ordinateur comprenant notamment tl circuit d'unité centrale 100, un circuit 110 de mémoire morte (ROM), un

circuit 120 de mémoire vive (RAM), tu circuit 130 for-

mant interface avec le dispositif l à memoire de masse et un circuit 140 d'interface d'entrées et de sorties

connectable à l'unité spécifique 20 Ces différents cir-

cuits sont interconnectés au moyen de bus 150 et sont implantés sur des cartes respectives logées dans un même boitier Une telle structure de micro-ordinateur est classique On se contentera donc de donner ci-après

une description succinte de ces différents circuits en

regard de la figure 2.

Les références 151, 152, 153 désignent

respectivement les bus d'adresses, de données et de contrô-

le Les mots véhiculés par les bus d'adresses et de données sont par exemple respectivement de seize bits AO à A 15 et dehuit bits Do à D 7

O 15 7

Le circuit d'unité centrale 100 comporte

une unité centrale 101 à microprocesseur associée à un cir-

cuit 102 d'horloge à quartz,tous deux reliés aux bus de

contrôle 153 Le microprocesseur 101 est par exemple ce-

lui commercialisé sous la référence " 6800 " par la socié-

t L des Etats-Unis d'Amérique MOTOROL Ao Des barrières de données 103, 103 ' amplifient les données allant du bus 152 au microprocesseur 101 ou inversement Ces barrières sont commandées par des signaux produits par mun sélecteur

de lect-ure/écriture en fonction de signaux pro-

venant du bus de contrôle 153 Les mots d'adresses pro-

duits par le microprocesseur sont amplifiés et transmis au bus d'adresses 151 Celui-ci est également relié à un circuit comparateur d'adresses 105 et à un circuit de décodage 106 Des circuits d'interface 107, 107 ' et 2531230 l 108 sont reliés à des prises respectives Pl, P 2 et

P 3-P 4 qui permettent de relier le circuit d'unité cen-

trale 100, et donc l'unité de base 10, à la console 12 par un câble 15 ainsi qtle, si désiré, à uln clavier et à une imprimante L'adressage des circuits d'interface est réalisé au mo-yen du circuit de décodage lob qui reçoit uale partie des mots d'adresses (par exemple les quatre bits de poids le plus faible) tandis que le comparateur d'adresses 105 reçoit la partie restante Les

circuits 107, 107 ' sont par exemple des circuits d'inter-

face série (ACIA) tandis que le circuit 108 est par exemple

tui adaptateur d'interface programmable (PIA) Des barri-

ères de données 109, 109 ' amplifient les données allant du bus 152 aux circuits d'interfaces ou inversement Elles sont commandées par des signaux produits par le sélecteur 104. Le circuit 110 de mémoire ROM est destiné

à stocker les programmes résidents,c'est-A-dire ceux re-

latifs au fonctionnement de base de l'enselmble de test.

Ce circuit comprend par exemple huit blocs 111 de mémoire morte (ROM), ayant par exemple chacun une capacité de

huit Koctets, et segmentables Koctet par I(octet L'adres-

sage est possible clans tout l'espace mémoire, huit Koctects par huit Koctects au moyen d'interrupteurs miniatures 112 branchés entre les sorties d'tun circuit 113 de décodage et segment ation et les entrées correspondantes des blocs mémoires 111 I Les mots d'adresses provenant du bus 151 sont, pour une première partie (par exemple les dix bits de poids faibles) amplifiés et appliqués aux entrées d'adresses des blocsmémoires, pour une deulxièmne partie (par exemple les trois bits de poids forts) appliqués à un comparateur d'adresses 114 et, pour la partie restante, appliqués au circuit 113 Les données lues dans les blocs nmémoires 111 sont transférées au bus 152 à travers une barrière amplificatrice 115 commandée par un circuit 116 de sélection de lecture Ce circuit 116 reçoit des signaux provenant du bus de contrôle 153, du comparateur 114 et d'un circuit de validation de lecture relié aux sorties du circuit 113 par l'intermédiaire des interrupteurs 112 I 1 est possible de réduire cette mémoire 1 llet de charger le programme résident à partir du disque.

Le circuit A mémoire vive 120 est destiné au sto-

ckage de données, notamment relatives aux séquences de test

à réaliser sur la carte 30 Ce circuit comprend une mémoi-

re vive 121 (RAM), par exemple une mémoire vive dynamique de 64 Koctets, avec ses circuits associés respectivement

contrôleur de mémoire vive 122, horloge de rafraichisse-

ment 123 et générateur de cadencement 124 Des barrières de données 125, 125 t amnplifienlt les données allant du bus 152 à la mémoire 121 ou inversement Elles sont commandées

par im circuit 126 de sélection de lecture/écriture Lecan-

trôleur 122 et un circuit 127 de décodage et segmentation

reçoivent des signaux transmis par le bus de contrôle 153.

Les mots d'adresses provenant du bus 151 sont appliqués pour mune p r e m i e r e partie (par exemple les 14 bits de poids faibles) à un circuit d'aiguillage 128, et pour une deuxième partie (par exemple les six bits de poids

forts) au circuit de décodage et ségmentation Le contro-

leur 122 reçoit également une partie de chaque mot d'adres-

se (par exemple les deux bits de poids forts) Ainsi, au moyend'interrupteurs miniatures associés au circuit 127 il est possible de réaliser une segmentation de la mémoire 121 Koctet par Koctet Ulh dispositif d'inhibition automatique

de mémoire peut également être prévu.

Le circuit d'interface 130 est destiné à permettre le transfert en mémoire vive de données lues dans l'unité

i mémoire de masse Cette dernière est par exemple cons-

tituée par un lecteur ll de disques souples Le circuit

est donc un circuit classique d'interface disque, com-

prenant un contrôleur de disque 131 avec ses circuits asso-

ciés notamment d'horloge à quartz 132 et de boucle à ver-

rouillage de phase 133 Le contrôler 131 est relié l une prise 134 permettant la liaison avec le lecteur de disques au moyen d'unlm câble en nappe 13 Des barrières de données 136, 136 ' ampl Jfienit les données allant du bus 152 au contrôleur 131 et a la prise 134, ou inverselment L Elles sont commnandées par un sélecteur 137

D de lecture/écriture recevant 'des signaux du bus de con-

trôle 153 et d'un comparateur d'adresses 138 relié au bus d'adresses 151 Le sélecteur 137 fournit également des signaux de commande au contrôleur de disque 131 Un circuit 139 de décodage de commande de disque fournit

des signaux de commande au-lecteur de disque par l'inter-

médiaire de la prise 134, en fonction de mots de données

reçus Le cas échéant, des sélecteurs i Jourro 1 xt 8 tre pré-

vus pour a Lre actionnés en fonction 'de la densité (sim-

ple de- sité double densité) et/ou de la dimension ( 5

pouces 1/4 ou 8 pouces) des disques souples.

Enfin, le circuit 140 comprend essentiel-

lement des adaptateurs d'interface programmables 141 (PIA)

fournissant des entrées/sorties programmables et permet-

tant la mémorisation de données entrantes et sortantes.

Les circuits 141 sont par exemple au nombre de quatre reliés à deux prises 142, 142 ' de connexion de câble en nappe Chaque prise 1142, 142 ' est reliée à deux circuits

141 respectifs Des barrières de données 143, 143 ' ampli-

fient les données allant du bus 152 aux circuits 141, ou inversement Elles sont commandées par un sélecteur 1141 de lecture/écriture en fonction de signaux transmis par le bus de contrôle 153 Un compa-trateur d'adresses reçoit les mots d'adresses acheminés par le bus 151

et permet de sélectionner les circuits d'interface 141.

Chacul de ces derniers est relié au bus de contrôle 153 poure transmettre des signalux sortants provenant de ce bils ou des signaux entrants destinés à ce buse De ce qui précède, il résulte bien que le systè 6 me de type micro-ordinateur avec les circuits 100, 110, 120, 130 et 140 décrits succintement ci-avant a Iu Ie str ucture et un fonctionlnement classiques cqu'ril n'est

2531233,

donc pas'n-écessaire d'approfondir ici.

On note sur la figtu-e i que l'unité de base comporte encore un circuit 160 Celui-ci fait partie d'Lm dispositif de simulation de microprocesseur

et de mémnoire morte dont la description détaillée est

faite plus loin en irférence aux figures 5 et 6.

Un exemple particulier de réalisation d'une unité intermédiaire sera maintenant décrit en référence aux figures 1, 3 et 4 Dans cet exemple, let carte 30 est une carte d'interface microprocesseur/éléments

de puissance.

Les entrées de la carte 30 sont au nombre de 57 et les sorties de 50 22 entrées sont affectées à la commande de 22 transistors de puissance destinés à fournir des signaux d'actionnement de solénoïdes sur 22 sorties respectives 4 entrées commandent 4 transistors de puissance contrôlant en sortie la commutation dlune alimentation haute tension 3 entrées sont reliées à des amplificateurs opérationnels qui réalisent lume horloge à 100 Hz et deux amplificateulrs de capteur sur 3

sorties respectives Un circuit de commande de développe-

ment automatique avec notamment %u convertisseur numé-

rique/analogique et tum amplificateur à gain variable commandé numériquement, est associé à 13 entrées et 3

sorties 6 autres entrées et 6 autres sorties correspon-

dent à 4 triacs et à 2 circuits de commande de triac On note encore sur la carte un coupleur optique et une commande de diode électroluminescente associés chacun à une entrée et une sortie Enfin, le reste des entrées et sorties est affecté aux alimentations (-5 V, -4 V, 5 V et 12 Vrégulés,

27 V non 1 régulé): tensions appliquées à la carte ou dé-

livrées par celle-ci et contrôle.

L'unité intermédiaire 20 comporte un circuit 200 qui a pour fonction de véhiculer les signaux entre le circuit dtinterface universel 140 et les circuits 210, 220,230 et 24110 affectés au Lx tests'des fonctions t'propres de la carte, ces différents circuits étant interconnectés au moyen de bus 250 (figure 1) et étant implantés par exemple sur des cartes respectives

différentes mont-ées dans un même boltier.

Le circuit 200 (figure 3) comprend une

prise 201 par laquelle il est relié au circuit d'inter-

face 140 au movyen d'un câble en nappe 14 Les signaux arri-vait A la prise 201 sont, d'une part, des signaux d'adresses transmis sur uln bus d'adresses 251 à travers tule barrière amplificatrice 203 et, d'autre part, des signaux de signalisation et commande appliqués à un circuit d'amplification 204 Les signaux sortant de la prise 201 sont des signaux de données provenant notamment d'un bus de données 252 Les signaux d'adresses, après

décodage dans les circuits 210, 220, 230, 240, four-

nissent les signaux de commande pour le test des fonctions de la carte Dans l'exemple illustré, le bus d'adresses est un bus de 16 bits; on peut alors lui faire correspondre les 16 sorties de l'un des circuits d'interface programmable 141 Un autre circuit 141, d'une part, récupérera les signaux de données sur un bus de 8

bits et d'autre part, transmettra les signaux de signali-

sation et commande également sur un bus de 8 bits Dans cet exemple, pour chaque signal de commande on pourra donc engendrer jusqu'à 8 signaux de test Par ailleurs, deux circuits 141 seulement étant utilisés, le câble en nappe 202 n'est relié qu'à l'une des prises 142 et 142 ' Bien entendu, dans d'autres cas, ces deux prises pourront être utilisées si nécessaire Un circuit 205 engendre un signal de réinitilisation automatique RESET AUT à la mise sous tension tandis qu'un circuit 205 ' engendre ul signal de réinitialisation programmée RESET PROG en réponse au décodage d'lu mot d'adresse particulier, le circuit 205 ' ayant des entrées recevant tout ou partie des bits dtadresses en sortie de la l)>ari Lr Le 203 L Un 1 le porte OU 203 " a deux entrées reliées ,: aux sorties des circuits 205 et 205 ' pour transmnettre u I signal l ESET sur un conducteur 253 en réponse au signal RESET AUT ou RESET PRO O G La barrière 203 est commandée par un circuit 2032 recevant tu signal du circuit 205 et utm des signaux de signalisation et commande en sortie du circuit 204 Les autres signaux de sortie de ce circuit 204 comprennent: des signaux de commando de signalisation appliqués à une prise 206 pour commander

différents affichages sur le bottier de l'unité inter-

médiaire (par exemple: "test en cours""carte bonne" "carte mauvaise"); un signal de commande d'tu L relais 207 de mise sous tension pour l'alimentation de la carte; et tun signal de commande d'une barrière 208 branchée entre

un circuit identificateur 209 et le bus de données 252.

Le dircuit identificateur 209 contient wu code d'identi-

fication de l'unité intermédiaire 20 et de la carte asso-

ciee 30 afin de permettre, avant le test proprement dit,

la vérification par comparaison de codes, de la corres-

pondance entre la carte à tester et le programme de test

chargé dans l'unité de base.

Les circuits 210, 220, 230, 240 destinés au test de fonctions particulières de la-carte 30 seront maintenant décrits On notera sur les figures 3 et 4 que, pour simplifier la représentation, la carte 20 a été

figurée avec les schémas de chacun de ces circuits.

Avantageusemel'lt l'ensemble de test comprend des connectelu-s 28 (figure 1) qui sont montés sur l'txité intermédiaire, sont reliés atuxdits circuits 210 à 240 et permettent de connecter la carte à tester à l'ensemble de test par les bornes d'entrée et sortie normales de

cette carte Cette disposition est préférée au système.

de connexion comprenant des pointes de contact appliquées avec pression en différents points du circuit imprimé car, avec ce système, d'une part, les connexions d'entrée et de sortie de la carte ne sont pas testées et, d'autre part, la pression exercée su-r les pointes de contact

peut rétablir sur le circuit imprimé des contacts précé-

demment défectueux.

Le circuit 210 (figure 3) est destiné au test des alimentations et de l'horloge à-100 Hz de la carte 30 Un circuit de sélection d'adresses 211 permet de décoder des signaux de commande qui sont mémorisés dans rule memoire 212 pour ce qui concerne les signlaux de commande à appliquer sur des entrées de la carte 30 et dans une mémoire 213 pour ce qui concerne les signaux de commande du recueil des résultats de test Les signaux numériques enregistrés dans la mémoire 2 l 2 sont

convertis sous forme analogique au moyen d'un convertis-

seur 214 et amplifiés par un amplificateur 215 avant d'être appliques aux entrées voulues de la carte 30 afin

d'assurer le fonctionnement des alimentations de celle-ci.

Un circuit 216 comprend des charges et des convertisseurs analogiquoe/numériques qui reçoivent les tensions d'alimentation disponibles sur différentes sorties de la carte et convertissent-c es signalux sous forme numérique De préférence, les alimentations sont chargées à une valeur plus élevée que la valeur nominale pour se placer dans des conditions non favorables Les valeurs numériques obtenues sont comparées à des seuils de maxima et de minima et le résultat de la comparaison, pour chaque tension, est disponible sous forme d'un bit Les différents bits, par exemple huit, constituant les résultats de test des différentes alimentations sont acheminés sur' le bus 252 à travers une barrière de données 216 commandée par un signal de sortie de la mémoire 213 Le signal d'horloge à 100 Hz est également appliqué à un circuit de charge et de conversion Le signal numérique produit, par exemple en format de 4 bits est appliqué à lune barrière de données 217 Celle-ci est commandée par un signal de sortie de la mémoire 213, le test de l'horloge étant

réalisé par un programme échantillonnant le signal numé-

rique appliqué à la barrière 217 On notera enfin que la remise à zéro des mémoires 212 et 213 est commandée

par le signal RESET véhiculé par le conducteur 253.

Le circuit 220 (figure 3) est destiné au test des 22 transistors de la carte 30 Un détecteur d'adresses 221 décode les adresses reçues du bus 251 et applique des signaux de commnulde correspondants à un registre 222 à décalage à droite par exemple à 4 bits avec Cerntrl Uc S 6 " ie OC; soorie Ial L Ie bit W plrsen l sti' une première sortie du registre 22 est appliqué à l'entrée d'un registre 223 à 22 bits à décalage à droite avec entrée série et sortie parallèle Les signaukx présents sur 22 sorties du registre 223 sont convertis par un convertisseur 224 et amplifiés par un amplificateur 225 avant d'être appliqués aux 22 entrées de la carte 30

affectées aux transistors à tester Les 22 sorties corres-

pondantes de la carte sont appliquées à un circuit 226 de charge et de conversion analogue/numérique En

sortie du circuit 226 on dispose donc de 22 bits repre-

sentant les signaux de test des 22 transistors Les signaux de test sont acheminés séquentiellement vers le bus 252 sous forme de 2 mots de 8 bits et d'un mot de 6 bits à travers des barrières de données 227, 228, 229 commandés par les signaux présents sur les deuxième, troisième et quatrième sorties du registre 22 La remise à zéro

des registres 222, 223 est commandée par le signal RESET.

Le circuit' 230 (figure 4) est destiné au test des 4 triacs de la carte ainsi que d'autres circuits de la carte (notamment les amplificateurs de capteurs,les 4 transistors de puissance commandant la commutation d'alimentation haute tension et le coupleur optique) Un détecteur d'adresses 231 connecté en entrée au bus 251 applique des signaux de commande à l'entrée série d'un premier registre à décalage 232, aux entrées d' autorisation dl'écriture et d'effacement d'une mémoire 233, à l'entrée série d'un second registre à décalage 2341 et à l'entrée d'une seconde mémoire 235 Les sorties

253123 00

parallèles, par exemple en 4 bits, du registre 234 sont appliquées, d'une part, à l'entrée de la mémoire 233

et, d'autre part à lwu circuit 236 de commande de relais.

Les sorties parallèles, par exemple en 7 bits, des registres 232 sont reliées à 7 entrées correspondantes

de la carte 30 par l'intermédiaire de circuits conver-

tisseur 232 ' et amplificateur 232 " De façon similaire, de la mémoire 233, est reliée en sortie, par exemple sur 4 bits, a 4 entrées de la carte 30 par l'intermédiaire de circuits convertisseur 233 ' et amplificatetur 233 " Le circuit 236 commande un relais destiné à mettre sous tension Lue charge reliée à une sortie de la carte 30 et

incluse dans um circuit 238 de charge et conversion logi-

que Un autre circuit 237 de charge et conversion logique a ses entrées reliées i d'auttres, par exeoimple seplt, sorties de la carte 30 En sortie des circuits 237, 238, on dispose donc de 8 signaux de test qui sont acheminés sur le bus 252 à travers une barrière de données 239 commandée par la mémoire 235 Les remises à zéro des registres 232, 234 et de la mémoire 235 sont commandées

par le signal RESET.

Le circuit 240 (figure 4) est destiné au test des éléments de la carte 30 affectés à la commande de développement automatique Schématiquement, ces éléments comprennent un convertisseur numérique/analogique 31 dont la sortie est appliquée à un amplificateur 32 de gain G et à tune entrée d'un comparateur 33 L'autre entrée de

ce coml-aratelur reçoit le signal de sortie d'un ampli-

ficatetar 34 à gain commandé numériquement Sont encore prévus un diviseur 35 qui commande le comparateur 33 et un circuit 36 de commande de diode électroluminescente.

Le circuit 240 comporte un sélecteur d'adresses 241 dont l'entrée reçoit des mots d'adresses du bus 251 et qui délivre en sortie des signaux appliqués à un premier compteur 242, tun second compteur 243, un registre 244 à entrée série et sorties parallèles, tul circuit 245 de

253123;

commande de diviseur et une mémoire 246 Les contenus

des compteurs 242, 243, sont convertis par des convertis-

seurs logiques 242 '1, 243 e sous forme de mots numériques de 8 bits et 4 bits appliqués aux entrées convenables de la carte 30 pour former respectivement le mot appliqué à l'entrée du convertisseur 31 et le mot de commande du gain de l'amplificateur 34 Ce dernier reçoit sur son

entrée lun signal analogique produit par conversion -

au moyen d'un convertisseur 244 ' du mot présent eix sortie

du registre 244 Le mot numérique de sortie du conver-

tisseur 242 ' est amplifié et converti sous forme analogique au moyen de circuits 24212 et 242 "' Le signal analogique résultant est appliqué aux entrées de deux aniplificateurs 247, 247 ' de gains G' et G" Un premier comparateur 248 reçoit sur ses entrées positive et négative respectivement, le signal de sortie de l'amp Ificateur 32 et celui de l'amplificateur 247 Un second comparateur 248 ' reçoit sur'ses entrées positiveet négative respectivement le signal de sortie de l'amplificateur 32 et celui de l'amplificateur 247 g Les signaux de sortie des comparateturs 248 et 248 ' constituent des signaux de test permettant de vérifier que le gain G de l'tamplificateur

32 es L bien compris entre deux valeurs G' et G" prédéter-

minées La sortie du circuit 245 est reliée au circuit diviseur 35 tandis que le circuit 36 reçoit un signal formé par un des bits de sortie du convertisseur

logique 243 ' Des circuits de charge et conversion logi-

que 249, 249 'ont leurs entrées reliées aux sorties du comparateur 33 et du circuit 36; leurs signaux de

sortie constituent, avec les signaux issus des compara-

teurs 248, 248 ' ies signaux de test produits par le circuit 240, signaux qui sont acheminés sur le bus 252 à travers une barrière de données 246 ' commandée par la mémoire 246 La remise à zéro de cette memoire ainsi que des compteurs 242, 243 et du registre 244 est commandée

par le signal RESET.

Le fonctionnement des circuits décrits ci-avant de l'unité intermédiaire découle de ce qui pr 6 cède Les circuits permettent de réaliser un test statique de la carte 30 notammentr par les opérations suivantes initialisation de l'ensemble de test, raccordement de la carte à tester, chargement du programme de test

correspondant dans l'ulité de base.

contrôle de l'identité entre le code identificateur de l Vulité intermédiaire et un code contenu dans le programme chargé dans l'unité de base, test séquentiel des éléments de la carte dans l'ordre déterminé par le programme avec réalisation

de phases successives comprenant chacune: la réinitiali-

sation de circuits de l'unité intermédiaire, la trans-

mission de mots d'adresses vers l'unité intermédiaire, la mémorisation au niveau du circuit d'interface de l'unité de base des signaux de test résultants produits# la comparaison de la configuration de ces signaux de test avec une configuration prédéterminée et l'enregistrement du résultat de la comparaison, contrôle des résultats de comparaison, et

affichage du résultat du test.

Bien entendu pour la réalisation des tests statiques, les circuits de l'unité intermédiaire seront à chaque fois adaptés à la carte à tester, les principes de réalisation et de fonctionnement de ces circuits étant les mêmes que ceux relatifs aux circuits décrits ci-avant à titre d'exemples en référence aux

figures 3 et 4 i.

Unil mode de réalisation du dispositif de simulation de microlprocesseur faisant partie de l'ensemble

de test selon l'invention sera maintenant décrit en réfé-

rence a la figure 5 Ce dispositif peut en pratique 8 tre partagé en deux circuits 160 et 260 implantés par exemple sur deux cartes différentes Le circuit 160, ou circuit émulateur, est commun aux mnicroprocesseurs à simuler, il peut être logé dans le boîtier de l'unité de base 10 o il est relié aux bus 150 Le circuit 260, ou circuit d'interface, est particulier au microprocesseur à simuler présent sur la carte à tester; il peut être logé dans le bottier de l'unité intermédiaire 20 o il est relié à des bus 250 ' Les deux circuits 160 et 260 sont reliés par l'intermédiaire d'un câble en nappe 16 qui connecte une prise 161 du circuit 160 à ule prise 29 de l'ulité

intermédiaire (figure 1).

La simulation du mircoprocesseur d'une carte à tester comprend notamment la génération des signaux "statiques" tels que ceux relatifsà leautorisat'ion ou commande de lecture ou écriture, (R/W, 10 W, IOR, MBI, AR, V}r A) on a la mise en sommeil du microprocesseur à simuler (RESET VP) , et la simulation d'tune plage

d'adresses dans le plan mémoire du microprocesseur à simu-

ler.

Ainsi, le circuit émulateur 160 comprend

un circuit 162 de décodage de commande de signaux statiques.

Le circuit 162 est reliéi à un circuit 163 de s-élection des adresses de commande, le décodage étant réalisé sur des bits d'adresses reçus du bus 151 en réponse à des

commandes reçues du bus 153 L'utilisation de 4 bits d'a-

dresses pour la commande des signaux statiques permet de produire 16 signaux de sortie transmis par unl bus 162 ' sur la prise 161 Un circuit 164 de décodage dynlamique reçoit des bits d'adrlesses du bus 151 et des signaux de commande du bus 153 et est destiné, d'une part, à commander la génération de signaux d'autorisation au moyen dituo circuit 165 et, d'autre part, à commander le truquage ou conversion des adresses transmises sur le bus 151 Pour la commande de la génération des signaux d'autorisation, le circuit 164 est relié à un circuit 166 de sélection d'adressesielatives aux autorisations Les signaux d'autorisation produits (notamment autorisation de lecture écriture R/W',

autorisation de simulation de microprocesseur ASM, auto-

risation des signaux statiques) sont -transmis à la prise 161 Pour la commande de la conversion d'adresses, le circuit 164 est relié à un circuit 167 de sélection de zone simulée qui permet de sélectionner le nombre de bits de conversion d'adresses Dans l'exemple illustre, la conversion peut porter sur les lunités bits d'adresses

hautes ( 81 i) Après décodage, les adresses hautes "tru-

* quées"' forment, avec les adresses basses ( 8 B)"non truquées" du bus 151, un bus d'adresses 151 ' relié à la prise 161 par un circuit d'amplification 169 A Grâce à cette disposition, il est possible de ramener dans un espace libre du microprocesseur de l'unité de base un

bloc ou fen 8 tre compris dans le plan mémoire du micro-

processeur simulé de la carte à tester Par le circuit de sélection 167, la "largeur" de la fenêtre peut être modifiée, tandis que cette fenêtre est déplaçable par programme dans tout le plan memoire du microprocesseur simulé Quant au bus de données 152, il est relié à la prise 161 par deux barrières de données 168, 168 ' autorisant la lecture ou l'écriture sur le bus 152 selon l'état d'ul signal de commande R/W", et par un circuit

bidirectionnel 169 D d'amplification et d'adaptation.

Le circuit interface 260 comprend un circuit logique 261 qui reçoit les signaux d'autorisation produits par le circuit émulateur 160 et qui est connecté

à un circuit 262 générateur des signaux de contrôle simu-

lés Celux-ci sont transmis sur un bus de contrôle simulé 253 ' Le circuit 262 reçoit des signaux de commande de signaux statiques transmis par le circuit émulateur 160 et élabore ces signaux statiques dans le format convenable et sous le contrôle du circuit logique 261, ce dernier

recevant iiota Lmmxment les signaux d'autorisation de simula-

tion et d'autorisation de signaiux statiques Le circuit 261 commande en outre: une barrière 263,dont l'entrée est reliée au bus d'adresses 1511 du circuit émulateur et dont la sortie est reliée à un bus d'adresses simulé 251 ', et des barrières de données 264, 264 ' auto- risent la lecture ou l'écriture sur un bus de données

simulé 252 ' Un circuit bidirectionnel 265 d'amplifica-

tion et d'adaptation est branché sur ul bus de données 252 "-entre les barrières 264, 2641 et le circuit analogue 162 D du circuit émulateour i 1 60 Le cii-cl t 261 prodiit ellcolre le s iglal l/W"l qtui collilrllde 1 ' > barlrières de données 168, 168 '; ainsi, le sens d'écoulement des données entre les bus 152, 152 ' est contrôlé par le circuit logique 261, celui-ci recevant notamment le signal d'autorisation de lecture/écriture R/W'o Le circuit dtinterface 260 coîiprend enfin un circuit 266 de lecture de signaux rapides extérieurs transmis sur le bus de contrôle 153 ',

notamment les signaux d'horloge et d'interruption du micro-

processeur simulé, dans le but de contrôler ces signaux.

Le circuit 266 est commandé par le circuit logique 261 et transmet des signaux de test rapide sur le bus de données 252 " Le circuit 266 peut notamment comporter des moyens

de comptage pour compter les signaux d'horloge du micro-

processeur simulé pendant un intervalle de temps déter-

miné par exemple par des signaux de base de temps reçus du circuit 262; le résultat du comptage est transmis en tant que signal de test sur le bus de données pour

vérification de la fréquence de l'horloge.

Le dispositif de simulation de micro-

processeur comporte encore une pince 50 (figure 1) qui est connectée aux bus 251 ', 252 ' et 253 ' et qui est realisée de manière à s'aggripper sur les bornes de raccordement

du microprocesseur présent sur la carte à tester.

I 1 e'st à noter que la présente invention ne consiste pas dans la réalisation d'un dispositif

particulier de simulation de microprocesseur Le disposi-

tif décrit ci-avant en référence à la figure 3 doit être

considéré comme un exemple de réalisation d'lune telle si-

mulation; tout autre dispositif remplissant cette fonction

et même connu en soi, polurait également être utilisé -

On se réfère maintenant à la figure 7 qui

illustre un orgrani raimme des opérations de test fonction-

nel d'une carte à microprocesseur Le cas échéant, un test statique d'éléments de la carte peut être effectué comme

déciit plus haut La carte étant branchée sur le connec-

teur 28 et la prise 50 étant branchée sur le microproces-

seur de la carte, les opérations réalisées sont les suivantes: initialisation du système

test des signaux statiques par établis-

sement des commandes statiques (c'est-à-dire génération des signaux statiques simulés à la vitesse réelle du microprocesseur), lectlure sur bus de données des signaux rapides, vérification de la conformité des signaux lus

et affichage d'ui message en cas de défaut.

test de mémoire morte par établissement des commandes statiques, lecture du contenu de la mémoire morte, comparaison de ce contenu pan blocs avec différeúri Ls

blocs pré-elnregistrés dans une mémoire de masse et mémo-

risation des Résultats des comparaisons dans des cases mémoires de résulats, l'affichage d'un message d'erreur éventuel étant différé, test de mémoire vive par établissement

des commandes statiques, et parau moins un cycle compre-

nant l'écriture dans la mémoire vive, la lecture dans la 3-0 mémoire vive, la comparaison des configurations écrites et lue, et la mémorisation du résultat dans une case mémoire de résultat, l'affichage d'un message d'erreur éventuel étant différé,

test des entrées de la carte par éta-

blissement des commandes statiques puis réalisation de cyclescomprenant l'établissement d'adresses par le circuit émulateur, la lecture sur les bus de données et la mémorisation de résultat dans une matrice de résultat, gestion des cases mémoire et de la matrice de résultat par traitement des résultats et affichage des défectuosités enventuelles,

test des sorties de la carte par é-

tablissement des commandes statiques puis, comme pour le

test des entrées, réalisation de cycles successif compre-

nant l'établissement d'adresses, la lecture sur le bus de données et la mémorisation de résultat dans une matrice de résultat, gestion de la matrice de résultat par traitement des résultats mémorisés et affichage des défectuosités éventuelles, test en temps réel du microprocesseur simulé par configuration dlun état au moyen du circuit d'interface 140 en vue de placer les entrées de la carte

à tester dans un état statique prédéterminé par le pro-

gramme de test, création delue horloge en temps réel, configuration d'tul autre état statique, vérification de la variation des états concernés (méthode dite des rendez-vous) et affichage d'un message en cas de défectuosité, et sequence de fin de test comprenant le test d'une présence de défaut, le test du bouclage

de programme (nombre de boucles programmées) la signali-

sation du résultat général sur lui voyant et l'arrêt.

La figure 6 illustre ul mode de réali-

sation d'tm dispositif de simulation de mémoire morte pouvant être intégré dans l'ensemble de test conforme à

l'invention Un tel dispositif est destiné à faire fonction-

ner le microprocesseur de la carte à tester sur une mémoire morte simulée à la place de la mémoire morte de cette carte. Le dispositif de simulation de mémoire morte comprend un circuit 270 qui reçoit par la prise 29 des signaux de commande de signaux statiques et des signaux d'autorisation élaborés par le circuit émulateur Le circuit 2 070 comprend une mémoire vive 273 dans laquelle des données peuvent être écrites depuis le bus 252 ' et lues sur un bus de données 272 à travers une barrière de données 274 Les mots d'adresses sont transmis à la memlloire vive depuis le bus d'adresses 251 ' ou, A travers une barrière 275, depuis un bus d'adresses 271 Les barrières 274 et 275 sont commandées par des signaux produits par tun circuit logique de commande 276, lequel engendre également les signaux de commande de la mémoire vive 273 Le circuit logique 276 reçoit des signaux de la carte émulateur, notamment un signal ASMI d'autorisation de simulation de mémoire morte, le signal R/W', et un signal d'autorisation de mémoire morte provenant de la carte A tester Ce dernier signal est transmis par l'intermédiaire d'une prise 60 à laquelle sont reliés également les bus 271 et 272 La prise 60 est destinée A être enfichée sur la carte A tester à la place de la mémoire morte La carte peut alors être testée en simulant la mémoire morte au moyen de la

mémoire vive 273 Celle-ci est chargée A partir du dis-

positif 11 A mémoire de masse par l'intermédiaire des bus 152 et 252 ', le microprocesseur de la carte à tester étaht en sommeil Ensuite, les barrières 274 et 275 sont commandées pour autoriser la lecture dans la mémoire 273 depuis la carte testée Après l'exécution des instructions contenues dans la mémoire vive 273, le bon

fonctionnement peut être testé en examinant la configur-a-

tion des bits d'adresses sur le bus d'adresses du micro-

processeur de la carte A tester A cet effet, une pince espionne 61 conçue pour s'aggripper sur les bornes de raccordement du microprocesseur de façon, d'une part, à prélever les bits d'adresses sur des conducteurs 271 "t et, d'autre part, A transmettreau microprocesseur un signal de commande de mise en sommeil produit par le

2531230 '

circuit de décodage des commandes de signaux statiques faisant partie du circuit émulateur 160 De ce même circuit, sont également reçus un signal de commande dithe barrière 277 placée sur les conducteurs 271 " entre la prise 61 et 'u circuit 278 d'élaboration de signal de résultats et un signal de commande de mémorisation de résultat dans ce circuit 278 Chaque programme enregistré dans la memoire vive 273 peut être conçcu de sorte qu'il se termine par une boucle n'intéressant par exemple qu'une ou deux

adresses basses sur le bus d'adresses du microprocesseur.

Le circuit 278 est alors par exemple formé d'un circuit logique ayant des entrées reliées à des bornes d'adresses non intéressées par cette boucle de fin de programme et délivrant un signal de résultat de test fonction de la configuration des signaux présents sur ces entrées, le signal de résultat de test est mémorisé sous forme d'unlm mot d'um ou plusieurs bits transmis sur le bus dedonnées 252 ' Lors du chargement d'un nouveau programme de test depuis la mémoire de masse dans la mémoire vive 273, le microprocesseur de la carte à tester est mis en sommeil par l'application d'in signal reçu du circuit de décodage des commandes statiques et appliqué à la borne convenable du microprocesseur par l'intermédiaire d'un conducteur 279

auquel la pince espionne 61 est reliée.

Le dispositif décrit ci-dessus permet de

réaliser tun test fonctionnel de la carte à microproces-

seur par les opérations suivantes: mise en place de la prise 60 et de la pince espionne 61 -initialisation du systeème

exécution de cycles successifs compre-

nant: la mise en sommeil du microprocesseur, le charge-

ment de la mémoire vive 273 par un bloc de données lues dans la mémoire de masse, l'activation du microprocesseur, lliregistrement du résultat de test, la lecture de ce résultat, la comparaison du résultat avec une valeur

prédéterminée et la mémorisation du résultat de la com-

paraison dlars lune ia};i C:e de r 6 su l Llats, traitement des résultats mémorisés dans la matrice, et affichage d'ui message de défaut éventuel. Comme déjà indiqué, ce test fonctionnel peut être

r&alisé pratiquement sans autre limitation que celle im-

posée par la mémoire de masse.

Pour certaines applications, il est souhaitable O 10 de disposer d'une zone mémoire indépendante du système à tester, zone dans laquelle peuvent être enregistrées des données normalemient enregistrées dans ule mémoire dont

le bon fonctionnement est mis en doute Cette zone mé-

moire peut être ménagée dans la mémoire 273 et l'accès depuis la carte peut en être commandé par la logique 276 par l'intermédiaire d'unle barrière de donnée 275 ' en parallèle sur la barrière 275 (figure b) On obtient ainsi un dispositif de simulation de mémoire morte et mémoire vive.

Bien entendu, diverses modifications et ad-

jonctions pourront être apportées au mode de réalisation décrit plus haut d'un ensemble et d'mun procédé de test

selon l'invention.

En particulier, la pince espionne 61 et la pince

2 50 pourront être confondues.

Par ailleurs, dclans le cas o le microprocesseur de la carte à tester fonctionne à une vitesse plus élevée que celle du microprocesseur de l'unité de base 10, le

transfert entre le bus de données 252 ' de l'unité spéci-

fique 20 et les bornes de la pince espionne 61 ou 50 peut être effectué en utilisant la technique comme du flot de données ("data streamn"), comme illustré par la

figure 8 Un bloc mémoire 280 peut recevoir par l'inter-

médiaire de la pince 61, de bus respectifs 61 A, 61 D, 61 C

et de barrières respectives 281, 281 ', 281 " des infor-

mations de données d'adresses et de contr le disponibles aux bornes du boîtier de microprocesseur de la carte à tester La mémoire 280 est de façon bidirectionnelle reliée au bus 152 ' par l'intermédiaire dtun circuit 282 d'aiguillage ou multiplexage Par exemple, pour passer.

dttul format 32 bits en sortie de la mémoire 280 au for-

mat 8 bits du bus 1529 (ou inversement), on utilise un

circuit d'aiguillage 282 A quatre voies- Enfiln, uln tlrans-

fert d'informations de la mémoire 28 sur les bus 61 A, 61 D, 61 C est réalisé par l'intermédiaire de buts 28114,

281 h I, 284 " stur lesquels sont mont ées des barrïi 6 fes res-

pectives 283, 283 ', 283 " Un bloc lo o Jiqulte 285 reçoit, d'mune part par l'intermédiaire de la pince 61, des signaux presents sur des bornes du microprocesseur de la carte à tester, par exemple l es signaux d'horloge et les signaux R/W, VMA,}R, IOW, IOR, et, d'autre part, des signaux provenant du circuit de décodage 164 En réponse alux signaux reçus, le bloc logique 285 produit un

signal de lectllre/écriture L/E qui est appliqué au cir-

-cuit d'aiguillage 282 et aux barrières 281, 2811, 28111 et 283, 2839,283 "; le signal L/E commande simultanément l'ouverture (ou la fermeture) des barrières 281 ', 281 ', 281 " et la fermeture (ou l'ouverture) des barrières 283, 283 ', 283 " Le bloc logique 283 produit aussi un signal de commande du circuit d'aiguillage 282, par exemple un signal de 2 bits dans le cas d'un aiguillage

4 voies Un compteur 286 commande la lecture ou l'écri-

tture dans la mlémoire 280 au rythme défini par une hor-

loge prévue dans le bloc logique 285 Ainsi, des

informations destinées ait bus 152 ' peuvent être enre-

gistrées dans la lmémoire 280 A tu rythme correspondant

à la vitesse de fonctionnement en temps réel du micro-

processeur de la carte A tester, le compteur 286 étant alimenté en impulsions d'horloge A la fréquence élevée nécessaire Ensuite, ces informations sont lues à vitesse plus faible compatible avec celle de fonctionnement du microprocesseur de l'unité de base l O, en alimentant le compteur 286 en impulsions d'horloge à ule fréquence moins élevée L'opération inverse peut être réalisée en enregistrant d'abord dans la mémoire 280 des infor- mnations provenant du bus 132 ' puis en les restituant à la vitesse nécessaire a travers les barrières 283,

283 ', 283 ".

i Ensemible detn utest atutomia Liqu Le c-,Netralisé (le cal-tes Cie circuits Ij: 1 ' O Tp Jl une unité (le base standrard,c uni di-:pcn) :itif de visualisation ou d'afffticliage et (les iun-ité 8 spér)cifiîqies interinédiaires

corre 1 cspondant aux différentes cartes at tester, de manièer-

a te-ster ialzque carte en la reliant à l'mt de base par 1 ' interimedciai re de Itunité spécifique correspondante, elnse Mible* caractérisé en ce que un disp)ositif ( 211)m iémioire de masse

est î'eli C à i-li'imnité dle baise ( 10) poiu Eastr celle-

ci les pi'ogpralifiies relatifs aux 'tests efcte sur chanque carte à Lester ( 30),

l'unité de base ( 10) est essentielle-

ment un systèmne àt micro-ordinateur et comporte au moins tun circuit ( 130) de liaison avec le dispositif à memtoire

de mansse, tmi circuit ( 100) d'unité centrale à micro-

processeur, un circuit ( 110) à jninéoira morte contenant (les programnmes relatifs au fonctionnement de base du dispositif de test, tun circuit ( 120) à mémoire, vive destiné à J 1 'enregistreinent die prograimmes de test transmis par le dispositif a mémoire de mnasse ( 11), un circuit Wlîo) d'inter'face d' Ientrées et cde sorties comprenant des mioyens pour memioriser dos signaiux transmiis et reçus par 2,5 ce circui t d-'-interface, et des conducteurs ou bus ( 150) reliin t, entre -eux lesdits circuits de -I 'unité de base, et un dispositif de simu)tlation comprend iui circui t ( 160, 260) de siimulation de microprocesseur relié auxdits bus '( 150) die l'unité de base ( 10) et une prise ( 50) reliée à ce circuit de simula J ti on et destinée a âtre branché'e sur les bornes de raccordemient d'un bottier de microprocesseur dans le cas de test d'une

carte i microprocesseur.

2 Enlsem- bl e de tres Ltsola revendi cati on 1, caractérisé eii ce que le dispositif de simulation coinporte

Int ne tui p)r-ibt ( 60) re i 16 e à îum 1 circ 7 iui ( 270) de simiula-

tion de mémoire morte destin 6 e à être branch 6 e sur les bornes de raccordement d'iun support de boîtier de mémoire morte présent stu ll a carte à tester, et une pince espionne ( 61) rel*iée au dispositif de s:i mu 1 at o: et destinée A être branchélee sur les bornes d'un bottier de microprocesseur

présent sur la carte A tester.

3 Ensemble de test selon la revendication 2, caractérisé en ce que la pince espionne ( 61) est reliée àA un circuit logique ayant des entrées destinées A être

reliées A des bornes d'adresses du boîtier de micropro-

cesseur et au moins une sortie reliée A l'unité de base, de manière A délivrer sur sa'sortie uw signal de résultat

de test en fonction de la configuration-des signaux pré-

sents sur ses entrées.

4 Procédé de test automatique de cartes de circuit imprimé à microprocesseur, au moyen de l'ensemble de test selon la revendication 2, caractérisé en ce qu'il comprend les étapes suivantes

connexion de l'unité spécifique inter-

médiaire, correspondant à la carte A tester, entre celle-

ci et l'unité de base, chargement dans le circuit à mémoire

vive de l'un'ité de base d'un programme de test corres-

pondant à la carte à tester, réalisation d'utl test statique par des cycles successifs d'interrogation-réponse qui comprennent chaculn: l'application d'unt motif logique d'interrogation particulier aux sorties du circuit cid'interface d'entrées/ sorties de l'tunité de base, Je recueil d' ul motif logique de réponse aux en Itrées dudt(lit circuit d'inte-rface et la comparaison du motif logique de réponse avec un motif logique prédéterminé,

réalisation d'iun premier test fonction-

nel comprenant notamment: la substitution au microprocesseur de la carte A tester dlt'un microprocesseur simulé au moyen du dispositf de

simulation de microprocesseur; l'application d'un ensem-

ble de signaux prédéterminé aux sorties du circuit d'in-

terface de l'unité de base; l'exécution au moyen du micro-

processeur simulé, d'au moins um programme prédéterminé; et le recueil de données par l'unité de base aux ent;r(es dudit circuit d'interface et/ou par l'intermédiaire du circuit de simulation de microprocesseur, et

réalisation d'un second test fonction-

nel par connexion de la prise du dispositif de simulation de mémoire morte sur un support de boitier de mémoire morte de la carte à tester, et exécution de cycles de tests fonctionnels successifs comportant chacun: la mise en sommeil du microprocesseur de la carte à tester; le

chargement dans une m 6 moire vive cld'u programme prédéter-

miné lu dans le dispositif à mémoire de masse; l'acti-

vation du microprocesseur de la carte à tester et l'exé-

cutior dudit programme prédéterminé chargé; et le re-

cueil dans l'unité de base d'au moins un signal de résultat. 5 Procédé de test selon la revendication 4, caract 6 risé en ce que, pour la r 6 alisation du second test fonctionnel, la pince espionne est connectée aux bornes de raccordement du bottier de microprocesseur présent sur la carte à tester et le signal de résultat de chaque cycle de test fonctionnel est transmis à l'utit 6

de base par l'intermédiaire de la pince espionne.

6 Prhocédé de test selon la revendication , caractérisé en ce que le signal de résultat est obte- nu par combinaison prédéterminée de signaux présents sur un certain nombre de bornes d'adresses du microprocesseur

de la carte à tester.