ES2453046T3

ES2453046T3 - Control device of a power transistor

Info

Publication number: ES2453046T3
Application number: ES10165936.5T
Authority: ES
Inventors: Petar Grbovic
Original assignee: Schneider Toshiba Inverter Europe SAS
Current assignee: Schneider Toshiba Inverter Europe SAS
Priority date: 2009-07-07
Filing date: 2010-06-15
Publication date: 2014-04-03
Anticipated expiration: 2030-06-15
Also published as: CN101944837A; JP5675190B2; CN101944837B; US8427226B2; FR2947973B1; FR2947973A1; EP2276173B1; US20110006838A1; EP2276173A2; JP2011019390A; EP2276173A3

Abstract

Dispositivo de control de compuerta de un transistor de tipo JFET que comprende una compuerta, un drenaje y una fuente, comprendiendo dicho dispositivo: - un circuito de generación de tensión (11) que comprende una salida (out2) conectada a la compuerta (G) del transistor, estando destinado dicho circuito a generar en la salida una tensión compuerta-fuente de referencia (VREF) siguiendo una rampa de tensión predeterminada; caracterizándose el circuito de generación de tensión porque comprende: - un circuito de limitación de tensión (12) que comprende un transistor bipolar (Q3) y unos medios de comparación entre la tensión compuerta-fuente (VGS) del transistor JFET y un valor máximo (VGS_max) predeterminado, estando destinado dicho circuito de limitación a limitar la tensión compuerta-fuente de referencia (VREF) a dicho valor máximo (VGS_max) predeterminado cuando la tensión compuerta-fuente (VGS) en los bornes del transistor JFET ha alcanzado dicho valor máximo.Gate control device of a JFET type transistor comprising a gate, a drain and a source, said device comprising: - a voltage generation circuit (11) comprising an output (out2) connected to the gate (G) of the transistor, said circuit being intended to generate a reference gate-source voltage (VREF) at the output following a predetermined voltage ramp; the voltage generation circuit being characterized in that it comprises: - a voltage limiting circuit (12) comprising a bipolar transistor (Q3) and means for comparing the gate-source voltage (VGS) of the JFET transistor and a maximum value ( VGS_max) predetermined, said limiting circuit being intended to limit the reference gate-source voltage (VREF) to said predetermined maximum value (VGS_max) when the gate-source voltage (VGS) at the terminals of the JFET transistor has reached said maximum value .

Description

Dispositivo de control de un transistor de potencia Control device of a power transistor

Campo de la invención Field of the Invention

La presente invención se refiere a un dispositivo de control de un transistor de potencia, de manera más particular de un transistor con efecto de campo de unión de tipo JFET (Junction Field Effect Transistor). El transistor JFET se fabricará, por ejemplo, en un material con una gran energía de banda prohibida, como el carburo de silicio o el nitruro de galio. Este tipo de transistor se puede emplear, en particular, en un ondulador con modulación por ancho de pulso (MLI o PWM por Pulse Width Modulation en inglés). The present invention relates to a control device of a power transistor, more particularly a transistor with a JFET type junction field effect (Junction Field Effect Transistor). The JFET transistor will be manufactured, for example, in a material with a high bandwidth energy, such as silicon carbide or gallium nitride. This type of transistor can be used, in particular, in an inverter with pulse width modulation (MLI or PWM for Pulse Width Modulation in English).

Se han escrito numerosas publicaciones a propósito del control de transistores, en particular de tipo IGBT (Insulated Gate Bipolar Transistor). Numerous publications have been written regarding the control of transistors, in particular of the IGBT (Insulated Gate Bipolar Transistor).

En el control de un transistor, el principal problema a resolver es que se pueda controlar la velocidad de conmutación del transistor. Para ello, es preciso poder controlar de forma independiente entre sí la variación de la corriente en función del tiempo (di/dt) y la variación de la tensión en función del tiempo (dV/dt). En la puesta en conducción del transistor, el objetivo es, por ejemplo, reducir el di/dt y aumentar el dV/dt. Sin embargo, la mayor parte del tiempo, los controles conocidos no son satisfactorios. In the control of a transistor, the main problem to be solved is that the switching speed of the transistor can be controlled. For this, it is necessary to be able to independently control the variation of the current as a function of time (di / dt) and the variation of the voltage as a function of time (dV / dt). In driving the transistor, the objective is, for example, to reduce the di / dt and increase the dV / dt. However, most of the time, the known controls are not satisfactory.

La publicación titulada “An IGBT Gate Driver for Feed-Forward control Turnon Losses and Reverse Recovery Current” de Petar J. Grbovic, en IEEE Transactions on Power Electronics, vol. 23, nº. 2, marzo de 2008, página 643, describe un dispositivo de control satisfactorio para un transistor de tipo IGBT. Este tipo de dispositivo permite, en particular, limitar las pérdidas en la puesta en conducción del transistor. La resistencia de compuerta se selecciona para conseguir un equilibrio entre las pérdidas en conmutación del transistor, la amplitud de la corriente de conducción inversa del diodo de rueda libre asociado al transistor y las interferencias electromagnéticas generadas. Sin embargo, este dispositivo sigue sin adaptarse al control de un transistor de tipo JFET. En efecto, en un JFET, el intervalo de tensión entre la tensión mínima de puesta en conducción y la tensión máxima que puede soportar el transistor es muy reducido. De este modo, el transistor JFET requiere un dispositivo de control muy preciso en el cual los rendimientos en conmutación deben estar optimizados. Al optimizar los rendimientos durante la puesta en conducción del transistor, es entonces posible reducir las pérdidas en conmutación así como las interferencias electromagnéticas. The publication entitled "An IGBT Gate Driver for Feed-Forward control Turnon Losses and Reverse Recovery Current" by Petar J. Grbovic, in IEEE Transactions on Power Electronics, vol. 23, no. 2, March 2008, page 643, describes a satisfactory control device for an IGBT transistor. This type of device allows, in particular, to limit the losses in driving the transistor. The gate resistance is selected to achieve a balance between the switching losses of the transistor, the amplitude of the reverse conduction current of the freewheel diode associated with the transistor and the electromagnetic interference generated. However, this device still does not adapt to the control of a JFET transistor. In fact, in a JFET, the voltage range between the minimum driving voltage and the maximum voltage that the transistor can withstand is very small. Thus, the JFET transistor requires a very precise control device in which the switching performances must be optimized. By optimizing the performances during the driving of the transistor, it is then possible to reduce the switching losses as well as the electromagnetic interference.

El objeto de la invención es ofrecer un dispositivo de control de un transistor de tipo JFET con unos rendimientos optimizados para reducir las pérdidas en conmutación y las interferencias electromagnéticas durante la puesta en conducción del transistor. The object of the invention is to offer a control device of a JFET type transistor with optimized performances to reduce switching losses and electromagnetic interference during driving the transistor.

Este objeto se consigue mediante un dispositivo de control de compuerta de un transistor de tipo JFET que comprende una compuerta, un drenaje y una fuente, caracterizándose dicho dispositivo porque comprende: This object is achieved by means of a gate control device of a JFET type transistor comprising a gate, a drain and a source, said device being characterized in that it comprises:

--: un circuito de generación de tensión que comprende una salida conectada a la compuerta del transistor, estando a voltage generating circuit comprising an output connected to the transistor gate, being

destinado dicho circuito a generar en la salida una tensión compuerta-fuente de referencia siguiendo una rampa said circuit destined to generate a reference gate-source voltage at the output following a ramp

de tensión predeterminada; of predetermined tension;

--: un circuito de limitación de tensión destinado a limitar la tensión compuerta-fuente de referencia en un valor a voltage limiting circuit intended to limit the gate-source reference voltage by a value

máximo predeterminado cuando la tensión compuerta-fuente en los bornes del transistor JFET ha alcanzado default maximum when the gate-source voltage at the terminals of the JFET transistor has reached

dicho valor máximo. said maximum value.

Según una particularidad de la invención, el circuito de limitación comprende una entrada en la cual se aplica la tensión a los bornes de un condensador y una salida destinada a generar la tensión compuerta-fuente de referencia. According to a particular feature of the invention, the limiting circuit comprises an input in which the voltage is applied to the terminals of a capacitor and an output intended to generate the gate-source reference voltage.

Según otra particularidad de la invención, el circuito de limitación comprende un transistor bipolar y unos medios de comparación entre la tensión compuerta-fuente del transistor JFET y el valor máximo predeterminado. According to another particular feature of the invention, the limiting circuit comprises a bipolar transistor and means of comparison between the gate-source voltage of the JFET transistor and the predetermined maximum value.

Según otra particularidad de la invención, el circuito de limitación comprende un diodo y el valor máximo se determina mediante la suma de la tensión umbral de conducción del transistor bipolar y de la tensión umbral de conducción del diodo. According to another feature of the invention, the limiting circuit comprises a diode and the maximum value is determined by the sum of the conduction threshold voltage of the bipolar transistor and the conduction threshold voltage of the diode.

Según otra particularidad, el circuito de generación de tensión comprende una resistencia, una inductancia y un condensador unidos en serie, que forman un circuito RLC conectado entre la salida de un circuito de entrada y la fuente del transistor JFET y un diodo de bloqueo montado en paralelo al condensador del circuito RLC entre una entrada del circuito de limitación y la fuente del transistor JFET. According to another feature, the voltage generation circuit comprises a resistor, an inductance and a capacitor connected in series, which form an RLC circuit connected between the output of an input circuit and the source of the JFET transistor and a blocking diode mounted on parallel to the RLC circuit capacitor between an input of the limiting circuit and the source of the JFET transistor.

Según otra particularidad, el circuito de generación de tensión comprende dos transistores bipolares en serie cuyas dos bases están unidas entre sí y conectadas a la salida del circuito de limitación. According to another feature, the voltage generation circuit comprises two bipolar transistors in series whose two bases are connected to each other and connected to the output of the limiting circuit.

Según otra particularidad, el primer transistor bipolar del circuito de generación de tensión es de tipo PNP y el segundo transistor es de tipo NPN, estando los bornes del emisor de los transistores conectados entre sí. According to another feature, the first bipolar transistor of the voltage generation circuit is of the PNP type and the second transistor is of the NPN type, with the transmitter terminals of the transistors connected to each other.

Según otra particularidad, el dispositivo de control comprende un circuito de entrada destinado a generar en la salida una señal de control del transistor JFET. According to another feature, the control device comprises an input circuit intended to generate at the output a control signal from the JFET transistor.

Según otra particularidad, el dispositivo comprende una resistencia de compuerta conectada entre la compuerta del transistor y la salida del circuito de generación de tensión. According to another feature, the device comprises a gate resistor connected between the transistor gate and the output of the voltage generating circuit.

Según otra particularidad, el dispositivo comprende un diodo y un condensador montados en serie entre una primera entrada del circuito de limitación y la masa, y un diodo de estabilización montado en paralelo al condensador. According to another feature, the device comprises a diode and a capacitor mounted in series between a first input of the limitation circuit and the ground, and a stabilization diode mounted in parallel to the capacitor.

La invención también se refiere a un convertidor de potencia que comprende una etapa onduladora que comprende varios transistores de tipo JFET, estando cada transistor JFET controlado por medio de un dispositivo de control tal como se ha definido con anterioridad. The invention also relates to a power converter comprising an undulating stage comprising several JFET transistors, each JFET transistor being controlled by means of a control device as defined above.

La invención se puede aplicar al control de un transistor JFET de tipo normalmente abierto (“normally OFF”) o de tipo normalmente cerrado (“normally ON”). The invention can be applied to the control of a JFET transistor of normally open type ("normally OFF") or of normally closed type ("normally ON").

El dispositivo de control de la invención permite controlar de forma independiente la variación de corriente en función del tiempo que atraviesa el transistor y, por lo tanto, las interferencias electromagnéticas que genera esta variación, así como la variación de tensión entre el drenaje y la fuente del transistor, y por lo tanto las pérdidas en conmutación. The control device of the invention makes it possible to independently control the variation in current as a function of the time the transistor goes through and, therefore, the electromagnetic interference generated by this variation, as well as the voltage variation between the drain and the source of the transistor, and therefore the switching losses.

Se mostrarán otras características y ventajas en la descripción detallada que viene a continuación en referencia a un modo de realización que se da a título de ejemplo y se representa en los dibujos adjuntos, en los que: Other features and advantages will be shown in the detailed description that follows in reference to an embodiment which is given by way of example and is represented in the accompanying drawings, in which:

--: la figura 1 representa el dispositivo de la invención destinado al control de un transistor de tipo JFET; Figure 1 represents the device of the invention intended for the control of a JFET type transistor;

--: la figura 2 muestra la evolución de los diferentes parámetros intensidad y tensión en el dispositivo de control representado en la figura 1; Figure 2 shows the evolution of the different intensity and voltage parameters in the control device shown in Figure 1;

--: la figura 3 representa de manera más particular el circuito de limitación de tensión utilizado en el dispositivo de control de la invención; Figure 3 represents more particularly the voltage limiting circuit used in the control device of the invention;

--: la figura 4 representa una variante de realización del dispositivo de la invención; Figure 4 represents a variant embodiment of the device of the invention;

--: la figura 5 muestra las curvas de evolución de la tensión de alimentación y de la corriente en el dispositivo representado en la figura 4. Figure 5 shows the evolution curves of the supply voltage and current in the device shown in Figure 4.

El dispositivo de la invención se aplica al control de un transistor de tipo JFET (Junction Field Effect Transistor). The device of the invention is applied to the control of a JFET (Junction Field Effect Transistor) type transistor.

Un transistor JFET es un interruptor electrónico de potencia conocido que comprende una compuerta de control (G) cuya función es permitir o no el paso de una corriente entre un drenaje (D) y una fuente (S). Dicho transistor es de tipo normalmente cerrado (o “Normally ON”) si la tensión VGS entre la compuerta y la fuente se aproxima a cero. Esto significa que el camino drenaje-fuente es de paso o conductor en ausencia de tensión de control VGS. A la inversa, un transistor JFET es de tipo normalmente abierto (o “Normally OFF”) si el camino drenaje-fuente no es conductor en ausencia de tensión VGS entre compuerta y fuente. A JFET transistor is an electronic switch of known power comprising a control gate (G) whose function is to allow or not the passage of a current between a drain (D) and a source (S). Said transistor is of the normally closed type (or "Normally ON") if the VGS voltage between the gate and the source approaches zero. This means that the drain-source path is bypass or conductor in the absence of VGS control voltage. Conversely, a JFET transistor is of the normally open type (or "Normally OFF") if the drain-source path is not conductive in the absence of VGS voltage between gate and source.

Según la invención, el transistor JFET controlado se fabricará de preferencia en un material con una alta energía de banda prohibida (“Wide Gap Band Material”), por ejemplo de Carburo de Silicio o Nitruro de Galio, con el fin de presentar una baja resistencia en el estado conductor (RDSon), por lo tanto de presentar unas pérdidas limitadas, y de soportar unas altas tensiones (superiores a 600 V). According to the invention, the controlled JFET transistor will preferably be manufactured in a material with a high bandwidth energy ("Wide Gap Band Material"), for example Silicon Carbide or Gallium Nitride, in order to present a low resistance in the conductive state (RDSon), therefore of presenting limited losses, and of withstanding high voltages (greater than 600 V).

Para controlarlo en la apertura un transistor JFET normalmente cerrado precisa la aplicación de una tensión VGS entre compuerta y fuente que sea negativa. Esta tensión está tradicionalmente comprendida entre -5 voltios y -5 voltios. To control it at the opening a normally closed JFET transistor requires the application of a VGS voltage between gate and source that is negative. This voltage is traditionally between -5 volts and -5 volts.

Para controlarlo en el cierre un transistor JFET normalmente abierto precisa la aplicación de una tensión VGS entre compuerta y fuente que sea positiva. Esta tensión positiva está tradicionalmente comprendida entre +1 voltio y +3 voltios. To control it at closing, a normally open JFET transistor requires the application of a VGS voltage between gate and source that is positive. This positive voltage is traditionally between +1 volt and +3 volts.

Los transistores JFETs se pueden emplear en las aplicaciones de conmutación que van de algunos kilohercios a unos cientos de kilohercios, como las aplicaciones de tipo conversión de potencia como variación de velocidad, alimentación de conmutación o sistema de alimentación ininterrumpida (UPS por “Uninterruptible Power Supply”). JFET transistors can be used in switching applications ranging from a few kilohertz to a few hundred kilohertz, such as power conversion applications such as speed variation, switching power supply or uninterruptible power supply (UPS for “Uninterruptible Power Supply ").

A continuación en la descripción, el dispositivo de la invención se describe para el control de un transistor JFET de tipo normalmente abierto. Por supuesto, el dispositivo de control de la invención está plenamente adaptado para el control de un transistor JFET de tipo normalmente cerrado. Next in the description, the device of the invention is described for the control of a normally open type JFET transistor. Of course, the control device of the invention is fully adapted for the control of a normally closed type JFET transistor.

El dispositivo de control de la invención comprende, en particular, un circuito de entrada 10, un circuito de generación de tensión 11, un circuito de limitación de tensión 12 y una resistencia de compuerta RG. The control device of the invention comprises, in particular, an input circuit 10, a voltage generating circuit 11, a voltage limiting circuit 12 and a gate resistance RG.

El circuito de entrada 10 está destinado a generar una señal de control en la compuerta del transistor JFET. Este comprende un diodo D y dos interruptores S1, S2 en serie. La salida del circuito de entrada 10 está conectada al punto situado entre los dos interruptores. El circuito de entrada 10 está destinado a generar una tensión de entrada de alimentación VGG que puede tomar un valor positivo designado VCC, por ejemplo igual a +5 V para controlar la puesta en conducción del JFET y un valor negativo designado VEE, que va de -15 V y -20 V, para controlar la extinción del transistor JFET. The input circuit 10 is intended to generate a control signal at the gate of the JFET transistor. This comprises a diode D and two switches S1, S2 in series. The output of the input circuit 10 is connected to the point between the two switches. The input circuit 10 is intended to generate a VGG supply input voltage that can take a positive value designated VCC, for example equal to +5 V to control the commissioning of the JFET and a negative value designated VEE, which ranges from -15 V and -20 V, to control the extinction of the JFET transistor.

El circuito de generación de tensión 11 está conectado a la salida del circuito de entrada 10 y está destinado a generar una tensión compuerta-fuente de referencia VREF, designada de aquí en adelante tensión de referencia VREF, según una rampa de tensión predeterminada. La pendiente de la rampa de tensión de referencia VREF es aproximadamente constante. The voltage generating circuit 11 is connected to the output of the input circuit 10 and is intended to generate a gate voltage-reference source VREF, hereinafter referred to as reference voltage VREF, according to a predetermined voltage ramp. The slope of the VREF reference voltage ramp is approximately constant.

El circuito de generación de tensión 11 comprende, en particular, un circuito RLC pasivo y un diodo de bloqueo DZ. La resistencia R, la inductancia L y el condensador C del circuito RLC están conectados en serie entre la salida del circuito de entrada 10 y la fuente S del transistor JFET controlado. El diodo de bloqueo DZ está, por su parte, conectado en paralelo al condensador C del circuito RLC. El punto de conexión situado entre la inductancia L y el condensador C está conectado a una primera entrada (in1) del circuito de limitación de tensión 12. El circuito de generación de tensión 11 comprende, por otra parte, dos transistores Q1, Q2 bipolares en serie. El transistor Q1 es de tipo NPN y tiene su colector (C) conectado a la tensión positiva VCC. El transistor Q2 es de tipo PNP cuyo emisor The voltage generating circuit 11 comprises, in particular, a passive RLC circuit and a blocking diode DZ. The resistor R, the inductance L and the capacitor C of the RLC circuit are connected in series between the output of the input circuit 10 and the source S of the controlled JFET transistor. The blocking diode DZ is, in turn, connected in parallel to the capacitor C of the RLC circuit. The connection point between the inductance L and the capacitor C is connected to a first input (in1) of the voltage limiting circuit 12. The voltage generation circuit 11 further comprises two bipolar transistors Q1, Q2 in Serie. Transistor Q1 is of the NPN type and has its collector (C) connected to the positive voltage VCC. Transistor Q2 is of PNP type whose emitter

(E) está conectado al emisor (E) del transistor Q1 y el colector (C) está conectado a la tensión negativa VEE. Las bases (B) de los dos transistores Q1, Q2 están unidas entre sí, un punto de conexión une las dos bases de los transistores Q1, estando conectado Q2 a la salida (out1) del circuito de limitación de tensión 12. (E) is connected to the emitter (E) of transistor Q1 and the collector (C) is connected to the negative voltage VEE. The bases (B) of the two transistors Q1, Q2 are linked together, a connection point joins the two bases of the transistors Q1, Q2 being connected to the output (out1) of the voltage limiting circuit 12.

El circuito de limitación de tensión 12 que se representa en la figura 3 comprende, por su parte, unas resistencias R1, R2, R3, unos diodos D1 y D2, un condensador C3 y un transistor Q3 bipolar de tipo NPN. La primera entrada (in1) del circuito de limitación de tensión 12 está de este modo conectada directamente a la salida (out1) del circuito de limitación a través de la resistencia R1. Una segunda entrada (in2) del circuito de limitación está conectada a la tensión de alimentación positiva VCC y conectada a la salida (out1) del circuito de limitación a través de la resistencia R2. El condensador C3 y la resistencia R3 están conectados en serie entre una tercera entrada (in3) y un borne en común (com) del circuito de limitación 12. La tercera entrada (in3) del circuito de limitación 12 está conectada a la compuerta G del transistor JFET mientras que el borne en común (com) está unido a la fuente S del transistor JFET. El diodo D1 está conectado entre la salida (out1) del circuito de limitación 12 y el colector C del transistor Q3, mientras que el emisor del transistor Q3 está unido al común (com). El diodo D2 está, por su parte, conectado entre la base del transistor Q3 y el punto de conexión situado entre la resistencia R3 y el condensador C3 en serie. The voltage limiting circuit 12 shown in Figure 3 comprises, in turn, resistors R1, R2, R3, diodes D1 and D2, a capacitor C3 and a bipolar transistor Q3 of the NPN type. The first input (in1) of the voltage limiting circuit 12 is thus connected directly to the output (out1) of the limiting circuit through the resistor R1. A second input (in2) of the limiting circuit is connected to the positive supply voltage VCC and connected to the output (out1) of the limiting circuit through resistor R2. The capacitor C3 and resistor R3 are connected in series between a third input (in3) and a common terminal (com) of the limiting circuit 12. The third input (in3) of the limiting circuit 12 is connected to the gate G of the JFET transistor while the common terminal (com) is connected to the source S of the JFET transistor. The diode D1 is connected between the output (out1) of the limiting circuit 12 and the collector C of the transistor Q3, while the emitter of the transistor Q3 is connected to the common (com). The diode D2 is, in turn, connected between the base of transistor Q3 and the connection point between resistor R3 and capacitor C3 in series.

De este modo, la tensión VC en los bornes del condensador C se aplica entre la primera entrada (in1) del circuito de limitación 12 y el borne en común (com) que está conectado a la fuente S del JFET. Por otra parte, la tensión compuerta-fuente VGS del transistor JFET se aplica entre la tercera entrada (in3) y el borne en común (com) del circuito de limitación 12. In this way, the voltage VC at the terminals of the capacitor C is applied between the first input (in1) of the limiting circuit 12 and the common terminal (com) that is connected to the source S of the JFET. On the other hand, the gate-source voltage VGS of the JFET transistor is applied between the third input (in3) and the common terminal (com) of the limiting circuit 12.

La salida (out2) del circuito de generación de tensión está conectada a través de la resistencia de compuerta RG a la compuerta del transistor JFET controlado. La tensión de referencia VREF que emite el circuito de generación de tensión 11 se aplica entre la salida out2 del circuito de generación de tensión 11 y la fuente S del transistor JFET. The output (out2) of the voltage generation circuit is connected through the gate resistance RG to the gate of the controlled JFET transistor. The reference voltage VREF emitting the voltage generation circuit 11 is applied between the output out2 of the voltage generation circuit 11 and the source S of the JFET transistor.

El principio de la invención es optimizar la puesta en conducción del transistor JFET. Con el fin de acelerar la puesta en conducción del transistor JFET, es necesario disponer de una corriente de compuerta iG lo suficientemente importante. Sin embargo, las pérdidas en conducción y las interferencias electromagnéticas deben mantenerse limitadas. The principle of the invention is to optimize the commissioning of the JFET transistor. In order to accelerate the commissioning of the JFET transistor, it is necessary to have a sufficiently large gate current iG. However, conduction losses and electromagnetic interference must be limited.

La secuencia de puesta en conducción se puede dividir en cuatro fases distintas que se detallan a continuación en referencia a la figura 2: The commissioning sequence can be divided into four distinct phases, detailed below in reference to Figure 2:

Fase 1 Phase 1

Se envía una señal de cierre del transistor JFET al dispositivo de control que acciona el cierre del interruptor S2 y la carga del circuito RLC a través del diodo D. Después del cierre del interruptor S2, la tensión VC en los bornes del condensador C aumenta desde el valor negativo de alimentación VEE hacia cero. La tensión de referencia VREF aumenta siguiendo la rampa predeterminada de pendiente dVREF/dt, que también acciona con un ligero retardo, según la misma pendiente, el aumento de la tensión compuerta-fuente VGS en los bornes del transistor JFET controlado. Durante esta primera fase, la tensión compuerta-fuente VGS es inferior al valor umbral VGS_th de puesta en conducción del JFET. En consecuencia, la corriente de drenaje iD es nula. A closing signal from the JFET transistor is sent to the control device that drives the closing of the switch S2 and the load of the RLC circuit through the diode D. After the closing of the switch S2, the voltage VC at the terminals of the capacitor C increases from the negative value of VEE power towards zero. The reference voltage VREF increases following the predetermined slope ramp dVREF / dt, which also operates with a slight delay, according to the same slope, the increase of the gate-source voltage VGS at the terminals of the controlled JFET transistor. During this first phase, the gate-source voltage VGS is lower than the threshold value VGS_th of the JFET driving. Consequently, the drain current iD is zero.

Fase 2 Phase 2

La tensión compuerta-fuente VGS alcanza el valor umbral VGS_th de puesta en conducción del JFET. La corriente de drenaje iD comienza, por lo tanto a atravesar el JFET entre el drenaje D y la fuente S. Como la tensión compuertafuente VGS continua aumentando, la corriente de drenaje iD también aumenta según la pendiente de aumento de la tensión compuerta-fuente VGS y las características del transistor JFET. En consecuencia, la variación de la corriente de drenaje iD se controla mediante la variación de la tensión compuerta-fuente VGS y, por lo tanto, mediante la tensión de referencia VREF. The gate-source voltage VGS reaches the threshold value VGS_th of commissioning the JFET. The drainage current iD begins, therefore, to pass through the JFET between the drain D and the source S. As the VGS source voltage continues to increase, the drainage current iD also increases according to the slope of the VGS source-source voltage increase. and the characteristics of the JFET transistor. Consequently, the variation of the drain current iD is controlled by the variation of the gate-source voltage VGS and, therefore, by the reference voltage VREF.

Fase 3 Phase 3

La corriente de drenaje iD alcanza el valor de la corriente de carga iLO y la tensión drenaje-fuente VDS comienza a disminuir. La disminución de la tensión drenaje-fuente VDS está vinculada al importante aumento de la corriente de compuerta iG. Esta disminución de la tensión drenaje-fuente VDS encuentra su origen en el efecto Miller del transistor JFET. En la meseta de Miller, como el transistor está en la zona activa, la tensión compuerta-fuente VGS es constante lo que conlleva el mantenimiento en el estado constante de la corriente de drenaje iD en el valor de la corriente de carga ILO. Como la tensión de referencia VREF continúa aumentando para alcanzar la tensión positiva VCC, la corriente iG inyectada en la compuerta G del transistor JFET también aumenta. En efecto, la diferencia entre la tensión de referencia VREF y la tensión compuerta-fuente VGS corresponde a la tensión VG en los bornes de la resistencia de compuerta RG. De este modo, cuanto más grande es la diferencia entre la tensión de referencia VREF y la tensión compuerta-fuente VGS, más alta es la corriente inyectada iG en la compuerta G del transistor JFET. Además, si la resistencia de compuerta RG tiene un valor especialmente bajo, la corriente de compuerta iG aumenta de manera significativa. Si se considera que la resistencia de compuerta RG presenta un valor pequeño, por ejemplo de algunos Ohmios, la corriente de compuerta iG puede, por lo tanto, ser alta y cuanto más alta es la corriente de compuerta iG, más rápido es el decrecimiento de la tensión drenaje-fuente VDS. De este modo, se limita la deriva de la tensión y se reducen las pérdidas en conmutación durante la puesta en conducción del transistor JFET. The drain current iD reaches the value of the load current iLO and the drain-source voltage VDS begins to decrease. The decrease in the drain-source voltage VDS is linked to the significant increase in the gate current iG. This decrease in the drain-source voltage VDS finds its origin in the Miller effect of the JFET transistor. On the Miller Plateau, as the transistor is in the active zone, the gate-source voltage VGS is constant which entails the maintenance in the constant state of the drainage current iD in the value of the ILO load current. As the reference voltage VREF continues to increase to reach the positive voltage VCC, the current iG injected into the gate G of the JFET transistor also increases. In fact, the difference between the reference voltage VREF and the source-gate voltage VGS corresponds to the voltage VG at the terminals of the gate resistance RG. Thus, the larger the difference between the reference voltage VREF and the gate-source voltage VGS, the higher the current injected iG into the gate G of the JFET transistor. In addition, if the gate resistance RG has an especially low value, the gate current iG increases significantly. If the gate resistance RG is considered to have a small value, for example of some Ohms, the gate current iG can, therefore, be high and the higher the gate current iG, the faster the decrease in the drain-source voltage VDS. In this way, the voltage drift is limited and the switching losses are reduced during commissioning of the JFET transistor.

Fase 4 Phase 4

Una vez que la tensión drenaje-fuente VDS se aproxima a cero, la tensión compuerta-fuente VGS continúa su aumento siguiendo la progresión de la tensión de referencia VREF. Sin embargo, cuando la tensión compuerta-fuente VGS alcanza el valor máximo VGS_max, se debe limitar la tensión compuerta-fuente VGS con el fin de no deteriorar el componente. Para ello la tensión de referencia VREF se reduce al valor máximo VGS_max de tal modo que se limite la tensión compuerta-fuente en el valor máximo VGS_max. Once the drain-source voltage VDS approaches zero, the gate-source voltage VGS continues to increase following the progression of the reference voltage VREF. However, when the gate-source voltage VGS reaches the maximum value VGS_max, the gate-source voltage VGS must be limited in order not to damage the component. For this, the reference voltage VREF is reduced to the maximum value VGS_max in such a way that the gate-source voltage is limited to the maximum value VGS_max.

La energía disipada durante la puesta en conducción del transistor se expresa mediante la siguiente relación: The energy dissipated during the driving of the transistor is expressed by the following relationship:

A partir de esta fórmula, se comprueba que las pérdidas en conmutación dependen de la variación de la tensión compuerta-fuente VGS a lo largo del tiempo y de la amplitud de la corriente de compuerta iG. From this formula, it is verified that the switching losses depend on the variation of the gate-source voltage VGS over time and the amplitude of the gate current iG.

Durante la fase de funcionamiento nº. 4, la tensión de referencia VREF está limitada al valor máximo VGS_max por medio del circuito de limitación 12 que se representa en la figura 3. Cuando la tensión compuerta-fuente VGS que se aplica entre la tercera entrada (in3) y el borne en común (com) del circuito de limitación es inferior a la suma de la tensión umbral VBE de conducción del transistor Q3 y de la tensión umbral VD2 de conducción del diodo D2 del circuito de limitación 12, el transistor Q3 queda entonces bloqueado y la tensión VC en los bornes del condensador C se transfiere directamente a la salida (out1) del circuito de limitación 12. Cuando la tensión compuerta-fuente VGS se vuelve superior a la suma de las tensiones umbral de conducción del transistor Q3 y del diodo D2, el transistor Q3 comienza a conducir lo que tiene como efecto limitar la tensión aplicada en la salida (out1) del circuito de limitación During the operating phase no. 4, the reference voltage VREF is limited to the maximum value VGS_max by means of the limiting circuit 12 shown in figure 3. When the gate-source voltage VGS is applied between the third input (in3) and the terminal in common (com) of the limiting circuit is less than the sum of the conduction threshold voltage VBE of transistor Q3 and the threshold voltage VD2 of conduction diode D2 of limitation circuit 12, transistor Q3 is then blocked and the voltage VC in The capacitor terminals C is transferred directly to the output (out1) of the limiting circuit 12. When the gate-source voltage VGS becomes greater than the sum of the conduction threshold voltages of transistor Q3 and diode D2, transistor Q3 It begins to drive which has the effect of limiting the voltage applied at the output (out1) of the limiting circuit

12. Como la tensión aplicada en la salida (out1) es la tensión de referencia VREF, la tensión compuerta-fuente VGS quedará automáticamente limitada. Como VGS_max � VBE + VD2 y si se considera que la tensión umbral VBE de conducción del transistor Q3 es de 0,7 V y que la tensión umbral VD2 de conducción del diodo D2 es de 0,7 V, la tensión máxima compuerta-fuente VGS_max vale 1,4 V. En el circuito de limitación 12 que se representa en la figura 3, la resistencia R3 y el condensador C3 forman un filtro de paso bajo que se emplea para filtrar el ruido de alta frecuencia en la tensión compuerta-fuente VGS y permiten limitar la inestabilidad de la regulación en la tensión máxima compuerta-fuente VGS_max. La resistencia R2 se emplea como una resistencia de polarización del transistor Q3 una vez terminada la conmutación del transistor JFET. 12. Since the voltage applied at the output (out1) is the reference voltage VREF, the gate-source voltage VGS will be automatically limited. As VGS_max � VBE + VD2 and if it is considered that the conduction threshold voltage VBE of transistor Q3 is 0.7 V and that the conduction threshold voltage VD2 of diode D2 is 0.7 V, the maximum gate-source voltage VGS_max is worth 1.4 V. In the limiting circuit 12 shown in Figure 3, the resistor R3 and the capacitor C3 form a low-pass filter that is used to filter the high frequency noise in the gate-source voltage VGS and allow to limit the instability of the regulation in the maximum tension gate-source VGS_max. Resistor R2 is used as a polarization resistor of transistor Q3 once the switching of the JFET transistor is completed.

La figura 4 muestra una variante de realización en el dispositivo de la figura 1. Como se ha mencionado con anterioridad, la tensión compuerta-fuente VGS debe ser ligeramente positiva para controlar la puesta en conducción del transistor JFET. Para ello, es necesario disponer de una tensión de alimentación positiva designada más arriba VCC. La variante de la figura 4 consiste en suprimir la parte positiva de la tensión de alimentación y en generar esta tensión de alimentación positiva directamente en el dispositivo de control lo que permite reducir la complejidad del sistema de alimentación del dispositivo de control. Para ello, el dispositivo de control comprende un diodo DB, llamado diodo de refuerzo (“boost diode”), un condensador CB, llamado condensador de refuerzo (“boost capacitor”) y un diodo DS. El diodo DB y el condensador CB están montados en serie entre la primera entrada in1 del circuito de Figure 4 shows a variant embodiment in the device of Figure 1. As mentioned above, the gate-source voltage VGS must be slightly positive to control the commissioning of the JFET transistor. For this, it is necessary to have a positive supply voltage designated above VCC. The variant of Figure 4 consists in suppressing the positive part of the supply voltage and generating this positive supply voltage directly in the control device, which allows reducing the complexity of the control system power system. For this, the control device comprises a DB diode, called a boost diode ("boost diode"), a CB capacitor, called a boost capacitor ("boost capacitor") and a DS diode. The diode DB and the capacitor CB are mounted in series between the first input in1 of the circuit

5 limitación 12 y la masa. El diodo DS está montado en paralelo al condensador CB. 5 limitation 12 and mass. The diode DS is mounted in parallel to the capacitor CB.

Haciendo referencia a la figura 5, en el instante t0, se envía una señal de cierre del transistor JFET al dispositivo de control que acciona el cierre del interruptor S2 y la aparición de la tensión de control de compuerta VGG. El condensador C se carga de tal modo que su tensión VC aumenta desde la tensión de alimentación negativa VEE hacia la tensión de alimentación positiva VCC pasando por cero. En el instante t1, la tensión en los bornes del 10 condensador C alcanza el valor VCC y el diodo DB comienza a conducir la corriente. La energía entonces almacenada en la inductancia L, en función de la corriente máxima IM, puede entonces liberarse en el condensador CB. La cantidad de energía liberada en el condensador CB es siempre idéntica sea cual sea el instante en el que el transistor JFET se pone en conducción. Esta energía permite, por lo tanto, cubrir la parte positiva de la alimentación del dispositivo de control y, por lo tanto, mantener una tensión VCC. La tensión máxima se estabiliza por medio del Referring to Figure 5, at time t0, a closing signal of the JFET transistor is sent to the control device that triggers the closing of the switch S2 and the appearance of the gate control voltage VGG. The capacitor C is charged in such a way that its voltage VC increases from the negative supply voltage VEE towards the positive supply voltage VCC through zero. At time t1, the voltage at the terminals of the capacitor C reaches the VCC value and the diode DB begins to conduct the current. The energy then stored in the inductance L, depending on the maximum current IM, can then be released in the capacitor CB. The amount of energy released in the CB capacitor is always identical regardless of the moment at which the JFET transistor is put into conduction. This energy allows, therefore, to cover the positive part of the supply of the control device and, therefore, to maintain a VCC voltage. The maximum voltage is stabilized by means of

15 diodo Zener DS. En el instante t2, la corriente que atraviesa la inductancia se vuelve nula y se mantiene a cero ya que el diodo D es de bloqueo. El condensador C se mantiene cargado con la tensión positiva VCC. 15 Zener DS diode. At time t2, the current through the inductance becomes null and is maintained at zero since the diode D is blocking. The capacitor C remains charged with the positive voltage VCC.

Claims

1.one.: Dispositivo de control de compuerta de un transistor de tipo JFET que comprende una compuerta, un drenaje y una fuente, comprendiendo dicho dispositivo: Gate control device of a JFET transistor comprising a gate, a drain and a source, said device comprising:

-a voltage generation circuit (11) comprising an output (out2) connected to the gate (G) of the transistor, said circuit being intended to generate a reference gate-source voltage (VREF) at the output following a ramp of predetermined voltage; the voltage generation circuit being characterized in that it comprises: a voltage limiting circuit (12) comprising a bipolar transistor (Q3) and means of comparison between the gate-source voltage (VGS) of the JFET transistor and a maximum value ( VGS_max) predetermined, said limiting circuit being intended to limit the reference gate-source voltage (VREF) to said predetermined maximum value (VGS_max) when the gate-source voltage (VGS) at the terminals of the JFET transistor has reached said maximum value .

2.2.: Dispositivo según la reivindicación 1, caracterizado porque el circuito de limitación comprende una entrada (in1) en la cual se aplica la tensión a los bornes de un condensador (C) y una salida destinada a generar la tensión compuerta-fuente de referencia (VREF). Device according to claim 1, characterized in that the limiting circuit comprises an input (in1) in which the voltage is applied to the terminals of a capacitor (C) and an output intended to generate the gate-source reference voltage (VREF) .

3.3.: Dispositivo según la reivindicación 1, caracterizado porque el circuito de limitación (12) comprende un diodo (D2) y porque el valor máximo está determinado mediante la suma de la tensión umbral (VBE) de conducción del transistor bipolar (Q3) y de la tensión umbral (VD2) de conducción del diodo (D2). Device according to claim 1, characterized in that the limiting circuit (12) comprises a diode (D2) and that the maximum value is determined by the sum of the conduction threshold voltage (VBE) of the bipolar transistor (Q3) and the voltage threshold (VD2) of diode conduction (D2).

4.Four.: Dispositivo según una de las reivindicaciones 1 a 3, caracterizado porque el circuito de generación de tensión Device according to one of claims 1 to 3, characterized in that the voltage generating circuit

(11) comprises a resistor (R), an inductance (L) and a capacitor (C) connected in series, which form an RLC circuit connected between the output of an input circuit (10) and the source of the JFET transistor and a blocking diode (DZ) mounted in parallel to the capacitor (C) of the RLC circuit between an input (in1) of the limiting circuit (12) and the source of the JFET transistor.

5.5.: Dispositivo según la reivindicación 4, caracterizado porque el circuito de generación de tensión (11) comprende dos transistores bipolares (Q1, Q2) en serie cuyas dos bases están unidas entre sí y conectadas a la salida (out1) del circuito de limitación (12). Device according to claim 4, characterized in that the voltage generation circuit (11) comprises two bipolar transistors (Q1, Q2) in series whose two bases are connected to each other and connected to the output (out1) of the limiting circuit (12) .

6.6.: Dispositivo según la reivindicación 5, caracterizado porque el primer transistor bipolar (Q1) es de tipo PNP y el segundo transistor (Q2) es de tipo NPN, estando los bornes del emisor de los transistores conectados entre sí. Device according to claim 5, characterized in that the first bipolar transistor (Q1) is of the PNP type and the second transistor (Q2) is of the NPN type, with the transmitter terminals of the transistors connected to each other.

7.7.: Dispositivo según la reivindicación 1, caracterizado porque comprende un circuito de entrada (10) destinado a generar en la salida una señal de control del transistor JFET. Device according to claim 1, characterized in that it comprises an input circuit (10) intended to generate at the output a control signal from the JFET transistor.

8.8.: Dispositivo según una de las reivindicaciones 1 a 7, caracterizado porque comprende una resistencia de compuerta (RG) conectada entre la compuerta (G) del transistor y la salida (out2) del circuito de generación de tensión (11). Device according to one of claims 1 to 7, characterized in that it comprises a gate resistor (RG) connected between the gate (G) of the transistor and the output (out2) of the voltage generating circuit (11).

9.9.: Dispositivo según la reivindicación 1, caracterizado porque comprende un diodo (DB) y un condensador (CB) montados en serie entre una primera entrada (in1) del circuito de limitación (12) y la masa, y un diodo de estabilización montado en paralelo al condensador (CB). Device according to claim 1, characterized in that it comprises a diode (DB) and a capacitor (CB) mounted in series between a first input (in1) of the limiting circuit (12) and the ground, and a stabilization diode mounted in parallel to the condenser (CB).

10.10.: Convertidor de potencia que comprende una etapa onduladora que comprende varios transistores de tipo JFET, caracterizado porque cada transistor JFET está controlado por medio de un dispositivo de control tal como se define en una de las reivindicaciones anteriores. Power converter comprising an undulating stage comprising several JFET transistors, characterized in that each JFET transistor is controlled by means of a control device as defined in one of the preceding claims.