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EP0614573A1 - Process for manufacturing a power integrated circuit with a vertical power component - Google Patents

Process for manufacturing a power integrated circuit with a vertical power component

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Publication number
EP0614573A1
EP0614573A1 EP92923661A EP92923661A EP0614573A1 EP 0614573 A1 EP0614573 A1 EP 0614573A1 EP 92923661 A EP92923661 A EP 92923661A EP 92923661 A EP92923661 A EP 92923661A EP 0614573 A1 EP0614573 A1 EP 0614573A1
Authority
EP
European Patent Office
Prior art keywords
layer
vertical power
etching
control circuit
power component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP92923661A
Other languages
German (de)
French (fr)
Inventor
Helmut Gassel
Bernward MÜTTERLEIN
Holger Vogt
Günther Zimmer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE4201910A external-priority patent/DE4201910C2/en
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Publication of EP0614573A1 publication Critical patent/EP0614573A1/en
Withdrawn legal-status Critical Current

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Definitions

  • the present invention relates to a method for producing an integrated power circuit with a vertical power component and a control circuit for driving the vertical power component. Furthermore, the present invention relates to a method for producing an integrated power circuit with at least two vertical power components.
  • Integrated circuits with a power component and a control circuit for driving the power component have been known as "intelligent power semiconductor circuits 11" to the person skilled in the art under the term “smart power” for several years.
  • JP Mille A very high voltage technology (up to 1200 V) for vertical smart power ICs, Proceedings of the Symposium on High Voltage and Smart Power ICs, volume 89-15, pages 517 to 525, 1989; and K.Owyang, functional integration for power components, microelectronics, 4: 252- 254, 1990.
  • the power component is usually isolated from the control circuit by a pn junction.
  • latch-up there is a risk of so-called "latch-up".
  • a fundamental disadvantage of SOI technology is that an undesirable control effect of the substrate cannot be avoided.
  • the substrate acts via the buried insulator like a second gate electrode on transistors that are integrated in the film. If potential differences occur between the substrate and the film, this can lead to threshold voltage shifts and to changes in the switching state of the transistors, as described in the following specialist publication: K. Yallup, B. Lanc and S. Edwards, Back gate effects in thick film SOI CMOS devices, IEEE International SOI Conference, pages 48 to 49, 1991.
  • a method for producing an isolated, single-crystalline silicon island is already known from WO 91/13463, which is insulated from the underlying substrate by a buried silicon dioxide layer and by trenches in the lateral direction.
  • a gas sensor element is integrated within the silicon island.
  • EP-0150827A2 Semiconductor structures are known from EP-0150827A2 and from EP-0444370A1, in which a part of the semiconductor material is removed by an anisotropic etching process.
  • this anisotropic etching process is used to structure a pressure sensor with a silicon membrane.
  • EP-0444370A1 discloses the production of a buried dielectric layer by means of wafer bonding, which serves as an etching stop layer for producing the recess by the anisotropic etching process. Neither of these two documents deals with the production of vertical power components.
  • the present invention is based on the object of specifying a method for producing an integrated circuit with a vertical power component and a control circuit, by means of which influences of switching operations of the vertical power component on the control circuit are avoided.
  • the invention is based on the above-
  • the prior art is based on the object of specifying a method for producing an integrated circuit with at least two vertical power components, in which influences of switching operations of a vertical power component on another vertical power component are avoided.
  • FIG. 1 shows a cross-sectional illustration of a first embodiment of an integrated power circuit with vertical power components and a control circuit
  • FIG. 2 shows a cross-sectional illustration of a second embodiment of an integrated power circuit with vertical power components and a control circuit
  • FIG. 3 shows a plan view of a third embodiment of an integrated power circuit according to the invention in the form of a monolithically integrated full-bridge circuit
  • FIG. 4 shows a cross-sectional illustration of a fourth embodiment of the integrated power circuit according to the invention with two vertical power components
  • FIG. 5 shows a cross-sectional illustration of a fifth embodiment of an integrated power circuit with a vertical power component and one Control circuit.
  • an integrated power circuit which is denoted in its entirety by reference number 1, comprises two vertical power components 2, 3 and a control circuit 4 arranged between the vertical power components 2, 3.
  • the vertical power components 2, 3 are implemented as vertical n-channel IGBTs.
  • Each vertical n-channel IGBT 2, 3 comprises a source 5, a gate 6 above an n "epitaxial layer 7, which in turn is arranged on a p + substrate 8, which serves as a drain.
  • the control circuit 4, which is shown in FIG ⁇ th embodiment has an NMOS transistor 9 and a PMOS transistor 10, is located above a rear etching recess 11 and is delimited from the etching recess 11 by an etching stop layer 12.
  • the control circuit 4 is in the lateral direction with respect to the vertical n-channel IGBTs 2, 3 isolated by a LOCOS insulation 13.
  • a low-doped n "layer 7 is epitaxially grown on the p + substrate 8.
  • Oxygen is locally implanted in the epitaxial layer 7 in order to produce the etching stop layer 12.
  • This oxygen implantation step is optionally followed by a high-temperature step in order to avoid crystal defects generated by the oxygen implantation to heal.
  • field rings as edge structures of the vertical power components 2, 3 are generated in an additional process step of the standard CMOS process. Since the structures of the vertical power components 2, 3 are bevelled on both sides on the back, field rings can be omitted in this embodiment, since the edge closure is brought about by this so-called "beveling".
  • the field rings 14 as edge structures of the power units are produced in the embodiment according to FIG. 2 by boron implantation and subsequent out-diffusion.
  • a protective layer is applied to the front of the wafer, while the back is masked and the mask structure in the area of the etching stop layer 12 is opened using a conventional photolithographic technique.
  • the mask is also removed in the region of the outer edges of the vertical power components 2, 3.
  • the substrate is then etched to produce the etching recess 11 on the rear side and to form the bevels 14, whereupon the mask is removed.
  • the buried etch stop layer 12 is separated by a SIMOX process (separation by IMplanted OXygen).
  • buried dielectrics can also be produced as an etch stop layer using other SOI technologies (silicone-on-insulator).
  • SOI technologies silicon-on-insulator
  • the wafer bonding method is mentioned for this purpose, which is described in the following technical publication: WP Maszara, Silicon-On-Insualtor by Wafer-Bonding: A review, J. Electrochem. Soc, 138: 341, 1991.
  • SOI technology is also suitable as SOI technology, which is described in the following specialist publication: A. Nakagawa, Impact of dielectric isolation technology on power ICs, ISPSD, pages 16 to 21, 1991
  • the etch stop layer 12 can be formed by a pn junction or by high-dose implantation of boron or carbon.
  • etch stop layer 12 In deviation from this, it is also possible to use an epitaxial silicon germanium layer as the etch stop layer 12 and, in the case of electrochemical methods, a pn junction as an etch stop.
  • the thickness of the semiconductor membrane on which the control circuit 4 is formed can be adjusted as desired on the one hand via the depth of the buried etch stop layer 12 and on the other hand by means of an additional epitaxial layer.
  • Lateral isolation of the silicon film on which the control circuit 4 is formed is not only possible with LOCOS.
  • dielectric isolation using a trench or isolation using a blocked pn junction can also be effected.
  • a vertical power component 2, 3 is not only the IGBT described, but any other vertical power component can be used without restriction. This includes unipolar and bipolar components, such as DMOS transistors and thyristors. In deviation from the structures shown, inverse doping can also be used in each case. The maximum reverse voltage of the vertical power components is not restricted by the technology according to the invention.
  • CMOS control circuit 4 In addition to the CMOS control circuit 4 shown in the exemplary embodiment, other circuit technologies can also be implemented, such as NMOS circuits or bipolar circuits, which can also contain lateral high-voltage transistors and sensors.
  • the etching recess 11 on the back can be filled in order to increase the mechanical stability or to change the electrical properties.
  • insulating materials such as polyimides can be used here.
  • P.Guillotte and T. Martiska, Polyimide solves chip isolation problems. Semiconductor International, 14 (5): 146-148, 1991.
  • the edge termination of the power component does not necessarily have to take place by means of a field ring structure, as is shown in FIG. 2.
  • Other edge structures can also be used.
  • additional edge structures can be dispensed with entirely, since in this case the potential profile is reduced by the beveled Edges changes so that the surface field strength in the edge areas can be reduced.
  • control circuit 4 is enclosed by the vertical power devices 2, 3. However, it is also possible to position the control circuit outside the vertical power components. As shown in FIG. 3, by combining several such structures on a chip, for example, a complete, compact bridge circuit can be generated, which in the example shown there in plan view comprises four power transistors 15, 16, 17, 18, each with Edge structures 22 are provided, which are controlled by control circuits 23 arranged in the interspaces. The control circuits are enclosed by an etch stop layer 24.
  • FIG. 4 shows a further embodiment of an integrated power circuit 1 according to the invention, which comprises vertical power components 2, 3, but no control circuit is provided.
  • Reference numerals corresponding to the reference numerals of previous figures denote identical or similar parts, so that a renewed explanation can be omitted.
  • this integrated power circuit 1 with the at least two vertical power components 2, 3, the process steps for producing the vertical power components 2, 3 are first carried out, whereupon a lateral insulation layer 13 is produced between these vertical power components 2, 3.
  • This insulation layer 13 can consist either of thermal oxide or of CVD oxide.
  • a front protective layer and a rear mask layer (not shown in each case) are then applied, whereupon the rear mask layer is structured photolithographically in order to define a recess in the mask layer below the insulation layer 13.
  • the substrate is then etched on the back until the lateral is reached Insulation layer 13.
  • the power component shown on the right in the figure is a p-channel IGBT with an n + substrate 20, which forms the drain electrode, a p "drift path 21, an insulated gate 22 and a source electrode 23.
  • the left-hand ver ⁇ tical power component 3 is an n-channel HVDM ⁇ S-Transi ⁇ stor, which also has the n + substrate 20 as a drain electrode and further comprises an n'-drift path 24, a gate electrode 25 and a source electrode 26 .
  • the power components 2, 3 can also include control circuits which are arranged in the substrate material in the previously customary manner by means of SIMOX technology.
  • the etch stop is formed by the implanted oxide layer, which then only serves to separate the power parts. As a result, the etching stop can be designed with small geometric dimensions.
  • the method described last for producing an integrated power circuit with two vertical power components can be modified in such a way that a power component can be modified by a control circuit is replaced.
  • the result is a method for producing an integrated power circuit 1 with a vertical power component 2, 3 and a control circuit 4 for controlling the vertical power component 2, 3, with the following method steps: performing process steps for producing the vertical power component 2, 3 and the control circuit 4; Generate a lateral isola- tion layer 13 between the vertical power device 2, 3 and the control circuit 4; Applying a front protective layer; photolithographic production of a rear mask layer with a recess below the lateral insulation layer 13; and back-etching the substrate.
  • the power component shown on the left is an HVDMOS transistor 2 with an n + substrate 30, which forms the drain electrode, an n ⁇ drift path 31, a gate 32 and a source electrode 33.
  • the CMOS control circuit 4 shown on the right-hand side comprises an NMOS transistor 35, which lies within a p-well 36, and a PMOS transistor 37. These transistors 36, 37 lie above the n "epitaxial layer 31, which is on the n + -
  • the substrate 30 is located, as already explained, the power component 2 and the control circuit 4 are separated from one another by the insulation layer 13 formed by a thermal silicon oxide, below which the etching recess 11 on the rear side lies, and here too the control circuit 4 is influenced excluded by the power component 2.

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Abstract

Un circuit intégré de puissance (1) comprend soit un composant vertical de puissance (2, 3) et un circuit (4) de commande du composant vertical de puissance (2, 3), soit uniquement des composants verticaux de puissance (2, 3). Afin d'éviter que les processus de commutation du composant vertical de puissance (2, 3) n'exercent des influences indésirables sur le circuit de commande (4), on applique pendant la fabrication du circuit intégré de puissance (1) une couche d'arrêt de gravure (12) sous la zone semiconductrice dans laquelle le circuit de commande (4) sera formé, puis on produit le circuit de commande (4) et le composant vertical de puissance (2, 3) selon des étapes usuelles de fabrication. On applique ensuite sur la galette une couche antérieure de protection et une couche postérieure de masquage. Après avoir structuré le masque afin de créer une ouverture au-dessous de la couche d'arrêt de gravure (12), on grave par attaque la face postérieure du substrat jusqu'à ce qu'on atteigne la couche d'arrêt de gravure (12). Selon un autre mode de réalisation, après avoir effectué les étapes de fabrication des composants verticaux de puissance (2, 3) et après avoir appliqué une couche latérale isolante (13) entre les composants verticaux de puissance, on applique une couche antérieure de protection et une couche postérieure de masquage, puis on crée dans la couche postérieure de masquage un évidement situé au-dessous de la couche latérale isolante, à travers lequel on grave par attaque la face postérieure du substrat jusqu'à ce qu'on atteigne la couche latérale isolante.An integrated power circuit (1) comprises either a vertical power component (2, 3) and a circuit (4) for controlling the vertical power component (2, 3), or only vertical power components (2, 3 ). In order to prevent the switching processes of the vertical power component (2, 3) from exerting undesirable influences on the control circuit (4), a layer of d is applied during the manufacture of the integrated power circuit (1). etching stop (12) under the semiconductor zone in which the control circuit (4) will be formed, then the control circuit (4) and the vertical power component (2, 3) are produced according to usual manufacturing steps . An anterior protective layer and a posterior masking layer are then applied to the cake. After having structured the mask in order to create an opening below the etching stop layer (12), the posterior face of the substrate is etched by attack until the etching stop layer is reached ( 12). According to another embodiment, after having carried out the steps for manufacturing the vertical power components (2, 3) and after having applied an insulating side layer (13) between the vertical power components, an anterior protective layer is applied and a posterior masking layer, then a recess is created in the posterior masking layer located below the insulating lateral layer, through which the posterior surface of the substrate is etched by attack until the lateral layer is reached insulating.

Description

Verfahren zum Herstellen einer integrierten Leistungsscbaltung mit einem vertikalen Leistungsbauelement Method for producing an integrated power circuit with a vertical power component
Beschreibungdescription
Die vorliegende Erfindung betrifft ein Verfahren zum Her¬ stellen einer integrierten Leistungsschaltung mit einem vertikalen Leistungsbauelement und einer SteuerSchaltung zum Ansteuern des vertikalen Leistungsbauelementes- Ferner be¬ trifft die' vorliegende Erfindung ein Verfahren zum Herstel¬ len einer integrierten Leistungsschaltung mit wenigstens zwei vertikalen Leistungsbauelementen-The present invention relates to a method for producing an integrated power circuit with a vertical power component and a control circuit for driving the vertical power component. Furthermore, the present invention relates to a method for producing an integrated power circuit with at least two vertical power components.
Integrierte Schaltungen mit einem Leistungsbauelement und einer Steuerschaltung zum Ansteuern des Leistungsbauelemen¬ tes sind als sogenannte "intelligente Leistungshalbleiter¬ schaltungen11 dem Fachmann unter dem Begriff "Smart Power" seit einigen Jahren bekannt. Beispielsweise wird verwiesen auf J.P. Mille, A very high voltage technology (up to 1200 V) for vertical smart power ICs, Proceedings of the Symposium on High Voltage and Smart Power ICs, Band 89-15, Seiten 517 bis 525, 1989; und K.Owyang, Funktionsintegration für Leistungsbauelemente, Mikroelektronik, 4:252-254, 1990.Integrated circuits with a power component and a control circuit for driving the power component have been known as "intelligent power semiconductor circuits 11" to the person skilled in the art under the term "smart power" for several years. For example, reference is made to JP Mille, A very high voltage technology ( up to 1200 V) for vertical smart power ICs, Proceedings of the Symposium on High Voltage and Smart Power ICs, volume 89-15, pages 517 to 525, 1989; and K.Owyang, functional integration for power components, microelectronics, 4: 252- 254, 1990.
Bei derartigen intelligenten Leistungshalbleitern wird übli¬ cherweise eine Isolation des Leistungsbauelementes gegenüber der Steuerschaltung durch einen pn-Übergang bewirkt. Hierbei besteht jedoch die Gefahr des sogenannten "latch-up".With such intelligent power semiconductors, the power component is usually isolated from the control circuit by a pn junction. However, there is a risk of so-called "latch-up".
Gleichfalls ist es bekannt, daß die Gefahr des "latch-up" durch eine dielektrische Isolation anstelle des pn-Übergan- ges vermieden werden kann. Daher wurden verschiedene Pro¬ zesse entwickelt, die auf einer dielektrischen Isolation der verschiedenen Schaltungsteile voneinander beruhen. Zwei weit entwickelte SOI-Technologien (Silicon-On-Insulator) sind Wafer-Bonding und SIMOX (Separation bei IMplanted OXygen) .It is also known that the risk of latch-up can be avoided by dielectric insulation instead of the pn junction. For this reason, various processes have been developed which are based on dielectric insulation of the different circuit parts are based on each other. Two well-developed SOI technologies (Silicon-On-Insulator) are wafer bonding and SIMOX (separation at IMplanted OXygen).
Bezüglich dieser Technologien wird verwiesen auf W.P. Mas- zara, Silicon-On-Insulator bei aferbonding: A review, J. Electrochem. Soc. , 138:341 bis 347, 1991; und M.A. Guerra, The Status of SIMOX technology, D.N. Schmidt, Herausgeber, Silicon-On-Insulator Technology and Devices, Band 90-6, Seiten 21 bis 47, The Electrochemical Society, Inc., 1990.Regarding these technologies, reference is made to W.P. Mazara, Silicon-On-Insulator at aferbonding: A review, J. Electrochem. Soc. , 138: 341-347, 1991; and M.A. Guerra, The Status of SIMOX technology, D.N. Schmidt, Editor, Silicon-On-Insulator Technology and Devices, Volume 90-6, pages 21 to 47, The Electrochemical Society, Inc., 1990.
Ein grundsätzlicher Nachteil der SOI-Technologie besteht darin, daß eine unerwünschte Steuerwirkung des Substrates nicht vermieden werden kann. Das Substrat wirkt über den vergrabenen Isolator wie eine zweite Gateelektrode auf Transistoren, die im Film integriert sind. Dies kann bei Auftreten von Potentialdifferenzen zwischen dem Substrat und dem Film zu Schwellenspannungsverschiebungen und zu Änderun¬ gen des Schaltzustandes der Transistoren führen, wie in folgender Fachveröffentlichung beschrieben ist: K. Yallup, B. Lanc and S. Edwards, Back gate effects in thick film SOI CMOS devices, IEEE International SOI Conference, Seiten 48 bis 49, 1991.A fundamental disadvantage of SOI technology is that an undesirable control effect of the substrate cannot be avoided. The substrate acts via the buried insulator like a second gate electrode on transistors that are integrated in the film. If potential differences occur between the substrate and the film, this can lead to threshold voltage shifts and to changes in the switching state of the transistors, as described in the following specialist publication: K. Yallup, B. Lanc and S. Edwards, Back gate effects in thick film SOI CMOS devices, IEEE International SOI Conference, pages 48 to 49, 1991.
Aus der DE 39 05 149 AI ist es bekannt, bei einer integrier¬ ten Schaltung mit einer Leistungsschaltung und einer Steuer¬ schaltung die Steuerschaltung auf einer isolierten Silizium¬ insel auszugestalten, wobei unterhalb des vergrabenen Iso¬ lators, der die Silziuminsel festlegt, eine hochleitende Schicht vorgesehen ist. Diese zum Substrat komplementär do¬ tierte Schicht wird auf ein konstantes Potential gelegt und verhindert damit ein Durchgreifen des Substratpotentiales auf die innerhalb der Siliziuminsel ausgebildeten Bauele¬ mente.From DE 39 05 149 AI it is known to design the control circuit on an insulated silicon island in an integrated circuit with a power circuit and a control circuit, a highly conductive one below the buried insulator which defines the silicon island Layer is provided. This layer complementarily doped to the substrate is placed at a constant potential and thus prevents the substrate potential from reaching through to the components formed within the silicon island.
Jedoch läßt sich mit dieser Technologie nicht erreichen, die bei Schaltvorgängen eines vertikalen Leistungsbauelementes entstehenden Spannungsspitzen ausreichend schnell abzubauen. So kann trotz der beschriebenen Maßnahmen ein Substrat¬ steuereffekt der SOI-Bauelemente nicht verhindert werden.However, this technology cannot be used to reduce the voltage peaks which occur during switching operations of a vertical power component sufficiently quickly. Thus, despite the measures described, a substrate control effect of the SOI components cannot be prevented.
Aus der WO 91/13463 ist bereits ein Verfahren zum Erzeugen einer isolierten, einkristallinen Siliziuminsel bekannt, die durch eine vergrabene Siliziumdioxidschicht gegenüber dem darunterliegenden Substrat sowie durch Trenche in lateraler Richtung isoliert ist. Bei dem dort bevorzugten Ausfüh¬ rungsbeispiel ist innerhalb der Siliziuminsel ein Gassensor¬ element integriert. Zur verbesserten thermischen Isolation des Gassensorelementes ist es aus dieser Schrift bekannt, den Bereich unterhalb der Siliziuminsel, in der das Gassen- soreiement integriert ist, rückseitig freizuätzen. Hierdurch soll die Empfindlichkeit des Gassensors erhöht werden.A method for producing an isolated, single-crystalline silicon island is already known from WO 91/13463, which is insulated from the underlying substrate by a buried silicon dioxide layer and by trenches in the lateral direction. In the exemplary embodiment preferred there, a gas sensor element is integrated within the silicon island. For improved thermal insulation of the gas sensor element, it is known from this document to etch out the area below the silicon island in which the gas sensor element is integrated on the back. This is intended to increase the sensitivity of the gas sensor.
Aus der EP-0150827A2 sowie aus der EP-0444370A1 sind Halb¬ leiterstrukturen bekannt, bei denen ein Teil des Halbleiter¬ materials durch einen anisotropen Ätzvorgang entfernt wird. Bei der EP-0150827A2 dient dieser anisotrope Ätzvorgang zur Strukturierung eines Drucksensors mit einer Silizium-Mem¬ bran. Die EP-0444370A1 offenbart die Erzeugung einer ver¬ grabenen Dielektrikumsschicht mittels Waferbonding, die als Ätzstoppschicht zur Erzeugung der Ausnehmung durch den an¬ isotropen Ätzvorgang dient. Keine dieser beiden Schriften befaßt sich mit der Herstellung vertikaler Leistungsbau¬ elemente.Semiconductor structures are known from EP-0150827A2 and from EP-0444370A1, in which a part of the semiconductor material is removed by an anisotropic etching process. In EP-0150827A2, this anisotropic etching process is used to structure a pressure sensor with a silicon membrane. EP-0444370A1 discloses the production of a buried dielectric layer by means of wafer bonding, which serves as an etching stop layer for producing the recess by the anisotropic etching process. Neither of these two documents deals with the production of vertical power components.
Ausgehend von diesem Stand der Technik liegt der vorliegen¬ den Erfindung die Aufgabe zugrunde, ein Verfahren zum Her¬ stellen einer integrierten Schaltung mit einem vertikalen Leistungsbauelement und einer SteuerSchaltung anzugeben, durch das Einflüsse von Schaltvorgängen des vertikalen Lei¬ stungsbauelementes auf die Steuerschaltung vermieden werden.Starting from this prior art, the present invention is based on the object of specifying a method for producing an integrated circuit with a vertical power component and a control circuit, by means of which influences of switching operations of the vertical power component on the control circuit are avoided.
Diese Aufgabe wird durch ein Verfahren gemäß den Patent¬ ansprüchen 1 und 4 gelöst.This object is achieved by a method according to claims 1 and 4.
Ferner liegt der Erfindung ausgehend von dem oben erläuter- ten Stand der Technik die Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens zwei vertikalen Leistungsbauelementen anzugeben, bei dem Einflüsse von Schaltvorgängen eines vertikalen Leistungsbau¬ elementes auf ein anderes vertikales Leistungsbauelement vermieden werden.Furthermore, the invention is based on the above- The prior art is based on the object of specifying a method for producing an integrated circuit with at least two vertical power components, in which influences of switching operations of a vertical power component on another vertical power component are avoided.
Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 3 gelöst.This object is achieved by a method according to claim 3.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen einer erfindungs¬ gemäßen integrierten LeistungsSchaltung näher erläutert. Es zeigen:Preferred embodiments of an integrated power circuit according to the invention are explained in more detail below with reference to the accompanying drawings. Show it:
Fig. 1 eine Querschnittsdarstellung einer ersten Ausfüh¬ rungsform einer integrierten Leistungsschaltung mit vertikalen Leistungsbauelementen und einer Steuer¬ schaltung;1 shows a cross-sectional illustration of a first embodiment of an integrated power circuit with vertical power components and a control circuit;
Fig. 2 eine Querschnittsdarstellung einer zweiten Ausfüh¬ rungsform einer integrierten Leistungsschaltung mit vertikalen Leistungsbauelementen und einer Steuer— Schaltung;2 shows a cross-sectional illustration of a second embodiment of an integrated power circuit with vertical power components and a control circuit;
Fig. 3 eine Draufsicht auf eine dritte Ausführungsform einer erfindungsgemäßen integrierten Leistungs¬ schaltung in Form einer monolithisch integrierten Vollbrückenschaltung;3 shows a plan view of a third embodiment of an integrated power circuit according to the invention in the form of a monolithically integrated full-bridge circuit;
Fig. 4 eine QuerSchnittsdarstellung einer vierten Ausfüh¬ rungsform der erfindungsgemäßen integrierten Lei¬ stungsschaltung mit zwei vertikalen Leistungsbau¬ elementen; und4 shows a cross-sectional illustration of a fourth embodiment of the integrated power circuit according to the invention with two vertical power components; and
Fig. 5 eine Querschnittsdarstellung einer fünften Ausfüh¬ rungsform einer integrierten LeistungsSchaltung mit einem vertikalen Leistungsbauelement und einer Steuerschaltung.5 shows a cross-sectional illustration of a fifth embodiment of an integrated power circuit with a vertical power component and one Control circuit.
Wie in Fig. 1 gezeigt ist, umfaßt eine integrierte Lei¬ stungsschaltung nach der Erfindung, die in ihrer Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist, zwei vertikale Lei¬ stungsbauelemente 2, 3 sowie eine zwischen den vertikalen Leistungsbauelementen 2, 3 angeordnete Steuerschaltung 4. Bei dem gezeigten Ausführungsbeispiel sind die vertikalen Leistungsbauelemente 2, 3 als vertikaler n-Kanal IGBT reali¬ siert. Jeder vertikale n-Kanal IGBT 2, 3 umfaßt eine Source 5, ein Gate 6 oberhalb einer n"-Epitaxieschicht 7, die ihrerseits auf einem p+-Substrat 8 angeordnet ist, welche als Drain dient. Die Steuerschaltung 4, die bei der gezeig¬ ten Ausführungsform einen NMOS-Transistor 9 und einen PMOS- Transistor 10 aufweist, liegt oberhalb einer rückseitigen Ätzausnehmung 11 und ist gegenüber der Ätzausnehmung 11 durch eine Ätzstoppschicht 12 abgegrenzt. Die Steuerschal¬ tung 4 ist in lateraler Richtung gegenüber den vertikalen n-Kanal IGBTs 2 , 3 durch eine LOCOS-Isolation 13 isoliert.As shown in FIG. 1, an integrated power circuit according to the invention, which is denoted in its entirety by reference number 1, comprises two vertical power components 2, 3 and a control circuit 4 arranged between the vertical power components 2, 3. In the exemplary embodiment shown, the vertical power components 2, 3 are implemented as vertical n-channel IGBTs. Each vertical n-channel IGBT 2, 3 comprises a source 5, a gate 6 above an n "epitaxial layer 7, which in turn is arranged on a p + substrate 8, which serves as a drain. The control circuit 4, which is shown in FIG ¬ th embodiment has an NMOS transistor 9 and a PMOS transistor 10, is located above a rear etching recess 11 and is delimited from the etching recess 11 by an etching stop layer 12. The control circuit 4 is in the lateral direction with respect to the vertical n-channel IGBTs 2, 3 isolated by a LOCOS insulation 13.
Zur Herstellung dieser intelligenten Leistungshalbleiter- schalterstruktur kann man sich mit Ausnahme der nachfolgend erläuterten Abweichungen an sich bekannter Verfahren bedie¬ nen, wie sie beispielsweise in folgender Fachveröffentli¬ chung erläutert sind: R. Boguszewics, G. Burbach, H.-L. Fiedler, B. Mütterlein, F. Vogt and H. Vogt, Leistungsschal¬ ter für 500 V mit dielektrisch isolierter CMOS-Signalelek- tronik, Mikroelektronik, 4(6):256 bis 259, 1990.To produce this intelligent power semiconductor switch structure, with the exception of the deviations explained below, methods known per se can be used, as are explained, for example, in the following specialist publication: R. Boguszewics, G. Burbach, H.-L. Fiedler, B. Mütterlein, F. Vogt and H. Vogt, power switch for 500 V with dielectric isolated CMOS signal electronics, microelectronics, 4 (6): 256 to 259, 1990.
Auf das p+-Substrat 8 wird eine niedrigdotierte n"-Schicht 7 epitaktisch aufgewachsen. In die Epitaxieschicht 7 wird lokal Sauerstoff implantiert, um die Ätzstoppschicht 12 zu erzeugen. An diesen Sauerstoffimplantationsschritt schließt sich gegebenenfalls ein Hochtemperaturschritt an, um durch die Sauerstoffimplantation erzeugte Kristallfehler auszu¬ heilen.A low-doped n "layer 7 is epitaxially grown on the p + substrate 8. Oxygen is locally implanted in the epitaxial layer 7 in order to produce the etching stop layer 12. This oxygen implantation step is optionally followed by a high-temperature step in order to avoid crystal defects generated by the oxygen implantation to heal.
Danach werden in einem an sich bekannten CMOS-Prozeß die vertikalen Leistungsbauelemente 2, 3 sowie die Steuerschal¬ tung hergestellt. Gleichzeitig wird durch einen LOCOS-Prozeß die laterale Isolation der vertikalen Leistungsbauelemente 2, 3 gegenüber der Steuerschaltung 4 realisiert.Then in a known CMOS process vertical power components 2, 3 and the control circuit. At the same time, the LOCOS process realizes the lateral isolation of the vertical power components 2, 3 from the control circuit 4.
Bei der Ausführungsform von Fig. 2, die mit Ausnahme der nachfolgend erläuterten Unterschiede mit der Ausführungsform gemäß Fig. 1 übereinstimmt, werden in einem zusätzlichen Prozeßschritt des Standard-CMOS-Prozesses Feldringe als Randstrukturen der vertikalen Leistungsbauelemente 2, 3 er¬ zeugt. Da die Strukturen der vertikalen Leistungsbauelemente 2, 3 rückseitig beidseitig abgeschrägt sind, können bei die¬ ser Ausgestaltung Feldringe entfallen, da der Randabschluß durch dieses sogenannte "bevelling" bewirkt wird.In the embodiment of FIG. 2, which corresponds to the embodiment according to FIG. 1 with the exception of the differences explained below, field rings as edge structures of the vertical power components 2, 3 are generated in an additional process step of the standard CMOS process. Since the structures of the vertical power components 2, 3 are bevelled on both sides on the back, field rings can be omitted in this embodiment, since the edge closure is brought about by this so-called "beveling".
Die Feldringe 14 als Randstrukturen der Leistungsteile wer¬ den bei der Ausführungsform nach Fig. 2 durch Borimplanta¬ tion und anschließende Ausdiffusion erzeugt.The field rings 14 as edge structures of the power units are produced in the embodiment according to FIG. 2 by boron implantation and subsequent out-diffusion.
Nunmehr findet eine Rückseitenmetallisierung des Substrates statt.A backside metallization of the substrate now takes place.
Auf die Vorderseite des Wafers wird eine Schutzschicht auf¬ gebracht, während die Rückseite maskiert und mit einer üb¬ lichen fotolithographischen Technik die Maskenstruktur im Bereich der Ätzstoppschicht 12 geöffnet wird. Bei der Aus¬ führungsform gemäß Fig. 1 wird die Maske auch im Bereich der äußeren Ränder der vertikalen Leistungsbauelemente 2, 3 ent¬ fernt. Anschließend wird das Substrat zur Erzeugung der rückseitigen Ätzausnehmung 11 sowie zur Bildung der Rand- abschrägungen 14 geätzt, woraufhin die Maske entfernt wird.A protective layer is applied to the front of the wafer, while the back is masked and the mask structure in the area of the etching stop layer 12 is opened using a conventional photolithographic technique. In the embodiment according to FIG. 1, the mask is also removed in the region of the outer edges of the vertical power components 2, 3. The substrate is then etched to produce the etching recess 11 on the rear side and to form the bevels 14, whereupon the mask is removed.
Das unter Bezugnahme auf die ersten beiden Ausführungsformen beschriebene Herstellungsverfahren kann in vielfacher Hin¬ sicht variiert werden.The manufacturing method described with reference to the first two embodiments can be varied in many respects.
Bei der beschriebenen Ausführungsform wird die vergrabene Ätzstoppschicht 12 durch einen SIMOX-Prozeß (Separation by IMplanted OXygen) gebildet. In Abweichung von dieser bevor¬ zugten Ausführungsform lassen sich vergrabene Dielektrika als Ätzstoppschicht auch mit anderen SOI-Technologien (Silicon-On-Insulator) fertigen. Beispielsweise wird hierzu das Wafer-Bonding-Verfahren genannt, das in folgender Fach¬ veröffentlichung beschrieben ist: W. P. Maszara, Silicon-On- Insualtor by Wafer-Bonding: A review, J. Electrochem. Soc, 138:341, 1991. Als SOI-Technologie kommt gleichfalls das Verfahren ZMR in Betracht, welches in folgender Fachver¬ öffentlichung beschrieben ist: A. Nakagawa, Impact of dielectric isolation technology on power ICs, ISPSD, Seiten 16 bis 21, 1991. Ferner kann die Ätzstoppschicht 12 durch einen pn-Übergang oder durch Hochdosisimplantation von Bor oder Kohlenstoff gebildet werden.In the embodiment described, the buried etch stop layer 12 is separated by a SIMOX process (separation by IMplanted OXygen). In deviation from this preferred embodiment, buried dielectrics can also be produced as an etch stop layer using other SOI technologies (silicone-on-insulator). For example, the wafer bonding method is mentioned for this purpose, which is described in the following technical publication: WP Maszara, Silicon-On-Insualtor by Wafer-Bonding: A review, J. Electrochem. Soc, 138: 341, 1991. Also suitable as SOI technology is the ZMR method, which is described in the following specialist publication: A. Nakagawa, Impact of dielectric isolation technology on power ICs, ISPSD, pages 16 to 21, 1991 Furthermore, the etch stop layer 12 can be formed by a pn junction or by high-dose implantation of boron or carbon.
In Abweichung hiervon ist es ferner möglich, als Ätzstopp¬ schicht 12 eine epitaktische Silizium-Germanium-Schicht und im Falle von elektrochemischen Verfahren einen pn-Übergang als Ätzstopp zu nutzen.In deviation from this, it is also possible to use an epitaxial silicon germanium layer as the etch stop layer 12 and, in the case of electrochemical methods, a pn junction as an etch stop.
Die Dicke der Halbleitermembran, auf der die Steuerschaltung 4 ausgebildet ist, läßt sich zum einen über die Tiefe der vergrabenen Ätzstoppschicht 12 und zum anderen durch eine zusätzliche Epitaxieschicht beliebig einstellen.The thickness of the semiconductor membrane on which the control circuit 4 is formed can be adjusted as desired on the one hand via the depth of the buried etch stop layer 12 and on the other hand by means of an additional epitaxial layer.
Eine laterale Isolation des Siliziumfilmes, auf dem die Steuerschaltung 4 ausgebildet ist, ist nicht nur mit LOCOS möglich. Neben der lateralen Isolation durch LOCOS-Techno- logie kann auch eine dielektrische Isolation mittels eines Trenches oder eine Isolation durch einen gesperrten pn-Über¬ gang bewirkt werden.Lateral isolation of the silicon film on which the control circuit 4 is formed is not only possible with LOCOS. In addition to the lateral isolation using LOCOS technology, dielectric isolation using a trench or isolation using a blocked pn junction can also be effected.
Als vertikales Leistungsbauelement 2, 3 kommt nicht nur der beschriebene IGBT in Betracht, sondern es kann ohne Ein¬ schränkung jedes andere vertikale Leistungsbauelement einge¬ setzt werden. Darin sind unipolare sowie bipolare Bauelemen¬ te, wie beispielsweise DMOS-Transistoren und Thyristoren, eingeschlossen. In Abweichung zu den gezeigten Strukturen können auch je¬ weils inverse Dotierungen verwendet werden. Die maximale Sperrspannung der vertikalen Leistungsbauelemente wird durch die erfindungsgemäße Technolgie nicht beschränkt.A vertical power component 2, 3 is not only the IGBT described, but any other vertical power component can be used without restriction. This includes unipolar and bipolar components, such as DMOS transistors and thyristors. In deviation from the structures shown, inverse doping can also be used in each case. The maximum reverse voltage of the vertical power components is not restricted by the technology according to the invention.
Neben der in dem Ausführungsbeispiel gezeigten CMOS-Steuer- schaltung 4 können auch andere Schaltungstechnologien reali¬ siert werden, wie beispielsweise NMOS-Schaltungen oder Bi¬ polarschaltungen, die auch laterale Hochspannungstransisto¬ ren und Sensoren enthalten können.In addition to the CMOS control circuit 4 shown in the exemplary embodiment, other circuit technologies can also be implemented, such as NMOS circuits or bipolar circuits, which can also contain lateral high-voltage transistors and sensors.
Die rückseitige Ätzausnehmung 11 kann zur Erhöhung der me¬ chanischen Stabilität oder zur Veränderung der elektrischen Eigenschaften aufgefüllt werden. Beispielsweise können hier isolierende Materialien, wie beispielsweise Polyimide ein¬ gesetzt werden. Bezüglich dieser Technologie wird verwiesen auf: P.Guillotte and T. Martiska, Polyimide solves chip iso- lation problems. Semiconductor International, 14 (5) : 146 bis 148, 1991.The etching recess 11 on the back can be filled in order to increase the mechanical stability or to change the electrical properties. For example, insulating materials such as polyimides can be used here. Regarding this technology, reference is made to: P.Guillotte and T. Martiska, Polyimide solves chip isolation problems. Semiconductor International, 14 (5): 146-148, 1991.
Der Randabschluß des Leistungsbauelementes muß nicht not¬ wendigerweise durch eine Feldringstruktur erfolgen, wie dies in Fig. 2 gezeigt ist. Es können auch andere Randstrukturen verwendet werden. Im Falle der unter Bezugnahme auf Fig. 1 erläuterten Abschrägung 14 der Leistungsbauelemente 2, 3 auch auf der der SteuerSchaltung abgewandten Seite kann, wie bereits erläutert wurde, vollständig auf zusätzliche Rand¬ strukturen verzichtet werden, da sich in diesem Fall der Potentialverlauf durch die abgeschrägten Kanten ändert, so daß die Oberflächenfeldstärke in den Randbereichen reduziert werden kann.The edge termination of the power component does not necessarily have to take place by means of a field ring structure, as is shown in FIG. 2. Other edge structures can also be used. In the case of the bevel 14 of the power components 2, 3 explained with reference to FIG. 1, and on the side facing away from the control circuit, as already explained, additional edge structures can be dispensed with entirely, since in this case the potential profile is reduced by the beveled Edges changes so that the surface field strength in the edge areas can be reduced.
Bei der in den Fig. 1 und 2 gezeigten Struktur ist die Steuerschaltung 4 von den vertikalen Leistungsbauelementen 2, 3 eingeschlossen. Jedoch ist es gleichfalls möglich, die Steuerschaltung außerhalb der vertikalen Leistungsbauelemen¬ te zu positionieren. Wie in Fig. 3 gezeigt ist, kann durch Kombination mehrer derartiger Strukturen auf einem Chip beispielsweise eine vollständige, kompakte Brückenschaltung erzeugt werden, die in dem dort in Draufsicht gezeigten Beispielsfall vier Lei¬ stungstransistoren 15, 16, 17, 18 umfaßt, die jeweils mit Randstrukturen 22 versehen sind, welche durch in den Zwi¬ schenräumen angeordnete Steuerschaltungen 23 angesteuert werden. Die Steuerschaltungen sind von einer Ätzstoppschicht 24 eingeschlossen.In the structure shown in FIGS. 1 and 2, the control circuit 4 is enclosed by the vertical power devices 2, 3. However, it is also possible to position the control circuit outside the vertical power components. As shown in FIG. 3, by combining several such structures on a chip, for example, a complete, compact bridge circuit can be generated, which in the example shown there in plan view comprises four power transistors 15, 16, 17, 18, each with Edge structures 22 are provided, which are controlled by control circuits 23 arranged in the interspaces. The control circuits are enclosed by an etch stop layer 24.
Neben der hier angedeuteten Lösung für zwei Phasen lassen sich selbstverständlich auch mehrere unabhängige Leistungs¬ bauelemente integrieren.In addition to the solution for two phases indicated here, it is of course also possible to integrate several independent power components.
In Fig. 4 ist eine weitere Ausführungsform einer erfindungs¬ gemäßen integrierten Leistungsschaltung l gezeigt, die ver¬ tikale Leistungsbauelemente 2, 3 umfaßt, wobei jedoch keine SteuerSchaltung vorgesehen ist. Mit den Bezugszeichen vor¬ hergehender Figuren übereinstimmende Bezugszeichen bezeich¬ nen gleiche oder ähnliche Teile, so daß insoweit eine er¬ neute Erläuterung unterbleiben kann.FIG. 4 shows a further embodiment of an integrated power circuit 1 according to the invention, which comprises vertical power components 2, 3, but no control circuit is provided. Reference numerals corresponding to the reference numerals of previous figures denote identical or similar parts, so that a renewed explanation can be omitted.
Zur Herstellung dieser integrierten Leistungsschaltung 1 mit den zumindest zwei vertikalen Leistungsbauelementen 2, 3 werden zunächst die Prozeßschritte zur Herstellung der ver¬ tikalen Leistungsbauelemente 2, 3 durchgeführt, woraufhin zwischen diesen vertikalen Leistungsbauelementen 2, 3 eine laterale Isolationsschicht 13 erzeugt wird. Diese wird vor¬ zugsweise durch einen LOCOS-Prozeß hergestellt. Diese Iso¬ lationsschicht 13 kann entweder aus thermischen Oxid oder aus CVD-Oxid bestehen. Anschließend werden eine vordersei¬ tige Schutzschicht und eine rückseitige Maskenschicht (je¬ weils nicht dargestellt) aufgebracht, woraufhin die rücksei¬ tige Maskenschicht fotolithographisch strukturiert wird, um eine Ausnehmung der Maskenschicht unterhalb der Isolations¬ schicht 13 festzulegen. Anschließend erfolgt ein rückseiti¬ ges Ätzen des Substrates bis zum Erreichen der lateralen Isolationsschicht 13.To produce this integrated power circuit 1 with the at least two vertical power components 2, 3, the process steps for producing the vertical power components 2, 3 are first carried out, whereupon a lateral insulation layer 13 is produced between these vertical power components 2, 3. This is preferably produced by a LOCOS process. This insulation layer 13 can consist either of thermal oxide or of CVD oxide. A front protective layer and a rear mask layer (not shown in each case) are then applied, whereupon the rear mask layer is structured photolithographically in order to define a recess in the mask layer below the insulation layer 13. The substrate is then etched on the back until the lateral is reached Insulation layer 13.
Bei dieser Technologie besteht die Möglichkeit, komplemen¬ täre vertikale Leistungsbauelemente herzustellen. Die be¬ schriebenen Ätzverfahren dienen dabei zur Trennung der komplementären Leistungsbauelemente 2, 3.With this technology it is possible to manufacture complementary vertical power components. The described etching processes serve to separate the complementary power components 2, 3.
Das in der Figur rechts gezeigte Leistungsbauelement ist ein p-Kanal-IGBT mit einem n+-Substrat 20, welches die Drain- Elektrode bildet, einer p"-Driftstrecke 21, einem isolierten Gate 22 und einer Source-Elektrode 23. Das linksseitige ver¬ tikale Leistungsbauelement 3 ist ein n-Kanal HVDMÖS-Transi¬ stor, der gleichfalls das n+-Substrat 20 als Drain-Elektrode aufweist, und ferner eine n'-Driftstrecke 24, eine Gate- Elektrode 25 und eine Source-Elektrode 26 umfaßt.The power component shown on the right in the figure is a p-channel IGBT with an n + substrate 20, which forms the drain electrode, a p "drift path 21, an insulated gate 22 and a source electrode 23. The left-hand ver ¬ tical power component 3 is an n-channel HVDMÖS-Transi¬ stor, which also has the n + substrate 20 as a drain electrode and further comprises an n'-drift path 24, a gate electrode 25 and a source electrode 26 .
In Abweichung zu dem hier gezeigten Ausführungsbeispiel können die Leistungsbauelemente 2, 3 auch Steuerschaltungen einschließen, die in der bislang üblichen Art mittels SIMOX- Technologie im Substratmaterial angeordnet sind. Hier wird der Ätzstopp durch die implantierte Oxidschicht gebildet, die dann lediglich zur Trennung der Leistungsteile dient. Dadurch kann der Ätzstopp mit geringen geometrischen Ab¬ messungen ausgelegt werden.In a departure from the exemplary embodiment shown here, the power components 2, 3 can also include control circuits which are arranged in the substrate material in the previously customary manner by means of SIMOX technology. Here, the etch stop is formed by the implanted oxide layer, which then only serves to separate the power parts. As a result, the etching stop can be designed with small geometric dimensions.
In weiterer Abweichung zu dem hier gezeigten Ausführungs¬ beispiel kann, wie nachfolgend unter Bezugnahme auf Fig. 5 erläutert wird, das zuletzt beschriebene Verfahren zum Her¬ stellen einer integrierten Leistungsschaltung mit zwei ver¬ tikalen Leistungsbauelementen dahingehend modifiziert wer¬ den, daß ein Leistungsbauelement durch eine Steuerschaltung ersetzt wird. Es ergibt sich ein Verfahren zum Herstellen einer integrierten Leistungsschaltung 1 mit einem vertikalen Leistungsbauelement 2, 3 und einer Steuerschaltung 4 zum An¬ steuern des vertikalen Leistungsbauelementes 2, 3, mit fol¬ genden Verfahrensschritten: Durchführen von Prozeßschritten zur Herstellung des vertikalen Leistungsbauelementes 2, 3 und der Steuerschaltung 4; Erzeugen einer lateralen Isola- tionsschicht 13 zwischen dem vertikalen Leistungsbauelement 2, 3 und der Steuerschaltung 4; Aufbringen einer vordersei¬ tigen Schutzschicht; fotolithographisches Erzeugen einer rückseitigen Maskenschicht mit einer Ausnehmung unterhalb der lateralen Isolationsschicht 13; und rückseitiges Ätzen des Substrates.In a further deviation from the exemplary embodiment shown here, as will be explained below with reference to FIG. 5, the method described last for producing an integrated power circuit with two vertical power components can be modified in such a way that a power component can be modified by a control circuit is replaced. The result is a method for producing an integrated power circuit 1 with a vertical power component 2, 3 and a control circuit 4 for controlling the vertical power component 2, 3, with the following method steps: performing process steps for producing the vertical power component 2, 3 and the control circuit 4; Generate a lateral isola- tion layer 13 between the vertical power device 2, 3 and the control circuit 4; Applying a front protective layer; photolithographic production of a rear mask layer with a recess below the lateral insulation layer 13; and back-etching the substrate.
Wie in Fig. 5 gezeigt ist, ist das linksseitig gezeigte Leistungsbauelement ein HVDMOS-Transistor 2 mit einem n+- Substrat 30, welches die Drain-Elektrode bildet, einer n~- Driftstrecke 31, einem Gate 32 und einer Source-Elektrode 33. Die rechtsseitig gezeigte CMOS-Steuerschaltung 4 umfaßt einen NMOS-Transistor 35, der innerhalb einer p-Wanne 36 liegt, sowie einen PMOS-Transistor 37. Diese Transistoren 36, 37 liegen oberhalb der n"-Epitaxieschicht 31, welche auf dem n+-Substrat 30 liegt. Wie bereits erläutert, sind das Leistungsbauelement 2 und die Steuerschaltung 4 durch die von einem thermischen Siliziumoxid gebildete Isolations¬ schicht 13 voneinander getrennt, unterhalb der die rücksei¬ tige Ätzausnehmung 11 liegt. Auch hier ist eine Beeinflus¬ sung der Steuerschaltung 4 durch das Leistungsbauelement 2 ausgeschlossen. As shown in FIG. 5, the power component shown on the left is an HVDMOS transistor 2 with an n + substrate 30, which forms the drain electrode, an n ~ drift path 31, a gate 32 and a source electrode 33. The CMOS control circuit 4 shown on the right-hand side comprises an NMOS transistor 35, which lies within a p-well 36, and a PMOS transistor 37. These transistors 36, 37 lie above the n "epitaxial layer 31, which is on the n + - The substrate 30 is located, as already explained, the power component 2 and the control circuit 4 are separated from one another by the insulation layer 13 formed by a thermal silicon oxide, below which the etching recess 11 on the rear side lies, and here too the control circuit 4 is influenced excluded by the power component 2.

Claims

Patentansprüche Claims
1. Verfahren zum Herstellen einer integrierten Halbleiter- Struktur für eine Leistungsschaltung (1) mit einem ver¬ tikalen Leistungsbauelement (2, 3) und einer Steuer¬ schaltung (4) zum Ansteuern des vertikalen Leistungsbau¬ elementes (2, 3), mit folgenden Verfahrensschritten:1. A method for producing an integrated semiconductor structure for a power circuit (1) with a vertical power component (2, 3) and a control circuit (4) for controlling the vertical power component (2, 3), with the following Process steps:
- Erzeugen einer Ätzstoppschicht (12) unterhalb des für die Steuerschaltung bestimmten Halbleiterbereiches;- generating an etch stop layer (12) below the semiconductor region intended for the control circuit;
- Durchführen von Prozeßschritten zum Herstellen des vertikalen Leistungsbauelementes (2, 3) und der Steuerschaltung (4) ;- Carrying out process steps for producing the vertical power component (2, 3) and the control circuit (4);
- Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;- Applying a front-side etching protective layer or attaching a front-side etching cover;
- fotolithographisches Definieren einer rückseitigen Maskenschicht auf der Rückseite des Substrates (8) mit einer Ausnehmung unterhalb der Ätzstoppschicht (12) ; und- Photolithographic definition of a back mask layer on the back of the substrate (8) with a recess below the etch stop layer (12); and
- rückseitiges Ätzen des Substrates bis zum Erreichen der Ätzstoppschicht (12) .- Backside etching of the substrate until the etching stop layer (12) is reached.
2. Verfahren nach Anspruch 1, gekennzeichnet durch2. The method according to claim 1, characterized by
den Verfahrensschritt des Erzeugens einer lateralen Iso- lationsschicht (13) zwischen Bauelementen der Steuer¬ schaltung (4) und dem vertikalen Leistungsbauelement (2, 3).the method step of generating a lateral insulation layer (13) between components of the control circuit (4) and the vertical power component (2, 3).
3. Verfahren zum Herstellen einer integrierten Halbleiter¬ struktur für eine Leistungsschaltung mit wenigstens zwei vertikalen Leistungsbauelementen (2, 3), mit folgenden Verfahrensschritten:3. Method for producing an integrated semiconductor structure for a power circuit with at least two vertical power components (2, 3), with the following Process steps:
- Durchführen von Prozeßschritten zur Herstellung der vertikalen Leistungsbauelemente und Erzeugen einer lateralen Isolationsschicht (13) zwischen den verti¬ kalen Leistungsbauelementen (2, 3) ;- performing process steps for producing the vertical power components and producing a lateral insulation layer (13) between the vertical power components (2, 3);
- Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;- Applying a front-side etching protective layer or attaching a front-side etching cover;
- fotolithographisches Erzeugen einer Maskenschicht auf der Rückseite des Substrates mit einer Ausnehmung unterhalb der lateralen Isolationsschicht (13) ; und- Photolithographic production of a mask layer on the back of the substrate with a recess below the lateral insulation layer (13); and
- rückseitiges Ätzen des Substrates.- Back etching of the substrate.
4. Verfahren zum Herstellen einer integrierten Halbleiter¬ struktur für eine Leistungsschaltung (1) mit einem ver¬ tikalen Leistungsbauelement (2, 3) und einer Steuer¬ schaltung (4) zum Ansteuern des vertikalen Leistungs¬ bauelementes (2, 3), mit folgenden Verfahrensschritten:4. A method for producing an integrated semiconductor structure for a power circuit (1) with a vertical power component (2, 3) and a control circuit (4) for controlling the vertical power component (2, 3), with the following Process steps:
- Durchführen von Prozeßschritten zur Herstellung des vertikalen Leistungsbauelementes (2, 3) und der Steuerschaltung (4) ;- Carrying out process steps for producing the vertical power component (2, 3) and the control circuit (4);
- Erzeugen einer lateralen Isolationsschicht (13) zwischen dem vertikalen Leistungsbauelement (2, 3) ; und der Steuerschaltung (4) ;- Creating a lateral insulation layer (13) between the vertical power component (2, 3); and the control circuit (4);
- Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;- Applying a front-side etching protective layer or attaching a front-side etching cover;
- fotolithographisches Erzeugen einer rückseitigen Mas¬ kenschicht mit einer Ausnehmung unterhalb der latera¬ len Isolationsschicht (13) ; und- Photolithographic production of a back mask layer with a recess below the lateral insulation layer (13); and
- rückseitiges Ätzen des Substrates. - Back etching of the substrate.
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,5. The method according to any one of claims 2 to 4, characterized in
daß die laterale Isolationsschicht (13) eine geringere Ätzrate als das verwendete Substrathalbleitermaterial hat, undthat the lateral insulation layer (13) has a lower etching rate than the substrate semiconductor material used, and
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.that the process step of the back etching is carried out until the lateral insulation layer (13) is reached.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,6. The method according to any one of claims 2 to 5, characterized in
daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) einen LOCOS-Prozeß umfaßt, undthat the step of producing the lateral insulation layer (13) comprises a LOCOS process, and
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.that the process step of the back etching is carried out until the lateral insulation layer (13) is reached.
7. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,7. The method according to any one of claims 2 to 5, characterized in that
daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) das Abscheiden eines CVD-Oxids umfaßt, undthat the step of producing the lateral insulation layer (13) comprises depositing a CVD oxide, and
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.that the process step of the back etching is carried out until the lateral insulation layer (13) is reached.
8. Verfahren nach einem der Ansprüche 3 bis 7, dadurch ge- • kennzeichnet,8. The method according to any one of claims 3 to 7, characterized • indicates
daß der Verfahrensschritt des Erzeugens einer lateralen Isolationsschicht das Erzeugen einer Ätzstoppschicht un¬ terhalb des die vertikalen Leistungsbauelemente (2, 3) miteinander verbindenden Bereiches umfaßt, undthat the step of generating a lateral Insulation layer comprises the production of an etch stop layer below the area connecting the vertical power components (2, 3), and
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der Ätzstoppschicht (13) durchgeführt wird.that the process step of rear-side etching is carried out until the etching stop layer (13) is reached.
9. Verfahren nach einem der Ansprüche 1, 2 oder 8, dadurch gekennzeichnet,9. The method according to any one of claims 1, 2 or 8, characterized in
daß der Verfahrensschritt des Erzeugens der Ätzstopp¬ schicht (12) einen SIMOX-Prozeß umfaßt.that the step of producing the etch stop layer (12) comprises a SIMOX process.
10. Verfahren nach Anspruch 9, gekennzeichnet durch10. The method according to claim 9, characterized by
den Verfahrensschritt des Hochtemperaturausheilens nach der Durchführung des SIMOX-Prozesses.the process step of high temperature annealing after the implementation of the SIMOX process.
11. Verfahren nach einem der Ansprüche l, 2 oder 8, dadurch gekennzeichnet,11. The method according to any one of claims l, 2 or 8, characterized in
daß die Ätzstoppschicht (12) erzeugt wird, indem eine vergrabene Dielektrikumschicht mittels Wafer-Bonding gebildet wird.that the etch stop layer (12) is produced by forming a buried dielectric layer by means of wafer bonding.
12. Verfahren nach einem der Ansprüche 1, 2 , 8 bis 11, da¬ durch gekennzeichnet,12. The method according to any one of claims 1, 2, 8 to 11, characterized by
daß bei Verwendung elektrochemischer Ätzverfahren die Ätzstoppschicht (12) ein pn-Übergang ist.that when using electrochemical etching processes, the etching stop layer (12) is a pn junction.
13. Verfahren nach einem der Ansprüche 1, 2, 8, 11 oder 12, dadurch gekennzeichnet,13. The method according to any one of claims 1, 2, 8, 11 or 12, characterized in that
daß die Ätzstoppschicht (12) durch eine HochdosisImplan¬ tation von Bor oder Kohlenstoff gebildet wird. that the etching stop layer (12) is formed by a high-dose implantation of boron or carbon.
14. Verfahren nach einem der Ansprüche l, 2, 8 bis 13, da¬ durch gekennzeichnet,14. The method according to any one of claims 1, 2, 8 to 13, characterized by
daß die Ätzstoppschicht (12) durch epitaktisches Auf¬ wachsen einer Silizium-Germanium-Schicht gebildet wird.that the etch stop layer (12) is formed by epitaxially growing a silicon germanium layer.
15. Verfahren nach einem der Ansprüche 1 bis 14, gekenn¬ zeichnet durch15. The method according to any one of claims 1 to 14, marked by
den auf den Verfahrensschritt des rückseitigen Ätzens des Substrates folgenden Verfahrensschritt des Auf¬ füllens der rückseitigen Ausnehmung (11) des Substrates.the process step of filling the rear recess (11) of the substrate following the process step of etching the back of the substrate.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet,16. The method according to claim 15, characterized in
daß das Auffüllen mit Polyimid erfolgt. that the filling takes place with polyimide.
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