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Die vorliegende Erfindung betrifft eine Schaltung zur
Detektion eines Zustands mit offener Last mit einem
MOS-Leistungstransistor in vertikaler Technik. Sie bezieht sich
näherhin auf sogenannte 'intelligente Leistungsbauteile',
die in der Technik häufig auch mit dem englischen Ausdruck
'Smart Power' bezeichnet werden und die auf ein und
demselben Halbleiterchip einen MOS-Leistungstransistor sowie
Logikbauteile enthalten.
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Im Falle von im Schaltbetrieb arbeitenden MOS-Transistoren,
d. h. im Sperrzustand oder im voll leitenden
Durchlaßzustand an einer variablen Last, beispielsweise einer aus
mehreren parallelen Lasten bestehenden Verbraucherlast, von
welchen bestimmte selektiv ausgewählt werden, ist es für den
Anwender nützlich, eine Anzeige dafür zu haben, ob die Last
gegebenenfalls offen ist. Dann fließt nämlich, selbst wenn
der Leistungstransistor sich im leitenden Zustand befindet,
kein Strom durch den Transistor.
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Zu erinnern ist auch, daß ein vertikaler
MOS-Leistungstransistor oder VDMOS aus sehr zahlreichen parallel liegenden
Zellen mit gemeinsamen Drain-Anschlüssen in Gestalt der
Rückseite des Siliziumplättchens besteht. Hingegen können
ihre Source-Anschlüsse entweder alle miteinander oder in
Untergruppen verbunden sein. Das gleiche gilt für ihre
Steueranschlüsse (Gate-Anschlüsse).
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Fig. 1 zeigt eine herkömmliche Offen-Last-Detektorschaltung,
wie sie beispielsweise in Elektronik, Vol. 39, Nr. 17,
17. August 1990, S. 103-107, beschrieben ist. Ein
MOS-Leistungstransistor TP ist mit seiner Drain-Elektrode mit einem
hohen Speisespannungsanschluß VCC und an seiner Source-
Elektrode mit einer Last L verbunden, deren anderer Anschluß
mit einem niedrigen Speisespannungsanschluß, im allgemeinen
Masse, verbunden ist. Ein Detektionstransistor TS, der aus
einer kleinen Zahl von mit den Zellen des Haupttransistors
gleichartigen Zellen besteht, ist gleichfalls an seinem
Drain-Anschluß mit dem Anschluß VCC verbunden. Der Source-
Anschluß des Transistors TS ist über eine Bezugsstromquelle
IREF mit Masse verbunden. Das Gate des Transistors TS ist
mit dem Gate des Transistors TP verbunden und erhält eine
Steuerspannung vG zugeführt. Die Spannungen an den Source-
Anschlüssen der Transistoren TP und TS, nämlich VL bzw. VS,
werden in einem Komparator C1 verglichen, der ein
Alarmsignal OL liefert, wenn die Source-Spannung des Transistors
TP kleiner als die Source-Spannung des Transistors TS wird,
d. h. wenn der Strom IL in der Last kleiner als ein
Schwellwert IL&sub0; wird.
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In allererster Näherung, unter der Annahme, daß der
Leistungstransistor TP Np Zellen (beispielsweise 15 bis
20 000) umfaßt und der Detektortransistor TS NS Zellen
(beispielsweise 10 bis 25), wird der Schwellwertstrom IL&sub0;
durch das Verhältnis IL&sub0; = (NP/NS)IREF bestimmt. Auf
diese Weise kann theoretisch, wenn man IREF hinreichend
klein wählt, die Detektionsschwelle sehr niedrig sein.
Tatsächlich sucht man allgemein diesen Schwellwert sehr niedrig
zu machen, um den Fall, wo der Laststrom klein ist, weil die
Last einen hohen Wert besitzt, von dem Fall zu
unterscheiden, wo dieser Strom klein oder Null ist, weil die Last
offen oder beschädigt ist.
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In der Praxis kann der Komparator C1, der ja in den gleichen
Chip integriert ist, welcher das Leistungsbauteil enthält,
eine nicht vernachlässigbare Versetzungsspannung (die
üblicherweise mit dem Ausdruck Offset-Spannung bezeichnet wird)
aufweisen, beispielsweise zwischen - und +2 mv. Diese
Versetzungsspannung wird im folgenden hier als Voff bezeichnet.
Somit ist der auf sichere Weise nachweisbare Mindestbetrag
zwischen den Source-Spannungen VL und VS der Transistoren TP
bzw. TS:
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VL - VS = Voff. (1)
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Bezeichnet man mit IL den Strom in der Last, mit RonP den
Durchlaßwiderstand, d. h. den Widerstand im leitenden
Zustand, des Leistungstransistors TP und mit RonS den
Durchlaßwiderstand, d. h. den Widerstand im leitenden Zustand,
des Detektionstransistors TS, so kann man schreiben
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VL = VCC - RonP. IL&sub0;
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VS = VCC - RonS. IREF
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Die Gleichung (1) wird damit zu
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- RonP.IL&sub0; + RonS. IREF = Voff (2)
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woraus man erhält
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IL&sub0; = (RonS/RonP)IREF - Voff/RonP
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unter Berücksichtigung der Tatsache, daß RonS/RonP =
= NP/NS, erhält man somit
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IL&sub0; = (NP/NS) IREF - Voff/RonP. (3)
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Dies hat notwendig zur Folge, daß (NP/NS)IREF größer als
Voff/RonP sein muß und daß daher die untere Grenze von IL
ist:
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IL&sub0; = 2Voff/RonP. (4)
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Somit ist die minimale Detektionsschwelle umgekehrt
proportional zum Wert des Widerstands im Durchlaßzustand
(Durchlaßwiderstands) des MOS-Leistungstransistors TP. Als
praktisches Beispiel hat in einem Fall, wo RonP = 0,05 Ohm und
Voff = 2 mv betragen, der Minimalschwellwert IL&sub0; einen
Betrag von 80 mA. Dieser Betrag ist zu groß für zahlreiche
praktische Fälle, wo man möchte, daß dieser Schwellwert in
der Größenordnung von 10 mA liegt.
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Zur Lösung dieses Problems hat man im Stand der Technik
Schaltungen vorgesehen, welche eine Servosteuerung der Gate-
Spannung eines MOS-Leistungstransistors in Abhängigkeit vom
Spannungsabfall an den Anschlüssen dieses Transistors über
eine lineare Regelschleife ergeben. Dieses Verfahren befreit
zwar von den Problemen der zuvor beschriebenen Schaltung, da
die Detektionsschwelle unabhängig vom Durchlaßwiderstand
(Widerstand im leitenden Zustand) des Leistungstransistors
wird und nur sehr geringe Empfindlichkeit für die
Versetzungsspannung eines Detektionskomparators besitzt. Jedoch
weist dieses Verfahren zum einen den Nachteil auf, daß es
eine komplexere Schaltung erfordert, zum anderen den mit
jeder linearen Regelung verbundenen Nachteil einer
eventuellen Instabilität der Servoschleife. Tatsächlich können
im Fall einer induktiven Last beim Einschalten Schwingungen
in der Lastspannung auftreten. Des weiteren können im Fall
einer kapazitiven Last Schwingungen der Gate-Spannung als
Folge einer Abschaltung der Last auftreten.
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Somit steht man nach dem Stande der Technik bei der Aufgabe
der Erzeugung eines Detektionssignals für einen Zustand mit
offener Last (Last-Leerlaufzustand) entweder vor einer
Lösung nach Art der in Fig. 1 dargestellten, die einfach und
praktisch durchführbar ist, die jedoch unvermeidlicherweise
einen verhältnismäßig hohen Detektionsschwellenwert besitzt,
oder vor einer verhältnismäßig empfindlichen, aber komplexen
und potentiell instabilen Lösung.
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Ein Ziel der vorliegenden Erfindung ist die Schaffung einer
Detektionsschaltung für den Nachweis eines Zustands mit
offener Last (eines Leerlauf-Last-Zustands), deren
Detektionsschwellwert besonders niedrig sein kann.
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Ein weiteres Ziel der vorliegenden Erfindung ist die
Schaffung einer derartigen Schaltung zur Detektion eines Zustands
mit offener Last, die einen einfachen Aufbau hat und keine
Imstabilitätsgefahr aufweist.
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Ein weiteres Ziel der vorliegenden Erfindung ist die
Schaffung einer derartigen Schaltung zum Nachweis eines Zustands
mit offener Last, welche die Struktur eines vertikalen MOS-
Leistungstransistors nicht nennenswert modifiziert.
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Die vorliegende Erfindung sieht im wesentlichen vor,
gesondert zwei Gruppen von den Leistungstransistor bildenden
Zellen zu betreiben, wobei diese Zellen mit ihren
Hauptanschlüssen (Drain- und Source-Anschlüssen)
parallelgeschaltet sind, mit ihren Steueranschlüssen (Gates) hingegen
getrennt sind, und nur eine Gruppe dieser Zellen in
Reihenschaltungsverbindung mit der Last zu bringen, wenn der
Laststrom niedrig ist. Der Durchlaßwiderstand (Widerstand im
leitenden Zustand) des Leistungstransistors in dieser Zone
mit niedrigem Strom ist daher höher, und wie die weiter oben
angegebene Gleichung (4) zeigt, kann die Detektionsschwelle
ansteigen, und zwar selbst bei Verwendung eines Komparators
mit innerhalb eines relativ breiten Bereichs veränderlicher
Offset-Spannung. Man erkennt, daß die Tatsache, daß nur eine
begrenzte Anzahl von Zellen eines Leistungstransistors in
einer Phase geringen Stroms leitend gemacht wird, ohne
Nachteil ist, da, selbst wenn in diesem Falle der
Leistungstransistor einen höheren Widerstand besitzt, der ihn dann
durchfließende Strom per definitionem niedrig und demzufolge die
Verlustleistung ihrerseits niedrig ist.
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Näherhin sieht die vorliegende Erfindung eine
Schaltungsvorrichtung mit einer Detektionsschaltung zum Nachweis eines
Zustands mit offener Last (Leerlauf-Last-Zustands) und einem
zur Arbeitsweise im Schaltbetrieb bestimmten
MOS-Leistungstransistor vor, bei welcher dieser MOS-Transistor in zwei
parallele Transistoren aufgeteilt ist, wobei der zweite
Transistor einen höheren Durchlaßwiderstand als der erste besitzt.
Diese Schaltung weist Mittel auf, um lediglich den zweiten
Transistor zu aktivieren, wenn der Strom in der Last sich in
einem Bereich niedriger Werte befindet, und Mittel zur
Detektion eines Zustands mit offener Last, während man sich in dem
Bereich niedriger Werte des Laststroms befindet.
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Mit anderen Worten sieht die Erfindung eine
Schaltungsvorrichtung mit einer Schaltung zum Nachweis eines Zustands mit offener
Last (Zustands mit Leerlauf-Last) sowie einem zur Betriebsweise
als Schalter bestimmten MOS-Leistungstransistor vor, der aus
einer großen Anzahl von zwischen einem hohen
Speisespannungsanschluß und einem niedrigen Speisespannungsanschluß in
Parallelanordnung bezüglich einer Last (L) liegenden Zellen besteht,
wobei die Zellen in eine erste und eine zweite Zellengruppe
unterteilt sind, die Steuerelektroden der ersten Zellengruppe
mit einem ersten Steueranschluß und die Steuerelektroden der
Zellen der zweiten Zellengruppe mit einem zweiten Steueranschluß
verbunden sind und die Anzahl der Zellen der zweiten Gruppe
kleiner ist als die Anzahl der Zellen der ersten Gruppe. Diese
Schaltung umfaßt: Mittel zur Inhibierung der Funktion der ersten
Zellengruppe, wenn der Strom in der Verbraucherlast sich in
einem niedrigen Wertebereich befindet, und Detektormittel zur
Feststellung, wenn der Strom einen vorgegebenen Schwellwert
unterschreitet, wobei diese Detektormittel während des Betriebs
in dem genannten niedrigen Wertebereich von Strömen wirksam
sind.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
vorgesehen, daß die Detektorschaltmittel zum Nachweis der
Unterschreitung eines Schwellwerts eine kleine Anzahl von
Zellen vom gleichen Typ wie die Zellen des
MOS-Leistungstransistors in Schaltverbindung zwischen dem hohen
Speiseanschluß und einer mit dem niedrigen Speiseanschluß
verbundenen Stromquelle aufweisen, sowie Schaltmittel zum
Vergleich der Source-Spannungen des Leistungstransistors und
der genannten kleinen Anzahl von Zellen.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
vorgesehen, daß die Detektorschaltmittel zur Feststellung
des Zustands in dem ersten Strombereich eine zweite kleine
Anzahl von Zellen umfaßt, die mit ihrem Drain-Anschluß mit
dem hohen Speiseanschluß und mit ihren Source-Anschlüssen
mit einer Stromquelle verbunden sind, sowie Schaltmittel zum
Vergleich der Source-Spannungen der Zellen des
Haupttransistors und der Zellen der zweiten kleinen Anzahl von Zellen.
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Diese und weitere Ziele, Eigenschaften, Merkmale und
Vorteile der vorliegenden Erfindung werden in der folgenden
Beschreibung spezieller Ausführungsbeispiele anhand der
beigefügten Zeichnungsfiguren im einzelnen erläutert; in der
Zeichnung zeigen:
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Fig. 1 schematisch eine Schaltung zum Nachweis eines
Zustands mit offener Last (Zustands mit Leerlauf-Last) nach
dem Stande der Technik,
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Fig. 2 einen zusammengesetzten oder
Verbund-Leistungstransistor gemäß der vorliegenden Erfindung,
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Fig. 3 die Spannungs-Strom-Charakteristik eines
zusammengesetzten bzw. Verbund-Leistungstransistors gemäß der
vorliegenden Erfindung,
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Fig. 4 eine Ausführungsform einer Schaltung gemäß der
vorliegenden Erfindung,
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Fig. 5 ein Zeitdiagramm zur Erläuterung der
Wirkungsweise einer Schaltung gemäß der vorliegenden Erfindung, und
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Fig. 6 mit näheren Einzelheiten an eine Schaltung gemäß
der Erfindung angepaßte Logikschaltungen.
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Wie in Fig. 2 dargestellt, sieht die vorliegende Erfindung
die Verwendung eines zusammengesetzten oder
Verbund-Haupttransistors TP vor, der aus zwei Gruppen von Zellen mit
einem gemeinsamen Drain- und einem gemeinsamen
Source-Anschluß besteht. Der Drain-Anschluß ist mit einem hohen
Speisespannungsanschluß verbunden, und der Source-Anschluß mit
einer Last, deren anderer Anschluß mit einem niedrigen
Speisespannungsanschluß, üblicherweise Masse, verbunden ist. Die
Gates der Zellen der ersten Gruppe, die zahlreicher sind und
einen Transistor TP1 bilden, sind mit einem ersten
Steueranschluß G1 verbunden. Die Gates der zweiten Gruppe von
Zellen, die einen Transistor TP2 bilden, sind mit einem
Steueranschluß G2 verbunden. Die Steueranschlüsse G1 und G2
sind gesondert betätigbar. Vorzugsweise wählt man für die
Anzahl N2 der den Transistor TP2 bildenden Zellen einen
Wert, der 10- bis 40-mal kleiner als die Anzahl N1 der den
Transistor TP1 bildenden Zellen ist, beispielsweise 15 000
bis 20 000 Zellen für den Transistor TP1 und 500 bis 2000
Zellen für den Transistor TP2.
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Gemäß der Erfindung wird der zusammengesetzte oder Verbund-
Transistor TP so gesteuert, daß in einem ersten Strombereich
nur der Transistor TP2 leitend wird und daß in einem zweiten
Strombereich, der sich jenseits des ersten Bereichs
erstreckt, die beiden Transistoren TP1 und TP2 in den
Leitungszustand gebracht werden. Die Detektion bzw. der
Nachweis eines Zustands mit offener Last, d. h. die Detektion
des Übergangs des Verbraucherlaststroms in einen Wert
unterhalb eines minimalen Werts, wird in der gleichen Art wie im
Fall von Fig. 1 vorgenommen. Doch nun befindet man sich
notwendigerweise in einem Bereich niedrigen Stroms, d. h.
daß nur der Transistor TP2 sich in einem leitenden Zustand
befindet. Der Widerstand im leitenden Zustand
(Durchlaßwiderstand) dieses Transistors TP2 ist hoch bezogen auf den
Gesamtwiderstand des zusammengesetzten bzw. Verbundtransistors.
Man kann somit Schwellwerte messen, die X-fach kleiner als
die im Fall der Schaltung aus Fig. 1 sind, wobei X gleich
dem Verhältnis zwischen der Zahl N2 der den Transistor TP2
bildenden Zellen und der Anzahl N1+N2 von die Gesamtheit der
Transistoren TP1 und TP2 bildenden Zellen ist. Mit den
weiter oben angegebenen zahlenmäßigen Werten kann man somit
10- bis 40-fach niedrigere Schwellwertströme IL&sub0; erzielen
als mit den Schaltungen nach dem Stand der Technik für einen
Leistungstransistor, der insgesamt dieselbe Anzahl von
Zellen besäße.
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Fig. 3 veranschaulicht die Art der Steuerung eines
Transistors gemäß der vorliegenden Erfindung. Sie gibt die
Spannung Vds an den Anschlüssen des zusammengesetzten oder
Verbund-Transistors als Funktion des Stroms in der
Verbraucherlast wieder. Beim Steuerbefehl zur Einschaltung des
zusam
mengesetzten oder Verbund-Transistors in den leitenden
Zustand wird nur der Transistor TP2 leitend, und die
Spannungs-Strom-Kennlinie hat daher einen Anstieg gleich Ron2.
Sobald der Strom in der Verbraucherlast einen Wert 12
erreicht, wird das Gate G1 des Transistors TP1 seinerseits
angesteuert, und der Transistor TP1 wird gleichfalls
leitend. Die Neigung der Spannungs/Strom-Kennlinie ist dann
gleich Ron (Durchlaßwiderstand der aus den Transistoren TP1
und TP2 bestehenden Gesamtheit TP). Wenn der Strom wieder
unter den Betrag 12 absinkt, nimmt man bei einem etwas unter
12 liegenden Wert 11 des Stroms eine erneute Umschaltung des
zusammengesetzten Transistors vor, wodurch der
Leitungszustand des Transistors TP1 unterbrochen wird und man erneut
nur einen Leitungszustand des Transistors TP2 allein hat.
Wenn der Strom weiterhin abnimmt und unter einen Betrag
IL0 absinkt, wie er beispielsweise durch einen Komparator
nach Art des in Fig. 1 gezeigten Komparators bestimmt wird,
wird eine Offen-Last-Anzeige erzeugt. In der Zeichnung ist
mit Vds1 die dem Wert IL0 entsprechende Drain-Source-
Spannung bezeichnet, mit Vds2 die dem Strom 11 entsprechende
Spannung, bei welcher der Transistor TP1 zu leiten aufhört,
mit Vds3 die Spannung, bei welcher der Transistor TP1 zu
leiten beginnt, mit Vds4 die vorliegende Spannung, wenn der
Transistor TP1 eben zu leiten aufgehört hat und nur noch der
Transistor TP2 leitet, und mit Vds5 die Spannung, bei
welcher die Umschaltung vom Transistor TP2 allein zur
Gesamtheit der Transistoren TP1 und TP2 erfolgt. Man erkennt, daß
für die Unterbrechung der Leitung des Transistors TP1 ein
Wert 11 gewählt wurde, der unter dem Wert 12 liegt, bei
welchem der Transistor TP1 zu leiten beginnt, um parasitäre
Schwingungsphänomene zu vermeiden.
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Um die Funktionsweise des erfindungsgemäßen Systems zu
gewährleisten, sind Mittel zur jeweiligen Detektion bzw. zum
jeweiligen Nachweis der Tatsache vorgesehen, daß mit
an
steigendem Strom die Spannung Vds5 erreicht wurde, daß mit
abnehmendem Strom die Spannung Vds2 erreicht wurde bzw. daß
die Spannung Vds1 erreicht wurde. Grundsätzlich müssen daher
dem erfindungsgemäßen System drei Schwellwertkomparatoren/
-detektoren zugeordnet werden. Jedoch finden in einem
nachstehend beschriebenen praktischen Ausführungsbeispiel nur
zwei Komparatoren Anwendung, indem für Vds1 und Vds2 der
gleiche Wert gewählt wurde und Logikschaltungen vorgesehen
werden, die eine Unterscheidung der beiden Fälle des
Durchgangs durch 11 oder durch IL&sub0; gestatten.
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Fig. 4 zeigt in Form eines Blockschaltbilds einen
zusammengesetzten bzw. Verbund-Transistor gemäß der Erfindung in
Zuordnung zu Steuer- und Detektions-Logikschaltungen.
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Man erkennt in der Figur wiederum die Transistoren TP1 und
TP2, deren Drain-Anschlüsse mit der Spannung VCC und deren
Source-Anschlüsse mit einer Verbraucherlast L verbunden
sind, deren anderer Anschluß mit Masse verbunden ist.
Detektionstransistoren TS1 und TS2, die aus mit den Zellen der
Transistoren TP1 und TP2 gleichartigen, jedoch nur in
geringer Zahl vorliegenden Zellen bestehen, sind mit ihrem
Drain-Anschluß mit der hohen Spannung VCC und mit ihrem
Source-Anschluß über Stromquellen IREF1 und IREF2 mit Masse
verbunden. Ein Komparator- und Verstärkerblock 10 gestattet
einen Vergleich der Spannung VL auf dem Niveau der Source-
Anschlüsse des zusammengesetzten oder Verbund-Transistors
TP1-TP2 mit den Spannungen VS1 bzw. VS2 auf dem Niveau der
Source-Anschlüsse der Detektionstransistoren TS1 bzw. TS2.
Der Block 10 erzeugt Alarmsignale AL1 bzw. AL2 für eine
Logikschaltung 11.
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Das Alarmsignal AL1 zeigt an, daß der Strom IL in der
Verbraucherlast kleiner als der Schwellwert IL&sub0; ist, wenn nur
der Transistor TP2 in Funktion ist, oder daß der Strom IL
kleiner als der Schwellwert 11 ist, wenn der
zusammengesetzte oder Verbund-Transistor in seiner Gesamtheit in
Funktion ist.
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Das Signal AL2 zeigt an, daß der Strom IL kleiner als der
Schwellwert 12 ist, wenn nur der Transistor TP2 in Funktion
ist.
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Die Signale AL1 und AL2 werden einer Logikschaltung 11
zugeführt, die des weiteren ein von einem Detektor 12 für die
Gate-Source-Spannung des Transistors TP1 herrührendes Signal
PPOFF zugeführt erhält. Dieses Signal PPOFF zeigt an, daß
der Transistor TP1 effektiv gesperrt ist. Des weiteren ist
ein Validierblock 13 für den Übergang in den Leitungszustand
vorgesehen, der ein Signal VALB der Logikschaltung 11
zuführt. Die Logikschaltung 11 erhält des weiteren auch ein
allgemeines Steuersignal OFFG der Vorrichtung zugeführt und
liefert ihrerseits einerseits ein Inhibiersignal OFFPP für
einen Schaltungsblock 14 zur Steuerung des Gates G1 des
Transistors TP1, und andererseits ein einen Offen-Last-
Zustand (Leerlauf-Last-Zustand) anzeigendes Signal OL. Mit
15 ist ein Steuerschaltungsblock für den Gate-Anschluß G2
der Transistoren TP2, TS1 und TS2 bezeichnet.
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Es sei angenommen, daß zu Beginn bei Übertragung des Signals
OFFG ein beispielsweise Rechteck-Steuersignal an den
Schaltungsblöcken 14 und 15 für die Gate-Steuerung eintrifft; die
Steuerschaltung 15 führt dann im Rhythmus der Rechteck-
Impulse ein Signal den Transistoren TP2, TS1 und TS2 zu,
während das Signal OFFPP die Steuerschaltung 14 inhibiert.
Erst nach der Umschaltung des Signals AL2 schaltet das
Signal OFFPP um und löst die Steuerschaltung 14 den Übergang
des Transistors TP1 in den Leitungszustand aus. Umgekehrt
triggert bei abnehmendem Strom das Signal AL1 in einem
ersten Schritt die Inhibition der Steuerschaltung 14 und in
einem zweiten Schritt die Abgabe des Signals OL.
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Die Wellenformen und Verläufe der verschiedenen Signale sind
in Fig. 5 in Form eines Zeitdiagramms wiedergegeben, in
welchem die Signalwellenformen für sechs aufeinanderfolgende
Funktionsphasen veranschaulicht sind.
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Phase 1: die normale Einschalt- oder Anfangsphase der
Vorrichtung. Bei der Einschaltung des Bauteils sinkt das Signal
OFFG auf 0 ab und gestattet damit den Start nur des
Transistors TP2 allein, während der Transistor TP1 durch das
aktive Signal OFFPP gesperrt bleibt. Der Transistor TP2
unterliegt der Steuerung, seine Gate-Spannung (VG2) steigt
an, und demzufolge beginnt der Laststrom IL zuzunehmen. Das
Alarmsignal AL1 ist aktiv, bis der Strom IL die Schwelle
IL&sub0; erreicht und übersteigt, das Signal OL ist ebenfalls
bis zum Erreichen dieses Schwellwerts aktiv. Das Alarmsignal
2 ist offenkundig ebenfalls aktiv, da der Strom IL den
Schwellwert 12 nicht erreicht hat.
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Phase 2: Der Laststrom IL nimmt weiterhin zu und übersteigt
den Schwellwert 12, das Alarmsignal 2 fällt dann auf 0 ab,
was die Einschaltung des Transistors TP1 zur Folge hat,
durch Abfall des Signals OFFPP auf 0. Die Gate-Spannung des
Transistors TP1, die bis dahin der Lastspannung VL gefolgt
war (VL entspricht in diesem Beispiel zwei
Dioden-Durchlaßspannungsabfällen (VF)), beginnt zuzunehmen, und wenn seine
Spannung Vgs hinreichend positiv wird, fällt das Signal
PPOFF auf 0 ab, als Anzeige dafür, daß der Transistor TP1
tatsächlich aktiv geworden ist. Der Laststrom IL fließt dann
in den beiden Transistoren TP1 und TP2.
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Phase 3: Dies ist die Vorbereitungsphase vor der Detektion
eines 'Offen-Last'-Zustands der Schaltung im Betrieb, wobei
die beiden Transistoren aktiv sind. Wenn der Laststrom IL
absinkt (Abschaltung der Last, ...) und unter den
Schwellwert 11 absinkt, wird das Alarmsignal 1 aktiviert. Sogleich
wird der Transistor TP1 durch das Signal OFFPP gesperrt, und
das Alarmsignal 2 wird wieder aktiviert, da, wenn die beiden
Transistoren TP1 und TP2 leitend sind, dieses Alarmsignal
durch eine Logikmaßnahme absichtlich inhibiert wird. Da der
Haupttransistor TP1 gesperrt ist, sinkt seine Gate-Spannung
VG1 ab, und sobald sie negativ bezüglich VL wird, wird das
Signal PPOFF erzeugt, als Bestätigung, daß der Transistor
TP1 effektiv gesperrt ist. Der Laststrom fließt nur noch in
I dem Hilfstransistor TP2. (Das Alarmsignal 1 fällt infolge
der Sperrung des Transistors TP1 wieder auf 0 ab, der
gesamte Laststrom (im wesentlichen gleich 11) fließt in dem
Transistor TP2.)
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Phase 4: Der Strom in der Last nimmt weiter ab, und sobald
der Schwellwert IL0 erreicht wird, wird das Alarmsignal 1
aktiviert, und die Detektion eines 'Offen-Last-Zustands'
findet statt, unter Aktivierung des Signals OL.
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Phase 5: Sie entspricht der Phase 1, mit dem Unterschied,
daß VG2 bereits stabilisiert ist und daß VG1 = VL - 2Vf Diode
(in diesem speziellen Beispielsfall).
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Phase 6: Ähnlich wie Phase 2.
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Fig. 6 zeigt ein praktisches Ausführungsbeispiel der in Fig.
4 als Blockschaltbilder wiedergegebenen Schaltungen. Gleiche
Schaltungsblöcke oder Elemente sind dabei mit den gleichen
Bezugsziffern bezeichnet.
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Der Schaltungsblock 10 weist zwei Komparatoren C1 und C2 und
zwei entsprechende Verstärker 20 auf, die einfachheitshalber
durch einen einzigen Schaltungsblock 20 wiedergegeben sind.
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Die Ausgänge AL1 und AL2 sind gekreuzt. Sie entsprechen dem
Ausgang des Komparators C1 bzw. dem Ausgang des Komparators
C2. Der Komparator C1 vergleicht die Spannung VL mit der
Spannung VS1, und der Komparator C2 vergleicht die Spannung
VL mit der Spannung VS2. Der Detektor 12 für die
Gate-Spannung des Transistors TP1 vergleicht die Spannung VL mit der
Gate Spannung G1 und liefert das Signal PPOFF. Somit sind
die Signale AL1 bzw. AL2 aktiv, wenn die Spannung VL größer
als VS1 bzw. als VS2 ist, und die Ausgangsgröße PPOFF ist
aktiviert, wenn VL größer als VG1 ist. Die Validierschaltung
13 weist einen MOS-Transistor 22 in Reihe mit Widerständen
I 23 bzw. 24 auf, wobei der Knotenpunkt zwischen den
Widerständen 23 und 24 mit einem Inverter 25 verbunden ist.
Parallel über dem Widerstand 24 ist eine Zener-Schutzdiode 26
vorgesehen. Das Gate des Transistors 22 ist mit dem Anschluß
G2 verbunden. Sobald daher ein Signal G2 angelegt wird, wird
der Eingang des Inverters 25 auf hohes Niveau und sein
Ausgang VALB auf niedriges Niveau gebracht.
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Der Logikschaltungsblock 11 umfaßt Inverter 11 bis 14, NOR-
Gatter NOR1 bis NOR4, ein NAND-Gatter sowie einen
MOS-Transistor 27. Die Schaltverbindung dieser verschiedenen
Elemente ist in der Figur dargestellt, die als integrierender
Bestandteil der vorliegenden Beschreibung angesehen wird.
Der Ausgang des NOR1-Gatters liefert das Signal OL und der
Ausgang des NAND-Gatters das Signal OFFPP. Dem Inverter 11
wird das Signal PPOFF zugeführt, dem Inverter 12 das Signal
AL1, dem Inverter 13 das Signal OFFG, dem NOR2-Gatter die
Siignale VALB und AL1 sowie die Ausgangsgröße des NOR3-
Gatters, dem Inverter II4 das Signal AL2.
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Beim Einschalten der Schaltung wird das Signal OFFG Null,
und das Signal VG2 wird dem Gate G2 zugeführt. Noch bevor
dieses Signal VG2 die Gates der verschiedenen Transistoren
beeinflussen kann, hat das Signal VALB den Wert 1, mit dem
Ergebnis, daß das NOR2-Gatter notwendig eine Ausgangsgröße 0
abgibt und das NAND-Gatter, dessen anderer Eingang den Wert
1 besitzt, ein Signal vom Wert 1 liefert, was die Sperrung
des Transistors TP1 bestätigt. Sobald danach das Signal am
Anschluß G2 angestiegen ist, wird das Signal VALB 0, und das
NOR2-Gatter kann umschalten, wenn seine anderen
Eingangsgrößen gleichfalls 0 werden. Die Schaltung 13 hat daher, wie
oben angegeben, allein die Funktion, den Anfangszustand der
Sperrung des Transistors TP1 festzulegen.
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Der Fachmann kann verifizieren, daß die Logikschaltung 11
tatsächlich die gewünschten Funktionen gewährleistet.
Beispielsweise befinden sich in einer Anfangsphase der
Funktion, während das Signal VG2 angelegt wird und die Spannung
VL noch kleiner als VS1 und VS2 ist (IL ist kleiner als
IL0), die Signale AL1 und AL2 im Zustand 1 und die
Ausgänge der Gatter NOR1 und NAND im Zustand 1. Sobald die
Spannung VL größer als VS1 wird, wird AL1 0, und die
Ausgangsgröße des NOR1-Gatters geht von 1 in 0 über, wodurch
die Abgabe des Signals OL angehalten wird. Sobald sodann die
Spannung VS2 überstiegen wird, wird AL2 0, und die
Ausgangsgröße des NAND-Gatters wird gleichfalls 0, mit dem Ergebnis,
daß die Inhibierung des Transistors TP1 aufhört. Man kann
auch verifizieren, daß die anderen gewünschten
Funktionsphasen der Schaltung von der Logikschaltung 11 erfüllt
werden.
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Als Beispiel hat die Anmelderin ein Bauteil realisiert, in
welchem der Transistor TP1 19 400 Zellen umfaßte, der
Transistor TP2 745 Zellen, der Transistor TS1 10 Zellen und der
Transistor TS2 2 Zellen.
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Die in Fig. 6 veranschaulichte detaillierte Schaltung wurde
nur kurz beschrieben, da sie lediglich eine Ausführungsform
der vorliegenden Erfindung darstellt, deren prinzipielle
Aspekte zuvor auseinandergesetzt wurden; der Fachmann kann
verschiedene Abwandlungen und Modifikationen der Schaltung
vornehmen, ohne daß hierdurch der Rahmen der Erfindung
verlassen wird, wie er durch die Ansprüche bestimmt ist.