DE69321207T2

DE69321207T2 - Abtastprüfung für integrierte Schaltkreise

Info

Publication number: DE69321207T2
Application number: DE69321207T
Authority: DE
Inventors: Gopi Austin Texas 78744 Ganapathy
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-12-23
Filing date: 1993-11-30
Publication date: 1999-05-20
Anticipated expiration: 2013-12-01
Also published as: EP0604032A3; JPH06230088A; US5450418A; EP0604032A2; EP0604032B1; DE69321207D1

Description

Die Erfindung betrifft den Bereich von Testschaltungen und Testverfahren für integrierte Schaltungen (ICs) und insbesondere Scan-Test-Elemente, die beim Testen von Mikroprozessoren, RISC-Mikroprozessoren und anderen ICs, die sequentielle Elemente aufweisen, verwendet werden.
Nach dem Herstellen eines elektronischen Chips oder eines ICs muß der IC analysiert werden, um sicherzustellen, daß er richtig funktioniert. Ein Scan-Testen ist ein effizientes Verfahren, um zu bestimmen, welche Teile eines ICs richtig funktionieren. Im allgemeinen werden ICs dadurch getestet, daß dem IC bestimmte Eingangssignale zugeführt und die Ausgangssignale aus dem IC getestet werden. Wenn der IC die richtigen Ausgangssignale zu den bestimmten Eingangssignalen liefert, wird dem Hersteller versichert, daß der IC richtig funktioniert.
Bestimmte Fehler oder Defekte in einem IC sind schwierig festzustellen, da sie von keinen Ausgangsanschlüssen direkt detektierbar oder sichtbar sind. Das Scan-Testen ist ein Testverfahren, das die interne Schaltung eines ICs sichtbar macht. Das Scan-Testen isoliert Teile eines ICs, indem es Eingangstestdaten oder Vektoren liefert, die zum Analysieren vorbestimmter Teile eines ICs vorgesehen sind, und Testdaten empfängt, die Defekte in der internen Schaltung eines. ICs aufdecken.
Das Testen kann in wirtschaftlicher Weise bei nicht sequentiellen oder kombinatorischen ICs umgesetzt werden. Wenn ein derartiger IC jedoch sequentielle Elemente wie etwa Latch- Speicher, Flip-Flops oder andere Zustandsvorrichtungen aufweist, wird das Testen sehr schwierig. Sequentielle Elemente umfassen jede Vorrichtung, bei der das Ausgangssignal der Vorrichtung von dem bestimmten Zustand der Vorrichtung abhängt. ICs, die sequentielle Elemente aufweisen können, sind Mikroprozessoren, Eingangs-/Ausgangsprozessoren, periphere Steuervorrichtungen oder ähnliches. Derartige sequentielle Vorrichtungen sind somit sehr schwer zu testen, da die Zustände der Vorrichtungen, die bei dem IC intern sind, nicht direkt offenkundig sind und nicht direkt geladen werden können.
Um das Testen von ICs wie etwa Mikroprozessor-ICs, die sequentielle Elemente verwenden, zu erleichtern, werden Scan-Zellen in dem IC angeordnet. Die Scan-Zellen erscheinen in der Regel transparent, wenn der IC sich in dem Normalbetriebs- oder Systemmodus befindet. Wenn der IC sich in dem Testmodus befindet, führen die Scan-Zellen die Funktion der sequentiellen Elemente aus, die sie ersetzen, und können im allgemeinen mit bestimmten Daten geladen werden. Ferner können die Scan-Zellen Daten laden oder den sequentiellen Elementen zugeordnete Daten erfassen. Die Scan-Zellen können in gleicher Weise wie Schieberegister betrieben werden und die erfaßten oder geladenen Daten in den und aus dem IC übertragen. Einige Scan-Zellen widmen sich nur dem Erfassen von Daten, während andere sich nur dem Laden von Daten widmen. Die durch die Scan-Zellen an die externen Anschlußbeine gelieferten Daten erleichtern die Scan-Test-Analyse.
Sehr viele Scan-Zellen sind für ein Scan-Testen von Mikroprozessor-ICs und ähnlichem erforderlich. Daher ist es notwendig, den auf diese Scan-Zellen zurückzuführenden Flächenüberstand zu minimieren. Die kleinsten Scan-Zellen bei dem Stand der Technik basieren auf Latch-Speichern, die zum Verschieben von Daten in die und aus den Scan-Zellen im allgemeinen auf Master-/Slave-Anordnungen beruhen. Bei diesem typischen Aufbau nach dem Stand der Technik weist jede Scan-Zelle eine Master- Stufe und eine Slave-Stufe auf. Die Master-Stufe wird durch einen Master-Test-Impuls getaktet, und die Slave-Stufe wird durch einen Slave-Test-Impuls getaktet. Die Ausgänge der Slave-Stufen sind mit den Eingängen der Master-Stufen an der nächsten Scan-Zelle verbunden.
Die Umsetzung mit Master- und Slave-Stufen ermöglicht es den Daten, erhalten zu bleiben, wenn sie aus einer ersten Scan- Zelle in eine zweite Scan-Zelle getaktet werden. Wenn zum Beispiel die Master-Stufe der ersten Scan-Zelle eine logische 1 speichert und die Master-Stufe der zweiten Scan-Zelle eine logische 0 speichert, bewirkt ein Master-Test-Taktimpuls, daß die Master-Stufe der er ten Scan-Zelle die gespeicherte logische 1 an die Slave-Stufe übermittelt und die Master-Stufe der zweiten Scan-Zelle die gespeicherte logische 0 an die Slave- Stufe übermittelt. Wenn dann ein Slave-Test-Taktimpuls an die erste und zweite Scan-Zelle geliefert wird, übermittelt die Slave-Stufe der ersten Scan-Zelle die logische 1 an die Master-Stufe der zweiten Scan-Zelle, und die Slave-Stufe der zweiten Scan-Zelle überträgt die logische 0 an eine dritte Scan-Zelle, ein externes Anschlußbein oder einen anderen Ausgang. Auf diese Weise werden Daten durch die Scan-Zellen nach dem Stand der Technik weitergeleitet, um schließlich an ein externes Anschlußbein übertragen zu werden.
Bei dieser Umsetzung können die Scan-Zellen nach dem Stand der Technik in gleicher Weise wie Schieberegister betrieben werden und die erfaßten Daten auf Master-Test- und Slave-Test- Takteingangssignale hin an Ausgänge an dem IC übermitteln. Daher gehen die Daten bei ihrer Übertragung von Scan-Zelle zu Scan-Zelle nicht verloren, da die Master- oder Slave-Stufe die der Scan-Zelle zugeordneten Daten nach jedem Slave-Test- oder Master-Test-Taktimpuls speichert. Diese Scan-Zellen nach dem Stand der Technik sind zum Beispiel in dem Schriftstück: International Test Conference Proceedings, 1.-3. September 1987, Washington, US, S. 460-470, M. J. Ohletz et al., beschrieben. Diese Scan-Zellen weisen jedoch Nachteile auf, da sie der integrierten Schaltung Transistoren hinzufügen. Ferner machen es diese Scan-Zellen erforderlich, daß mit jeder Scan-Zelle zwei Testtakteingänge verbunden sind. Somit wirken sich die Scan- Zellen nach dem Stand der Technik negativ auf die Kosten, Größe und Geschwindigkeit der ICs aus.
Die vorliegende Erfindung löst diese Probleme in vorteilhafter Weise, hauptsächlich, indem sie die in dem unabhängigen Verfahrensanspruch 1 und dem unabhängigen Vorrichtungsanspruch 6 beschriebenen Merkmale anwendet. Weitere Verbesserungen sind durch die Unteransprüche vorgesehen.
Es wird eine integrierte Schaltung mit einem ersten unabhängigen Latch-Speicher und einem zweiten unabhängigen Latch- Speicher beschrieben. Der erste unabhängige Latch-Speicher weist ein mit einem ersten Latch-Ausgang und einem ersten Schiebemechanismus verbundenes erstes Latch-Element auf. Der erste Schiebemechanismus ist mit dem ersten Latch-Element verbunden und weist einen ersten Schiebeeingang und einen ersten Testtakteingang auf. Daten an dem ersten Schiebeeingang werden dem ersten Latch-Element zugeführt, wenn ein erstes Testtaktsignal an den ersten Testtakteingang geliefert wird. Der zweite unabhängige Latch-Speicher weist ein mit einem zweiten Dateneingang und einem zweiten Schiebemechanismus verbundenes zweites Latch-Element auf. Der zweite Schiebemechanismus ist mit dem zweiten Latch-Element verbunden und weist einen mit dem ersten Schiebeausgang verbundenen zweiten Schiebeeingang und einen zweiten Testtakteingang auf. Die Daten an dem zwei ten Schiebeeingang werden an das zweite Latch-Element geliefert, wenn ein zweites Testtaktsignal an den zweiten Testtakteingang geliefert wird.
Es wird außerdem ein Scan-Erfassungselement zur Verwendung bei einer integrierten Schaltung beschrieben. Das Scan-Erfassungselement weist einen Schieberegistereingang, einen Schieberegisterausgang, einen ein Testtaktsignal empfangenden Testtakteingang und einen Latch-Speicher auf. Der Latch-Speicher weist ein erstes Transfergatter und im wesentlichen ein einzelnes Latch-Element auf. Das Latch-Element weist einen Latch- Element-Eingang und einen Latch-Element-Ausgang auf. Der Latch-Element-Ausgang ist mit dem Schieberegisterausgang verbunden, und der Latch-Element-Eingang ist mit dem ersten Transfergatter verbunden. Das erste Transfergatter ist mit dem Schieberegistereingang verbunden und ermöglicht es Daten an dem ersten Schieberegistereingang, an den Latch-Element- Eingang übermittelt zu werden, wenn das Testtaktsignal an dem Testtakteingang vorhanden ist.
Es wird außerdem ein Array sequentieller Schaltungselemente bei einer integrierten Schaltung beschrieben. Jedes sequentielle Element weist eine Latch-Einrichtung zum Speichern von Daten und eine Schiebeeinrichtung zum Weiterleiten der gespeicherten Daten auf. Die Schiebeeinrichtung weist einen Schiebeeingang und einen Schiebeausgang auf. Die Schiebeeinrichtungen der sequentiellen Elemente in dem Array sind miteinander verbunden, so daß der Schiebeeingang eines sequentiellen Elements mit dem Schiebeausgang eines anderen sequentiellen Elements verbunden ist. Jede der Schiebeeingänge wird abwechselnd durch ein Master-Test- und ein Slave-Test-Taktsignal gesteuert.
Es wird außerdem eine integrierte Schaltung mit Logikelementen beschrieben. Die integrierte Schaltung weist ein erstes se quentielles Element und ein zweites sequentielles Element auf. Das erste sequentielle Element weist einen mit wenigstens einem Ausgang wenigstens eines der Logikelemente verbundenen ersten Dateneingang, einen ersten Schiebeeingang und eine erste Speichereinrichtung zum Speichern von Daten an dem ersten Schiebeeingang auf ein erstes Testsignal hin auf. Die erste Speichereinrichtung speichert auch Daten an dem ersten Dateneingang auf ein Systemtaktsignal hin und liefert die gespeicherten Daten an einen ersten Datenausgang. Das zweite sequentielle Element weist einen mit einem Ausgang wenigstens eines der Logikelemente verbundenen zweiten Dateneingang, einen zweiten Schiebedateneingang und eine zweite Speichereinrichtung zum Speichern von Daten an der zweiten Schiebeeinrichtung auf ein zweites Testsignal hin auf. Die zweite Speichereinrichtung speichert außerdem auf ein Systemtaktsignal hin Daten an dem zweiten Dateneingang. Die zweite Speichereinrichtung liefert die gespeicherten Daten an einen zweiten Datenausgang. Der erste Schiebeeingang ist mit dem zweiten Datenausgang verbunden.
In den beiliegenden Zeichnungen zeigen, lediglich als Beispiel,
Fig. 1 ein schematisches Blockdiagramm einer die vorliegende Erfindung ausführenden, für das Testen sequentieller Elemente konfigurierten integrierten Schaltung; und
Fig. 2 ein schematisches Diagramm einer die vorliegende Erfindung ausführenden Scan-Zelle.
Fig. 1 zeigt ein schematisches Blockdiagramm eines Schaltungsteils 92 einer für das erfindungsgemäße Testen sequentieller Elemente darin konfigurierten integrierten Schaltung 95, die die vorliegende Erfindung ausführt. Der Schaltungsteil 92 weist ein kombinatorisches Element 90, einen Eingang 91, einen Eingang 94, einen Eingang 93, eine Scan-Zelle 100, eine Scan- Zelle 110 und eine Scan-Zelle 120 auf. Scan-Elemente oder Scan-Zellen 100, 110 und 120 sind jeweils unabhängige sequentielle Elemente, die als einzelne Latch-Speicher in dem Systemmodus (während des Normalbetriebs des IC) betrieben werden.
Das kombinatorische Element 90 ist eine Schaltung, die AND- Gatter, OR-Gatter, NAND-Gatter, Inverter oder andere Logikelemente oder Kombinationen hieraus darstellt, die bei integrierten Schaltungen verwendet werden. Die Eingänge 91, 94 und 93 können mit externen Anschlußbeinen oder einer anderen Schaltung in dem Teil 92 oder in der integrierten Schaltung 95 verbunden sein.
Die Scan-Zelle 100 weist einen Datenausgang 101, einen Master- Test-Takteingang 102, einen Dateneingang 104, einen Systemtakteingang 106, einen Schieberegistereingang 109 und einen Schieberegisterausgang 108 auf. Ein Inverter 103 ist mit der Scan-Zelle 100 zwischen dem Datenausgang 101 und einem Ausgang 105 angeschlossen. Der Ausgang 105, ein Ausgang 115 und ein Ausgang 125 können mit einem externen Anschlußbein oder einer anderen Schaltung in der integrierten Schaltung 95 verbunden sein. Der Schieberegisterausgang 108 kann mit einem externen Anschlußbein oder einem Schieberegistereingang einer anderen Scan-Zelle (nicht dargestellt) verbunden sein.
Der Takteingang 102 ist zum Empfangen eines Master-Test- Taktsignals angeschlossen. Das Master-Test-Taktsignal und das Slave-Test-Taktsignal sind vorzugsweise technisch gut bekannte Testtaktsignale, wie etwa interne Mikroprozessor-Testtaktsignale. Die Master-Test- und Slave-Test-Taktsignale sind vorzugsweise um 180º zueinander phasenverschoben. Der Systemtakt eingang 106 empfängt ein Taktsignal φ2. Die Taktsignale φ1 und φ2 sind vorzugsweise um 180º zueinander phasenverschobene Systemtaktsignale, wie etwa technisch gut bekannte interne Mikroprozessortaktsignale.
Die Scan-Zelle 110 weist einen Datenausgang 111, einen Master- Test-Takteingang 112, einen Dateneingang 114, einen Systemtakteingang 116, einen Schieberegistereingang 119 und einen Schieberegisterausgang 118 auf. Ein Inverter 113 ist mit dem Datenausgang 111 und dem Ausgang 115 mit der Scan-Zelle 110 verbunden. Der Takteingang 112 ist zum Empfangen eines Slave- Test-Taktsignals angeschlossen. Der Systemtakteingang 116 empfängt ein Taktsignal φ2. Als Alternative können die Takteingänge 106, 116 und 126 jede Phase des Systemtakts φ1 oder φ2 empfangen.
Die Scan-Zelle 120 weist einen Datenausgang 121, einen Master- Test-Takteingang 122, einen Dateneingang 124, einen Systemtakteingang 126, einen Schieberegistereingang 119 und einen Schieberegisterausgang 128 auf. Ein Inverter 123 ist mit der Scan-Zelle 120 zwischen dem Datenausgang 121 und dem Ausgang 125 verbunden. Als Alternative können die Ausgänge 105, 115 und 125 direkt mit den Datenausgängen 101, 115 bzw. 125 verbunden sein. Der Schieberegistereingang 129 kann mit einem externen Anschlußbein, einer anderen Schaltung in dem IC 95 oder einem Schieberegisterausgang einer anderen Scan-Zelle (nicht dargestellt) verbunden sein. Der Schieberegisterausgang 128 ist mit dem Schieberegistereingang 119 verbunden, und der Schieberegisterausgang 118 ist mit dem Schieberegistereingang 109 verbunden.
Wenn der IC 95 sich im Normalbetrieb befindet, werden die Scan-Zellen 100, 110 und 120 als unabhängige sequentielle Elemente betrieben. Insbesondere werden die Scan-Zellen 100, 110 und 121 als Latch-Speicher betrieben. Daten aus dem kombinatorischen Element 90 werden an die Dateneingänge 104, 114 und 124 übermittelt. Die Scan-Zelle 100 speichert eine invertierte Form der Daten an dem Eingang 104 auf einen Taktimpuls φ2 an dem Eingang 106 hin. Die invertierten gespeicherten Daten werden an den Datenausgang 101 geliefert.
Der Inverter 103 invertiert die Daten wieder und liefert die Daten an den Ausgang 105. Die Scan-Zelle 110 wird ähnlich wie die Scan-Zelle 100 betrieben, außer, daß die Daten an dem Dateneingang 114 empfangen und von dem Datenausgang 111 an einen Inverter 113 gesandt werden. Der Inverter 113 liefert die wieder invertierten Daten an den Ausgang 115.
Die Scan-Zelle 120 empfängt die Daten von dem Schaltungselement 90 an dem Dateneingang 124. Die Scan-Zelle 120 speichert eine invertierte Form der Daten auf einen Taktimpuls φ1 hin an dem Systemtakteingang 126. Die gespeicherten invertierten Daten werden an den Dateneingang 121 geliefert. Der Inverter 123 invertiert die Daten wieder und liefert die Daten an den Ausgang 125. Daher bieten die Scan-Zellen 100, 110 und 120 eine durch die Systemtaktsignale φ1 und φ2 gesteuerte Latch- Funktion, wenn sie sich in dem normalen Betriebszustand befinden.
Zum Testen des Teils 92 des ICs 95 werden die Master-Test- und die Slave-Test-Taktsignale an die Scan-Zellen 100, 110 und 120 geliefert. Daten werden, wie oben beschrieben, unter Verwendung der Systemtaktsignale φ1 und φ2 zum Erfassen der Daten an den Dateneingängen 91, 92 und 93 in die Scan-Zellen geladen. Die gespeicherten Daten können dann durch die Schieberegistereingänge 129, 119 und 109 und die Schieberegisterausgänge 128, 118 und 108 zur schließlichen Übertragung an ein externes Anschlußbein (nicht dargestellt) verschoben werden:
Daten an dem Schieberegistereingang 129 werden auf einen Master-Test-Taktimpuls an dem Testtakteingang 122 hin in die Scan-Zelle 120 geladen. Die Daten werden in invertierter Form in der Scan-Zelle 120 gespeichert. Auf denselben Master-Test- Taktimpuls an dem Testtakteingang 102 hin empfängt die Scan- Zelle 100 die Daten an dem Schieberegisterausgang 118 und dem Schieberegistereingang 109. Die Scan-Zelle 100 speichert die Daten in invertierter Form. Alle vorher in den Scan-Zellen 100 und 120 gespeicherten Daten werden vernichtet oder gehen verloren, wenn die Scan-Zellen auf den Master-Test-Taktimpuls hin neue Daten empfangen. Die Daten in der Scan-Zelle 110 bleiben auf den Master-Test-Taktimpuls hin unverändert.
Die in der Scan-Zelle 120 gespeicherten Daten können dann in die Scan-Zelle 110 verschoben werden, wenn ein Slave-Test- Taktimpuls an den Testtakteingang 112 der Scan-Zelle 110 geliefert wird. Vorher in der Scan-Zelle 110 gespeicherte Daten werden gelöscht oder gehen verloren, wenn die Daten aus der Scan-Zelle 120 in die Scan-Zelle 110 verschoben werden. Die Scan-Zelle 110 speichert Daten in invertierter Form.
Die in der Scan-Zelle 110 gespeicherten Daten können zu der Scan-Zelle 100 verschoben werden, wenn ein Master-Test- Taktimpuls an den Testtakteingang 102 geliefert wird. Dieser Vorgang des Verschiebens von Daten über die Scan-Zellen 100, 110 und 120 wird fortgesetzt, bis alle notwendigen Testdaten an ein externes Anschlußbein oder an externe Anschlußbeine geliefert wurden. Es können jedoch nur die ursprünglich in jeder zweiten Scan-Zelle 110, 120 und 130 gespeicherten Daten an das externe Anschlußbein weitergeleitet werden, da eine Hälfte der Daten während des Weiterleitens verlorengeht oder vernichtet wird.
Wenn zum Beispiel die Scan-Zellen 100, 110 und 120 eine logische 1, eine logische 0 bzw. eine logische 1 erfassen, und das Schieberegistereingangssignal 129 eine logische 1 ist, wird eine Form der logischen 0 in der Scan-Zelle 110 gespeichert, und eine Form der logischen 1 an dem Schieberegistereingang 129 wird als Reaktion auf einen Master-Test-Taktimpuls gefolgt von einem Slave-Test-Taktimpuls gefolgt von einem Master-Test- Taktimpuls an den Schieberegisterausgang 108 weitergeleitet. Insbesondere als Reaktion auf den ersten Master-Test- Taktimpuls wird die logische 1 an dem Schieberegistereingang 129 in der Scan-Zelle 120 als logische 0 gespeichert, und die in der Scan-Zelle 110 gespeicherte logische 0, die an dem Schieberegisterausgang 118 vorgesehen ist, wird in der Scan- Zelle 100 als logische 1 gespeichert. Die gespeicherte logische 1 in der Scan-Zelle 100 wird an den Schieberegisterausgang 108 geliefert. Die ursprünglich in den Scan-Zellen 100 und 120 gespeicherten Daten werden durch dieses Weiterleiten von Daten vernichtet.
Als Reaktion auf einen Slave-Test-Taktimpuls wird die in der Scan-Zelle 120 gespeicherte logische 0 als logische 1 zu der Scan-Zelle 110 verschoben. Die Scan-Zelle 100 speichert weiterhin die logische 1 und liefert weiterhin die logische 1 an das Schieberegisterausgang 108. Als Reaktion auf den zweiten Master-Test-Taktimpuls speichert die Scan-Zelle 120 einen unbekannten Logikpegel an dem Schieberegisterausgang 129, und die Scan-Zelle 110 speichert weiterhin eine logische 1. Außerdem speichert die Scan-Zelle 100 die logische 1 in der Scan- Zelle 110 als logische 0. Diese logische 0 wird an dem Schieberegisterausgang 108 ausgegeben. Somit wird die ursprünglich in der Scan-Zelle 110 gespeicherte logische 0 nach dem ersten Master-Test-Taktimpuls als logische 1 an den Schieberegisterausgang 108 geliefert, und die logische 1 an dem Schieberegi sterausgang 129 wird nach dem zweiten Master-Test-Taktimpuls als logische 0 an den Schieberegisterausgang 108 geliefert.
Zum Weiterleiten der ursprünglich in den Scan-Zellen 100 und 120 gespeicherten Daten an den Schieberegisterausgang 108 werden die Scan-Zellen 100, 110 und 120 mit der logischen 1, 0 bzw. 1 neu geladen. Nach dem neuen Laden wird der Slave-Test- Taktimpuls gefolgt von dem Master-Test-Taktimpuls an den Takteingang 112 und die Takteingänge 102 bzw. 122 geliefert, um die Daten an den Schieberegisterausgang 108 weiterzuleiten.
Insbesondere auf den Slave-Test-Taktimpuls hin wird die in der Scan-Zelle 120 gespeicherte logische 1 zu der Scan-Zelle 110 verschoben und als logische 0 gespeichert. Die Scan-Zellen 100 und 120 speichern weiterhin logische Einsen. Somit wird nach dem Slave-Test-Taktimpuls eine logische 1 an den Schieberegisterausgang 108 geliefert.
Auf den Master-Test-Taktimpuls hin speichert die Scan-Zelle 100 die logische 0 in der Scan-Zelle 110 als logische 1. Diese logische 1 wird an den Schieberegisterausgang 108 geliefert. Daher wird nach einem Slave-Test-Taktimpuls gefolgt von einem Master-Test-Taktimpuls die logische 1 in der Scan-Zelle 120 an dem Schieberegister 108 ausgegeben.
Daher werden die Scan-Zellen 100, 110 und 120 vorteilhafterweise als Pseudo-Master-Slave-Scanzellen betrieben, die Daten aus der integrierten Schaltung 95 verschieben können, indem sie alternativ Slave-Test-- und Master-Test-Taktimpulse liefern. Obwohl bei dieser Vorgehensweise Daten in jeder zweiten Scan-Zelle verlorengehen oder vernichtet werden, sind die Scan-Zellen 100, 110 und 120 von Vorteil, da sie weniger Transistoren verwenden. Ferner können die vernichteten Daten durch erneutes Laden der Scan-Zellen 100, 110 und 120 und dem Vorse hen der Testtaktimpulse in umgekehrter Reihenfolge wiedergewonnen werden. Die zum Verschieben der Daten aus dem Teil 92 erforderliche Testzeit ist dieselbe wie bei anderen Systemen nach dem Stand der Technik, die herkömmliche Master-Slave- Konfigurationen verwenden, außer, daß ein zusätzlicher Erfassungsimpuls zum erneuten Laden der Scan-Zellen erforderlich ist, nachdem die erste Gruppe von Testdaten aus dem IC 95 ausgegeben wurde.
Im folgenden wird auf Fig. 2 Bezug genommen, die die Erfassungs-Scan-Zelle 100 aus Fig. 1 zum Durchführen der vorliegenden Erfindung gemäß dieser bevorzugten Ausführungsform zeigt. Die Erfassungs-Scan-Zelle 100 verwendet weniger Transistoren, da eine Slave-Stufe, wie unter Bezug auf Fig. 1 beschrieben, nicht erforderlich ist. Die Scan-Zelle 100 kann vorteilhafterweise den Überstand um 30-40% reduzieren, da die Slave-Stufe in der Struktur eliminiert werden kann. Die Erfassungs-Scan- Zelle 100 stellt auch die Erfassungs-Scan-Zellen 110 und 120 dar. Die Erfassungs-Scan-Zelle 100 weist einen Latch-Teil 131 und einen Schiebemechanismus oder eine -schaltung auf, die den Testtakteingang 102, den Schieberegistereingang 109, das Durchlaßgatter oder Transfergatter 134 und den Schieberegisterausgang 108 aufweist.
Das Latch-Teil 131 weist ein Latch-Element 130 und ein Transfergatter 132 auf. Das Latch-Element 130 ist eine Inverter- Inverter-Struktur oder ein Latch-Gatter, Wie es technisch gut bekannt ist. Ein Transfergatter ist eine Vorrichtung, die es Daten an ihrem Eingang ermöglicht, auf ein Steuersignal hin an ihren Ausgang angelegt zu werden. Transfergatter 134 und 132 weisen im wesentlichen eingebaute Inverter auf, die über die invertierten und nicht invertierten Steuerungseingänge angeschlossen sind. Das Latch-Element oder das Latch-Gatter 130 weist einen Rückführungsmechanismus zum Speichern von Logikwerten auf.
Ein Systemtakteingang 106 ist mit einem Steuerungseingang an dem Transfergatter 132 verbunden, und ein Dateneingang 104 ist mit einem Eingang an dem Transfergatter 132 verbunden. Ein Ausgang des Transfergatters 132 ist mit einem Eingang des Latch-Elements 130 verbunden. Der Eingang des Latch-Elements 130 ist außerdem mit dem Ausgang des Transfergatters 134 verbunden. Der Eingang des Transfergatters 134 ist mit dem Schieberegistereingang 109 verbunden. Der Steuerungseingang des Transfergatters 134 ist mit dem Testtakteingang 102 verbunden. Der Ausgang des Latch-Elements 130 ist mit dem Schieberegisterausgang 108 und einem Datenausgang 101 verbunden.
Im Betrieb werden Daten von dem kombinatorischen Element 90 (Fig. 1) durch den Dateneingang 104 an die Scan-Zelle 100 geliefert. Die Daten an dem Dateneingang 104 werden an das Latch-Element 130 geliefert, wenn ein logischer High-Pegel an den Systemtakteingang 106 geliefert wird. Wenn insbesondere der Taktimpuls φ2 an den Systemtakteingang 106 geliefert wird, liefert das Transfergatter 132 die Daten an dem Dateneingang 104 an das Latch-Element 130. Das Latch-Element 130 invertiert die Daten und liefert ein Signal an den Schieberegisterausgang 108 und den Datenausgang 101.
Das Latch-Element 130 kann auch Daten aus dem Schieberegistereingang 109 empfangen. Wenn das Signal an dem Testtakteingang 102 auf einem logischen High-Pegel steht, ermöglicht es das Transfergatter 134, Daten von dem Schieberegistereingang 109 an das Latch-Element 130 zu übermitteln. Das Latch-Element 130 invertiert die Daten und liefert die Daten an den Schieberegisterausgang 108 und den Datenausgang 101.
Es wird darauf hingewiesen, daß in den Zeichnungen die verschiedenen Leitungen und Verbindungen zwar als einzelne Linien abgebildet sein können, sie aber in technischer Hinsicht nicht in einem einschränkenden Sinn dargestellt sind. Ferner betrifft die obige Beschreibung ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung, und die Erfindung ist nicht auf die speziellen dargestellten Formen beschränkt. Darüber hinaus kann, obwohl lediglich ein Teil verschiedener ICs dargestellt wurde, die Erfindung vorteilhafterweise bei mehreren verschiedenen Typen von ICs wie etwa RISC-Mikroprozessoren, Registern, Caches oder allen anderen ICs verwendet werden, bei denen ein Testen der integralen digitalen Schaltung erforderlich ist. Weiterhin kann, obwohl bestimmte Signale auf einen logischen High-Pegel oder einen logischen Low-Pegel invertiert werden, die Schaltung so modifiziert werden, daß sie verschiedene Logiksignale berücksichtigt. Ferner können die Scan- Zellen zum Ersetzen jedes sequentiellen oder logischen Elements verwendet werden. Diese und andere Modifikationen können in der Konstruktion und den Anordnungen der hier beschriebenen Elemente durchgeführt werden, ohne den Schutzumfang der Erfindung zu verlassen, wie er in den beiliegenden Ansprüchen zum Ausdruck kommt.

Claims

1. Verfahren zum Testen einer integrierten Schaltung (95), die ein Array aus Scan-Latch-Einrichtungen nach Anspruch 6 aufweist, das eine durch ein erstes Testtaktsignal (TCLK, T0) gesteuerte erste Scan-Latch-Einrichtung (100), eine durch ein zweites Testtaktsignal (TCLK, T1) gesteuerte zweite Scan-Latch-Einrichtung (110) und eine durch das erste Testtaktsignal (TCLK, T0) gesteuerte dritte Scan-Latch- Einrichtung (120) aufweist, wobei jede Scan-Latch- Einrichtung im wesentlichen ein einzelnes Latch- Speicherelement (130) aufweist, wobei die zweite Scan-Latch- Einrichtung (110) zwischen der ersten (100) und dritten (120) Scan-Latch-Einrichtung angeschlossen ist, mit den Schritten:

Laden eines Datenmusters aus einem ersten Bit, einem zweiten Bit und einem dritten Bit, wobei die ersten und zweiten Bits in die erste (100) bzw. dritte (120) Scan-Latch- Einrichtung geladen werden und das zweite Bit in die zweite Scan-Latch-Einrichtung (110) geladen wird;

Anlegen des ersten Testtaktsignals (TCLK, T0) an die erste und dritte Scan-Latch-Einrichtung, so daß die erste Scan- Latch-Einrichtung (100) das zweite Bit speichert und das erste und das dritte Bit zerstört werden;

Rückgewinnen des zweiten Bits aus der ersten Scan-Latch- Einrichtung (100);

erneutes Laden des das erste Bit, das zweite Bit und das dritte Bit aufweisenden Datenmusters, wobei das erste und dritte Bit in die erste (100) bzw. dritte (120) Scan- Latch-Einrichtung geladen werden und das zweite Bit in die zweite Scan-Latch-Einrichtung (110) geladen wird;

Anlegen des zweiten Testtaktsignals (TCLK, T1) an die zweite Scan-Latch-Einrichtung, so daß die zweite Scan- Latch-Einrichtung das dritte Bit speichert und das zweite Bit zerstört wird;

Anlegen des ersten Testtaktsignals (TCLK, T0) an die erste (100) und dritte (120) Scan-Latch-Einrichtung, so daß die erste Scan-Latch-Einrichtung (100) das dritte Bit speichert und das erste Bit eliminiert wird; und

Rückgewinnen des dritten Bits aus der ersten Scan-Latch- Einrichtung;

wobei in den Verfahrensschritten das Array aus Scan-Latch- Einrichtungen als Pseudo-Master-Slave-Scan-Latch- Einrichtungs-Array funktioniert, das weniger Transistoren verwendet als ein Array, bei dem jede Scan-Latch- Einrichtung eine Master-Stufe und eine Slave-Stufe aufweist.

2. Verfahren nach Anspruch 1, ferner mit dem Schritt des Vergleichens des zweiten und dritten Bits mit einem Testdatenmuster.

3. Verfahren nach Anspruch 1 oder Anspruch 2, ferner mit dem Schritt des Rückgewinnens des ersten Bits aus der ersten Scan-Latch-Einrichtung (100) vor dem Vorsehen des ersten Testtaktsignals.

4. Verfahren nach Anspruch 3, wobei die integrierte Schaltung ferner einen externen Anschluß (XSO) aufweist, der mit der ersten Scan-Latch-Einrichtung (100) verbunden ist, und der Schritt des Rückgewinnens das Überwachen des Signals an dem externen Anschluß (XSO) umfaßt.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Scan- Latch-Einrichtungen als unabhängige sequentielle Elemente funktionieren, wenn die integrierte Schaltung sich in einem normalen Betriebssystemmodus befindet.

6. Integrierte Schaltung mit einem Array aus Scan-Latch- Einrichtungen, wobei das Array folgendes aufweist:

eine im wesentlichen ein einzelnes Latch-Speicher-Element (100, 130) aufweisende erste Scan-Latch-Einrichtung (100), die einen ersten Testtakteingang (102), einen ersten Schieberegisterausgang (108) und einen ersten Schieberegistereingang (109) aufweist, wobei das erste Latch-Speicher-Element (100, 130) zwischen dem ersten Schieberegistereingang (109) und dem ersten Schieberegisterausgang (108) angeschlossen ist;

eine im wesentlichen ein einzelnes Latch-Speicher-Element (110, 130) aufweisende zweite Scan-Latch-Einrichtung (110) die einen zweiten Testtakteingang (112), einen zweiten Schieberegisterausgang (118) und einen zweiten Schieberegistereingang (119) aufweist, wobei das zweite Latch-Speicher- Element (100, 130) zwischen dem zweiten Schieberegistereingang (119) und dem zweiten Schieberegisterausgang (118) angeschlossen ist; und

eine im wesentlichen ein einzelnes Latch-Speicher-Element (120, 130) aufweisende dritte Scan-Latch-Einrichtung (120), die einen dritten Testtakteingang (122), einen dritten Schieberegisterausgang (128) und einen dritten Schieberegistereingang (129) aufweist, wobei das dritte Latch-Speicher- Element (120, 130) zwischen dem dritten Schieberegistereingang (129) und dem dritten Schieberegisterausgang (128) angeschlossen ist;

wobei die ersten bis dritten Scan-Latch-Einrichtungen jeweils einen Datenerfassungseingang (104, 114, 124) und einen Takterfassungseingang (106, 116, 126) aufweisen, und wobei der erste Takteingang (102) mit dem dritten Testtakteingang (122) verbunden ist, wobei der erste Schieberegistereingang (109) mit dem zweiten Schieberegisterausgang (118) verbunden ist und der dritte Schieberegisterausgang (128) mit dem zweiten Schieberegistereingang (119) verbunden ist, wobei in dem dritten Latch-Speicherelement (120, 130) gespeicherte erste Daten an das erste Latch-Speicherelement (100, 130) übermittelt werden, indem ein erstes Verschiebungssignal (TCLK, T1) an den zweiten Takteingang (112) geliefert wird, gefolgt von einem zweiten Verschiebungssignal (TCLK, T0) an die ersten und dritten Takteingänge (102, 122), und wobei in dem zweiten Latch-Speicherelement (110, 130) gespeicherte Daten zerstört werden, wenn die ersten Daten übermittelt werden;

wobei die Scan-Latch-Einrichtungen derart konfiguriert und angeordnet sind, daß sie als Pseudo-Master-Slave-Scan-Latch- Array funktionieren, das weniger Transistoren als ein Array verwendet, bei dem jede Scan-Latch-Einrichtung eine Master- Stufe und eine Slave-Stufe aufweist.

7. Integrierte Schaltung nach Anspruch 6, wobei die ersten Daten in das dritte Latch-Speicherelement (120, 130) geladen werden, indem ein anfängliches Verschiebungssignal (TCLK, T0) an die ersten und dritten Takteingänge (102, 122) geliefert wird, und wobei ursprünglich in den ersten und dritten Speicherelementen gespeicherte Daten zerstört werden, wenn die ersten Daten geladen werden.