DE69313026T2

DE69313026T2 - Schnelle CMOS Ausgangspufferschaltungen

Info

Publication number: DE69313026T2
Application number: DE69313026T
Authority: DE
Inventors: Qazi San Jose California 95148 Mahmood
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-06-12
Filing date: 1993-06-03
Publication date: 1998-03-26
Anticipated expiration: 2013-06-04
Also published as: US5248906A; EP0574184A3; EP0574184A2; EP0574184B1; DE69313026D1; JPH06112804A

Description

HOCHGESCHWINDIGKEITS-AUSGANGSPUFFERSCHALTUNGEN

Die Erfindung betrifft eine Ausgangspufferschaltung, die zum Anlegen eines Spannungspegels an einen Datenbus verwendet wird, und insbesondere eine verbesserte Ausgangspufferschaltung, die eine bessere Immunität gegenüber Veränderungen der Stromversorgung und des Halbleiter-Verarbeitungsvorgangs bietet.
Hochgeschwindigkeits -Hochstrom-Bustreiberschaltungen für einen Ausgangspuffer werden dazu verwendet, einen Datenbus schnell auf einen Hoch- oder Niedrigspannungspegel zu laden oder zu entladen. Typischerweise kann dieses schnelle Laden und Entladen oft den Folgeeffekt nach sich ziehen, daß ein gedämpftes Schwingen oder Überschwingen des durch den Puffer fließenden Stroms auftritt. Dieser Überschwingeffekt ist unerwünscht, da er ein Ausgeben falscher Information oder falscher Daten auf den Bus verursachen kann.
Das durch den Ausgangspuffer, seinen Zwischenverbindungen und die Last an dem Datenbus gebildete Netzwerk kann durch eine RLC-Aguivalenzschaltung repräsentiert werden. Bei diesem Typ von Aquivalenzschaltung ergibt sich die Induktivität&sub1; L, durch die inhärente parasitäre Selbstinduktivität der mit der Pufferschaltung verbundenen Leiter, die Kapazität ergibt sich durch die kapazitive Last der mit dem Bus verbundenen Einrichtungen, und der Widerstand R ist der Widerstand des Lade- oder Entladepfades.
Der Widerstand R wirkt als ein ableitendes Element, damit die Oszillation der Schaltung abnimmt. Das Verhältnis zwischen dem Widerstand R und dem kritischen Widerstandsfaktor 2(L/C)1/2 bestimmt den Betrag an Dämpfung, den die Schaltung während des Ableitens ihrer Energie erfährt.
Dieses gedämpfte Schwingen kann eine unbeabsichtigte Triggerung der mit dem Datenbus verbundenen Einrichtungen verursachen, falls die Spannungsamplitude eines Schwingzyklus den Logik-Schwellenwert der Einrichtung überschreitet. Da dieses gedämpfte Oszillation auch an den Stromversorgungsleitungen der Bustreiberschaltung vorhanden ist, besteht die Wahrscheinlichkeit, daß neben einer Eingangspufferschaltung vorhandene andere Schaltungen, die die gleiche Stromleitung mitbenutzen, Spannungsfehler aufgrund der Verzerrung der Stromversorgungsspannung erfahren. Schließlich verursacht eine geräuschintensive Stromzufuhr wahrscheinlich ein Überschwingen der Daten, die durch andere Bustreiber, die die Stromleitung mitbenutzen, auf diese Strom-Schiene gesteuert worden sind. Die Wahrscheinlichkeit des Auftretens dieses überschwingens besteht ungeachtet des Betrages der Selbstinduktivität L, den die anderen Bustreiber an ihren Leitern führen.
Die Spannungsamplitude dieses gedämpften Überschwingens ist eine Funktion der Raten-Veränderung des Stroms (di/dt). Da die Werte der parasitären physikalischen Elemente L&C des Treibernetzwerks konstant sind, kann ihre Auswirkung auf den Strom nicht verändert werden. Jedoch würde ein möglicher Ansatz zum Steuern der Veränderungsrate des Stroms darin bestehen, den Stromfluß durch die Treibertransistoren, die einen Teil der Ausgangspufferschaltung bilden, zu steuern.
Bei dieser Lösung erfolgt ein Kompromiß zwischen der Ausbreitungsverzögerung, die die Bustreiberschaltung verlangsamt, und der Klemmspannung oder der Amplitude der Signale, die an die Gates der Treibertransistoren angelegt werden. Eine Schaltung, die sich mit diesem Problem befaßt, ist beschrieben in dem U.S.-Patent Nr. 4,877,890 mit dem Titel "Time Variant Driver Circuit For High Speed Bus Driver to Limit Oscillation or Ringing On A Bus", das dem Anmelder der vorliegenden Anmeldung erteilt wurde. Bei diesem Patent wird eine Vorspannung (Vbias) an eines der Gates eines p-Kanal- und n-Kanal-Transistor-Paares angelegt. Bei diesem Patent wird die Vorspannung gewählt, um ein überschwingen auf dem Bus zu verhindern. Obwohl die in diesem Patent beschriebene Erfindung in Hinblick auf ihre beabsichtigten Zwecke zufriedenstellend arbeitet, offenbart sie keine Einrichtung zu Erzeugen der Spannung Vbias. Bei der in diesem Patent beschriebenen Treiberschaltung ist keine Implementierung gezeigt, die die Oszillation minimiert, während sie den Strom minimiert. Für Niedrigspannungs-Implementationen ist die Minimierung des Stroms eine kritische Eigenschaft.
Gemäß der vorliegenden Erfindung wird eine Hochgeschwindigkeits-Ausgangspufferschaltung geschaffen, die versehen ist mit:
ersten und zweiten Treibertransistoren,
einem Paar von Referenzspannungsgeneratoren, die auf das Eingangssignal reagieren, wobei ein erster des Paares von Spannungsgeneratoren derart geschaltet ist, daß er eine Klemmspannung an den ersten Treibertransistor anlegt, ein zweiter des Paares von Spannungsgeneratoren derart geschaltet ist, daß er eine Klemmspannung an den zweiten Treibertransistor anlegt, der erste Spannungsgenerator in erster Linie n-Typ-Transistoren aufweist, der zweite Spannungsgenerator in erster Linie p- Typ-Transistoren aufweist, und jeder Spannungsgenerator eine Stromspiegelkonfiguration aufweist; und mit einer Einrichtung, die derart auf das Paar von Spannungsgeneratoren reagiert, daß sie den entsprechenden Spannungsgenerator abschaltet, wenn die Ausgangs-Oszillation auf einen akzepablen Pegel abgesunken ist.
Vorzugsweise weist die Ausgangspufferschaltung gemäß der vorliegenden Erfindung ferner eine auf mindestens einen des Paares von Spannungsgeneratoren reagierende Einrichtung auf, um einen gesteuerten Rampenverlauf des Ausgangssignals des entsprechenden Treibertransistors zu erzeugen und dadurch die Oszillation des eingeschwungenen Stromausgangssignals zu minimieren.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist eine Ausgangspufferschaltung zum Anlegen einer Spannung an die Treibertransistoren einer Treiberschaltung vorgesehen, die flexibel und einfach zu implementieren ist. Die Ausgangspufferschaltung minimiert ferner das bei früheren bekannten Ausgangspufferschaltungen auftretende Schwingungsdämpfungs - oder Oszillations-Problem. Gleichzeitig wird die Ausgangspufferschaltung durch die Ausbreitungsverzögerungen, die beim Regulieren der Veränderungsrate des Stroms erzeugt werden können, nicht merklich beeinträchtigt. Schließlich verbraucht diese Ausgangspufferschaltung bei Betrieb nur eine begrenzte Menge an Strom.
Die gemäß dem Ausführungsbeispiel ausgebildete Ausgangspufferschaltung steuert die Amplitude und die Anstiegsrate der Gate- Spannungen der Treibertransistoren, während sie eine bessere Immunität gegenüber veränderungen der Stromversorgung und Prozeßschwankungen bietet, die der Halbleiterschaltung inhärent sind. Die Ausgangspufferschaltung weist ferner eine Einrichtung auf, die den abgeleiteten Strom begrenzt, während sie ihre Strom-Sinking- und -Sourcing-Fähigkeit maximiert.
Die gemäß dem Ausführungsbeispiel ausgebildete Ausgangspufferschaltung steuert den Datenbus in zwei Stufen, um die Oszillation zu minimieren. Zuerst wird der Datenbus angesteuert, indem eine Gate-Spannung an den Treibertransistor gelegt wird, der auf einen Zwischen-Pegel zwischen VSS und VCC geklemmt ist. Dies erfolgt durch ein Paar von Referenzspannungsgeneratoren, die die Amplitude und die Anstiegsrate der Gate-Spannungen der Bustreibertransistoren regulieren. Diese Referenzspannungsgeneratoren sind derart ausgebildet, daß sie eine bessere Immunit;t gegenüber Prozeß- und Stromversorgungsveränderungen bieten. Ferner beeinflußt mindestens einer der Generatoren einen Mechanismus, der einen gesteuerten Rampenverlauf der Spannung an dem Gate des Treibertransistors bewirkt. Schritt eins führt zu einem gesteuerten Treiben des Datenbusses, wodurch die Spannungsoszillation minimiert wird. In Schritt zwei wird, nachdem ein gewünschter Spannungspegel an dem Datenbus erreicht worden ist, der entsprechende Referenzspannungsgenerator abgeschaltet.
Das Power-down-Verfahren verhindert im Zustand des eingeschwungenen Betriebs jeglichen Gleichstrom-Abfluß durch diese Generatoren. Anschließend wird das Gate des Treibertransistors dieses Ausgangspuffers auf die vollen CMOS-Pegel für die eingeschwungene Betriebsbedingung gesteuert. Die vollen CMOS- Pegel an den Gastes der Treibertransistoren maximieren die Sinking- und Sourcing-Ströme der Treibertransistoren. Die Ausgangspufferschaltung erzeugt die gleiche Verzögerung für die Pfade "data to out" und "enable to out". Während des Schaltens des Ausgangs von einem Pegel zum anderen verhindert die Pufferschaltung ein gleichzeitiges Einschalten der großen Treibertransistoren, wodurch der Gleichstrom minimiert wird. Bei dieser Ausgangspufferschaltung wird bei im Low-Zustand befindlichem Aktivierungssignal ein schneller Zugriff für die Dreizustandsschaltung der Treibertransistoren erzielt.
Im folgenden wird das Ausführungsbeispiel einer Ausgangspufferschaltung im Zusammenhang mit den zugehörigen Zeichnungen detailliert beschrieben.
Fig. 1 zeigt die Ausgangspufferschaltung in Form eines Blockschaltbilds,
Fign. 2(a)-2(c)
zeigen Diagramme zur Darstellung der Auswirkung des überschwingens oder der Signaloszillation bei unterschiedlichen Klemmspannungspegeln.
Fig 3(a) zeigt eine detaillierte Darstellung einer Implementierung eines in der Ausgangspufferschaltung gemäß Fig. 1 enthaltenen p-Typ-Referenzspannungsgenerators.
Fig. 3(b) zeigt eine detaillierte Darstellung einer Implementierung eines in der Ausgangspufferschaltung gemäß Fig. 1 enthaltenen n-Typ-Referenzspannungsgenerators.
Fig. 4 zeigt ein Schaubild zur Darstellung verschiedener Signale in der Ausgangspufferschaltung gemäß Fig. 1 während eines Übergangs von Hochspannung zu Niedrigspannung.
Fig. 5 zeigt ein Schaubild zur Darstellung verschiedener Signale in der Ausgangspufferschaltung gemäß Fig. 1 während eines Übergangs von Niedrigspannung zu Hochspannung.
Fig. 1 zeigt ein Schaubild einer Ausgangspufferschaltung 100 gemäß der vorliegenden Erfindung. Die Ausgangspufferschaltung weist einen Aktivierungs-Eingang 102 und einen Daten-Eingang 104 auf. Der Aktivierungs-Eingang 102 ist mit dem Eingang eines Inverters 106 verbunden. Der Daten-Eingang 104 ist mit dem Eingang eines Inverters 108 verbunden. Der Ausgang des Inverters 106 ist mit einem Eingang eines Zwei-Eingangs-NOR- Gatters 110 verbunden. Der Ausgang des Inverters 108 ist mit einem Eingang eines Zwei-Eingangs-NAND-Gatters 112 und dem zweiten Eingang des NOR-Gatters 110 verbunden. Der Aktivierungs-Eingang 102 ist mit einem zweiten Eingang DESNAND-Gatters 112 verbunden.
Der Aktivierungs-Eingang 102 ist mit dem ersten Eingang eines Drei-Eingangs-NAND-Gatters 126 verbunden. Der Ausgang des Inverters 106 ist mit einem ersten Eingang eines Drei-Eingangs-NOR-Gatters 124 verbunden. Die zweiten und dritten Eingänge des NOR-Gatters 124 und des NAND-Gatters 126 sind miteinander verbunden.
Der Ausgang des NOR-Gatters 110 ist mit dem Eingang des Inverters 114 verbunden. Der Ausgang des NAND-Gatters 112 ist mit dem Eingang eines Inverters 116 verbunden. Der Ausgang des Inverters 114 ist mit dem NPP1-Eingang eines Ref-p-Spannungsgenerators 118 verbunden. Der Ausgang des Inverters 116 ist mit dem NNN1-Eingang eines Ref-n-Spannungsgenerators 120 verbunden. Ein Schaltungspunkt EN6 des Ref-n-Spannungsgenerators 120 ist mit dem Ausgang von NAND 126 verbunden. Ein Schaltungspunkt ENS des Ref-p-Spannungsgenerators 118 ist mit dem Ausgang des NOR-Gatters 124 verbunden. Ein NNN7-Eingangsstift ist mit einem Ausgang einer Verzögerungseinrichtung 122 verbunden. Ein Schaltungspunkt dnl 109 des Ref-n-Generators 120 ist mit dem dnl-Eingang der Verzögerungseinrichtung 122 verbunden.
Der Ausgang des NAND-Gatters 126 ist mit dem Gate eines PMOS- Transistors 132 verbunden. Die Source des Transistors mp2o pmos 132 ist mit VCC verbunden. Das Drain des Transistors 132 ist mit dem Ausgang des Schaltungspunktes dn1 109 verbunden.
Der Ausgang des NAND-Gatters 112 ist mit dem Gate eines mn20- nmos-Transistors 134 verbunden. Die Source des Transistors 134 ist mit VSS oder Masse verbunden&sub1; und das Drain des Transistors 134 ist mit dem Schaltungspunkt dnl 109 verbunden. Der Schaltungspunkt dnl 109 ist mit dem Gate eines mnl-nmos-Treibertransistors 136 verbunden. Die Source des Transistors 136 ist mit Masse verbunden, und das Drain ist mit einem IO 146 verbunden.
Der Ausgang des NOR-Gatters 110 ist mit dem Gate eines mp10- pmos-Transistors 128 verbunden. Die Source des Transistors 128 ist mit VCC verbunden, und das Drain des Transistors 128 ist mit dem upl-107-Ausgang des Ref-n-Generators 118 verbunden. Der ENS-Schaltungspunkt des Ref-n-Generators 118 ist mit dem Gate des mnp2-nmos-Transistors 130 verbunden. Die Source des Transistors 130 ist mit Masse verbunden, und sein Drain ist mit upl 107 verbunden. Der Ausgang upl 107 ist mit dem Gate eines mpl-pmos-Treibertransistors 138 verbunden. Die Source des Transistors 138 ist mit VCC verbunden, und das Drain ist mit dem IO 146 verbunden.
Ein Sleep-Eingang 140 ist mit einer Eingangs-Verzögerungseinrichtung 142 verbunden. Ein Ausgang der Eingangs-Verzögerungseinrichtung 142 ist mit den dritten Eingängen des NOR-Gatters 124 und des NAND-Gatters 126 verbunden. An der Eingangs-Verzögerungseinrichtung 142 ist ein DATA-in-Ausgang 144 vorgesehen. Der I/O 146 ist mit dem 10-Eingang der Eingangs-Verzögerungseinrichtung 142 verbunden.
Zwei der Schlüsselelemente dieser Schaltung sind die beiden Referenz spannungsgeneratoren, die als Spannungsgeneratoren Ref-p 118 und Ref-n 120 bezeichnet sind. Diese Spannungsgeneratoren 118 und 120 bieten zwei grundlegende Funktionen. Erstens erzeugen sie (wenn sie aktiviert sind) eine Klemmspannung an den Schaltungspunkten upl 107 und dnl 109, die die Gates der Treibertransistoren 138 und 136 steuern. Zweitens erzeugen diese Generatoren 118 und 120 auch eine Ausbreitungsverzögerung für die Signale npp1 und nnn1, wenn sie die Signale up1 107 bzw. dn1 109 steuern. Die Ausbreitungsverzögerung ist nur während der Periode vorhanden, in der die Transistoren 138 oder 136 eingeschaltet sind. Der Zweck der Ausbreitungsverzögerung besteht darin, ein gleichzeitiges Einschalten der Transistoren 138 und 136 zu verhindern, wenn der Ausgang der Ausgangspufferschaltung 100 von einem Niveau auf das andere geschaltet wird.
Es ist bekannt, daß durch Wählen einer Klemrnspannung, die zwischen dem 2fachen und dem 4fachen des Schwellenwertes des Transistors liegt, sowohl die Amplitude der Ausgangsoszillation als auch die durch die Bustreiberschaltung erzeugte Gesamt-Ausbreitungsverzögerung minimiert werden. Es ist auch bekannt, daß bei Niedrigspannungs-Anwendungsfällen (3-5 Volt) durch Einstellen der Klemrnspannung auf das 2-4fache des Schwellenwertes des Transistors der Kompromiß zwischen der Ausbreitungsverzögerung und dem Überschwingen optimiert werden kann.
Fign. 2(A) bis 2(C) zeigen Schaubilder zur Veranschaulichung der Spannungs- und Stromübergangsanalyse für einen Ausgangspuffer 100, bei dem die Klemrnspannung 2 VT, 3 VT und 4 VT beträgt. Die folgende Erläuterung betrifft den Betrieb eines Ref-n-Spannungsgenerators 120, wobei jedoch, wie dem Fachmann auf dem Gebiet ersichtlich sein wird, der Generator auch ein Ref-p-Generator 188 sein kann und dabei die Schaubilder komplementär sein können.
Zu Zwecken der Übersicht veranschaulichen die mit 600A bis 600C markierten Kurven die Daten, die bei einem 2 VT-Spannungsgeneratör, einem 3VT-Spannungsgenerator bzw. einem 4VT-Spannungsgenerator in die Schaltung 100 eingegeben werden. Die Kurven 602A bis 602C veranschaulichen das Ausgangssigual aus den Schaltungen für die gleichen jeweiligen Klemmspannungen.
Die Kurven 604A bis 604C veranschaulichen die Spannungen an dem Schaltungspunkt dnl der Schaltung 100 bei den gleichen Klernmspannungen&sub1; wie sie oben erwähnt wurden. Die Kurven 606A bis 6º0 veranschaulichen die auf der VSS-Leitung auftretenden überschwing-Spannungen, die sich bei den oben erwähnten Klernmspannungen ergeben. Schließlich veranschaulichen die Kurven 608A bis 608C den auf der Leitung VSS erzeugten Überschwing- Strom bei den jeweiligen oben erwähnten Klemmspannungen.
Es ist ersichtlich, daß die Reaktionszeit, wie an den Ausgangssignal-Kurven 602A bis 602C erkennbar, bei dem 4VT-Spannungsgenerator viel schneller ist als bei dem 2VT-Spannungsgenerator. Jedoch ist auch ersichtlich, daß das Spannungs- Überschwingen bei dem 4VT-Spannungsgenerator (606C) viel schneller ist als bei dem 2VT-Spannungsgenerator 606A.
Es ist auch sehr deutlich erkennbar, daß das Strorn-Überschwingen (608C) bei Verwendung eines 4VT-Referenzspannungsgenerators sehr viel höher ist als bei einem 2VT-Referenzspannungsgenerator (608A). Somit ist, wie man sieht, die Reaktionszeit des 3VT-Spannungsgenerators 602B sehr viel besser als diejenige des 2VT-Referenzspannungsgenerators 602A, und gleichzeitig ist das Überschwingen 606B etwas geringer als das für den 4VT-Spannungsgenerators (606C) gezeigte. Deshalb besteht generell der beste Kompromiß darin, den 3VT-Spannungsgenerator vorzusehen.
Falls jedoch keine Bedenken wegen eines Überschwingens bestehen, kann der 4VT-Spannungsgenerator verwendet werden. Falls umgekehrt eine Ausgangspufferschaltung 100 gewünscht wird, die relativ immun gegenüber Signaloszillation ist, kann ein 2VT- Referenzspannungsgenerator verwendet werden. Somit wird z.B. durch eine niedrigere Klemmspannung an dem Schaltungspunkt dnl 109 die Oszillationsamplitude reduziert, jedoch ist die durch die Ausgangspufferschaltung 100 erzeugte Verzögerung länger. In ähnlicher Weise wird durch einen höheren Wert der Klemrnspannung an dem Schaltungspunkt up1 107 die durch die Ausgangspufferschaltung 100 erzeugte Verzögerung reduziert, jedoch die Amplitude der Oszillation vergrößert.
Die Pegel der Klemmspannungen an den Schaltungspunkten upl 107 und dnl 109 sind, wie nachstehend beschrieben, derart gewählt, daß sie ungefähr VCC minus dem 3fachen des Wertes des p-Kanal- Schwellenwertes bzw. VSS plus dem 3fachen des Wertes des n- Kanal-Schwellenwertes betragen. Es können hier auch andere Werte von Klemrnspannungen verwendet werden, die zwischen VSS und VCC liegen. Der Wert der Klemmspannung schafft einen Kornpromiß zwischen der Amplitude der Ausgangssignal-Oszillation und der durch die Bustreiberschaltung erzeugten Gesamt-Ausbreitungsverzögerung. Somit wird z.B. durch eine höhere Klernrnspannung an dem Schaltungspunkt upl 107 oder eine niedrigere Spannung an dem Schaltungspunkt dnl 109 die Oszillationsarnplitude reduziert, jedoch wird dabei die durch die Ausgangspufferschaltung 100 erzeugte verzögerung länger. In ähnlicher Weise wird durch einen höheren Wert der Klemrnspannung (in bezug auf den entsprechenden Versorgungsstrom) an diesen Schaltungspunkten die durch die Ausgangspufferschaltung 100 erzeugte verzögerung reduziert, jedoch wird dabei die Oszillationsamplitude vergrößert.
Die grundlegenden Schemata der Ref-p- und Ref-n-Generatorschaltungen 118 und 120 sind in Fig. 3(a) bzw. Fig. 3(b) gezeigt. Diese Referenzgeneratoren sind ferner im wesentlichen in der mitanhängigen Europäischen Anmeldung Nr. 93304166.7 (EP-A-0574168) beschrieben, bei der es sich um einen Stand der Technik innerhalb der Bedeutung von Art. 54(1) (3) EPÜ handelt. Die im weiteren beschriebenen Referenzgeneratorschaltungen 118 und 120 gemäß Fig. 3(a) und Fig. 3(b) gleichen denjenigen, die in Fig. 4(b) und Fig. 4(a) der soeben genannten Patentanmeldungen gezeigt sind. In der Spannungsreferenzgeneratorschaltung 120 werden überwiegend n-Typ-Transistoren verwendet. Die Spannungsreferenzgeneratorschaltung 120 weist den nnnl-Eingang 301 auf, der mit dem Drain des rnnd2-nmos-Transistors 312 verbunden ist. Die Source des Transistors 312 ist mit dem dn1-109-Signal verbunden.
Das Gate des Transistors 312 ist mit dem Gate des mndl-nrnos- Transistors 304 und dem Drain des mpd1-pmos-Transistors 302 verbunden. Die Source des Transistors 302 ist mit VCC verbunden, und das Gate des Transistors 302 ist mit VCC verbunden. Das Gate des Transistors 304 ist mit seinem Drain verbunden, und die Source des Transistors 304 ist mit dem Drain des mnd3- nmos-Transistors 306 verbunden.
Die Source des Transistors 306 ist mit dem Drain des mnd5- nmos-Transistors 308 verbunden. Das Gate des Transistors 306 ist mit dem Gate des mnd4-nmos-Transistors 318 verbunden. Das Drain des Transistors 308 ist mit seinem Gate verbunden, und die Source des Transistors 308 ist mit dem Drain des mnd6nmos-Transistors 310 und dem Drain des mnB-nmos-Transistors 313 verbunden. Das Gate des Transistors 310 ist mit der Source des Transistors 313 und dem Drain des mn9-nmos-Transistors 314 verbunden.
Das Gate des Transistors 313 ist mit dem Eingang EN6 und dem Eingang des Inverters 316 verbunden. Der Ausgang des Inverters 316 ist mit dem Gate des Transistors 314 verbunden. Die Source des Transistors 314 ist mit VSS verbunden. Das Gate und das Drain des mnd4-nmos-Transistors 318 ist mit dnl 109 verbunden.
Das Drain des mndB-nmos-Transistors 320 ist mit dem Drain und dem Gate des Transistors 308 und der Source des Transistors 318 verbunden. Das Gate des Transistors 318 ist mit der Source des Transistors 312 verbunden. Das Gate des Transistors 320 ist mit dem Eingang NNN7 verbunden.
In der Spannungsreferenzgeneratorschaltung 118 werden überwiegend p-Typ-Transistoren verwendet. Die Spannungsreferenzgeneratorschaltung 118 weist den nppl-Eingang auf, der mit dem Drain des mpp2-pmos-Transistors 412 verbunden ist, und die Source des Transistors 412 ist mit dem upl-Signal 107 verbunden. Das Gate des Transistors 412 ist mit dem Gate und dem Drain des mpp1-Transistors 408 und dem Drain des mnp1-nmos- Transistors 410 verbunden. Das Gate des Transistors 410 ist mit VCC verbunden. Die Source des mppl-prnos-Transistors 408 ist mit dem Drain des mpp3-pmos-Transistors 406 verbunden.
Die Source des Transistors 406 ist mit dem Drain des mpp5- pmos-Transistors 404 verbunden. Das Drain des Transistors 406 ist mit der Source des Transistors 408 verbunden. Das Gate des Transistors 406 ist mit dem Gate des Transistors 402 verbunden. Die Source des Transistors 402 ist mit dem Gate des Transistors 404 verbunden. Das Drain des Transistors 402 ist mit upl 107 verbunden. Das Drain des Transistors 404 ist mit seinem Gate verbunden, und die Source des Transistors 404 ist mit dem Drain des mpp6-pmos-Transistors 414 verbunden. Das Gate des Transistors 414 ist mit der Source des mpp17-pmos-Transistors 416 verbunden, und seine Source ist mit VCC verbunden.
Das Drain des Transistors 416 ist mit dem Drain des Transistors 414 verbunden. Das Drain des Transistors 418 ist mit der Source des Transistors 416 und dem Gate des Transistors 414 verbunden. ENS ist mit dem Gate des Transistors 416 und einem Eingang des Inverters 420 verbunden. Der Ausgang des Inverters 420 ist mit dem Gate des Transistors 418 verbunden.
Die Spannungsgeneratoren 118 und 120 bilden im wesentlichen ein Paar von Spannungsteilerschaltungen, die in einer Stromspiegelkonfiguration ausgebildet sind. Sie sind derart konzipiert, daß sie Klemmspannungen von ungefähr 3 Volt über dem VSS-(Masse-)Pegel an den Schaltungspunkt dn1 109 und von ungefähr 3 Volt unter VCC-(Versorgungsstrorn-)Pegel an den Schaltungspunkt upl 107 anlegen. Die Lasttransistoren, der Transistor 302 des Ref-n-Generators 120 und der Transistor 410 des Ref-p-Generators 118 sind schwache Einrichtungen.
In dem Ref-n-Generator 120 sind die Größen der gesättigten Reihentransistoren 304, 306, 308 und 310 (en6 "high") sämtlich im Verhältnis derart bemessen, daß die Schaltungspunkte nnn2, nnn3, nnn4 und nnn5 jeweils ungefähr um einen Pegel VT-n höher liegen als seine Quellspannung. Somit liegt die resultierende Klemrnspannung, die man an dem Ausgang dieses Referenzspannungsgenerators 120 (Schaltungspunkt dnl 109) erhält, um ungefähr 3 VT-n über der Masse. Durch Anwenden der gleichen Design- Technik liegt die Klemrnspannung, die man an dem Schaltungspunkt up1 107 des Ref-p-Spannungsgenerators 118 erhält (en5 "low") um ungefähr 3 VT-P unter VCC.
In den Ref-n-Generator 120 gemäß Fig. 3(b) ist noch ein zusätzliches Merkmal eingebaut. Ein Shunting-Transistor 320 schließt den gesättigten Transistor 308 kurz, wenn das Signal nnn7 high ist. Dies veranlaßt den Ref-n-Generator 120 dazu, seinen Ausgangsspannungspegel an dnl 109 um einen Wert von ungefähr VT-n abzusenken. Bei im High-Zustand befindlichern Schaltungspunkt nnn7 beträgt die somit bei dnl 109 zugeführte Klemrnspannung nun VSS plus 2VT-n oder ungefähr 2 Volt über VSS.
Wie noch gezeigt wird, ermöglicht diese Konfiguration des Referenzgenerators 120 ein rampenförmiges Ausbilden der Spannung an dem Schaltungspunkt dnl 109 in zwei stückweisen Schritten, erstens auf 2 Volt (nnn7--high) und dann auf den endgültigen Klemrnpegel (nnn7=low) von 3 Volt. Obwohl dies in der vorliegenden Beschreibung nicht erläutert wird, kann, falls gewünscht, die gleiche Technik zum Durchführen eines gesteuerten rampenförmigen Ausbildens der Spannung an dem Ref-p- Generator 118 angewandt werden. Dadurch wird die Spannung an dem Schaltungspunkt upl 107 rampenförmig zunächst auf einen "VCC-2"-Volt-Pegel und dann auf einen "VCC-3"-Volt-Pegel gebracht.
Wenn in Fig. 3(b) der Schaltungspunkt nnnl den Schaltungspunkt dnl 109 herabzieht, schaltet er den Transistor 306 ab. Dadurch wird der Schaltungspunkt nnn2 auf den Pegel VCC angehoben. Der Schaltungspunkt nnn3, der die Source des gesättigten n-Kanal- Transistors 304 ist, erreicht eine Spannung von "VCC-VTn". Das Signal nnn7 wird von dem Schaltungspunkt dn1 109 durch eine Verzögerungsschaltung 122 (Fig. 1) erzeugt und weist die invertierte Polarität von dnl 109 auf.
Somit leitet, während dnl 109 bw ist, nnn7 den Strom durch den Transistor 320 statt durch den Transistor 308 um. Wenn nnnl bw ist, wird der Schaltungspunkt en6 (Fig. 1) high gehalten. Dies verursacht den Einschaitzustand des Transistors 310. Unter diesen Umständen jedoch zieht der Generator keinerlei Strom, da die sich Transistoren 306 und 318 im Aus-Zustand befinden. Wenn der Schaltungspunkt nnnl anzusteigen beginnt, zieht er den Schaltungspunkt dnl 109 durch die Source-Folge- Aktion aufwärts. Wenn dnl 109 ansteigt, wird der Transistor 306 eingeschaltet. Diese Aktion beginnt den Schaltungspunkt nnn2 herabzuziehen. Da der Shunt-Transistor 320 eingeschaltet ist, betragen der Übergangs-Spannungsanstieg an dem Schaltungspunkt dn1 109 und der Spannungsabfall an dem Schaltungspunkt nnn2 ungefähr "VSS+2VT-n" bzw. "VSS+3VT-n".
Unmittelbar im Anschluß daran bewirkt der Spannungspegel des Schaltungspunktes dnl 109, daß der Schaltungspunkt nnn7 auf die Masse abfällt. Wenn dies geschieht, wird der Shunt-Transistor 320 abgeschaltet. Dies ermöglicht, daß die Spannungspegel an dem Schaltungspunkt dnl 109 wieder ansteigt und die Spannungspegel an den Schaltungspunkten nnn2 und nnn3 beide ebenfalls anzusteigen beginnen. Die ansteigenden Schaltungspunkte dnl 109 und nnn3 werden beide auf den Spannungspegel 3VT-n geklemmt. An diesem Punkt befinden sich sämtliche Transistoren außer dem p-Kanal-Lasttransistor 302 in Sättigung. Der von diesem Generator gezogene Gesamt-Gleichstrom ist die Summe der durch die Transistoren 302 und 312 gezogenen Ströme. Er ist jedoch durch den Transistor 310 (Konstantstromquelle) begrenzt, der schwach eingeschaltet ist, da sich sowohl seine Source als auch sein Drain um ungefähr 1VT-n über dem Masse- Pegel befinden.
Das Schema des Ref-p-Spannungsgenerators 118 (Fig. 3a) ist komplementär zu dem Ref-n-Spannungsgenerator 120 beschaffen. Seine Transistorgrößen sind im Verhältnis derart bemessen, daß sie an den Schaltungspunkten npp2, npp3, npp4 bzw. npp5 Spanungen von 4, 3, 2 und 1VT-n unter dem Pegel von VCC erzeugen. Der Spannungsgenerator arbeitet wie folgt.
Wenn der Schaltungspunkt nppl high ist, wird upl in den High- Zustand gezogen, wodurch der Transistor 406 abgeschaltet wird. Der Schaltungspunkt npp2 fällt auf VSS ab und versetzt den Transistor 412 in den linearen Bereich. Der Schaltungspunkt npp3, der die Source des gesättigten p-Kanal-Transistors 408 ist, erreicht eine Spannung von VSS plus VT-P. Zu diesem Zeitpunkt wird der Schaltungspunkt ens (Fig. 1) bw gehalten. Dies verursacht den Einschaitzustand des gesättigten Transistors 414.
Unter diesen Umständen jedoch zieht der Generator 118 keinerlei Strom, da die sich Transistoren 406 und 402 im Aus-Zustand befinden. Wenn der Schaltungspunkt npp1 401 abzufallen beginnt, zieht er den Schaltungspunkt up1 durch die Source-Folge-Aktion abwärts. Wenn upl 107 abfällt, wird der Transistor 406 eingeschaltet, und sämtliche Transistoren in diesem Strom- Pfad werden ebenfalls eingeschaltet.
Diese Aktion beginnt den Schaltungspunkt npp2 auf den Pegel "VCC-4VT-P" zu ziehen. Der abfallende Schaltungspegel upl und der ansteigende Schaltungspunkt npp3 werden auf den Spannungspegel "VCC-3VT-P" geklemmt. An diesem Punkt befinden sich sämtliche Transistoren außer dem n-Kanal-Transistor 410 in Sättigung. Der durch diese Referenzschaltung fließende Gesamt- Strom ist durch die Konstantstromguelle 414 begrenzt, die schwach eingeschaltet ist, indem ihr Drain und ihr Gate sich um ungefähr 1VT-P über ihrer Source-VCC befinden.
Die Größe des Transistors 312 (Fig. 3(b)) und der Inverter 116, der den Schaltungspunkt nnnl (Fig. 1) treibt, bestimmen die Anstiegsrate des Schaltungspunktes dn1 109. In ähnlicher Weise bestimmt die Größe des Transistors 412 (Fig. 3(a)) und der Inverter 114, der den Schaltungspunkt npp1 (Fig. 1) treibt, die Anstiegsrate des Schaltungspunktes up1 107.
Wie bereits erwähnt, werden beide Generatoren 118 und 120 heruntergefahren, wenn der Schaltungspunkt nnnl und der Schaltungspunkt nppl in den Low- bzw. den High-Zustand gezogen werden. Die Generatoren 118 und 120 werden auch bei einem weiteren Ereignis heruntergefahren. Dies erfolgt, wenn die Ausgänge dn1 109 und up1 107 dieser Generatoren auf ihre vollen cmos-Pegel gezogen werden müssen. Dies wird durchgeführt, nachdem diese Schaltungspunkte ihre ersten gewünschten Klemmspannungspegel von "VSS+3VT-n" und "VCC--3VT-P" erreicht haben.
Bei dem Ref-n-Generator 120 wird das Herunterfahren durchgeführt, indem das Signal en6 auf bw gesetzt wird. Dadurch wird der Transistor 310 abgeschaltet und der Schaltungspunkt dnl 109 dahingehend aktiviert, daß er auf den VCC-Pegel gezogen wird. Gleichzeitig wird, indem das Signal ens auf high gesetzt wird, der Transistor 414 des Ref-p-Generators 120 ausgeschaltet. Unter diesen Umständen aktiviert er den Schaltungspunkt upl 107 dahingehend, daß er auf den VSS-Pegel gezogen wird, ohne daß irgendein Gleichstrom-Abzug verursacht wird.
Die Vorteile der Referenzspannungsgeneratoren 118 und 120 sind die folgenden:
1) Die Generatoren erzeugen eine hohe Stromverstärkung beim Steuern der Lasten der großen Bustreibertransistoren mn1 und mp1 während des ersten Übergangs.
2) Die Klemm-Referenzspannungspegel der Generatoren sind weniger anfällig für Versorgungsstromschwankungen.
3) Die Gleichstrompfade dieser Generatoren werden unterbrochen, wenn die Generatoren heruntergefahren werden.
4) Da der Betrag des Transistor-Schwellenwertes an der Mitte des mit bestmöglicher Geschwindigkeit erfolgenden Prozesses abnimmt, besteht der Hauptvorteil dieser Referenzgeneratorschaltungen darin, daß der Pegel der Klemmspannung ebenfalls an der Ecke der bestmöglichen Geschwindigkeit abnimmt.
Der Wert der Spannungen an den Schaltungspunkten dn1 109 und up1 107 in Relation zu der Masse (VSS) oder VCC an dem mit bestmöglicher Geschwindigkeit erfolgenden Prozeß ab bzw. zu. Folglich unterstützt die niedrigere Klernrnspannung das Steuern des Stromflusses durch die Bustreibertransistoren an der Ecke des bestmöglichen Prozesses.
Die Ausgangspufferschaltung 100 in Fig. 1 erzeugt sowohl für die "data to out"- als auch für die "enable to out"-Zugriffswege den gleichen Betrag an Ausbreitungsverzögerung. Sie bietet ferner einen schnellen Zugriff für die Dreizustandsschaltung der Bustreibertransistoren mn1 und mp1, wenn signal enable auf low gezogen wird. Wie bereits erwähnt, verhindert die Bustreiberschaltung ein gleichzeitiges Einschalten der großen Bustreibertransistoren 136 und 138.
Fig. 4 zeigt ein Schaubild verschiedener Signale in der Ausgangspufferschaltung 100, wenn die Daten einen Übergang von low zu high erfahren. Fig. 5 zeigt ein Schaubild verschiedener Signale in der Ausgangspufferschaltung 100, wenn die Daten einen Übergang von high zu bw erfahren. Es folgt ein schrittweiser Betriebsablauf der Ausgangspufferschaltung gemäß diesen Figuren (wobei zuerst auf Fig. 4 eingegangen wird).
Wenn "enable" high ist, wird durch den übergang der "Daten" von bw zu high der Schaltungspunkt DATA dazu veranlaßt, von bw zu high überzugehen, und die beiden Schaltungspunkte enl und en2 werden dazu veranlaßt, von bw zu high überzugehen. Durch den High-Übergang von DATA wird auch der Schaltungspunkt en6 auf high gezogen, wodurch ein Abschalten des Transistors 132 bewirkt wird. Gleichzeitig beginnen der Transistor 134 und der Schaltungspunkt nnnl zusammen, den Schaltungspunkt dnl 109 auf bw zu ziehen. Dadurch wird der Ref-n-Generator 120 in die Power-down-Betriebsart versetzt. Durch einen High-Pegel an dem Schaltungspunkt enl wird der Transistor 128 abgeschaltet, der den Schaltungspunkt upl 107 high hielt.
Der abfallende npp1 fährt den Ref-p-Generator 118 hoch und bewirkt, daß der Schaltungspunkt up1 107 einen Übergang von high zu bw durchführt. Der abfallende Schaltungspunkt upl 107 schaltet den p-Kanal-Treibertransistor 138 an, und der 10- Schaltungspunkt 146 beginnt anzusteigen. Der Schaltungspunkt upl 107 wird auf einen Spannungspegel von "VCC-3VT-P" geklemmt. Wenn der Schaltungspunkt 146 einen bestimmten Schwellenpegel erreicht, nimmt der Schaltungspunkt nsp6 nach einer gewissen verzögerung den bw-Zustand an. Die Verzögerung wird innerhalb des mit In-Delay bezeichneten Blocks 142 erzeugt.
Das Sleep-Eingangssignal zu diesem Block wird bw gehalten, um diesen "In-Delay"-Puffer 142 zu aktivieren. Der In-Delay 142 ist typischerweise ein Eingangspuffer, der aktiviert wird, indem das Sleep-Eingangssignal in einem Low-Zustand gehalten wird. Der abfallende Schaltungspunkt nsp6 bewirkt, daß ens einen übergang von bw zu high erfährt. Der auf high gehende ens fährt den Ref-p-Generator herunter und zieht den Schaltungspunkt up1 um VSS herunter, was mittels des Transistors mnp2 erfolgt, der ein Schwachpegel-Korrektur-Transistor ist. Wenn sich up1 auf VSS befindet, erhält der Transistor mp1 einen vollen Gatter-Treiberstrom und maximiert sein Strom-Sourcing.
Gemäß Fig. 5 wird, wenn "enable" auf "high" liegt, durch die von high zu bw gehenden "Daten" bewirkt, daß der Schaltungspunkt DATA (Fig. 1) von high zu bw geht und beide Schaltungspunkte en1 und en2 von high zu bw gehen. Der High-Übergang von DATA zieht den Schaltungspunkt ens auf bw, wodurch ein Abschalten des Transistors 130 bewirkt wird. Gleichzeitig beginnen der Transistor 128 und der Schaltungspunkt nppl zusammen, den Schaltungspunkt upl 107 auf high zu ziehen. Dadurch wird der Ref-p-Generator 118 in die Power-down-Betriebsart versetzt.
Durch einen Low-Pegel an dem Schaltungspunkt en2 wird der Transistor 134 abgeschaltet, der den Schaltungspunkt dn1 109 high hielt. Der ansteigende nnnl fährt den Ref-n-Generator 120 hoch, wodurch der Schaltungspunkt dnl 109 einen Übergang von bw zu high erfährt. Der ansteigende Schaltungspunkt dnl schaltet den Treibertransistor 136 ein, und der Ausgangs- Schaltungspunkt 146 beginnt abzufallen.
Zunächst wird durch einen High-Pegel an dem Schaltungspunkt nnn7 bewirkt, daß der Schaltungspunkt dnl 109 ungefähr auf den Pegel "VSS+2VT-n" geklemmt wird. Wenn dieser Pegel an dem Schaltungspunkt dn1 erreicht ist, bewirkt der Pegel an dn1 109, daß der Schaltungspunkt nnn7 nach einer gewissen Verzögerung auf bw geht. Diese Verzögerung wird durch die Verzögerungseinrichtung 122 erzielt. Wenn der Schaltungspunkt nn7 auf bw gezogen ist, nimmt der Schaltungspunkt dn1 109 seinen Anstieg wieder auf, bis er auf einen Spannungspegel von "VSS+3VT-n" geklemmt wird. Wenn der Schaltungspunkt IO 146 einen bestimmten Schwellenpegel erreicht, nimmt der Schaltungspunkt nsp6 nach einer gewissen Verzögerung den High-Zustand an.
Diese Verzögerung wird in der In-Delay-Einrichtung 142 erzeugt, wobei der Eingangs-Stift "sleep" auf bw gehalten ist. Ein hoher nsp6 bewirkt, daß en6 einen übergang von high zu bw erfährt. Durch einen im High-on-Zustand befindlichen Schaltungspunkt en6 wird der Ref-n-Generator 120 heruntergefahren und zieht den Schaltungspunkt dn1 um VCC herunter, was mittels des Transistors 132 erfolgt, der ein Schwachpegel-Korrektur- Transistor ist. Wenn sich dnl auf VCC befindet, erhält der Transistor 136 einen vollen Gatter-Treiberstrorn und maximiert seine Strom-Senken-Fähigkeit.
Wenn das Signal "enable" low ist, ist der Schaltungspunkt enl low, und der Schaltungspunkt en2 ist high. Gleichzeitig ist ens low, und en6 ist high. Der resultierende Effekt besteht darin, daß die IO 146 in einen Dreifach-Zustand geschaltet wird, indem der Schaltungspunkt up1 107 mittels des Transistors mp10 auf high gesetzt wird und der Schaltungspunkt dn1 109 mittels des Transistors mn20 auf bw gesetzt wird. Falls sich die "Daten" auf einem High-Pegel befinden und "enable" einen übergang von bw zu high erfährt, bleibt der Low-Pegel an dem Schaltungspunkt dnl 109 unbeeinträchtigt, da die Pegel an den Schaltungspunkten en2, nnn1, nnn7 und en6 unverändert bleiben.
Wenn "enable" ansteigt, wird, falls der Pegel an dem Schaltungspunkt nsp6 bereits bw war, der Schaltungspunkt ens auf high gezogen. Ein Low-Pegel an dem Schaltungspunkt nsp6 kann möglicherweise vorhanden sein, falls der Pegel des in den Dreifach-Zustand versetzten IO 146 durch die Eingangsstufe des "In-Delay"-Puffers 142 als "high"-Pegel erkannt wurde. Dadurch wird ens auf high gebracht. Ein im High-Zustand befindlicher ens fährt den Ref-p-Generator 118 herunter und schaltet den Transistor 130 ein. Unter diesem Umstand wird der Schaltungspunkt upl 107 sowohl durch den Schaltungspunkt npp1 als auch durch den Transistor 130 auf bw gezogen.
Der Schaltungspunkt upl 107 erfährt nicht das durch den Ref-p- Generator 118 herbeigeführte kurze Spannungs-Klemmen. Der Stromfluß durch den Treibertransistor 138 wird jedoch durch seine niedrige Drain-zu-Source-Spannung geregelt. Da der Transistor 130 ein schwacher Transistor ist, trägt er nicht zuviel zu der abfallenden Kurve des Schaltungspunktes upl 107 bei und beeinträchtigt somit nicht dessen Anstiegsrate.
Falls der Pegel von nsp6 high ist, wenn die "Daten" high sind und "enable" anzusteigen beginnt, wird ens durch nsp6 bw gehalten, und en6 wird high gehalten. Der unter diesen Umständen erfolgende Übergang der Schaltungspunkte upl 107, 10 146, nsp6 und en5 (Fig. 1) ist der gleiche wie bereits im Zusammenhang mit Fig. 4 beschrieben.
Falls sich die "Daten" auf einem Low-Pegel befinden und "enable" einen Übergang von bw auf high erfährt, bleibt der High-Pegel an dem Schaltungspunkt up1 unbeeinträchtigt, da die Pegel an den Schaltungspunkten enl, npp1 und en5 unverändert bleiben. Wenn "enable" ansteigt, wird, falls der Pegel an dem Schaltungspunkt nsp6 bereits high war, der Schaltungspunkt en6 auf bw gezogen. Ein High-Pegel an dem Schaltungspunkt nsp6 kann sich ergeben, falls der Pegel des Dreizustands-IO 146 niedriger ist als der Schwellenwert der Eingangsstufe des "In- Delay"-Puffers 142, so daß die Eingangsstufe einen Low-Pegel erkennt. Dies bewirkt, daß en6 auf bw geht. Ein im Low-Zustand befindliches en6 fährt den Ref-n-Generator 120 herunter und schaltet den Transistor 132 ein.
Unter diesem Umstand wird der Schaltungspunkt dn1 109 sowohl durch den Schaltungspunkt nnn1 als auch durch den Transistor 132 auf high gezogen. Der Schaltungspunkt dn1 109 erfährt nicht das durch den Ref-p-Generator 120 herbeigeführte kurze Spannungs-Klemmen. Der Stromfluß durch den Treibertransistor 136 wird jedoch durch seine niedrigere Drain-zu-Source-Spannung geregelt. Da der Transistor 132 ein schwacher Transistor ist, trägt er nicht zuviel zu der ansteigenden Kurve des Schaltungspunktes dnl bei und beeinträchtigt somit nicht (dessen Anstiegsrate.
Falls der Pegel von nsp6 bw ist, wenn die "Daten" high sind und "enable" anzusteigen beginnt, bleibt en5 bw, und en6 wird durch nsp6 high gehalten. Der unter diesen Umständen erfolgende Übergang der Schaltungspunkte dn1 109, nnn7, IO 146, nsp6 und en6 (Fig. 1) ist der gleiche wie bereits im Zusammenhang mit Fig. 5 beschrieben.
Wie bereits erwähnt, können auch andere Werte für die Klernmspannungen an den Schaltungspunkten upl 107 und dn1 109 verwendet werden, um die Puffer-Verzögerung oder die Ausgangs- Oszillation zu reduzieren. Falls beispielsweise bei dem Ref-n- Generator 120 von Fig. 2(b) einer der gesättigten Treibertransistoren dieser Generatoren durch ein Kurzschluß-Netz ersetzt wird, kann die Klemmspannung auf VSS plus dem 2fachen des Betrags der Schwellenwertes gesetzt werden.
In ähnlicher Weise kann durch Hinzufügen eines zusätzlichen gesattigten Treibertransistors zu der Kette von Treibertransistoren der Pegel der Klemrnspannung auf VSS plus dem 4fachen des Schwellenwertes angehoben werden. Das Wegnehmen der Transistoren 310 (bei mit Masse verbundenem Schaltungspunkt nnn5) und 414 (bei an VCC gekoppeltern Schaltungspunkt npps) bewirkt, daß die beiden Generatoren 118 und 210 Referenzspannungen von etwa "VSS+2VT-n" an dem Schaltungspunkt dnl 109 und "VCC-2VT-p" an dem Schaltungspunkt up1 107 erzeugen. In ähnlicher Weise werden durch einen zusätzlichen gesättigten nmos-Transistor zwischen den Transistoren 308 und 310 (Fig. 3(b)) und einen zusätzlichen gesattigten prnos-Transistor zwischen den Transistoren 404 und 414 (Fig. 3(a)) die beiden Generatoren gemäß Fig. 3(b) und Fig. 3 (a) zu 4VT-Generatoren transformiert, wobei ein Pegel von ungefähr "VSS+4VT-n an dem Schaltungspunkt dn1 und ein Pegel von ungefähr "VCC-4VT-P" an dem Schaltungspunkt up1 107 anliegen.
Die in Fign. 4 und 5 gezeigten Wellenformen sind Approximationen und können in Abhängigkeit von den speziellen Bedingungen des Betriebs und des Halbleiter-Verarbeitungsvorgangs in ihrer Amplitude und Dauer geringfügig abweichen. Trotz Veränderungen bei den Betriebsbedingungen - z.B. Schwankungen des Versorgungsstrorns und dgl. sowie den meisten Modifikationen des Halbleiter-Verarbeitungsvorgangs - sollten jedoch die ersichtlichen Übergänge den in der Figur gezeigten Übergängen ähnlich sein.

Claims

1. Hochgeschwindigkeits-Ausgangspufferschaltung mit:

ersten und zweiten Treibertransistoren,

einem Paar von Referenzspannungsgeneratoren, die auf das Eingangssignal reagieren, wobei ein erster des Paares von Spannungsgeneratoren derart geschaltet ist, daß er eine Klemmspannung an den ersten Treibertransistor anlegt, ein zweiter des Paares von Spannungsgeneratoren derart geschaltet ist, daß er eine Klemmspannung an den zweiten Treibertransistor anlegt, der erste Spannungsgenerator in erster Linie n-Typ-Transistoren aufweist, der zweite Spannungsgenerator in erster Linie p-Typ-Transistoren aufweist, und jeder Spannungsgenerator eine Stromspiegelkonfiguration aufweist; und

mit einer Einrichtung, die derart auf das Paar von Spannungsgeneratoren reagiert, daß sie den entsprechenden Spannungsgenerator abschaltet&sub1; wenn die Ausgangs-Oszillation auf einen akzeptablen Pegel abgesunken ist.

2. Ausgangspufferschaltung nach Anspruch 1, bei der der erste Referenzspannungsgenerator eine Klemmspannung ausgibt, die um zwei Schwellenspannungen über VSS liegt, und der zweite Referenzspannungsgenerator eine Klemmspannung ausgibt, die um zwei Schwellenspannungen unter VCC liegt.

3. Ausgangspufferschaltung nach Anspruch 1, bei der der erste Referenzspannungsgenerator eine Klemmspannung ausgibt, die um drei Schwellenspannungen über VSS liegt, und der zweite Referenzspannungsgenerator eine Klemmspannung ausgibt, die um drei Schwellenspannungen unter VCC liegt.

4. Ausgangspufferschaltung nach Anspruch 1, bei der der erste Referenzspannungsgenerator eine Klemmspannung ausgibt, die um vier Schwellenspannungen über VSS liegt, und der zweite Referenzspannungsgenerator eine Klemmspannung ausgibt, die um vier Schwellenspannungen unter VCC liegt.

5. Ausgangspufferschaltung nach einem der vorhergehenden Ansprüche, bei der jeder Referenzspannungsgenerator aufweist:

mehrere Transistoren, die in Serie sowie in der Stromspiegelkonfiguration geschaltet sind, wobei jeder der mehreren Transistoren eine Schwellenspannung hat, die um einen Schwellenspannungswert höher als der vorherige ist, und

einen Lasttransistor, der mit den mehreren in Serie geschalteten Transistoren verbunden ist.

6. Ausgangspufferschaltung nach Anspruch 5, bei der in jedem Referenzspannungsgenerator die mehreren in Serie geschalteten Transistoren in der Sättigung betrieben sind und der Lasttransistor schwach eingeschaltet ist.

7. Ausgangspufferschaltung nach Anspruch 5 oder Anspruch 6, bei der die Abschalteinrichtung aufweist:

eine Einrichtung zum Steuern der ersten und zweiten Treibertransistoren auf ihre vollen CMOS-Spannungspegel, nachdem die Ausgangssignal-Oszillation auf einen akzeptablen Pegel abgesunken ist.

8. Ausgangspufferschaltung nach einem der vorhergehenden Ansprüche, ferner mit:

eine auf mindestens einen des Paares von Spannungsgeneratoren reagierende Einrichtung, um einen gesteuerten Rampenverlauf des Ausgangssignals des entsprechenden Treibertransistors zu erzeugen und dadurch die Oszillation des eingeschwungenen Stromausgangssiguals zu minimieren.

9. Ausgangspufferschaltung nach Anspruch 8, soweit von einem der Ansprüche von 5 bis 7 abhängig, bei der die Rampenerzeugungseinrichtung eine Einrichtung zum Kurzschließen eines der in Serie geschalteten Transistoren in einem der Referenzspannungsgeneratoren aufweist, um die betreffende Klernmspannung zu ändern, wenn ein Eingang zu diesem Referenzspannungsgenerator aktiv ist.

10. Ausgangspufferschaltung nach einem der vorhergehenden Ansprüche, bei der der erste Treibertransistor und die n- Typ-Transistoren in dem ersten Spannungsgenerator NMOS- Einrichtungen sind, und bei der der zweite Treibertransistor und die p-Typ-Transistoren in dem zweiten Spannungsgenerator PMOS-Einrichtungen sind.