DE69117042T2

DE69117042T2 - Sampling circuit

Info

Publication number: DE69117042T2
Application number: DE69117042T
Authority: DE
Inventors: Hideki Asada
Original assignee: GTC KK
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1991-03-22
Filing date: 1991-12-24
Publication date: 1996-06-27
Anticipated expiration: 2011-12-25
Also published as: DE69117042D1; EP0504531A3; EP0504531A2; EP0504531B1; JPH04294390A; US5194853A; JP2587546B2

Description

BACKGROUND OF THE INVENTION Scope of the invention

Die vorliegende Erfindung bezieht sich auf eine Abtastschaltungsanordnung, die zum Abtasten ausgedehnter Flüssigkristallanzeigen geeignet ist.The present invention relates to a scanning circuit arrangement suitable for scanning extended liquid crystal displays.

Technical background

Üblicherweise ist eine Technologie bekannt, nach der eine Flüssigkristallanzeige zusammen mit ihrer Treiberschaltung auf einem Glassubstrat integriert ist. Gemäß dieser Technologie sind die Elektroden für die Pixel der Anzeigen und die Treiberschaltungen auf dem gleichen Substrat angebracht. Aufgrund dessen sind die Anzahl von Anschlüssen und die Anzahl von erforderlichen externen ICs deutlich vermindert. Weiterhin kann eine verminderte Zuverlässigkeit, die durch Leistungsfähigkeitsgrenzen der Kontaktierverfahren für große Flächenbereiche der Schaltungen und die hohen Dichten der Schaltungen verursacht sind, behoben werden.Conventionally, a technology is known in which a liquid crystal display is integrated together with its driver circuit on a glass substrate. According to this technology, the electrodes for the pixels of the displays and the driver circuits are mounted on the same substrate. Due to this, the number of connections and the number of external ICs required are significantly reduced. Furthermore, reduced reliability caused by performance limits of the contacting methods for large area circuits and the high densities of the circuits can be eliminated.

In der Treiberschaltung ist eine Abtastschaltung, bestehend aus Schieberegistern und Puffern, vorgesehen. Zum Beispiel wird in einer Flüssigkristallanzeige des Aktivmatrixtyps die Abtastschaltung als einer der wichtigen Bestandteile verwendet, etwa als eine Vertikaltreiberschaltung oder als eine Blockpulsabtastschaltung.In the driving circuit, a sampling circuit consisting of shift registers and buffers is provided. For example, in an active matrix type liquid crystal display, the sampling circuit is used as one of the important components, such as a vertical driving circuit or a block pulse sampling circuit.

In Figur 6 ist ein (2N-1)-ter Bitteil und ein 2N-ter Bitteil einer herkömmlichen Abtastschaltungsanordnung gezeigt (wobei N gleich einer natürlichen Zahl ist).Figure 6 shows a (2N-1)-th bit part and a 2N-th bit part of a conventional sampling circuit arrangement (where N is equal to a natural number).

Jedes Schieberegister 601 verzögert ein Eingangssignal zu diesem für einen vorbestimmten Taktzyklus, der durch Taktsignale Φ1 und 1 definiert ist, und gibt dann das verzögerte Signal zu einem Schieberegister in der nächsten Stufe ab. Die durch die Register 601 jeweils abgegebenen Signale werden über entsprechende Ausgabepuffer 107 als ein Abtastpulssignal abgegeben. Figur 7 ist ein Zeitablaufdiagramm, das eine Wirkungsweise der in Figur 6 gezeigten herkömmlichen Abtastschaltungsanordnung zeigt. Wie in Figur 7 gezeigt, sind die von dem (2N-1)-ten Bitteil und dem 2N-ten Bitteil abgegebenen Abtastpulssignale jeweils mit entsprechenden Ausgabesignalen A und B synchronisiert.Each shift register 601 delays an input signal thereto for a predetermined clock cycle defined by clock signals φ1 and 1, and then outputs the delayed signal to a shift register in the next stage. The signals output by the registers 601 are output as a sampling pulse signal through corresponding output buffers 107. Figure 7 is a timing chart showing an operation of the conventional sampling circuit shown in Figure 6. As shown in Figure 7, the sampling pulse signals output from the (2N-1)-th bit part and the 2N-th bit part are synchronized with corresponding output signals A and B, respectively.

Kürzlich wurden die Oberflächenbereiche von Flüssigkristallanzeigen vergrößert, so daß es schwierig war, die zugeordneten Schaltungen der Anzeigen ohne jegliche Defekte herzustellen. Insbesondere falls nur ein defektes Register in einer Abtastschaltungsanordnung auftritt, die seriell verbundene Schieberegister wie in Figur 6 gezeigt enthält, wird die Abtastschaltungsanordnung das Abtastsignal nicht übertragen.Recently, the surface areas of liquid crystal displays have been increased, so that it has been difficult to manufacture the associated circuits of the displays without any defects. In particular, if only one defective register occurs in a sampling circuitry including serially connected shift registers as shown in Figure 6, the sampling circuitry will not transmit the sampling signal.

Dementsprechend hat sich der Prozentsatz der defekten Abtastschaltungsanordnungen und deshalb der Prozentsatz von Defekten der gesamten Flüssigkristallanzeigen vergrößert.Accordingly, the percentage of defective scanning circuits and therefore the percentage of defects in the entire liquid crystal display has increased.

Hinsichtlich des Stands der Technik konnte Bezug genommen werden auf "Peripheral Circuit Integrated Poly-Si TFT LCD with Gray Scale Representation" IEEE Transactions on Electron Devices, Band 36, Nr. 9, Seiten 1923-1928 (1989).Regarding the state of the art, reference could be made to "Peripheral Circuit Integrated Poly-Si TFT LCD with Gray Scale Representation" IEEE Transactions on Electron Devices, Volume 36, No. 9, pages 1923-1928 (1989).

SUMMARY OF THE INVENTION

Es ist dementsprechend ein Ziel der vorliegenden Erfindung, eine Abtastschaltungsanordnung bereitzustellen, die voll funktionsfähig ist, selbst falls einige Defekte auftreten, wodurch der Prozentsatz von Defekten der gesamten Flüssigkristallanzeigen minimiert wird.It is accordingly an object of the present invention to provide a scanning circuit arrangement that is fully functional even if some defects occur, thereby minimizing the percentage of defects of the entire liquid crystal displays.

Für diesen Zweck wird eine Abtastschaltungsanordnung nach Anspruch 1 bereitgestellt.For this purpose, a sampling circuit arrangement according to claim 1 is provided.

Gemäß der oben beschriebenen Schaltung erzeugt die exklusive ODER-Schaltung, wenn ein Defekt in der Verzögerungsschaltung auftritt, so daß dessen Ausgabesignal inkorrekt ist, ein "0"-Pegelsignal. In Antwort auf dieses Signal wird dann der zweite Schalttransistor ausgeschaltet und wird der dritte Schalttransistor angeschaltet. Folglich wird das durch die erste nicht-invertierende Pufferschaltung abgegebene Signal zu der Ausgabepufferschaltung und zu einer nächsten Stufe als ein Eingangssignal zu dieser zugeführt.According to the circuit described above, when a defect occurs in the delay circuit so that its output signal is incorrect, the exclusive OR circuit generates a "0" level signal. Then, in response to this signal, the second switching transistor is turned off and the third switching transistor is turned on. Consequently, the signal output by the first non-inverting buffer circuit is supplied to the output buffer circuit and to a next stage as an input signal thereto.

Das durch die erste nicht-invertierende Pufferschaltung abgegebene Signal ist das gleiche wie das durch die Verzögerungsschaltung abgegebene Signal, wenn diese korrekt arbeitet, so daß die gesamte Vorrichtung der Abtastschaltungsanordnungs korrekt arbeitet.The signal output by the first non-inverting buffer circuit is the same as the signal output by the delay circuit when it is operating correctly, so that the entire device of the sampling circuitry operates correctly.

Weiterhin wird in dem Fall, in welchem die Verzögerungsschaltung ausfällt und zu gleicher Zeit die exklusive ODER-Schaltung derart ausfällt, daß deren Ausgabesignal auf dem "0"-Pegel festgehalten ist, das Ausgabesignal der ersten nicht-invertierenden Pufferschaltung gewählt, so daß die gesamte Vorrichtung der Abtastschaltungsanordnung ebenfalls korrekt arbeitet.Furthermore, in the case where the delay circuit fails and at the same time the exclusive OR circuit fails so that its output signal is fixed at the "0" level, the output signal of the first non-inverting buffer circuit is selected so that the entire device of the sampling circuit also operates correctly.

Weiterhin wird in dem Fall, in dem die erste nicht-invertierende Pufferschaltung einen Defekt aufweist und die Verzögerungsschaltung keinen Defekt aufweist, das Ausgabesignal der exklusiven ODER-Schaltung auf den "1"-Pegel gesetzt, so daß der zweite Schalttransistor angeschaltet wird und der dritte Schalttransistor ausgeschaltet wird. Folglich wird das durch die Verzögerungsschaltung abgegebene Signal zu der Ausgabepufferschaltung und zu einer nächsten Stufe als ein Eingabesignal zu dieser zugeführt, so daß die gesamte Vorrichtung der Abtastschaltungsanordnung ebenfalls korrekt arbeitet.Furthermore, in the case where the first non-inverting buffer circuit has a defect and the delay circuit has no defect, the output signal of the exclusive OR circuit is set to the "1" level so that the second switching transistor is turned on and the third switching transistor is turned off. Consequently, the signal output by the delay circuit is supplied to the output buffer circuit and to a next stage as an input signal thereto, so that the entire device of the sampling circuitry also operates correctly.

Weiterhin wird in dem Fall, in dem die erste nicht-invertierende Pufferschaltung ausfällt und zu gleicher Zeit die exklusive ODER-Schaltung derart ausfällt, daß deren Ausgabesignal auf dem "1"-Pegel festgehalten ist, das Ausgabesignal der Verzögerungsschaltung gewählt, so daß die gesamte Vorrichtung der Abtastschaltungsanordnung ebenfalls korrekt arbeitet.Furthermore, in the case where the first non-inverting buffer circuit fails and at the same time the exclusive OR circuit fails so that its output signal is fixed at the "1" level, the output signal of the delay circuit is selected so that the entire device of the sampling circuit arrangement also operates correctly.

Wie oben beschrieben, arbeitet die Abtastschaltungsanordnung gemäß der vorliegenden Erfindung korrekt selbst dann, wenn eine Anzahl von Defekten in den darin enthaltenen Schaltungen auftreten, wodurch der Prozentsatz der defekten Abtastschaltungsanordnungen minimiert wird.As described above, the sampling circuitry according to the present invention operates correctly even if a number of defects occur in the circuits contained therein, thereby minimizing the percentage of defective sampling circuitry.

Weitere Merkmale und spezielle Ausführungsformen sind in den abhängigen Ansprüchen definiert.Further features and specific embodiments are defined in the dependent claims.

BRIEF DESCRIPTION OF THE DRAWINGS

Figur 1 ist ein Blockdiagramm, das eine elektronische Anordnung einer Abtastschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;Figure 1 is a block diagram showing an electronic arrangement of a sampling circuit according to a first embodiment of the present invention;

Figur 2 ist ein zeitliches Ablaufdiagramm der in Figur 1 gezeigten Abtastschaltungsanordnung;Figure 2 is a timing diagram of the sampling circuitry shown in Figure 1;

Figur 3 ist ein Blockdiagramm, das eine elektronische Anordnung einer Abtastschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;Figure 3 is a block diagram showing an electronic arrangement of a sampling circuit according to a second embodiment of the present invention;

Figur 4 ist ein Blockdiagramm, das eine elektronischen Anordnung einer Abtastschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;Figure 4 is a block diagram showing an electronic arrangement of a sampling circuit according to a third embodiment of the present invention;

Figur 5 ist ein Blockdiagramm, das eine elektronische Anordnung einer Abtastschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;Figure 5 is a block diagram showing an electronic arrangement of a sampling circuit according to a fourth embodiment of the present invention;

Figur 6 ist ein Blockdiagramm, das eine elektronische Anordnung einer herkömmlichen Abtastschaltung zeigt; undFigure 6 is a block diagram showing an electronic arrangement of a conventional sampling circuit; and

Figur 7 ist ein zeitliches Ablaufdiagramm der in Figur 6 gezeigten Abtastschaltungsanordnung.Figure 7 is a timing diagram of the sampling circuitry shown in Figure 6.

DESCRIPTION OF THE PREFERRED EMBODIMENT

Weitere Ziele und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung ersichtlich, wobei auf die begleitenden Zeichnungen Bezug genommen wird, in denen bevorzugte Ausführungsformen der vorliegenden Erfindung deutlich gezeigt sind.Further objects and advantages of the present invention will become apparent from the following description, reference being made to the accompanying drawings in which preferred embodiments of the present invention are clearly shown.

FIRST EMBODIMENT

Figur 1 ist ein Blockdiagramm, das eine elektronische Anordnung einer aus Transistoren des NMOS-Typs zusammengesetzten Abtastschaltung zum Ansteuern einer Flüssigkristallanzeige gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Figur 1 zeigt einen (2N-1)-ten Bitteil (d.h. ein Teil ungerader Nummer) 11 und einen 2N-ten Bitteil (d.h. ein Teil gerader Nummer) 21. Das (2N-1)-te Bitteil 11 ist mit einer Verzögerungsschaltung 101 versehen, und deren Verzögerungsdauer hängt vom Taktsignal Φ1 ab. In gleicher Weise ist der 2N-te Bitteil 21 mit einer Verzögerungsschaltung 201 versehen, und deren Verzögerungszeit hängt vom Taktsignal 1 ab.Figure 1 is a block diagram showing an electronic arrangement of a scanning circuit composed of NMOS type transistors for driving a liquid crystal display according to a first embodiment of the present invention. Figure 1 shows a (2N-1)-th bit part (i.e., an odd-numbered part) 11 and a 2N-th bit part (i.e., an even-numbered part) 21. The (2N-1)-th bit part 11 is provided with a delay circuit 101, and the delay time of which depends on the clock signal φ1. Similarly, the 2N-th bit part 21 is provided with a delay circuit 201, and the delay time of which depends on the clock signal φ1.

Weiterhin bezeichnen 102 und 202 erste Schalttransistoren, die jeweils durch die Taktsignale Φ1 und 1 an- und ausgeschaltet werden. Eine EXNOR-Schaltung 103 (d.h. eine exklusive NOR-Schaltung [NICHT-ODER-Schaltung]) führt in Antwort auf die Ausgangssignale von der Verzögerungsschaltung 101 und von dem ersten Schalttransistor 102 über einen Inverter 108 ein Steuersignal zu einem zweiten Schalttransistor 105 und zu einem dritten Schalttransistor 106 zu. In gleicher Weise führt eine EXNOR-Schaltung 203 in Antwort auf die Ausgangssignale von der Verzögerungsschaltung 201 und von dem ersten Schalttransistor 202 über einen Inverter 208 ein Steuersignal zu einem zweiten Schalttransistor 205 und zu einem dritten Schalttransistor 206 zu. Weiterhin sind jeweils nicht-invertierende Pufferschaltungen 104 und 204 vorgesehen, um die Funktion zu gewährleisten, selbst wenn die Verzögerungsschaltungen 101 und 201 ausgefallen sind.Further, 102 and 202 denote first switching transistors which are turned on and off by the clock signals φ1 and φ1, respectively. An EXNOR circuit 103 supplies a control signal to a second switching transistor 105 and a third switching transistor 106 in response to the output signals from the delay circuit 101 and the first switching transistor 102 via an inverter 108. Similarly, an EXNOR circuit 203 supplies a control signal to a second switching transistor 205 and a third switching transistor 206 in response to the output signals from the delay circuit 201 and the first switching transistor 202 via an inverter 208. Further, non-inverting buffer circuits 104 and 204 are provided, respectively. to ensure functionality even if delay circuits 101 and 201 have failed.

Der (2N-1)-te Bitteil 11 ist mit einer Ausgangspufferschaltung 107 versehen, die aus einem Inverter und einer NOR-Schaltung, zu der Ausgangssignale des Inverters und das Taktsignal Φ1 zugeführt werden, und einer nicht-invertierenden Pufferschaltung besteht. In gleicher Weise ist der 2N-te Bitteil 21 mit einer Ausgangspufferschaltung 207 versehen, die aus einem Inverter, einer NOR-Schaltung und einer nicht-invertierenden Pufferschaltung besteht, wobei der NOR-Schaltung das Taktsignal 1 anstelle des Taktsignals Φ1 zugeführt wird. Figur 2 zeigt ein zeitliches Ablaufdiagramm der in Figur 1 gezeigten Schaltung.The (2N-1)-th bit part 11 is provided with an output buffer circuit 107 consisting of an inverter and a NOR circuit to which output signals of the inverter and the clock signal φ1 are supplied, and a non-inverting buffer circuit. Similarly, the 2N-th bit part 21 is provided with an output buffer circuit 207 consisting of an inverter, a NOR circuit and a non-inverting buffer circuit to which the clock signal 1 is supplied instead of the clock signal φ1. Figure 2 shows a timing chart of the circuit shown in Figure 1.

In dem (2N-1)-ten Bitteil 11 entscheidet die EXNOR-Schaltung 103, ob das Ausgangssignal der Verzögerungsschaltung 101 korrekt ist oder nicht korrekt ist, und steuert dann den zweiten und den dritten Schalttransistor 105 und 106 in Übereinstimmung mit dem Ergebnis der Entscheidung. Das heißt, falls die Verzögerungsschaltung 101 ein korrektes Signal abgibt, wird dieses korrekte Signal einem Punkt "A" zugeführt. Falls allerdings die Verzögerungsschaltung 101 ein inkorrektes Signal abgibt, wird ein durch die nicht-invertierende Pufferschaltung 104 abgegebenes Signal dem Punkt "A" zugeführt. Das dem Punkte "A" zugeführte Signal wird dann zu dem Zeitpunkt, wenn das Taktsignal Φ1 auf den "0"-Pegel gesetzt wird, durch die Ausgangspufferschaltung 107 als ein (2N-1)-tes Ausgangssignal aufgenommen.In the (2N-1)th bit part 11, the EXNOR circuit 103 decides whether the output of the delay circuit 101 is correct or incorrect, and then controls the second and third switching transistors 105 and 106 in accordance with the result of the decision. That is, if the delay circuit 101 outputs a correct signal, this correct signal is supplied to a point "A". However, if the delay circuit 101 outputs an incorrect signal, a signal output by the non-inverting buffer circuit 104 is supplied to the point "A". The signal supplied to the point "A" is then taken in by the output buffer circuit 107 as a (2N-1)th output signal at the time when the clock signal φ1 is set to the "0" level.

In gleicher Weise entscheidet in dem 2N-ten Bitteil 21 die EXNOR-Schaltung 103, ob das Ausgangssignal der Verzögerungsschaltung 201 korrekt oder nicht korrekt ist, und steuert dann den zweiten und den dritten Schalttransistor 205 und 206 in Übereinstimmung mit dem Ergebnis der Entscheidung. Dann wird ein durch die Verzögerungsschaltung 201 oder durch die nicht-invertierende Pufferschaltung 204 abgegebenes Signal einem Punkt "B" zugeführt, und dann zu dem Zeitpunkt, an dem das Taktsignal 1 auf den "0"-Pegel gesetzt wird, durch die Ausgangspufferschaltung 107 als ein 2N-tes Ausgangssignal aufgenommen.Similarly, in the 2N-th bit part 21, the EXNOR circuit 103 decides whether the output of the delay circuit 201 is correct or incorrect, and then controls the second and third switching transistors 205 and 206 in accordance with the result of the decision. Then, a signal output by the delay circuit 201 or by the non-inverting buffer circuit 204 is supplied to a point "B" and then taken in by the output buffer circuit 107 as a 2N-th output at the time when the clock signal 1 is set to the "0" level.

Die oben beschriebene Abtastschaltungsanordnung wurde auf einem Poly-SiTFT experimentell hergestellt. Als ein Ergebnis eines nachfolgenden Testens war der Wirksamkeitsprozentsatz von 50 % bei der herkömmlichen Abtastschaltungsanordnung auf 70 % verbessert.The sensing circuitry described above was experimentally fabricated on a Poly-SiTFT. As a result of subsequent testing, the efficiency percentage was improved from 50% in the conventional sensing circuitry to 70%.

Gemäß der ersten Ausführungsform sind die den Ausgangspufferschaltungen 107 und 207 zugeführten Taktsignale die gleichen Signale Φ1 und 1, die jeweils zu den Verzögerungsschaltungen 101 und 201 usw. zugeführt werden. Allerdings können die den Ausgangspufferschaltungen 107 und 207 zugeführten Taktsignale durch zwei andere Taktsignale verwirklicht sein, die jeweils um Θ gegenüber den Signalen Φ1 und 1 verzögert sind (wobei 0 < Θ < T/4 und T eine Periode der Signale Φ1 und 1 bezeichnet).According to the first embodiment, the clock signals supplied to the output buffer circuits 107 and 207 are the same signals Φ1 and 1 supplied to the delay circuits 101 and 201, etc., respectively. However, the clock signals supplied to the output buffer circuits 107 and 207 may be realized by two other clock signals each delayed by Θ from the signals Φ1 and 1 (where 0 < Θ < T/4 and T denotes a period of the signals Φ1 and 1).

SECOND EMBODIMENT

Figur 3 ist ein Blockdiagramm, das eine elektronische Anordnung einer Flüssigkristallanzeige gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. In Figur 3 enthält ein (2N-1)-ter Bitteil 12 eine NAND-Schaltung [NICHT-UND-Schaltung] 109 und einen Inverter 110 anstelle der EXNOR-Schaltung 103 und des Inverters 108, die in der ersten Ausführungsform enthalten sind. In gleicher Weise enthält ein 2N-ter Bitteil 22 eine NAND-Schaltung 209 und einen Inverter 210 anstelle der EXNOR- Schaltung 203 und des Inverters 208 in der ersten Ausführungsform.Figure 3 is a block diagram showing an electronic arrangement of a liquid crystal display according to a second embodiment of the present invention. In Figure 3, a (2N-1)-th bit part 12 includes a NAND circuit 109 and an inverter 110 in place of the EXNOR circuit 103 and the inverter 108 included in the first embodiment. Similarly, a 2N-th bit part 22 includes a NAND circuit 209 and an inverter 210 in place of the EXNOR circuit 203 and the inverter 208 in the first embodiment.

In einer ähnlichen Art und Weise wie bei der ersten Ausführungsform wird, falls die Verzögerungsschaltung 101 ein inkorrektes Signal abgibt, das Ausgangssignal der nicht-invertierenden Pufferschaltung 104 als ein Abtastsignal dem Punkt "A" zugeführt. Falls allerdings die Verzögerungsschaltung 101 ein korrektes Signal abgibt, wird der "1"-Pegelteil des Abtastsignals durch die Verzögerungsschaltung 101 zugeführt und wird der "0"-Pegelteil des Abtastsignals durch die Schaltung 104 zugeführt. Der 2N-te Bitteil 22 arbeitet in einer ähnlichen Art und Weise wie der (2N-1)-te Bitteil 12.In a similar manner to the first embodiment, if the delay circuit 101 outputs an incorrect signal, the output signal of the non-inverting buffer circuit 104 is supplied to the point "A" as a sampling signal. However, if the delay circuit 101 outputs a correct signal, the "1" level part of the sampling signal is supplied through the delay circuit 101 and the "0" level part of the sampling signal is supplied through the circuit 104. The 2N-th bit part 22 operates in a similar manner to the (2N-1)-th bit part 12.

Dementsprechend arbeitet die in Figur 3 gezeigte Schaltung nicht mehr korrekt in derartigen Fällen, daß die nicht-invertierende Pufferschaltung 104 versagt ein "0"-Pegelsignal abzugeben und dadurch immer das "1"-Pegelsignal abgibt, selbst wenn die Schaltung 101 korrekt arbeitet.Accordingly, the circuit shown in Figure 3 no longer operates correctly in such cases that the non-inverting buffer circuit 104 fails to output a "0" level signal and therefore always outputs the "1" level signal even if the circuit 101 operates correctly.

Allerdings hat die zweite Ausführungsform einen bemerkenswerten Vorteil im Vergleich zu der ersten Ausführungsform. Dieser ist, daß die erste Ausführungsform zur Entscheidung, ob die Verzögerungsschaltung 101 korrekt arbeitet oder nicht korrekt arbeitet, die EXNOR-Schaltung 103 verwendet, die üblicherweise elf (11) Transistoren enthält. Im Vergleich kann die in der zweiten Ausführungsform gewählte NAND-Schaltung 109 aus nur drei (3) Transistoren zusammengesetzt sein. Demgemäß ist die zweite Ausführungsform im Vergleich zu der ersten Ausführungsform vorteilhaft darin, daß sie einen geringeren Defektprozentsatz der Schaltung zur Beurteilung der Funktion der Schaltung 101 aufweist.However, the second embodiment has a notable advantage over the first embodiment. This is that the first embodiment uses the EXNOR circuit 103, which typically includes eleven (11) transistors, to decide whether the delay circuit 101 is operating correctly or not. In comparison, the NAND circuit 109 adopted in the second embodiment may be composed of only three (3) transistors. Accordingly, the second embodiment is advantageous over the first embodiment in that it has a lower defect percentage of the circuit for judging the function of the circuit 101.

THIRD EMBODIMENT

Figur 4 ist ein Blockdiagramm, das eine elektronische Anordnung einer aus statischen CMOS-Schaltungen zusammengesetzen Abtastschaltung zum Ansteuern einer Flüssigkristallanzeige gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt. In Figur 4 entsprechen die Komponenten 111 bis 118 und 211 bis 218 jenen in Figur 1 mit 101 bis 108 und 201 bis 208 bezeichneten. Dementsprechend ist ein grundlegender Algorithmus der dritten Ausführungsform ähnlich zu jenem der ersten Ausführungsform. Da die dritte Ausführungsform aus statischen CMOS-Schaltungen zusammengesetzt ist, enthalten die Verzögerungsschaltungen 111 usw. eine Rückkoppelschaltung, die durch die Taktsignale Φ1 und 1 gesteuert wird.Figure 4 is a block diagram showing an electronic arrangement of a sampling circuit composed of static CMOS circuits for driving a liquid crystal display according to a third embodiment of the present invention. In Figure 4, components 111 to 118 and 211 to 218 correspond to those designated 101 to 108 and 201 to 208 in Figure 1. Accordingly, a basic algorithm of the third embodiment is similar to that of the first embodiment. Since the third embodiment is composed of static CMOS circuits, the delay circuits 111, etc. include a feedback circuit controlled by the clock signals φ1 and φ1.

Die dritte, aus statischen CMOS-Schaltungen zusammengesetzte Ausführungsform ist im Vergleich mit der ersten und der zweiten Ausführungsform vorteilhaft in der Leistungsaufnahme und im Betriebsspielraum. Dementsprechend ist die erforderliche Schaltungsanbringungsfläche der dritten Ausführungsform ähnlich zu der oder geringer als die der ersten oder der zweiten Ausführungsform, obwohl die in der dritten Ausführungsform verwendete Anzahl von Transistoren größer als in der zweiten oder der dritten Ausführungsform sein kann. Weiterhin kann der Defektprozentsatz in der gesamten Vorrichtung minimiert sein.The third embodiment composed of static CMOS circuits is advantageous in power consumption and operating margin compared with the first and second embodiments. Accordingly, the required circuit mounting area of the third embodiment is similar to or less than that of the first or second embodiment, although the number of transistors used in the third embodiment may be larger than that in the second or third embodiment. Furthermore, the defect percentage in the entire device can be minimized.

FOURTH EMBODIMENT

Figur 5 ist ein Blockdiagramm, das eine elektronische Anordnung einer aus statischen CMOS-Schaltungen zusammengesetzten Abtastschaltung zum Ansteuern einer Flüssigkristallanzeige gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt. In Figur 5 enthält ein (2N-1)-ter Bitteil 14 eine EXOR-Schaltung [EXKLUSIV-ODER-Schaltung] 501 anstelle der in der dritten Ausführungsform enthaltenen EXNOR-Schaltung 213. In gleicher Weise enthält ein 2N-ter Bitteil 24 eine EXOR-Schaltung 502 anstelle der EXNOR-Schaltung 213. Da die EXOR-Schaltung 501 durch sechs (6) Transistoren ausgeführt sein kann, ist die vierte Ausführungsform im Vergleich mit der dritten Ausführungsform mit der EXNOR-Schaltung 113, die vierzehn (14) Transistoren enthält, darin vorteilhaft, daß weniger Schaltungsanbringungsfläche benötigt wird und sie einen kleineren Defektprozentsatz der gesamten Vorrichtung aufweist.Figure 5 is a block diagram showing an electronic arrangement of a scanning circuit composed of static CMOS circuits for driving a liquid crystal display according to a fourth embodiment of the present invention. In Figure 5, a (2N-1)th bit part 14 includes an EXOR circuit 501 instead of the EXNOR circuit 213 included in the third embodiment. Similarly, a 2Nth bit part 24 includes an EXOR circuit 502 instead of the EXNOR circuit 213. Since the EXOR circuit 501 can be implemented by six (6) transistors, the fourth embodiment is advantageous in that less circuit mounting area is required and it has a smaller defect percentage of the entire device compared with the third embodiment with the EXNOR circuit 113 which includes fourteen (14) transistors.

Gemäß der vorliegenden Erfindung arbeitet eine andere Schaltung korrekt, selbst wenn eine Schaltung der Verzögerungsschaltungen oder der nicht-invertierenden Pufferschaltungen ausfällt, so daß die gesamte Abtastschaltungsanordnung korrekt arbeiten kann, wie bisher beschrieben. Weiterhin kann der Schaltvorgang zwischen der Verzögerungsschaltung und der nicht-invertierenden Pufferschaltung automatisch durchgeführt werden; deshalb besteht keine Notwendigkeit externe Vorrichtungen zum Erfassen der Schaltungsdefekte der Schaltung vorzusehen und keine Notwendigkeit für zusätzliche Prozesse zur Defektkorrektur wie etwa Laser-Zuricht- Verfahren oder dergleichen. Gemäß dieser Vorteile minimiert die vorliegende Erfindung den Defektprozentsatz der gesamten Flüssigkristallanzeige.According to the present invention, even if one circuit of the delay circuits or the non-inverting buffer circuits fails, another circuit operates correctly, so that the entire scanning circuitry can operate correctly as described so far. Furthermore, the switching operation between the delay circuit and the non-inverting buffer circuit can be performed automatically; therefore, there is no need to provide external devices for detecting the circuit defects of the circuit and no need for additional processes for defect correction such as laser trimming or the like. According to these advantages, the present invention minimizes the defect percentage of the entire liquid crystal display.

Diese Erfindung kann auf noch andere Weisen ausgeführt oder verkörpert werden, ohne von deren Geist oder deren essentieller Eigenart abzuweichen. Zum Beispiel sind die Abtastschaltungsanordnungen in den vorliegenden Ausführungsformen zum Ansteuern der Flüssigkristallanzeigen geeignet, andere Ausführungsformen können zum Antreiben anderer Arten von kapazitiven Lasten usw. geeignet sein.This invention may be carried out or embodied in still other ways without departing from the spirit or essential nature thereof. For example, the sensing circuitry in the present embodiments is suitable for driving the liquid crystal displays, other embodiments may be suitable for driving other types of capacitive loads, etc.

Deshalb sind die hierin beschriebenen bevorzugten Ausführungsformen veranschaulichend und nicht beschränkend, wobei der Bereich der Erfindung durch die anhängenden Ansprüche angezeigt wird, und es sollen alle Variationen, die in die Bedeutung der Ansprüche fallen, eingeschlossen sein.Therefore, the preferred embodiments described herein are illustrative and not restrictive, the scope of the invention being indicated by the appended claims, and all variations that fall within the meaning of the claims are intended to be embraced.

Claims

1. Sampling circuitry for sequentially sampling a plurality of capacitive loads, comprising:

a delay circuit (101) for delaying a pulse signal supplied from a circuit of a previous stage in accordance with a first clock signal;

a first switching transistor (102, 202) receiving the pulse signal and controlled by the first clock signal;

a logic circuit (103, 203, 109, 209) receiving a signal output by the delay circuit and a signal output by the first switching transistor;

a first non-inverting buffer circuit that receives the signal output by the first switching transistor;

a second switching transistor (105, 205) receiving the signal output by the delay circuit and controlled in accordance with the signal output by the logic circuit;

a third switching transistor (106, 206) receiving the signal output by the first non-inverting buffer circuit and controlled in accordance with the signal output by the logic circuit; and

an output buffer circuit (107, 207) receiving the signal output by the second switching transistor and the third switching transistor respectively and controlled in accordance with a predetermined clock signal;

in which sampling circuit arrangement, when the signals output by the delay circuit and the first switching transistor are not identical, the logic circuit outputs a signal so that the signal output by the first non-inverting buffer circuit is received by the output buffer circuit.

2. A sampling circuit arrangement according to claim 1, in which the logic circuit is an exclusive OR circuit, and in which the output buffer circuit is controlled in accordance with the first clock signal.

3. A sampling circuit arrangement according to claim 1, in which the logic circuit is a NAND circuit, and in which the output buffer circuit is controlled in accordance with the first clock signal.

4. Sampling circuitry according to claim 1, in which the logic circuit is an exclusive OR circuit, and in which the output buffer circuit is controlled in accordance with a second clock signal.

5. Sampling circuitry according to claim 1, in which the logic circuit is a NAND circuit, and in which the output buffer circuit is controlled in accordance with a second clock signal.

6. Sampling circuit arrangement according to one of claims 1 to 5, in which the output buffer circuit further comprises:

an inverter circuit that inverts a signal supplied thereto; a NOR circuit that receives a signal output by the inverter and either the first or second clock signal; and

a second non-inverting buffer circuit that receives a signal output by the NOR circuit.

7. Sampling circuit arrangement according to claims 5 and 6, in which the phase of the first clock signal is the inverse of that of the circuit of the previous stage.

8. Sampling circuit arrangement according to claim 4 or 5, in which the second clock signal leads the first clock signal by Θ, where 0 < Θ < T/4 and T denotes the period of the first clock signal.