DE69029053T2

DE69029053T2 - Datenübertragungssteuerungsvorrichtung

Info

Publication number: DE69029053T2
Application number: DE69029053T
Authority: DE
Inventors: Akira Kanuma; Eiichi Katsumata; Akihito Nishikawa; Koichi Tanaka; Toshiyuki Yaguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-13
Filing date: 1990-05-11
Publication date: 1997-04-03
Anticipated expiration: 2010-05-12
Also published as: JPH077955B2; JPH02299337A; EP0398178A2; KR920008452B1; US5586263A; EP0398178B1; KR900018845A; DE69029053D1; EP0398178A3

Description

Die vorliegende Erfindung bezieht sich auf eine Datenkommunikations-Steuervorrichtung gemäß dem Oberbegriff der Ansprüche 1 bzw. 4. Eine Datenkommunikations- Steuervorrichtung dieser Art ist bekannt aus der WO-A-8810469.

Beschreibung des Standes der Technik

Eine Datenkommunikations-Steuervorrichtung zum Steuern einer Datenübertragung zwischen einem Netzwerkbus NB und einem Systembus SB eines Hostprozessors ist wohlbekannt.
Vor der Erläuterung der Datenkommunikations-Steuervorrichtung des Standes der Technik wird die Rolle der Datenkommunikations-Steuervorrichtung in der Gesamtheit eines betreffenden Systems beschrieben.
Wie in Fig. 1 gezeigt, schließt das System einen Hostprozessor 100 ein, eine Datenkommunikations- Steuervorrichtung 200, die zwischen einen Systembus SB geschaltet ist, der mit dem Hostprozessor 100 verbunden ist, und einen Netzwerkbus NB, einen Nurlesespeicher (ROM) 300, in welchem eine Datenkommunikationsprozedur zum Steuern der Datenkommunikations-Steuervorrichtung 200 gespeichert ist, einen Speicher mit wahlfreiem Zugriff (RAM) 400, welcher Daten enthält, die über den Systembus SB zu übertragen sind und empfangen werden, sowie ein Endgerät (Terminal) 500, das mit dem Netzwerkbus NB verbunden ist. Im Übertragungsmodus werden in dem RAM 400 enthaltene Daten von dem Systembus SB mittels der Datenkommunikations-Steuervorrichtung 200 an den Netzwerkbus NB übertragen. Im Empfangsmodus werden von dem Endgerät 500 abgeleitete Daten über den Systembus SB von dem Netzwerkbus NB mittels der Datenkommunikations- Steuervorrichtung 200 in dem RAM 400 empfangen. Gemäß der obigen Konstruktion wird eine Übertragungssteuerung von Daten zwischen dem Systembus SB und dem Netzwerkbus NB mittels der Datenkommunikations-Steuervorrichtung 200 durchgeführt.
Als nächstes wird die Konstruktion einer Datenkommunikations- Steuervorrichtung gemäß dem Stand der Technik unter Bezugnahme auf Fig. 2 erläutert.
Wie in Fig. 2 gezeigt, ist die Datenkommunikations- Steuervorrichtung aus einer Netzwerkbus-Schnittstelle (NBI) 10 gebildet, einem Mikroprozessor 20 zum Steuern der Datenübertragung, einem Steuerlogik-Schaltkreisteil 30, einem Zweiport-Speicher 40 zum Halten von Übertragungsdaten, einem Abschnitt 50 für direkten Speicherzugriff (DMA) zum Durchführen von Zugriffen auf den Zweiport-Speicher, einer Systembus-Schnittstelle (SBI) 60 und einem Schalter 70. Das Bezugszeichen NB zeigt einen Netzwerkbus, und SB zeigt einen Systembus eines Hostprozessors. Ferner sind ein Port 1 des Zweiport-Speichers 40, ein Puffer 2 des SBI 60 und des Mikroprozessors 20 mittels eines Datenbusses B&sub3; verbunden, und ein Port 2 des Zweiport-Speichers 40 und der Schalter 70 sind mittels eines Datenbusses B&sub4; verbunden. Ferner sind der Schalter 70 und der NBI 10 und DMA 50 jeweils mittels Datenbussen B&sub1; und B&sub2; verbunden. In dem System wird der Schalter 70 unter der Steuerung des Steuerlogik- Schaltkreisteils 30 geschaltet, um abwechselnd die Datenbusse B&sub1;, B&sub2; mit dem Datenbus B&sub4; zu verbinden, der mit dem Port 2 des Zweiport-Speichers 40 verbunden ist.
Als nächstes wird der Betrieb der Datenkommunikations- Steuervorrichtung des Standes der Technik mit der oben erwähnten Konstruktion beschrieben.
Zunächst wird der Übertragungsmodus von dem Systembus SB an den Netzwerkbus NB erläutert.
Wenn ein Datenübertragungsbefehl von dem Hostprozessor 100 über den Systembus SB an die Datenkommunikations- Steuervorrichtung übertragen wird, wird der Befehl zum Puffer 2 der SBI 60 übertragen und wird dann über den Datenbus B&sub3; an den Mikroprozessor 20 übertragen.
Dann werden Übertragungsdaten von dem RAM 400 über den Systembus SB an den Puffer 1 der SBI 60 übertragen und werden dann über DMA 50 und den Datenbus B&sub2; an den Schalter 70 gegeben. Dann wird ein Teil der Übertragungsdaten von dem RAM 400 an den Puffer 2 der Systembus-Schnittstelle (SBI) 60 gegeben und dann über den Datenbus B&sub3; an den Port 2 des Zweiport-Speichers 40 übertragen. Der Schalter 70 wird gemäß der Steuerung des Mikroprozessors 20, welcher den Übertragungsbefehl empfängt, und des Steuerlogik- Schaltkreisteils 30 umgeschaltet, um den Datenbus B&sub2; und den Datenbus B&sub4; zu verbinden, dann werden die Übertragungsdaten in den Port 2 des Zweiport-Speichers 40 über den Datenbus B&sub4; eingegeben. Dann verändert oder arrangiert der Zweiport- Speicher 40 Übertragungsdaten in Übereinstimmung mit der Steuerung des Mikroprozessors 20 und des Steuerlogik- Schaltkreisabschnittes 30, und ein Teil der arrangierten Übertragungsdaten und der an den Port 1 übertragenen Übertragungsdaten werden über den Datenbus B&sub4; an den Schalter 70 übertragen. Dann wird der Schalter 70 unter Steuerung des Mikroprozessors 20 und des Steuerlogik-Schaltkreisteils 30 umgeschaltet, um den Datenbus B&sub4; und den Datenbus B&sub1; zu verbinden, und die Übertragungsdaten werden über den Datenbus B&sub1; und die NBI 10 an den Netzwerkbus NB übertragen.
Als nächstes wird der Empfangsmodus von Daten von dem Netzwerkbus NB an den Systembus SB beschrieben.
Zuerst wird ein Datenempfangsbefehl von dem Hostprozessor 100 über den Systembus SB an den Puffer 2 der SBI 60 übertragen und wird über den Datenbus B&sub3; an den Mikroprozessor 20 gegeben. Dann werden Empfangsdaten von dem Endgerät 500 über den Netzwerkbus NB an die NBI 10 übertragen und danach über den Datenbus B&sub1; an den Schalter 70 gegeben. Der Schalter 70 wird unter Steuerung des Mikroprozessors, welcher den Empfangsbefehl empfängt, und des Steuerlogik-Schaltkreisteils 30 geschaltet, um den Datenbus B&sub1; und den Datenbus B&sub4; zu verbinden. Dann werden die Empfangsdaten in den Port 2 des Zweiport-Speichers 40 über den Datenbus B&sub4; eingegeben. Dann ändert oder arrangiert der Zweiport-Speicher 40 die Empfangsdaten gemäß der Steuerung des Mikroprozessors 20 und des Steuerlogik-Schaltkreisteils 30, und die arrangierten Empfangsdaten werden über den Datenbus B&sub4; von dem Port 2 an den Schalter 70 übertragen. Der Schalter 70 wird unter Steuerung des Mikroprozessors 20 und des Steuerlogik- Schaltkreisteils 30 umgeschaltet, um den Datenbus B&sub4; und den Datenbus B&sub2; zu verbinden, und die Empfangsdaten werden über den Datenbus B&sub2;, DMA 50 und SBI 60 an den Systembus SB übertragen.
Jedoch ist in der Datenkommunikations-Steuervorrichtung gemäß dem Stand der Technik, wie in Fig. 2 gezeigt, der Schalter 70 auf der Seite des Ports 2 in dem Zweiport-Speicher 40 vorgesehen, um die Datenbusse B&sub1; und B&sub2; unter Steuerung des Steuerlogik-Schaltkreisteils 30 bei jeder Übertragung oder jedem Empfang von Daten umzuschalten. Demgemäß ist eine Anhebung der Arbeitsgeschwindigkeit des Schalters 70 beschränkt, so daß es schwierig ist, eine Hochgeschwindigkeits-Datenübertragung zu realisieren.
Weil der Puffer 2 der SBI 60, der Mikroprozessor 20 und der Port 1 des Zweiport-Speichers 40 mittels der einen Leitung des Datenbusses B&sub3; verbunden sind, wird eine Nutzungskonkurrenz des Datenbusses B&sub1; zwischen dem Port 1 des Zweiport-Speichers 40, dem Mikroprozessor 20 und der SBI 60 bewirkt. Somit ist der Betrieb des Mikroprozessors 20 beschränkt.
Beispielsweise wird im Übertragungsmodus der Befehl von dem Systembus SB über die Systembus-Schnittstelle (SBI) 60 und den Datenbus B&sub3; an den Mikroprozessor 20 übertragen, und ein Teil der Übertragungsdaten von dem Systembus SB werden über die Systembus-Schnittstelle (SBI) 60 und den Datenbus B&sub3; an den Port 1 des Zweiport-Speichers 40 übertragen. Demgemäß ist die Nutzungsrate oder der Nutzungsfaktor des Datenbusses B&sub3; sehr hoch.
Als Ergebnis ist es schwierig, eine Hochgeschwindigkeits- Datenübertragung oder Hochgeschwindigkeits-Datenkommunikation in der Datenkommunikations-Steuervorrichtung gemäß dem Stand der Technik durchzuführen, welche eine Buskonstruktion zum Umschalten der Verbindung zwischen dem Port 2 des Zweiport- Speichers 40 und dem Datenbus B&sub1; oder B&sub2; über den Schalter 70 und Bewirken der Nutzungskonkurrenz des Datenbusses B&sub3; auf der Seite des Ports 1 in dem Speicher 40 aufweist.
Aus "Dual Port Static RAMs Can Remedy Contention Problems" in "Computer Design", Band 23, Nr. 9, August 1984, ist die Verwendung von DMA-Steuerungen zwischen einem Zweiport-RAM und einem parallelen Systembus und einem SCSI-Bus bekannt. Dieses Dokument bezieht sich jedoch nicht auf Konkurrenzprobleme in einem verzweigten Zweiwegebus.

ZUSAMMENFASSUNG DER ERFINDUNG

Diese Erfindung dient der Lösung des oben erwähnten Problems. Deshalb ist es eine Aufgabe davon, eine Datenkommunikations- Steuervorrichtung mit einer konkurrenzfreien Buskonstruktion bereitzustellen, welche eine Hochgeschwindigkeits- Datenkommunikation ermöglicht.
Gemäß der Erfindung wird diese Aufgabe gelöst, wie in den Ansprüchen 1 bzw. 4 definiert ist.
Demgemäß wird in der Datenkommunikations-Steuervorrichtung der vorliegenden Erfindung der im Stand der Technik verwendete Schalter ausgelassen, und die Buskonstruktion wird gebildet durch direktes Verbinden eines Datenbusses auf der Seite eines Port 1 eines Zweiport-Speichers in einem FIF /RAM mit einer NBI, DMA und einem Mikroprozessor, ebenso wie direktes Verbinden eines Datenbusses auf der Seite eines Ports 2 des Zweiport-Speichers in dem FIF /RAM mit DMA, und eine Systembus-Schnittstelle und dem Mikroprozessor sind über einen Datenbus unabhängig verbunden, so daß keine Nutzungskonkurrenz des Busses auf der Seite des Ports 1 des Zweiport-Speichers bewirkt wird.
Somit ist es in der Datenkommunikations-Steuervorrichtung gemäß der vorliegenden Erfindung nicht erforderlich, den Datenbus mittels eines Schalters auf der Seite des Ports 2 des Zweiport-Speichers zu schalten, wie im Beispiel im Stand der Technik beschrieben wird. Weil ferner die Nutzungskonkurrenz des Datenbusses auf der Seite des Ports 1 in dem Zweiport-Speicher nicht bewirkt wird, wird es möglich, eine Hochgeschwindigkeits-Datenkommunikation durchzuführen. Weil es nicht erforderlich ist, den Datenbus mittels eines Schalters bei der vorliegenden Erfindung umzuschalten, kann der Steuervorgang des Schalters ausgelassen werden.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich deutlicher aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels in Zusammenhang mit den begleitenden Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Konstruktionsdiagramm eines Systems, in welchem eine Datenkommunikations-Steuervorrichtung verwendet wird;
Fig. 2 ist ein Konstruktionsdiagramm einer Datenkommunikations-Steuervorrichtung gemäß dem Stand der Technik;
Fig. 3 ist ein Konstruktionsdiagramm eines Ausführungsbeispiels einer Datenkommunikations- Steuervorrichtung gemäß der vorliegenden Erfindung;
Fig. 4 ist ein Konstruktionsdiagramm eines anderen Ausführungsbeispiels einer Datenkommunikations- Steuervorrichtung gemäß der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG DES AUSFÜHRUNGSBEISPIELS

Fig. 3 zeigt ein Ausführungsbeispiel einer Datenkommunikations-Steuervorrichtung gemäß der vorliegenden Erfindung. In derselben Zeichnung bezeichnen dieselben Bezugsziffern und Bezugszeichen jeweils dieselben Bedeutungen wie in Fig. 1. Wie in Fig. 3 gezeigt, schließt die Datenkommunikations-Steuervorrichtung eine Netzwerkbus- Schnittstelle (NBI) 10 ein, die mit einem Netzwerkbus NB verbunden ist, eine mit einem Systembus SB verbundene Systembus-Schnittstelle (SBI) 60, und einen FIF /RAM 90, welcher einen Zweiport-Speicher 70 zum Speichern von Übertragungsdaten und einen Steuerlogik-Schaltkreisteil 80 zum Steuern des Zweiport-Speichers 70 einschließt, einen direkten Speicherzugriff (DMA) 50 zum Durchführen von Zugriffen auf den FIF /RAM 90 einschließlich des Speichers 70, und einen Mikroprozessor 20 zum Steuern der Netzwerkbus- Schnittstelle (NBI) 10, Systembus-Schnittstelle (SBI) 60, FIF /RAM 90 und des direkten Speicherzugriffes (DMA) 50 bei Datenübertragung.
Ferner sind die NBI 10, ein Port 1 in dem Zweiport-Speicher 70, die DMA 50 und der Mikroprozessor 20 mittels eines Busses B&sub4; verbunden, und ein Port 2 des Zweiport-Speichers 70 und die DMA 50 sind mittels eines Busses B&sub5; verbunden. Der Mikroprozessor 20 und die SBI 60 sind mittels eines Busses B&sub6; verbunden, und die DMA 50 und die SBI sind mittels eines Busses B&sub7; verbunden. Ferner ist die SBI 60 und der Systembus SB mittels eines Busses B&sub8; verbunden. Zusätzlich sind die NBI 10 und der Netzwerkbus NB mittels eines Busses B&sub9; verbunden.
Als nächstes wird der Betrieb der Datenkommunikations- Steuervorrichtung gemäß der vorliegenden Erfindung mit der oben erwähnten Konstruktion erläutert.
Zuerst wird der Datenübertragungsmodus von dem Systembus SB an den Netzwerkbus NB unter Bezugnahme auf die Fig. 1 und 3 beschrieben.
Wenn ein Datenübertragungsbefehl von dem Hostprozessor 100 über den Systembus SB an die Datenkommunikations- Steuervorrichtung übertragen wird, wird der Befehl über den Bus B&sub8; an die SBI 60 gegeben und wird dann über den Bus B&sub6; an den Mikroprozessor 20 übertragen. Dann werden Übertragungsdaten von dem RAM 400 über den Systembus SB an die SBI 60 übertragen und werden über den Bus B&sub7;, DMA 50 und den Bus B&sub7; an den Port 2 des Zweiport-Speichers 70 gegeben. Der Zweiport-Speicher 70 ändert oder arrangiert die Übertragungsdaten gemäß der Steuerung des Mikroprozessors 20, welcher den Übertragungsbefehl empfängt, und des Steuerlogik- Schaltkreisteiles 80. Dann werden die arrangierten Übertragungsdaten von dem Port 1 über den Bus B&sub4; an die NBI 10 gegeben. Danach werden die Übertragungsdaten von der NBI 10 über den Bus B&sub9; an den Netzwerkbus NB übertragen.
Als nächstes wird der Datenempfangsmodus von dem Netzwerkbus NB an den Systembus SB beschrieben.
Zuerst wird ein Datenempfangsbefehl von dem Hostprozessor 100 über den Systembus SB und den Bus B&sub8; an die SBI 60 übertragen und wird über den Bus B&sub6; an den Mikroprozessor 20 gegeben.
Dann werden Empfangsdaten von dem Endgerät 500 durch den Netzwerkbus NB und den Bus B&sub9; an die NBI übertragen und werden über den Bus B&sub4; an den Port 1 des Zweiport-Speichers 70 gegeben. Der Zweiport-Speicher 70 ändert oder arrangiert die Empfangsdaten gemäß der Steuerung des Mikroprozessors 20, welcher den Empfangsbefehl empfängt, und des Steuerlogik- Schaltkreisteils 80. Dann werden die arrangierten Empfangsdaten von dem Port 2 des Zweiport-Speichers 70 über den Bus B&sub5;, DMA 50, Bus B&sub7;, SBI 60 und Bus B&sub8; an den Systembus SB übertragen.
In diesem oben beschriebenen Ausführungsbeispiel ist es nicht erforderlich, die Verbindung des Busses bei jeder Übertragung oder jedem Empfang von Daten umzuschalten, weil Schalteinrichtungen zum Schalten der Verbindung des Busses zu dem Zweiport-Speicher in der Buskonstruktion nicht vorhanden sind. Als Ergebnis kann eine Hochgeschwindigkeits- Datenübertragung durchgeführt werden.
Ferner, wie im Ausführungsbeispiel in Fig. 3 gezeigt, kann eine Datenübertragung über die Busse B&sub4; und B&sub5; gleichzeitig oder parallel durchgeführt werden, weil der FIF /RAM 90 einschließlich des Zweiport-Speichers 70 und die NBI über den Bus B&sub4; verbunden sind, und der FIF /RAM 90 und DMA 50 über den Bus B&sub5; unabhängig und direkt verbunden sind, und die Schalteinrichtung ausgelassen ist.
Demgemäß kann eine Hochgeschwindigkeits-Datenübertragung sicher realisiert werden.
Weil der Mikroprozessor 20 und die SBI 60 anders als im obigen Beispiel gemäß dem Stand der Technik, der in Fig. 2 gezeigt ist, mittels des Busses B&sub6; unabhängig verbunden sind, kann die Konkurrenz, welche durch den Befehl von dem Hostprozessor im Beispiel des Standes der Technik bewirkt wird, vermieden werden.
Wenn beispielsweise in der Systemkonstruktion die Kommunikationsgeschwindigkeit 4 Mbps, die Taktfrequenz 8 MHz, der Mikroprozessor 20 ein 16-Bit-Mikroprozessor, und der Bus B&sub4; ein 16-Bit-Bus ist, ist die Nutzungsrate des internen Busses B&sub4; gemäß dem Mikroprozessor 20 basierend auf unserer Simulationsberechnung ungefähr 30%. Somit ist die Verarbeitungskapazität des Systems selbst für den vollen Betrieb des Mikroprozessors 20 ausreichend. Selbst wenn der Mikroprozessor vollständig betrieben wird, und die Datenübertragung an die DMA mit relativ hoher Geschwindigkeit durchgeführt wird, wird demgemäß keine Konkurrenz erzeugt, so daß es möglich wird, insgesamt eine Hochgeschwindigkeits- Datenkommunikation durchzuführen.
Fig. 4 zeigt ein anderes Ausführungsbeispiel einer Datenkommunikations-Steuervorrichtung gemäß der vorliegenden Erfindung. In derselben Zeichnung zeigen dieselben Bezugsziffern und Zeichen dieselben Bedeutungen wie jene in Fig. 3.
In diesem Ausführungsbeispiel werden die internen Busse B&sub4;, B&sub6;, die jeweils mit dem Mikroprozessor 20 der Fig. 3 verbunden sind, zu einem internen Bus B&sub1;&sub0; vereinigt, und ein Mikroprozessor 20 und eine SBI 60 sind über den internen Bus B&sub1;&sub0; verbunden. Weil die Konstruktion dieses Ausführungsbeispiels mit Ausnahme des oben beschriebenen Teils dieselbe wie die in Fig. 3 gezeigte ist, wird eine detaillierte Beschreibung desselben Abschnittes ausgelassen.
Auch mit der internen Buskonstruktion des in Fig. 4 gezeigen Ausführungsbeispiels kann derselbe Effekt oder ein Hochgeschwindigkeits-Betrieb, wie in Fig. 3 beschrieben, erzielt werden. Unter denselben Bedingungen der Systemkonstruktion, wie im Ausführungsbeispiel der Fig. 3 beschrieben, d.h. bei einer Kommunikationsgeschwindigkeit von 4 Mbps, Taktfrequenz von 8 MHz, 16-Bit-Mikroprozessor als der Mikroprozessor 20 und 16-Bit-Bus als der Bus B&sub4; ist die Nutzungsrate des internen Busses B&sub1;&sub0; zwischen der NBI 10 und dem FIF /RAM 90 ungefähr 12,5%, während die Nutzungsrate des Busses B&sub1;&sub0; gemäß dem Mikroprozessor 20 ungefähr 30% ist, wie oben beschrieben wurde. Weil die Summe beider Nutzungsraten lediglich ungefähr 42,5% ist, kann als Ergebnis dieselbe Wirkung wie in dem in Fig. 3 gezeigten Ausführungsbeispiel selbst dann erhalten werden, wenn die internen Busse B&sub4; und B&sub6; in dem Bus B&sub1;&sub0; vereinigt werden.
Wie oben erwähnt, kann in den Ausführungsbeispielen einer Datenkommunikations-Steuervorrichtung gemäß der vorliegenden Erfindung durch Auslassen der Schalteinrichtung, die in Stand der Technik für den Zweiport-Speicher und direkte Verbindung des Ports 1 des Zweiport-Speichers mit wenigstens dem Mikroprozessor und der DMA gefunden werden kann, die Datenübertragung zwischen dem Port 2 des Zweiport-Speichers und dem Systembus durch die DMA mit relativ hoher Geschwindigkeit durchgeführt werden.
Weil des weiteren die Nutzungskonkurrenz des internen Busses zwischen dem Mikroprozessor und dem Port 1 des Zweiport- Speichers in der internen Buskonstruktion dieser Ausführungsbeispiele vermieden werden kann, kann der Mikroprozessor vollständig betrieben werden. Als Ergebnis kann eine sehr stabile Hochgeschwindigkeits-Datenübertragung realisiert werden.
Verschiedene Modifikationen ergeben sich für den Fachmann aus der Lehre der vorliegenden Offenbarung, ohne deren Umfang zu verlassen.

Claims

1. Datenkommunikations-Steuervorrichtung zum Steuern einer Datenübertragung zwischen einem Netzwerkbus (NB) und einem Systembus (SB), mit einer Systembus-Schnittstelle (60), die mit dem Systembus (SB) verbunden ist, einer Netzwerkbus-Schnittstelle (10), die mit dem Netzwerkbus (NB) verbunden ist, einem Zweiport-Speicher (78) mit ersten und zweiten Ports zum Speichern von Übertragungsdaten, einem Mikroprozessor (20) zum Steuern der Systembus-Schnittstelle (60), der Netzwerkbus- Schnittstelle (10), des Zweiport-Speichers (78) bei Datenübertragung, und einem direkten Speicherzugriff (50) zum Ausführen eines Zugriffes auf den Zweiport- Speicher; gekennzeichnet durch

(a) einen ersten Bus (B4) zum Verbinden des ersten Ports (71) mit der Netzwerkbus-Schnittstelle (10), dem Mikroprozessor (20) bzw. dem direkten Speicherzugriff (50);

(b) einen zweiten Bus (B5) zum Verbinden des zweiten Ports (72) mit dem direkten Speicherzugriff (50);

(c) einen dritten Bus (B6) zum Verbinden des Mikroprozessors (20) mit der Systembus- Schnittstelle (60); und

(d) einen vierten Bus (B7) zum Verbinden des direkten Speicherzugriffes (50) mit der Systembus- Schnittstelle (60).

2. Datenkommunikations-Steuervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in einem Datenübertragungsmodus von dem Systembus (SB) an den Netzwerkbus (NB) ein Datenübertragungsbefehl von dem Systembus über den dritten Bus (B6) an die Systembus- Schnittstelle und an den Mikroprozessor (20) übertragen wird, Übertragungsdaten von dem Systembus an die Systembus-Schnittstelle (60) übertragen und an den zweiten Port (72) über den vierten Bus (B7), den Speicherzugriff (50) und zweiten Bus (B5) gegeben werden, der Zweiport-Speicher (70) die Übertragungsdaten gemäß der Steuerung des Mikroprozessors (20), welcher den Übertragungsbefehl empfing, anordnet, dann die angeordneten Übertragungsdaten von dem ersten Port (71) über den ersten Bus (B4) an die Netzwerkbus- Schnittstelle (10) gegeben werden, und danach die Übertragungsdaten von der Netzwerkbus-Schnittstelle (10) an den Netzwerkbus (NB) übertragen werden.

3. Datenkommunikations-Steuervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß in einem Datenempfangsmodus von dem Netzwerkbus (NB) an den Systembus (SB) ein Datenempfangsbefehl von dem Systembus an die Systembus-Schnittstelle (60) übertragen und über den dritten Bus (B6) an den Mikroprozessor (20) übertragen wird, Empfangsdaten von dem Netzwerkbus (NB) an die Netzwerkbus-Schnittstelle (10) übertragen und an den ersten Port (71) des Zweiport-Speichers (70) über den ersten Bus (B&sub4;) gegeben werden, der Zweiport- Speicher (70) die Empfangsdaten gemäß der Steuerung des Mikroprozessors (20) arrangiert, welcher den Empfangsbefehl empfing, dann die arrangierten Empfangsdaten von dem zweiten Port (72) über den zweiten Bus (B5), direkten Speicherzugriff (50), vierten Bus (B7), Systembus-Schnittstelle (60) an den Systembus (SB) übertragen werden.

4. Datenkommunikations-Steuervorrichtung zum Steuern einer Datenübertragung zwischen einem Netzwerkbus (NB) und einem Systembus (SB), mit:

einer mit dem Netzwerkbus (NB) verbundenen Netzwerkbus- Schnittstelle (10);

einer mit dem Systembus (SB) verbundenen Systembus- Schnittstelle (60);

einem FIF /RAM (90) einschließlich eines Zweiport- Speichers (70) zum Speichern von Übertragungsdaten, eines ersten Ports (71) und eines zweiten Ports (72);

einem direkten Speicherzugriff (50) zum Ausführen von Zugriffen auf den Zweiport-Speicher (70) in dem FIF /RAM;

einem Mikroprozessor (20) zum Steuern der Netzwerkbus- Schnittstelle (10), der Systembus-Schnittstelle (60), des FIF /RAM (90) und des direkten Speicherzugriffes (50) bei Datenübertragung;

gekennzeichnet durch

einen ersten Bus (B10) zum Verbinden des ersten Ports (71) mit der Netzwerkbus-Schnittstelle (10), dem Mikroprozessor (20), dem direkten Speicherzugriff (50) und der Systembus-Schnittstelle (60);

einen zweiten Bus (B5) zum Verbinden des zweiten Ports (72) mit dem direkten Speicherzugriff (50), und

einen dritten Bus (B7) zum Verbinden des direkten Speicherzugriffes (50) mit der Systembus-Schnittstelle (60).