DE69811181T2

DE69811181T2 - Leseverfahren für ferroelektrischen 1T/1C-Speicher

Info

Publication number: DE69811181T2
Application number: DE69811181T
Authority: DE
Inventors: William F. Kraus; Lark E. Lehman; Dennis R. Wilson
Original assignee: Ramtron International Corp
Current assignee: Ramtron International Corp
Priority date: 1997-11-14
Filing date: 1998-10-06
Publication date: 2003-10-09
Anticipated expiration: 2018-10-07
Also published as: DE69829011D1; EP1265251B1; EP0917150A2; EP1265251A3; DE69829011T2; EP1265251A2; EP0917150A3; DE69811181D1; US5880989A; EP0917150B1; JP4188472B2; JPH11232881A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Diese Erfindung betrifft allgemein ferroelektrische Speicher. Die vorliegende Erfindung betrifft insbesondere solche Speicher, bei denen ein Feld von ferroelektrischen Speicherzellen mit einem Transistor und einem Kondensator ("1T/1C-Speicherzellen") verwendet wird.
Bei den ersten Entwürfen mit ferroelektrischen Kondensatoren wurden Speicherzellen verwendet, die zwei Transistoren und zwei ferroelektrische Kondensatoren aufwiesen ("2T/2C"). Ferroelektrische 2T/2C-Speicherprodukte sind im "Ramtron International Corporation FRAM® Memory Product databook" von 1996 dargestellt und beschrieben.
Ein 2T/2C-Speicher ist auch in US-A-4 873 664 mit dem Titel "Self Restoring Ferroelectric Memory" beschrieben.
Die 2T/2C-Speicherzellen wurden in einem physikalischen Layout angeordnet, bei dem die Transistoren und ferroelektrischen Kondensatoren in der Zelle benachbart waren.
Fig. 1 ist ein schematisches Diagramm einer 2T/2C- Speicherzelle, worin auch die relative Nähe des physikalischen Layouts der Elemente dargestellt ist. Die ferroelektrische Speicherzelle 10 weist einen ersten Transistor M1, der mit einem ersten ferroelektrischen Kondensator CC gekoppelt ist, und einen zweiten Transistor M2, der mit einem zweiten ferroelektrischen Kondensator CCb gekoppelt ist, auf. Die ferroelektrischen Kondensatoren CC und CCb speichern komplementäre Polarisationszustände, welche einen einzigen Datenzustand der Speicherzelle 10 definieren. Die Plattenleitung PL, die mit einer Seite der ferroelektrischen Kondensatoren CC und CCb gekoppelt ist, verläuft parallel zur Wortleitung WL, welche mit den Gate-Elektroden der beiden Transistoren M1 und M2 gekoppelt ist. In der Anordnung aus Fig. 1 ist die Signalausbreitungsverzögerung entlang der Plattenleitung PL über eine Zelle im Vergleich mit der Verzögerung beim Übertragen von Daten von der Zelle zu den komplementären Bitleitungen BL und BLb, welche mit den Source/Drain-Elektroden der Transistoren M1 und M2 gekoppelt sind, unerheblich. In der schematischen Darstellung aus Fig. 1 ist die Verbindung zwischen den gemeinsamen Elektroden für die Kondensatoren CC und CCb ein Plattenleitungsdraht PL. Dieser Plattenleitungsdraht besteht aus einem stark leitfähigen Material und ist im allgemeinen ein Metalleiter. Weiterhin ordnet das physikalische Layout der Speicherzelle 10 diese Elemente in unmittelbarer Nähe zueinander an.
Ein Zeitablaufdiagramm für die Arbeitsweise einer 2T/2C- Speicherzelle in der Art der Zelle 10 ist in Fig. 3 dargestellt. Die Steuersignale, die erforderlich sind, um eine Ladung an den komplementären Bitleitungen BL und BLb zu entwickeln, sind das Wortleitungssignal WL und das Plattenleitungssignal PL. Die Wortleitungs-Wellenform 12 ist ein Impuls, der von Masse zur VCC-Versorgungsspannung übergeht. Die Plattenleitungs-Wellenform 14, 16 kann entweder ein kürzerer oder ein längerer Impuls sein, was vom gewünschten Leseverfahren abhängt. Zunächst liegen die Wortleitungs- Wellenform und die Plattenleitungs-Wellenform auf dem Massepotential. Zur Zeit to wird die Wortleitungs-Wellenform auf den VCC-Versorgungsspannungspegel hochgezogen, wodurch die Transistoren M1 und M2 durchgeschaltet werden und die ferroelektrischen Kondensatoren CC und CCb elektrisch mit den Bitleitungen BL bzw. BLb gekoppelt werden. Sobald der hohe Spannungspegel auf der Wortleitung erzeugt wurde, wird die Plattenleitung gepulst, um die ferroelektrischen Kondensatoren zur Zeit t&sub1; "zu polen". Die Plattenleitungs-Wellenform 14 wird für das "Aufwärts-Abwärts"-Leseverfahren verwendet. Mit Bezug auf die Hystereseschleife 38 aus Fig. 10 liest das "Aufwärts-Abwärts"-Leseverfahren die entwickelte Ladung beim Bewegen vom Punkt 1 zum Punkt 2 und zum Punkt 3 des "geschalteten" ferroelektrischen Kondensators vermindert um die beim Bewegen vom Punkt 3 zum Punkt 2 und zurück zum Punkt 3 im "nicht geschalteten" ferroelektrischen Kondensator entwickelte Ladung. Es sei bemerkt, daß die Wellenform 14 zur Zeit t&sub2; auf das Massepotential heruntergezogen wird. Zur Zeit t&sub3; werden die Leseverstärker (in Fig. 1 nicht dargestellt) aktiviert, und die differentielle Ladung auf den Bitleitungen BL und BLb kann gelesen und in einen gültigen Logikzustand umgewandelt werden. Die Plattenleitungs-Wellenform 16 wird für das "Nur-Aufwärts"-Leseverfahren verwendet. Wiederum mit Bezug auf die Hystereseschleife 38 aus Fig. 10 sei bemerkt, daß das "Nur-Aufwärts"-Leseverfahren die Ladung, die beim Bewegen nur vom Punkt 1 zum Punkt 2 im "geschalteten" ferroelektrischen Kondensator entwickelt wird, vermindert um die Ladung beim Bewegen vom Punkt 3 zum Punkt 2 des "nicht geschalteten" ferroelektrischen Kondensators liest. Es sei bemerkt, daß die Plattenleitungs-Wellenform 16 zu den Zeiten t&sub2; und t&sub3; auf dem hohen Pegel bleibt. Zur Zeit 13 werden die Leseverstärker aktiviert, und die differentielle Ladung auf den Bitleitungen kann gelesen und wieder in einen gültigen Logikzustand umgewandelt werden. Wenngleich die Ladung in jedem Fall etwas verschieden ist, ist die Ladung vom geschalteten ferroelektrischen Kondensator in der Zelle 10 immer größer als die Ladung vom nicht geschalteten Kondensator, so daß der richtige Datenzustand gelesen werden kann.
Im vollständigen Feld der Speicherzellen 10 sind Bitleitungen als Wahr/Komplement gepaart und so verbunden, wie in Fig. 4 dargestellt ist. Jeder Block 10 ist eine 2T/2C- Speicherzelle, wie in der früheren Fig. 1 dargestellt ist. In der Anordnung aus Fig. 4 gibt es eine Vielzahl gepaarter Plattenleitungen PL0 bis PLN und Wortleitungen WL0 bis WLN, die sich in Wort- oder Zeilenrichtung erstrecken. Es gibt eine entsprechende Vielzahl von Paaren wahrer/komplementärer Bitleitungen BL0/BLb0 bis BLN/BLbN in Spalten- oder Bitrichtung.
Bei Verwendung des physikalischen Layouts entsprechend dem Feld aus Fig. 4 ist das Datenmuster entlang den Bitleitungen stets in Paaren wahrer und komplementärer Daten angeordnet. Daher wird, unabhängig davon, welches logische Datenmuster in das Feld geschrieben ist, das durch "Einsen" und "Nullen", welche die tatsächlichen hohen und niedrigen Spannungen auf den Bitleitungen darstellen, beschriebene Bitleitungs-Datenmuster vollständig durch das Muster "10" zuzüglich seines Komplements "01" beschrieben. Dies ist nicht mit den logischen Datenzuständen von "1" und "0" zu verwechseln, die sich auf ein Paar von Bitleitungen, wie BL0 und BLbO, beziehen. Die "Einsen" oder "Nullen", auf die nachstehend Bezug genommen wird, stellen die hohe "1"- und die niedrige "0"-Spannung auf jedem Paar von Bitleitungen (BL0-BLN) und Bitbalkenleitungen (BLb0-BLbN) dar, wie in den Fig. 1 und 4 dargestellt ist. Jedes andere größere Zellenfeld wiederholt dieses Grundmuster. Bei Annahme von acht Spalten für das in Fig. 4 dargestellte Feld entsprechend 16 Bit/Bitbalken-Paaren sollten die Musterkombinationen beispielsweise 1010101010101010, 0101010101010101, 1001100110011001 oder 0110011001100110 sein. Wegen der Natur des Zellen-Layouts mit wahren und komplementären Daten je Zelle gibt es nie ein akkumuliertes Muster, das ausschließlich aus "Einsen" oder ausschließlich aus "Nullen" oder aus isolierten Bits, wie ausschließlich Einsen mit einer einzigen null oder ihrem Komplement besteht, wie durch die folgenden 16 Bitsequenzen dargestellt ist: 1111111101111111 oder 0000000010000000. Wiederum stellt jede individuelle "1" oder "0" die Spannung an einem individuellen Bitleitungsdraht dar.
Muster in der Art des vorstehend beschriebenen mit einzelnen "Nullen" oder "Einsen" in einem Feld mit entgegengesetzter Polarität können jedoch in einem 1T/1C-Speicherentwurf, abhängig von der Chiparchitektur erzeugt werden. Diese Muster erzeugen ein kumulatives Rauschen auf den Bitleitungen innerhalb eines Felds. Wenn die Leseverstärker gelatcht werden, verringert das durch die kapazitive Kopplung zwischen Bitleitungen erzeugte Rauschen den Arbeitsbereich der einzelnen Bitleitung mit entgegengesetzter Polarität. Fig. 5 zeigt eine schematische Darstellung einer 1T/1C-DRAM- Zelle, die mit einer einzigen Bitleitung BL für eine einzige Speicherstelle gekoppelt ist. Eine Seite des herkömmlichen Oxidkondensators CC ist mit dem Zugriffstransistor M1 verbunden, und die andere Seite ist mit einem Knoten 22 verbunden, der allen Speicherzellen in einem DRAM-Feld gemeinsam ist. Der gemeinsame Knoten 22 liegt gewöhnlich auf einem Potential von einer Hälfte der VCC-Versorgungsspannung, beispielsweise 2,5 Volt für eine Versorgungsspannung von fünf Volt.
Die ferroelektrische Version der 1T/1C-DRAM-Speicherzelle 20 aus Fig. 5 ist in Fig. 2 dargestellt. Die ferroelektrische Speicherzelle 18 weist auch einen einzigen Zugriffstransistor M1 auf, der mit einem ferroelektrischen Kondensator CC gekoppelt ist. Eine einzige Wortleitung WL ist mit der Gate-Elektrode des Zugriffstransistors M1 gekoppelt, und eine einzige Bitleitung BL ist mit der Source/Drain- Elektrode des Zugriffstransistors M1 gekoppelt. An Stelle eines gemeinsamen Knotens 22 wie in der DRAM-Zelle 20 weist die ferroelektrische Speicherzelle 18 eine individuelle aktive Plattenleitung PL je Wortleitung auf, wie in Fig. 2 dargestellt ist.
Das vorstehend mit Bezug auf ein 1T/1C-Feld beschriebene Rauschproblem tritt auf, wenn eine "offene Bitleitungsarchitektur" verwendet wird. In dieser Konfiguration werden alle wahren Bits auf einer Seite des Leseverstärkers angeordnet, und alle komplementären Bitleitungen befinden sich auf der entgegengesetzten Seite des Leseverstärkers. Die offene Bitleitungsarchitektur ist in Fig. 6 dargestellt. Das in Fig. 3 dargestellte Feld verwendet die DRAM-1T/1C- Speicherzelle 20 aus Fig. 5. Das offene Bitleitungsfeld aus Fig. 6 weist Bitleitungen BL0 bis BLN und Wortleitungen WL0 bis WLN in der unteren Hälfte des Felds und komplementäre Bitleitungen BLb0 bis BLbN und komplementäre Wortleitungen WLC0 bis WLCN in der oberen Hälfte des Felds auf. Die Bitleitungen und komplementären Bitleitungen sind mit einer Zeile von Leseverstärkern SA0 bis SAN gekoppelt. Es ist in der offenen Bitleitungskonfiguration möglich, daß wenn auf eine Wortleitung zugegriffen wird, alle Daten auf einer Seite der Leseverstärker alle "Einsen" mit einer einzigen Null sein könnten, wie in den vorstehend beschriebenen 16-Bit-Sequenzen angegeben ist, wodurch Rauschen erzeugt wird. Dieses Rauschproblem wurde durch Verwenden einer "gefalteten Bitleitungsarchitektur" gelöst, wie nachstehend beschrieben wird.
Die gefaltete Bitleitungs-Feldkonfiguration ist in Fig. 9 dargestellt, wobei die in Fig. 7 dargestellte DRAM-Speicherzelle 24 und die in Fig. 8 dargestellte DRAM-Referenzzelle 26 verwendet werden. Die Kondensatoren, Zugriffstransistoren, Wortleitungen und Bitleitungen der Speicherzelle 24 und der Referenzzelle 26 sind an den ungefähren Orten auf dem physikalischen Layout auf dem Chip dargestellt. In dem Ansatz mit gefalteten Bitleitungen, der in dem Feld aus Fig. 9 dargestellt ist, besteht das Feld aus ungeraden und geraden Wortleitungen, welche durch WLO bzw. WLE angegeben sind, welche sich von den Wortleitungen. WLO0 und WLE0 bis WLON und WLEN erstrecken. Immer dann, wenn eine ungerade oder gerade Wortleitung aktiviert wird, werden Daten aus den Speicherzellen 24 in jede zweite Bitleitung gelesen. Zur gleichen Zeit, zu der auf eine gerade oder ungerade Wortleitung zugegriffen wird, wird auf eine "entgegengesetzte" ungerade Referenzwortleitung WRO oder gerade Referenzwortleitung WRE zugegriffen, um einen Referenzpegel an die entgegengesetzte Bitleitung anzulegen. Bei Verwendung dieses Ansatzes mit gefalteten Bitleitungen kann beobachtet werden, daß das Datenmuster auf den jeweiligen Bitleitungen demjenigen des vorstehend mit Bezug auf Fig. 4 beschriebenen 2T/2C-Entwurfs ähnelt. Jedes Bitleitungspaar BL/BLb alterniert Daten, wie vorstehend für den 2T/2C-Entwurf beschrieben wurde, wodurch das für die offene Bitleitungsarchitektur aus Fig. 6 beschriebene kumulative Rauschmuster beseitigt wird.
Der Entwurf ferroelektrischer Speicher wird unaufhaltsam auf immer höhere Dichten ausgedehnt. Um mit alternativen Speichertechnologien hinsichtlich der Kosten konkurrenzfähig zu bleiben, werden neue ferroelektrische Speicher auf der in Fig. 2 dargestellten ferroelektrischen 1T/1C-Speicherzelle beruhen. In einem ferroelektrischen 1T/1C-Entwurf gibt es eine Referenzwortleitung und viele entsprechende Speicherwortleitungen. Dies steht im Gegensatz zu einem 2T/2C- Entwurf, wobei jede Speicherzelle im wesentlichen ihre eigene eingebaute Referenz infolge der Paarung wahrer und komplementärer Daten aufweist. Diese gemeinsame Referenzleitung in einer gefalteten Bitleitungsarchitektur für einen ferroelektrischen 1T/1C-Speicher ist wiederum analog mit den in Fig. 9 dargestellten 1T/1C-DRAM-Entwürfen. Der unterschied zwischen den beiden besteht darin, daß im ferroelektrischen Speicher an Stelle einer gemeinsamen Elektrode mit festem Potential wie bei DRAMs ein zusätzlicher Draht zum Steuern der Plattenleitung und zum Umschreiben des Polarisationszustands im ferroelektrischen Kondensator vorhanden ist. Es hat Ansätze gegeben, welche für ferroelektrische 1T/1C- Speicherentwürfe vorgeschlagen wurden, bei denen eine gemeinsame Elektrode in der Art derjenigen von DRAMs verwendet wird, wie durch den gemeinsamen Knoten CP in den Fig. 1 und 8 dargestellt ist. Bei jedem dieser Ansätze traten jedoch Probleme auf, wie das Lecken der internen Zellenknoten, wodurch ein Auffrischen erforderlich wurde, Hochfahr-Rauschprobleme und eine komplexe Schaltungsanordnung, die zum Vermindern der vorstehend erwähnten Probleme erforderlich ist.
Wenn angenommen wird, daß eine gefaltete 1T/1C- Bitleitungsarchitektur verwendet wird, werden zwei neue Rauschprobleme herbeigeführt, die für ein ferroelektrisches Speicherfeld einzigartig sind. Diese Rauschprobleme ergeben sich sowohl aus den physikalischen Verbindungen mit jeder Speicherzeile, die eine individuelle Plattenleitung je Wort leitung oder eine geteilte Plattenleitung je Paar von Wortleitungen aufweisen, als auch aus der Operationsfolge.
Das erste Rauschproblem ergibt sich aus der gemeinsamen Plattenleitung entlang einer Wortleitung, welche das Ausbreiten von Rauschen von Zelle zu Zelle ermöglicht. Dieses erste Rauschproblem hängt vom Datenmuster ab. Die erzeugten Rauschmuster sind mit demjenigen analog, das vorstehend für die offene Bitleitungsarchitektur DRAM beschrieben wurde. Dieses Problem existiert bei 1T/1C-DRAM-Speicherzellen nicht, weil die gemeinsame zweite Elektrode des Speicherkondensators vom gesamten Feld geteilt wird. Diese gemeinsame Elektrode in DRAMs wirkt als ein Filterkondensator mit einem Weg niedrigen Widerstands, wodurch sich das in die Platte induzierte Rauschen ausbreitet, wenn auf eine Wortleitung zugegriffen wird. Wie zuvor beschrieben wurde, gab es Vorschläge zur Verwendung der gleichen Architektur (gemeinsame Elektrode für das ganze Feld) bei ferroelektrischen Entwürfen. Es gibt jedoch erhebliche Betriebsprobleme bei diesen Ansätzen, wodurch ihre Implementation unpraktisch wird.
Das zweite Rauschproblem ergibt sich aus den Betriebsspannungen der Bitleitungen während des Lesens von Informationen aus den Speicherzellen vor dem Abtasten. Bei den meisten Speicherentwürfen hoher Dichte ist der zum Bestimmen der Spannungsdifferenz an den Bitleitungen beim Lesen der Zellen verwendete Leseverstärker über Kreuz geschaltet, wie in Fig. 21 dargestellt ist (Leseverstärker 30). Häufig machen es die Zwangsbedingungen des physikalischen Layout- Abstands der Speicherzelle in Bitleitungs- oder Spaltenrichtung erforderlich, daß die mit "LATCH P" und "LATCH N" bezeichneten Knoten tatsächlich ein über viele Spalten geteilter gemeinsamer Draht sind. Während des Lesens von Informationen kann die Bitleitungsspannung die Schwellenspannung eines P-Kanal- oder N-Kanal-Transistors übersteigen, also den Punkt, an dem der Transistor zwischen der Source- Elektrode und der Drain-Elektrode Strom zu leiten beginnt. Wenn diese Bitleitungsspannungen die Schwellenspannungen der Transistoren übersteigen, kann Rauschen durch die über Kreuz geschalteten P-Kanal- und N-Kanal-Vorrichtungen zu den gemeinsamen Latch-Knoten (LATCH P und LATCH N) übertragen werden. Dieses Rauschen kann dann den Signalbereich in anderen Spalten beeinflussen.
Daher sind eine ferroelektrische 1T/1C-Speicherarchitektur, ein Zwischenverbindungsverfahren, eine Betriebsmethodologie, eine Lesesteuersequenz und eine Layout-Konfiguration erwünscht, wodurch die vorstehend dargelegten Rauschprobleme minimiert werden.
EP-A-0 766 253 betrifft eine ferroelektrische Speicherzelle, die durch Einschalten der Wortleitung, Zuführen von Energie zur Plattenleitung, Lesen der Ladung an der Bitleitung und Abschalten der Wortleitung gelesen wird.
US-A-5 511 031 betrifft ein Speichersystem mit einem Leseverstärker, der nach dem Abschalten einer Wortleitung aktiviert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung sieht ein Verfahren zum Betreiben eines ferroelektrischen Speichers mit einem Feld von Speicherzellen, die jeweils mit einer Wortleitung, einer Bitleitung und einer Plattenleitung gekoppelt sind, vor, wobei die Wortleitung aktiviert wird, der Plattenleitung Energie zugeführt wird, um eine Ladung auf der Bitleitung zu etablieren, die Wortleitung deaktiviert wird und die Ladung auf der Bitleitung gelesen wird, während die Wortleitung deaktiviert ist.
Bevorzugte Merkmale der Erfindung werden nachstehend dargelegt.
Bei einem "Aufwärts-Abwärts"-Leseverfahren wird die Plattenleitung gepulst, bevor die Bitleitungsladung gelesen wird. Bei einem "Nur-Aufwärts"-Leseverfahren wird die Plattenleitung gestuft, bevor die Bitleitungsladung gelesen wird. Das Lesen der Ladung auf der Bitleitung wird in einem vorbestimmten Zeitintervall ausgeführt, nachdem die Wort leitung deaktiviert wurde. Die Ladung auf der Bitleitung wird durch einen Dualeingangs-Leseverstärker gelesen, der einen ersten mit der Bitleitung verbundenen Eingang und einen zweiten mit einer zweiten Bitleitung mit einer Referenzspannung verbundenen Eingang aufweist. Die Wortleitung wird wieder aktiviert, nachdem die Ladung auf der Bitleitung gelesen wurde, damit ein Anfangsdatenzustand der Speicherzelle zurück in die Speicherzelle geschrieben werden kann. Die Wortleitungsspannung wird auf eine höhere Spannung als die VDD-Versorgungsspannung hochgeladen, wenn die Daten wieder in die Speicherzelle geschrieben werden. Die Plattenleitung wird auf Null zurückgesetzt, um das Polarisieren beider Datenzustände in der Speicherzelle zu ermöglichen. Die Wortleitung wird deaktiviert, nachdem der Anfangsdatenzustand wieder in die Speicherzelle geschrieben wurde. Bei einem Leseverfahren "ohne Rückkehr auf Null" wird die Wortleitung deaktiviert, bevor die Bitleitungen auf Null zurückgesetzt werden. Bei einem Leseverfahren "mit Rückkehr auf Null" werden die Bitleitungen auf Null zurückgesetzt, bevor die Wortleitung deaktiviert wird.
Die Erfindung sieht auch einen ferroelektrischen Speicher nach Anspruch 12 vor.
Die Aufgaben, Merkmale und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung leichter verständlich werden, welche mit Bezug auf die anliegende Zeichnung gegeben wird.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein schematisches Diagramm einer ferroelektrischen 2T/2C-Speicherzelle aus dem Stand der Technik,
Fig. 2 ist ein schematisches Diagramm einer ferroelektrischen 1T/1C-Speicherzelle aus dem Stand der Technik,
Fig. 3 ist ein Zeitablaufdiagramm für die in Fig. 1 dargestellte ferroelektrische Speicherzelle,
Fig. 4 ist ein Blockdiagramm eines Felds der in Fig. 1 dargestellten ferroelektrischen 2T/2C-Speicherzelle,
Fig. 5 ist ein schematisches Diagramm einer 1T/1C-DRAM- Speicherzelle aus dem Stand der Technik,
Fig. 6 ist ein Blockdiagramm eines offenen Bitleitungsfelds der in Fig. 5 dargestellten 1T/1C-DRAM-Speicherzelle,
Fig. 7 ist ein schematisches Diagramm von zwei 1T/1C- DRAM-Speicherzellen aus dem Stand der Technik,
Fig. 8 ist ein schematisches Diagramm von zwei 1T/1C- DRAM-Referenzzellen aus dem Stand der Technik,
Fig. 9 ist ein Blockdiagramm eines gefalteten Bitleitungsfelds, bei dem der DRAM-Speicher und die Referenzzellen verwendet werden, die in den Fig. 7 und 8 dargestellt sind,
Fig. 10 ist eine Auftragung einer Hystereseschleife, worin die Ausgangsladung Q gegen die angelegte Eingangsspannung V aufgetragen ist und insbesondere spezifische Ladungspunkte 1-4 auf der Hystereseschleife angegeben sind,
Fig. 11 ist ein schematisches Diagramm einer Sawyer- Tower-Schaltung aus dem Stand" der Technik mit einer Eingangsspannungsquelle, einem getesteten ferroelektrischen Kondensator oder einer getesteten Vorrichtung CF und einem Lastkondensator CL,
Fig. 12 ist eine Auftragung einer Hystereseschleife, worin die gegen die angelegte Eingangsspannung V aufgetragene Ausgangsladung Q sowie eine verschobene Hystereseschleife dargestellt sind,
Fig. 13 ist eine Graphik der linearen Ladung eines ferroelektrischen Kondensators in Abhängigkeit von der Zeit, worin Störungen infolge Änderungen der angelegten Spannung und der Temperatur dargestellt sind,
Fig. 14 ist ein schematisches Diagramm von zwei ferroelektrischen 1T/1C-Speicherzellen zur Verwendung in dem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung mit einer bevorzugten gemeinsamen Plattenleitung oder alternativ getrennten Plattenleitungen je Wortleitung,
Fig. 15 ist ein schematisches Diagramm von zwei ferroelektrischen 1T/1C-Referenzzellen zur Verwendung in dem Speicher gemäß einer Ausführungsform der vorliegenden Erfindung,
Fig. 16 ist ein schematisches Diagramm von zwei ferroelektrischen 1T/1C-Referenzzellen, wobei ein Pulsen von Plattenleitungen verwendet wird,
Fig. 17 ist ein Zeitablaufdiagramm für die ferroelektrischen Referenzzellen aus Fig. 16,
Fig. 18 ist ein Blockdiagramm eines ferroelektrischen Speicherfelds mit gefalteten Bitleitungen unter Verwendung des Speichers und der Referenzzellen aus den Fig. 14 und 15 gemäß der vorliegenden Erfindung,
Fig. 19 ist ein schematisches Diagramm eines Abschnitts einer einzigen Speicherzeile, worin insbesondere der verteilte Widerstand der Plattenleitung und der Plattenleitungstreiber dargestellt sind,
Fig. 20 ist ein Zeitablaufdiagramm für eine 1T/1C- Speicherzelle einschließlich der "LATCH P"- und "LATCH N"- Leseverstärker-Wellenformen zum Latchen des in Fig. 21 dargestellten Leseverstärkers,
Fig. 21 ist ein schematisches Diagramm eines Leseverstärkers aus dem Stand der Technik mit "LATCH P"- und "LATCH N"-Latch-Knoten,
Fig. 22 ist ein Zeitablaufdiagramm, in dem die Wellenformen dargestellt sind, die zum Betreiben einer 1T/1C- Speicherzelle, einer 1T/1C-Referenzzelle und des zugeordneten Leseverstärkers aus Fig. 21 erforderlich sind,
Fig. 23 ist ein schematisches Diagramm eines Leseverstärkers, der gemäß einer Ausführungsform der vorliegenden Erfindung so modifiziert wurde, daß er getrennte Latch- Transistoren aufweist,
Fig. 24 ist ein weiteres Zeitablaufdiagramm gemäß einer Ausführungsform der vorliegenden Erfindung, worin die Wellenformen aus Fig. 22 dargestellt sind, worin weiterhin die Wellenformen der Signale zum Betreiben des Leseverstärkers aus Fig. 23 enthalten sind,
Fig. 25 ist ein Blockdiagramm eines 1T/1C-Speichers gemäß einer Ausführungsform der vorliegenden Erfindung mit einem 1T/1C-Speicherfeld, worin Speicherzellen und Referenzzellen, Wortleitungsdecodierer, Referenz-Wortleitungsdecodierer. Plattentreiber, Referenz-Zellenvoraufladeblöcke. Leseverstärker, ein Latch-Treiber, Bit-Voraufladeblöcke und ein Spaltendecodierer enthalten sind,
Fig. 26 ist ein Blockdiagramm eines 1T/1C-Speichers gemäß einer Ausführungsform der vorliegenden Erfindung, worin die gleichen Blöcke wie in Fig. 25 dargestellt sind, worin jedoch weiterhin zwei Speicherkerne enthalten sind,
Fig. 27 ist ein schematisches Diagramm von zwei 1T/1C- Speicherzellen, die in den Speicherzellenblöcken aus den Fig. 25 und 32 verwendet werden,
Fig. 28 ist ein schematisches Diagramm von vier 1T/1C- Referenzzellen, die in den Referenzzellenblöcken aus den Fig. 25 und 32 verwendet werden,
Fig. 29 ist ein schematisches Diagramm von zwei Wortleitungsdecodierern, die in den Wortleitungs-Decodiererblöcken aus den Fig. 25, 26, 31 und 32 verwendet werden,
Fig. 30 ist ein schematisches Diagramm einer Wortleitungs-Klemmschaltung,
Fig. 31 ist ein Architekturdiagramm des Speicherchips gemäß einer Ausführungsform der vorliegenden Erfindung, worin die Haupt-Speicherblöcke dargestellt sind,
Fig. 32 ist ein detaillierteres Blockdiagramm von einem der Haupt-Speicherblöcke, die in Fig. 31 dargestellt sind,
Fig. 33 ist ein schematisches Diagramm eines Plattenleitungstreibers, der in den Plattenleitungs-Treiberblöcken aus den Fig. 25, 26 und 32 verwendet wird,
Fig. 34 ist ein schematisches Diagramm von zwei Referenz-Wortleitungsdecodierern, die in den Referenz-Wortleitungs-Decodiererblöcken aus den Fig. 25 und 26 verwendet werden,
Fig. 35 ist ein schematisches Diagramm von zwei Leseverstärkern, die in den Leseverstärkerblöcken aus den Fig. 25, 26 und 32 verwendet werden,
Fig. 36 ist ein schematisches Diagramm einer Bitleitungs-Voraufladeschaltung, die in den Vorauflade-Schaltungsblöcken aus den Fig. 25, 26 und 32 verwendet wird,
Fig. 37 ist ein schematisches Diagramm eines Spaltendecodierers, der in den Spaltendecodiererblöcken aus den Fig. 25, 26 und 32 verwendet wird,
Fig. 38 ist ein schematisches Diagramm eines Latch- Treibers, der in den Latch-Treiberblöcken aus den Fig. 25 und 26 verwendet wird,
Fig. 39 ist ein Zeitablaufdiagramm, das der Latch- Treiberschaltung aus Fig. 38 zugeordnet ist,
Fig. 40 ist eine Draufsicht eines Chip-Layouts der 1T/1C-Speicherzellen aus Fig. 27,
Fig. 41 ist ein Blockdiagramm eines repräsentativen 4 · 4-Felds von 1T/1C-Speicherzellen, worin die Wortleitungen und ihre Verbindung mit den Nebenschluß-Wortleitungen dargestellt sind,
Fig. 42 ist ein Blockdiagramm eines repräsentativen 8 · 8-Felds von 1T/1C-Speicherzellen unter Verwendung des Layouts aus Fig. 40, worin insbesondere die Orientierung jeder Zelle in dem Feld dargestellt ist,
Fig. 43 ist eine Draufsicht eines Chip-Layouts eines ersten Abschnitts der 1T/1C-Referenzzellen aus Fig. 28,
Fig. 44 ist eine Draufsicht eines Chip-Layouts eines zweiten Abschnitts der 1T/1C-Referenzzellen aus Fig. 28,
Fig. 45 ist ein Blockdiagramm von acht Referenzzellen, die für zwei Spalten in dem Speicherfeld erforderlich sind, wobei die Chip-Layouts aus den Fig. 43 und 44 verwendet werden, worin insbesondere die Orientierung und die Verbindung jedes Layout-Abschnitts dargestellt sind,
Fig. 46 ist ein Blockdiagramm eines repräsentativen 4 · 4-Felds von 1T/1C-Referenzzellen aus Fig. 40, worin die Referenzwortleitungen und ihre Verbindung mit den Nebenschluß-Wortleitungen dargestellt sind,
die Fig. 47-50 sind Draufsichten eines Chip-Layouts von vier Abschnitten der in Fig. 35 dargestellten Leseverstärker,
Fig. 51 ist ein Blockdiagramm von zwei Leseverstärkern, die zur Verwendung in Zusammenhang mit zwei Spalten des Speicherfelds erforderlich sind, wobei die Chip-Layouts aus den Fig. 47-50 verwendet werden, wobei insbesondere die Orientierung und die Verbindung jedes Layout-Abschnitts dargestellt sind,
Fig. 52 ist eine Draufsicht eines Chip-Layouts, wobei ein Abschnitt eines in Fig. 37 dargestellten Spaltendecodierers verwendet wird, und
Fig. 53 ist ein Blockdiagramm eines Spaltendecodierers, der zum Decodieren von vier Spalten unter Verwendung des Layouts aus Fig. 52 erforderlich ist.

DETAILLIERTE BESCHREIBUNG

Eine Speicherzelle 28 gemäß einer Ausführungsform der vorliegenden Erfindung ist in Fig. 14 dargestellt. Die Speicherzelle 28 ist eine Kombination von zwei ferroelektrischen 1T/1C-Speicherzellen, die physikalisch so angelegt sind, wie näherungsweise in Fig. 14 dargestellt ist. Die Speicherzelle 28 weist eine erste 1T/1C-Speicherzelle auf, die mit einer gemeinsamen parallelen Platten- und Wortleitung verbunden ist, welche mit CPL bzw. WLE bezeichnet sind. Die erste 1T/1C-Zelle ist auch mit einer mit BL bezeichneten orthogonalen Bitleitung verbunden. Eine zweite 1T/1C-Speicherzelle ist auch mit einer gemeinsamen parallelen Platten- und Wortleitung verbunden, welche mit CPL bzw. WLO bezeichnet sind. Die zweite 1T/1C-Zelle ist auch mit einer mit BLb bezeichneten orthogonalen Bitleitung verbunden. Alternativ kann die gemeinsame Plattenleitung in individuelle Plattenleitungen PLO und PLE unterteilt werden, wie in Fig. 14 dargestellt ist.
Eine Referenzzelle 32 zur Verwendung mit der Speicherzelle 28 ist in Fig. 15 dargestellt. Die Referenzzellen 32 werden in einem in Fig. 18 dargestellten Feld mit einer gefalteten Bitleitungsarchitektur verwendet, das nachstehend in näheren Einzelheiten beschrieben wird. Die Referenzzelle 32 ist eine Kombination von zwei 1T/1C-Referenzzellen, die physikalisch so angelegt sind, wie näherungsweise in Fig. 15 dargestellt ist. Die Referenzzelle 32 weist eine erste 1T/1C- Referenzzelle auf, die mit parallelen Platten-, Wort- und Voraufladeleitungen verbunden ist, welche mit PRE, WRE bzw. PCE bezeichnet sind. Die erste 1T/1C-Referenzzelle ist auch mit einer mit BL bezeichneten orthogonalen Bitleitung verbunden. Die erste 1T/1C-Referenzzelle weist einen N-Kanal- Transistor MRE auf, der einen zwischen die Bitleitung BL und einen Knoten 34 geschalteten Stromweg und eine mit der Wortleitung WRE verbundene Gate-Elektrode aufweist. Die erste 1T/1C-Referenzzelle weist auch einen P-Kanal-Transistor MPE auf, der einen zwischen die VCC-Versorgungsspannung und den Knoten 34 geschalteten Stromweg und eine mit der Voraufladeleitung PCE verbundene Gate-Elektrode aufweist. Die erste 1T/1C-Referenzzelle weist auch einen ferroelektrischen Kondensator CRE auf, der zwischen den Knoten 34 und die Plattenleitung PRE geschaltet ist. Eine zweite 1T/1C-Referenzzelle ist auch mit parallelen Platten-, Wort- und Voraufladeleitungen verbunden, welche mit PRO, WRO bzw. PCO bezeichnet sind. Die zweite 1T/1C-Referenzzelle ist auch mit einer mit BLb bezeichneten orthogonalen Bitleitung verbunden. Die zweite 1T/1C-Referenzzelle weist einen N-Kanal-Transistor MR0 auf, der einen zwischen die Bitleitung BLb und einen Knoten 36 geschalteten Stromweg und eine mit der Wortleitung WRO verbundene Gate-Elektrode aufweist. Die zweite 1T/1C- Referenzzelle weist einen P-Kanal-Transistor MPO auf, der einen zwischen die VCC-Versorgungsspannung und den Knoten 36 geschalteten Stromweg und eine mit der Voraufladeleitung PCO verbundene Gate-Elektrode aufweist. Die zweite 1T/1C- Referenzzelle weist auch einen zwischen den Knoten 36 und die Plattenleitung PRO geschalteten ferroelektrischen Kondensator CRO auf. Wie nachstehend in näheren Einzelheiten erklärt wird, können die Plattenleitungen PRO und PRE durch eine Referenz-Plattenleitungs-Treiberschaltung einzeln angesteuert oder einfach geerdet werden (siehe Fig. 18).
Eine gefaltete Bitleitungsarchitektur für einen ferroelektrischen 1T/1C-Speicher ist in Fig. 18 dargestellt. Es ist eine Zeile von Referenzzellen 32 dargestellt, die Wort- und Plattenleitungs-Steuersignale WRO, WRE, PCO und PCE aufweist. Die Referenzplattenleitung PRO und PRE, die den Referenzzellen 32 zugeordnet sind, sind in Fig. 18 geerdet dargestellt. Es ist ein Feld von Speicherzellen 28 dargestellt, welches Wortleitungssignale WLO0 bis WLON und WLE0 bis WLEN und gemeinsame Plattenleitungssignale CPL0 bis CPLN aufweist. Komplementäre Bitleitungspaare BL0/BLb0 bis BLN/BLbN sind mit einer Zeile von Leseverstärkern SA0 bis SAN gekoppelt.
Einer der Hauptunterschiede zwischen einem 2T/2C- Speicherfeld und einer gefalteten 1T/1C-Bitleitungsarchitektur besteht darin, daß beim Zugreifen auf eine Wortleitung Daten von den Speicherzellen in einem 1T/1C- Entwurf zu jeder zweiten Bitleitung, entweder zu allen "ungeraden" oder allen "geraden" Bitleitungen übertragen werden. Dies führt dann dazu, daß die anderen Bitleitungen, gerade oder ungerade, kein Signal erhalten. Es sind daher mindestens zwei Referenzwortleitungen WRO und WRE mit dem ferroelektrischen Speicherfeld verbunden. Eine wird verwendet, wenn auf "gerade" Bits zugegriffen wird, und die andere wird verwendet, wenn auf "ungerade" Bits zugegriffen wird. Wenn auf die ungeraden Datenzellen zugegriffen wird, wird durch WRE auf die gerade Referenz zugegriffen, um Referenzinformationen auf die geraden Bitleitungen zu geben. Das Umgekehrte erfolgt beim Zugreifen auf die geraden Datenzellen, wobei durch WRO auf die ungerade Referenz zugegriffen wird. Der erzeugte Referenzpegel ermöglicht es dem zwischen Paare von Bitleitungen geschalteten Lese- Verstärker, die Polarität der gespeicherten Informationen zu bestimmen.
Es gibt verschiedene Arten, auf die die in einer ferroelektrischen Speicherzelle gespeicherten Informationen bestimmt werden können. Bei allen von diesen muß eine Spannung an die ferroelektrische Vorrichtung angelegt werden, um den Polarisationszustand zu bestimmen. Beim vorstehend beschriebenen 2T/2C-Entwurf wird der Datenzustand durch Vergleichen eines wahren und eines komplementären ferroelektrischen Kondensators in jeder Zelle bestimmt. Bei einem ferroelektrischen Kondensator sind die Dipole so gerichtet, daß beim Anlegen einer Spannung die Dipole umgeschaltet werden, wodurch eine große Ladungsmenge erzeugt wird. Ein zweiter ferroelektrischer Kondensator wird in den komplementären Zustand versetzt, so daß kein Schalten auftritt, wenn eine Spannung angelegt wird. Dieses Nichtschalten erzeugt eine kleine Ladungsmenge. Diese Ladungen werden über die Kapazität von Bitleitungen in einem Speicherfeld geteilt. Diese Ladungen entwickeln durch die durch die Gleichung Q = CV beschriebene Beziehung zwischen der Ladung und der Kapazität Spannungsdifferenzen.
Für einen 1T/1C-Entwurf wird der Polarisationszustand in der Speicherzelle jedoch mit einem Referenzpegel verglichen, um den gespeicherten Wert zu bestimmen. Der Referenzpegel liegt irgendwo zwischen dem Schaltzustand und dem Nichtschaltzustand. Die hier beschriebene spezielle Referenz verwendet eine Ladungsteilung. Zum Verstehen der Arbeitsweise eines ferroelektrischen Speichers ist es lehrreich, das Spannungsverhalten eines ferroelektrischen Kondensators zu verstehen. Dies läßt sich am besten bei erneutem Bezug auf die in Fig. 10 dargestellte Hystereseschleife 38 zeigen. Die gezeigte Hystereseschleife 38 ist eine Auftragung der Eingangsspannung, im allgemeinen eine Sinuswelle, gegenüber der Ausgangsspannung einer Sawyer-Tower-Schaltung 40, wie in Fig. 11 dargestellt ist. In Fig. 11 ist der Wert des Lastkondensators CL verglichen mit dem Wert des ferro elektrischen Kondensators oder der Vorrichtung CF groß, wodurch ermöglicht wird, daß der größte Teil der Spannung an der ferroelektrischen Vorrichtung auftritt. Beim Lesen von Daten in einem ferroelektrischen Speicher (auf 2T/2C oder 1T/1C anwendbar) wird das gleiche Prinzip wie bei einer Sawyer-Tower-Schaltung verwendet. Im Speicherfall stellt die Bitleitung die Lastkapazität CL dar und wird optimiert, um das maximale Signal an der Bitleitung zu entwickeln, wenn eine Spannung an einen ferroelektrischen Speicherzellenkondensator CF angelegt wird.
Sobald Daten in eine ferroelektrische Speicherzelle geschrieben worden sind, verbleibt der ferroelektrische Kondensator in einem von zwei möglichen Zuständen. Wiederum mit Bezug auf Fig. 10 sei bemerkt, daß dies entweder am Punkt 1 oder am Punkt 3 in der Graphik der Hystereseschleife 38 der Fall ist. Für positive Spannungen wird eine ferroelektrische Vorrichtung, deren Polarisationszustand durch den Punkt 1 definiert ist, hier als der logische "1"-Datenzustand bezeichnet, und ein am Punkt 3 belassener Kondensator wird als der logische "0"-Datenzustand definiert. Wenn eine Spannung an die Sawyer-Tower-Schaltung 40 in Fig. 11 angelegt wird, beginnen die Dipole, falls der Kondensator am Punkt 1 beginnt, beim Ansteigen der Spannung auf den Punkt 2 umzuschalten, was zu einer Ladung QS führt. Falls sich der Kondensator in ähnlicher Weise am Anfangspunkt 3 der Hystereseschleife 38 in Fig. 10 befindet, findet kein Schalten statt, wenn die Spannung auf den Punkt 2 ansteigt, und es ergibt sich eine Ladung QNS. Für eine Speicherzelle stellen diese Ladungen den Schaltterm QS bzw. den Nichtschaltterm QNS dar. Abhängig davon, welcher Kondensator bei dieser Anordnung den Schaltterm hält, ist der Datenzustand entweder eine logische "1" oder eine logische "0". Für einen 1T/1C-Entwurf entspricht jeder Datenzustand, Punkt 1 zu Punkt 2 oder Punkt 3 zu Punkt 2, einer gespeicherten "1" oder einer gespeicherten "0", wobei die Ladung der Speicherzelle mit einem Referenzpegel verglichen wird. Die Richtung des Pulsens des Kondensators ist irrelevant, wie an der Symmetrie der Hystereseschleife 38 aus Fig. 10 ersichtlich ist. Es muß nur die Konvention des logischen Datenzustands geändert werden. Falls der ferroelektrische Kondensator in der Position 1 der Hystereseschleife 38 verbleibt und ein negativer Impuls an die Vorrichtung angelegt wird, tritt kein Schalten auf, wie sich beim Verfolgen des Q-V-Verhaltens zwischen Punkt 1 und Punkt 4 zeigt. Falls der Kondensator in ähnlicher Weise in dem Zustand verbleibt, der Punkt 3 auf der Hystereseschleife 38 entspricht, und ein negativer Impuls angelegt wird, tritt die Q-V-Änderung von Punkt 3 zu Punkt 4 auf, und es tritt, genau entgegengesetzt zum positiven Pulsen, ein Schalten auf.
Die an den Bitleitungen erzeugten Spannungen hängen ebenso wie beim vorstehend beschriebenen Sawyer-Tower- Schaltungsbetrieb vom gespeicherten Datenzustand im ferroelektrischen Kondensator ab. Im Speicherfall ist die durch das physikalische Layout der Bitleitungen bestimmte Bitleitungskapazität mit der Last CL äquivalent. Dieser Lastwert wird optimiert, um dem Leseverstärker den Maximalwert der Signaldifferenz zuzuführen. Das Optimieren ist durch das Spannungs-Ladungs-Verhalten der ferroelektrischen Kondensatoren bestimmt. Eine der Arten, auf die der Wert der Last (also die Bitleitungskapazität) gesteuert werden kann, besteht im Ändern der Anzahl der entlang einer Spalte verbundenen Zeilen in binären Inkrementen. Für einen "1"- Datenzustand schaltet der Zellenkondensator, woraus sich eine geschaltete Ladung QS ergibt. Die sich ergebende Spannung ist größer als diejenige für eine nicht geschaltete Ladung QNS, die einen "0"-Datenzustand darstellt. Weil in diesem Beispiel auf die ungerade Wortleitung WLO zugegriffen wird, wird Ladung den Bitbalkenleitungen zugeführt. Zur gleichen Zeit, zu der auf die Wortleitung WLO zugegriffen wird, wird auf eine Referenzwortleitung WRE zugegriffen, und die Referenzzelle 32 wird verwendet, um eine Referenzladung auf den entgegengesetzten Bitleitungen von den wirklichen Speicherzellen 28 zu erzeugen. Die erzeugte Referenzladung liegt zwischen einer "1"-Pegel-Spannung und einer "0"-Pegel- Spannung.

Referenzzellenbetrieb

Wenn eine ferroelektrische Vorrichtung mit einer CMOS- Schaltungsanordnung integriert wird, entwickeln sich häufig bestimmte unerwünschte elektrische Eigenschaften. Diese Eigenschaften sind in den Fig. 12 und 13 auf zwei verschiedene Arten dargestellt. In Fig. 12 sind sie durch eine Verschiebung der Hystereseschleife 39 entlang der X- oder Spannungsachse dargestellt. Sie sind weiterhin in Fig. 13 als eine Ladung Q gegenüber der Zeit auf einer logarithmischen Skala dargestellt. Das Nettoergebnis dieser Verschiebungen besteht darin, daß die Ladung, welche eine ferroelektrische Vorrichtung erzeugt, mit der Zeit und mit den Betriebsbedingungen variiert. Diese Ladungsbewegung kann sich aus Temperaturänderungen ergeben, denen die Vorrichtung unter normalen Betriebsbedingungen unterliegt. Weiterhin kann die Ladungsänderung infolge der Zeit und der Richtung der an die ferroelektrische Vorrichtung angelegten Spannungen auftreten. Diese Ladungsänderungen erzeugen unerwünschte Variationen, welche die Betriebsspielräume in einem Entwurf verringern. Zum Minimieren der mit der Referenzzelle verbundenen Variation ist es vorteilhaft, die Variationen der Ladung mit der Zeit bzw. der Temperatur und dem Anlegen der Spannung zu beseitigen. Die Graphik in Fig. 13 zeigt die Variation der ferroelektrischen Ladung für zwei Bedingungen. Die erste ist der Ladungsabbau bei angelegter Spannung. Der mit "Spannung" bezeichnete erste Abschnitt der Ladungsverringerung stellt diesen Ladungsabbau dar. Die mit "Temperatur" bezeichnete Ladungserhöhung ergibt sich, wenn die Vorrichtung einer Temperaturänderung unterzogen wird. Es gibt eine Tendenz dazu, daß die Ladung für eine gegebene Polarität der Spannung zunimmt oder zu ihrem ursprünglichen Wert zurückkehrt. In der in Fig. 15 dargestellten Referenzzelle sind Voraufladevorrichtungen MPE und MPO hinzugefügt, um dieses Problem zu minimieren. Immer dann, wenn der ferroelektrische Speicher hochgefahren wird, wird der ferroelektrische Referenzzellenkondensator sofort mit einer Vorspannung versehen. Hierdurch wird bewirkt, daß sich die Ladung der ferroelektrischen Vorrichtung entlang dem ersten Abschnitt der Kurve aus Fig. 13 bewegt. Weil es sich um eine logarithmische Skala handelt, beginnt die ferroelektrische Vorrichtung während des Hochfahrens das Gleichgewicht zu erreichen. Weiterhin werden während jedes nachfolgenden Voraufladezyklus die ferroelektrischen Referenzzellenkondensatoren CRE und CRO einer Vorspannung ausgesetzt bzw. einem Voraufladen unterzogen, und sie arbeiten entlang dem flachen Abschnitt der Kurve, der in Fig. 13 mit "stabil" bezeichnet ist. Der "stabile" Abschnitt der Kurve wird typischerweise in hunderten von Mikrosekunden erreicht, es kann jedoch bis zu einer Millisekunde dauern, bis er erreicht wird. Das Zeitintervall hängt jedoch in hohem Maße von dem verwendeten ferroelektrischen Material sowie von anderen Prozeßfaktoren ab.
Ein weiterer Vorteil dieser in Fig. 15 dargestellten Referenzkonfiguration ist die einfache Arbeitsweise. Der Referenzpegel wird bereits zu Beginn des Zyklus hergestellt, und die einzige erforderliche Steuerung besteht darin, das zugeordnete Voraufladesignal PCE oder PCO an einem der Transistoren MPE und MPO auszuschalten. Die Referenzzelle kann dann wie eine normale Speicherzelle angesteuert werden. Weiterhin sind das Layout und die zugeordnete Steuerlogik vereinfacht, weil es nicht erforderlich ist, ein Plattensteuersignal oder eine Steuerschaltungsanordnung bereitzustellen, sofern dies nicht erwünscht ist.
Die von der Referenzzelle 32 für den Entwurf gemäß der vorliegenden Ausführungsform entwickelte Ladung läßt sich folgendermaßen bestimmen. Wie in Fig. 15 dargestellt ist, wird ein ferroelektrischer Kondensator CRE oder CRO mit einer Speicherzugriffsvorrichtung MRE oder MRO ähnlich einer normalen Speicherzelle 28 verbunden. Eine zusätzliche P- Kanal-Vorrichtung MPO oder MPE wird mit dem ferroelektrischen Kondensator CRE oder CRO verbunden, um den internen Knoten 34 oder 36 der Zelle auf den VCC-Versorgungsspannungspegel (typischerweise 3,0, 3,3 oder 5,0 Volt) zu initialisieren. Dieses Initialisieren geschieht über die Steuersignale PCE oder PCO. Falls auf eine ungerade Wortleitung zugegriffen wird, wird eine gerade Referenzzelle verwendet, um den Pegel von jeder der geraden Bitleitungen festzulegen. Die gerade Referenz der Zelle 32 wird dann in einem Zustand gelassen, der dem Punkt 2 auf der Hystereseschleife 38 aus Fig. 10 entspricht. Zuerst wird das Voraufladesignal PCE ausgeschaltet. Als nächstes wird die Referenzwortleitung WRE aktiviert, und die auf dem ferroelektrischen Kondensator CRE gespeicherte Ladung wird mit der Kapazität der Bitleitung geteilt. Weil die Kapazität der Bitleitung größer ist als die Kapazität der Referenzzelle, nimmt die sich ergebende Spannung ab. Die Beziehung zum Bestimmen der endgültigen Spannung auf der Bitleitung Vf ist:
Vf = (Vbl · Cbl + Vcre · Cre)/(Cre + Cbl) [1]
Die folgenden Definitionen gelten für die Gleichung [1]:
Cbl = Bitleitungskapazität
Cre = Kapazität der ferroelektrischen Zelle, definiert als Ccre = Qcre/Vcre
Vcre = Spannung an der ferroelektrischen Zelle
Vbl = Bitleitungsspannung ("0" Volt für diesen Fall)
Unter Verwendung der Hystereseschleife 38 aus Fig. 10 bewegt sich der ferroelektrische Kondensator vom Punkt 2 zum Punkt 3 und gibt dabei eine lineare, nicht schaltende Ladung QNS an die Bitleitung ab, wodurch ein Referenzpegel erzeugt wird. Falls der ferroelektrische Kondensator die gleiche Größe wie der Speicherzellenkondensator aufweisen würde, würde ein Wert von "0" oder ein nicht schaltender Wert von der Speicherzelle genau die gleiche Ladung an die Bitleitung abgeben wie die Referenzzelle. Für die Speicherzelle 28 ist die abgegebene Ladung auf der Hystereseschleife 38 aus Fig. 10 als sich vom Punkt 3 zum Punkt 2 bewegend dargestellt und für die Referenzzelle 32 als sich vom Punkt 2 zum Punkt 3 bewegend dargestellt. Weil die Kapazitäten der Bitleitungen alle gleich sind, sind die" sich ergebenden Spannungen nach der Beziehung Q = CV identisch. Zum Festlegen der Referenzpegelladung zum Ermöglichen des Lesens des Datenzustands wird der Referenzzellenkondensator CRE oder CRO mit einer größeren Fläche versehen als ein wirklicher Speicherzellenkondensator. Die Kapazität steht nach der Beziehung
C = (Af&epsi;&sub0;&epsi;f)/tf [2]
direkt im Verhältnis zur Fläche. Die folgenden Definitionen gelten für Gleichung [2]:
Af = Fläche des ferroelektrischen Kondensators
&epsi;&sub0; = Dielektrizitätskonstante des leeren Raums
&epsi;f = Dielektrizitätskonstante des ferroelektrischen Materials
tf = Dicke des ferroelektrischen Materials
Die Fläche des Referenzzellenkondensators ist durch die gewünschten Spielräume bestimmt, die zwischen einem "1"- Schaltpegel, QS, und einem "0"-Nicht-Schaltpegel, QNS, in einer Speicherzelle erforderlich sind. Der endgültige Referenzpegel kann näher an den "0"-Ladungspegel gelegt werden, indem der Wert des Referenzzellenkondensators in geeigneter Weise eingestellt wird, falls der Schaltwert QS des im Speicher verwendeten ferroelektrischen Materials eine Tendenz aufweist, mit den Arbeitszyklen zu ermüden oder im Laufe der Zeit abzubauen.

Zweite Referenzoption

Die vorliegende Ausführungsform weist eine zweite Referenzoption auf, die eine maskenprogrammierbare Variation der ersten Referenz sein kann. Für diese Option werden die P- Kanal-Vorrichtungen MPO und MPE physikalisch von den ferroelektrischen Referenzkondensatoren CRO und CRE getrennt. Es sei bemerkt, daß die Voraufladevorrichtungen MPE und MPO in Fig. 16 nicht dargestellt sind, am anzugeben, daß sie aus der Schaltung entfernt worden sind. Weiterhin sind die Plattenleitungsanschlüsse oder die unteren Elektrodenanschlüsse von CRO und CRE von Masse getrennt und werden aktiv durch eine Referenz-Plattentreiberzelle angesteuert, die der nachstehend detailliert beschriebenen, in Fig. 33 dargestellten Plattentreiberzelle gleicht. Diese zweite Referenzoption führt dazu, daß an den Referenzbitleitungen WRO und WRE als die erste Referenzoption im wesentlichen der gleiche Typ eines linearen ferroelektrischen Kapazitätsterms erzeugt wird, wobei der einzige Unterschied darin besteht, daß statt des Durchlaufens der Hystereseschleife 38 aus Fig. 10 vom Punkt 2 zum Punkt 3 die Schleife bei dieser zweiten Referenzoption vom Punkt 3 zum Punkt 2 durchlaufen wird.
Die Zeitsteuerung, die den Referenzsteuersignalen für diese zweite optionale Referenz zugeordnet ist, ist von der in Fig. 15 dargestellten Referenz mit geteilter Ladung verschieden. Das Zeitablaufdiagramm für die gepulste Plattenreferenz aus Fig. 16 ist in Fig. 17 dargestellt. Mit Bezug auf die Referenzzelle 33 aus Fig. 16 und das Zeitablaufdiagramm aus Fig. 17 sei bemerkt, daß der Betrieb folgendermaßen abläuft: Wenn angenommen wird, daß eine gerade Referenzzelle verwendet wird, wird zur Zeit t&sub0; die Referenzwortleitung WRE von null Volt auf den VCC- Versorgungsspannungspegel gepulst. Zur Zeit t&sub1; wird die Referenzplattenleitung PRE von null Volt auf den VCC- Versorgungsspannungspegel gepulst, wodurch der zur Zeit t2 angegebene Referenzsignalpegel erzeugt wird. Zur Zeit t&sub3; wird die Referenzwortleitung WRE auf null Volt gebracht, um das Plattenleitungsrauschen zu isolieren, wie nachstehend in weiteren Einzelheiten beschrieben wird. Zur Zeit t&sub3; werden die nicht dargestellten Leseverstärker gelatcht, wodurch eine der Bitleitungen auf der Grundlage des in der Speicherzelle gespeicherten Datenzustands auf den Versorgungsspannungspegel VCC getrieben wird. Zur Zeit t&sub5; wird die Referenzwortleitung WRE reaktiviert, um die Informationen wieder in die Speicherzellen einzuspeichern. Für den Fall, in dem die Speicherzellen am Ende des Zyklus auf null Volt gelegt werden, wobei es sich um die Rückkehr zum Null-Fall (RTZ) handelt, werden die Bitleitungen zur Zeit t&sub6; auf null Volt gelegt. Zur Zeit t&sub7; wird die Referenzplattenleitung PRE wieder auf Masse zurückgeführt, wobei die Referenzwortleitung WRE noch aktiv ist. Hierdurch wird garantiert, daß der Polarisationszustand für die Referenzzelle immer in der gleichen Richtung bleibt und daß ein Überschießen in der Referenzzelle verhindert wird, das auftreten würde, falls die Referenzwortleitung WRE abgeschaltet wird, bevor die Referenzplattenleitung PCE auf Masse getrieben wird. Hierdurch wird ein Ermüden der Referenzzelle 33 aus Fig. 16 vermieden. Zur Zeit t&sub8; wird die Referenzwortleitung auf null Volt getrieben, wodurch der Zyklus abgeschlossen wird. Optionale gestrichelte Wellenformen sind in Fig. 17 für den Fall der Nichtrückkehr auf Null (NRTZ) dargestellt. Es ist wichtig zu bemerken, daß zum richtigen Funktionieren der Referenzzelle die Bitleitungen idealerweise zuerst auf Masse (null Volt) gelegt werden und daß die Referenzplattenleitung idealerweise auch auf Masse zurückgeführt wird, bevor die Referenzzelle von den jeweiligen Bitleitungen isoliert wird, wie in Fig. 17 dargestellt ist.

Speicherzellenoperation

In Fig. 20 ist ein Zeitablaufdiagramm für das Zugreifen auf die Speicherzellen in dem in Fig. 18 dargestellten Speicherfeld dargestellt. Die einzelnen Speicherzellen 28 und die Referenzzellen 32 wurden zuvor mit Bezug auf die Fig. 14 bzw. 15 beschrieben. Die Bitleitungen BL0/BLb0 bis BLN/BlbN werden auf null Volt initialisiert und dann zur Zeit t&sub0; in einem Dreifachzustand oder potentialfrei gelassen. Das Referenzzellen-Voraufladesignal PCE wird zur Zeit t&sub0; auf den hohen Pegel getrieben. Eine repräsentative Wortleitung WLO und eine Referenzwortleitung WRE werden zur Zeit t&sub1; aktiviert, und die entsprechende Plattenleitung CPL wird zur Zeit t&sub2; gepulst. Zur Zeit t&sub3; wird der in Fig. 21 dargestellte Leseverstärker 30 durch Pulsen des LATCH-P- und des LATCH-N- Knotens gelatcht. Wenn der LATCH-P-Knoten ansteigt, beginnen die über Kreuz geschalteten Bitleitungen BL/BLb, abhängig von der Spannung, die an jeder Bitleitung anliegt, eine der Bitleitungen zur Versorgungsspannungsschiene hin zu treiben. Weil die Wortleitung noch aktiv ist, folgen die internen Zellenknoten der angesteuerten Speicherzellen den Bitleitungspotentialen. Falls das Datenmuster entlang der Wortleitung eine einzige "0" in einem Feld von Einsen ist, wie vorstehend beschrieben wurde, beginnen alle an die Zellen in dem Speicherfeld angeschlossenen Bitleitungen bis auf eine anzusteigen. Umgekehrt bleiben gewöhnlich alle entgegengesetzten Bitleitungen mit Ausnahme von einer in der Nähe des Massepotentials. Wenn alle Bitleitungen ansteigen, steigen alle internen Speicherzellenknoten an. Die Speicherzellen 28 aus Fig. 14 sind in dem Feld über die Speicherzellenkondensatoren CC0 und CC1 direkt mit der gemeinsamen Plattenleitung CPL verbunden. Dies bewirkt, daß eine große Ladungsmenge in die gemeinsame Plattenleitung gekoppelt wird. Der Plattenleitungstreiber weist einen begrenzten "Einschaltwiderstand" auf und kann die Plattenleitung daher nicht genau auf dem Versorgungsspannungspegel halten, sondern er ermöglicht es, daß die Plattenleitung, abhängig von der Geschwindigkeit des Bitleitungsübergangs und der Impedanz des Plattenleitungstreibers, eine geringfügig positive Abweichung aufweist.
Diese Kopplung kann besser anhand der vereinfachten Darstellung aus Fig. 19 verstanden werden. In dieser Darstellung ist die Plattenleitung 42 durch eine resistive Leitung dargestellt, die resistive Segmente R1, R2 bis RN aufweist. Der Leiter für die Platte 42 kann aus Metall bestehen, der Verbindung ist jedoch noch ein gewisser Widerstand zugeordnet. Der Plattenleitungstreiber 44 kann durch die P-Kanal-Vorrichtung MPD eine begrenzte "Einschaltimpedanz" aufweisen. Wenn die Mehrzahl der Bitleitungen BL1-BLN ansteigt, steigt auch die Plattenleitung 42 an. Dieses Signal wird dann durch den einen ferroelektrischen Kondensator, der entlang der Wortleitung, die in einem niedrigen Zustand mit dem entgegengesetzten Datenzustand zu bleiben versucht, zurückgekoppelt. Abhängig von dem Verhältnis von Zellen zu Bitleitungen (das bei einem ferroelektrischen Speicherentwurf im allgemeinen klein ist), kann ein großes Rauschsignal über die Plattenleitung mit dieser Bitleitung gekoppelt werden und das Zellensignal stören. Falls die Referenzplattenleitung und die Speicherfeldplattenleitung über einen Null-Widerstand direkt miteinander gekoppelt werden könnten, wäre dieses Signal der gemeinsame Modus. Dies ist jedoch nicht praktisch anwendbar. Die Plattenleitungen für die Referenz befinden sich im allgemeinen an einem Ende des Felds und können tatsächlich getrennte Treiber aufweisen, wodurch sie weiter von den Speicherfeld-Plattenleitungen isoliert werden.

Lösung zum Minimieren des Plattenleitungsrauschens

Es existieren zwei mögliche Lösungen zum Minimieren des Plattenleitungsrauschens, wobei eine von ihnen zwei getrennte Implementationen aufweist. Eine besteht darin, die Plattenleitungen mit einem Weg eines sehr niedrigen Widerstands miteinander zu verbinden, so daß die Zeitkonstante Tc dieses Wegs (der Widerstand multipliziert mit der Kapazität der Plattenleitung, Tc = Rp · Cp) viel kleiner ist als die Flankenrate des Latchens der Bitleitungen. Dies ist aus mehreren Gründen nicht praktisch anwendbar. Ein Grund besteht darin, daß es physikalisch schwierig ist, elektrische Verbindungen mit einem ausreichend niedrigen Widerstand herzustellen, um die Zeitkonstante zu erfüllen. Ein zweiter Grund besteht darin, daß dadurch das Layout der Referenzzellen übermäßig kompliziert wird.
Eine zweite Lösung besteht darin, diesen Rauschmechanismus von den Bitleitungen zu isolieren. Diese Isolation kann auf zwei verschiedene Arten implementiert werden. Die erste besteht darin. Isolationsvorrichtungen zwischen dem Speicherfeld und dem Leseverstärker anzuordnen (siehe US-A-5 381 364 mit dem Titel "Ferroelectric-Based Ram Sensing Scheme including Bit-Line Capacitance Isolation", das auf den Erwerber der vorliegenden Erfindung übertragen wurde).
Die Lehren dieses Patents betreffen die Isolation kapazitiver Lasten. Diese Isolationstechnik fügt jedoch zusätzliche Steuerdrähte zum Chiplayout hinzu. Falls es erforderlich ist, den vollen Versorgungsspannungspegel wieder in die Speicherzelle zu schreiben, sollten idealerweise sowohl eine P-Kanal-Vorrichtung als auch eine N-Kanal- Vorrichtung verwendet werden, um den Leseverstärker von den Bitleitungen zu isolieren. Dies ist bei dem geringen Abstand von Bitleitungen, die einem ferroelektrischen Speicherfeld zugeordnet sind, häufig schwierig zu implementieren.
Das zweite hier beschriebene Isolationsverfahren besteht darin, die Rauschkopplung zu isolieren, indem die gewählten Wortleitungen abgeschaltet werden, bevor der Leseverstärker gelatcht wird, um die Rauschkopplung zu verhindern.
Mit Bezug auf das Zeitablaufdiagramm aus Fig. 24 sei bemerkt, daß die folgende Betriebssequenz dem Isolieren der Rauschkopplung durch Abschalten der gewählten Wortleitung WLO und der Referenzwortleitung WRE vor dem Lesen dient. Nachdem die gemeinsame Plattenleitung CPL zur Zeit t&sub2;, entweder im "Nur-Aufwärts-Modus" (durchgezogene Linie) oder im "Aufwärts- Abwärts-Modus" (gestrichelte Linie) gepulst wurde, und die Referenzinformationen von den Referenzzellen zur Zeit t&sub3; zu den Bitleitungen übertragen worden sind, werden die angesteuerten Wortleitungen WLO für das Speicherfeld und die Referenzwortleitung WRE zur Zeit t&sub4; auf Masse gebracht. Hierdurch wird dann das entlang den geteilten Plattenleitungen (sowohl Referenz- als auch Speicherfeld-Plattenleitungen) über die Zellen- und Referenzkondensatoren und Zugriffsvorrichtungen auf die Bitleitungen übertragene Rauschen isoliert.
Zum Minimieren der zusätzlichen Verzögerung, die mit dem Ausschalten der Wortleitung verbunden ist, ist entlang der Wortleitung eine Klemmvorrichtung hinzugefügt. Diese in Fig. 30 dargestellte Klemmvorrichtung 59 wird zur gleichen Zeit eingeschaltet, zu der der Wortleitungstakt auf Masse getrieben wird. Ein Schlüsselmerkmal der Klemmvorrichtung 59 besteht darin, daß sie entlang der Wortleitung angeordnet ist, um einen maximalen Vorteil beim Verringern des Zeitintervalls, das erforderlich ist, um den Wortleitungsdraht auf Masse zu bringen, zu erreichen. Weil die WL-Wortleitungsverbindung häufig aus einem Refraktärmaterial besteht, kann mit ihrer Entladung eine erhebliche Verzögerung verbunden sein. Die Klemme 59 wird im allgemeinen am entgegengesetzten Ende von der Wortleitungsdecoder-/Treiberschaltung 58 aus Fig. 29 angeordnet, um eine minimale Zeitkonstante zu erreichen. Weil weiterhin alle nicht ausgewählten Wortleitungen bereits aktiv auf dem Massepotential gehalten werden, benötigt das Klemmvorrichtungs-Steuersignal CLMP keine spezielle Zeitsteuerung oder Decodierung und kann global geleitet werden, wodurch das Gesamtlayout und die Steuerlogik vereinfacht werden.
Wiederum mit Bezug auf Fig. 24 sei bemerkt, daß die Leseverstärker zur Zeit t&sub5; zu latchen beginnen. Die Wortleitungen werden dann zur Zeit t&sub7; reaktiviert, um die Informationen wieder in die Speicherzellen einzuspeichern. Es sollten angemessene Vorkehrungen getroffen werden, um zu bestimmen, wenn alle Daten entlang einer gegebenen Wort leitung zu den Bitleitungen übertragen worden sind, bevor die Wortleitung zur Zeit t&sub4; abgeschaltet wird. Weiterhin müssen die Leseverstärker, bevor die Wortleitung reaktiviert wird, ein angemessenes Differenzsignal aufweisen, das nicht überschrieben werden darf, wenn die Wortleitungen zur Zeit t&sub5; reaktiviert werden und die Plattenleitungen Rauschen durch die internen Zellenknoten koppeln, wie vorstehend beschrieben wurde.

Leseverstärkerrauschen

Die folgenden Signale, die Steuerleitungen für das Speicherfeld aus Fig. 18 und dem Leseverstärker aus Fig. 21 zugeordnet sind, sind in dem Zeitablaufdiagramm aus Fig. 22 dargestellt: Die Speicherzellen-Wortleitung WLO, die Referenzzellen-Wortleitung WRE, die gemeinsame Plattenleitung CPL, die Referenzzellen-Voraufladeleitung PCE, die Bitleitung BL und der Bitbalken BLb, sowie die Bitleitungs- und Leseverstärkerfreigabe-Steuerleitungen LATCH N und LATCH P. Vor der Zeit t&sub0; sind alle Signale mit Ausnahme des LATCH-N- Signals auf dem niedrigen Pegel. Zur Zeit t&sub0; wird die Referenzzellen-Voraufladeleitung auf den hohen Pegel gelegt. Zur Zeit t&sub1; werden die Wortleitungen WLO für den Speicher und die Referenzzelle WRE auf den hohen Pegel gelegt. Zur Zeit t&sub2; wird die gemeinsame Plattenleitung auf den hohen Pegel gelegt. Zur Zeit t3 sind die Ladungsinformationen aus dem Speicher und von ferroelektrischen Referenzzellenkondensatoren zu den entsprechenden Bitleitungen übertragen worden. Falls die durch die Ladungsübertragung der Informationen vom Speicher und von den Referenzzellenkondensatoren erzeugten Spannungspegel die Schwellen der in Fig. 21 dargestellten über Kreuz geschalteten Vorrichtungen des Leseverstärkers 30 übersteigen, wird Rauschen entlang den gemeinsamen Latch-Knoten LATCH P und LATCH N auf andere Leseverstärker übertragen.

Lösung zum Minimieren des Leseverstärkerrauschens

Zum Lösen des Problems des Leseverstärkerrauschens, wodurch die gemeinsamen Latch-Knoten Rauschen von einem Bitleitungssatz auf einen anderen in einem Feld übertragen, ist es erforderlich, das Latchen jedes Leseverstärkers mit einem getrennten Latch-Transistor für den LATCH-P-Knoten und den LATCH-N-Knoten zu isolieren. Die Isolation des Leseverstärkers ist in Fig. 23 dargestellt. Es ist jedoch zu verstehen, daß in Fig. 24 die Polaritäten der Latch-Signale in bezug auf Fig. 22 umgekehrt sind, weil die Gate- Elektroden der Transistoren M5 und M6 angesteuert werden, wodurch eine Logikinversion hinzugefügt wird. Das modifizierte Zeitablaufdiagramm ist in Fig. 24 dargestellt. Das LATCH- P-Signal und das LATCH-N-Signal sind durch das LCTP- bzw. das LCTN-Signal ersetzt. In Fig. 24 ist auch die Spannung der Bitleitungen BL und BLb dargestellt.
Mit Bezug auf das Zeitablaufdiagramm aus Fig. 24 wird für den Leseverstärker 31 aus Fig. 23, die Speicherzelle 28 aus Fig. 14 und die Referenzzelle 32 aus Fig. 15 die folgende Zeitsteuerungssequenz beschrieben. Vor der Zeit t&sub0; sind alle Signale mit Ausnahme des LCTN-Signals auf dem niedrigen Pegel. Zur Zeit t&sub0; wird das PCE-Voraufladesignal auf den hohen Pegel gelegt, und das LCTN-Signal beginnt in einen niedrigen Datenzustand überzugehen. Zur Zeit t&sub1; werden eine repräsentative ungerade Wortleitung WLO und eine gerade Referenzwortleitung WRE auf den hohen Pegel gelegt. Zur Zeit t&sub2; wird die gemeinsame Plattenleitung CPL auf den hohen Pegel gelegt. Es sei bemerkt, daß die durchgezogene CPL-Wellenform zum "Nur-Aufwärts-Lesen" verwendet wird und daß die gestrichelte CPL-Wellenform (zwischen den Zeiten t&sub2; und t&sub3; dargestellt) zum "Aufwärts-Abwärts-Lesen" verwendet wird. Ansprechend auf das Übergehen der CPL-Wellenform in einen hohen Logikzustand werden Spannungen auf der BL- und der BLb- Bitleitung gebildet. Die durchgezogenen Bitleitungsspuren sind die Bitleitungsspannungen, welche auf die "Nur- Aufwärts"-CPL-Wellenform ansprechen, während die gestrichel ten Bitleitungsspuren die auf die "Aufwärts-Abwärts"-CPL- Wellenform ansprechenden Bitleitungsspannungen sind. Die BLb- Wellenform ist das durch eine Speicherzelle mit einem "1"- Datenzustand erzeugte Signal, und die BL-Wellenform ist das durch eine Referenzzelle erzeugte Signal. Zur Zeit t&sub4; werden die WLO- und WRE-Wortleitungen auf den niedrigen Pegel gelegt, um eine Rauschisolation gemäß der vorliegenden Erfindung bereitzustellen. Zur Zeit t&sub5; wird das LCTP-Signal auf den niedrigen Pegel gelegt, wodurch das Latchen des Leseverstärkers eingeleitet wird. Zur Zeit tg leitet das LCTN- Signal den Übergang auf den hohen Pegel ein, der zur Zeit t&sub7; abgeschlossen wird. Zur Zeit t&sub7; werden die vollen Logikzustände auf der BL- und der BLb-Leitung erzeugt. Zur Zeit t&sub7; werden die WLO- und die WRE-Wortleitung wieder auf den hohen Pegel gelegt. Es sei bemerkt, daß die WLO-Wellenform auf eine Spannung oberhalb des VCC-Versorgungspegels hochgeladen wird, um den Logikzustand vollständig in den ferroelektrischen Speicherzellenkondensator wiedereinzuschreiben. Zur Zeit t&sub3; wird die gemeinsame Plattenleitung auf den niedrigen Pegel getrieben. Zur Zeit t&sub9; wird das LCTP-Signal auf den hohen Pegel gelegt, und es wird das nicht dargestellte Bitleitungs-Vorauflade-Zeitsignal aktiviert, wodurch die Bitleitungen auf den anfänglichen Niederspannungszustand zurückgesetzt werden. Zur Zeit t&sub1;&sub0; werden die Wortleitungen auf den niedrigen Pegel gelegt. Die durchgezogenen Linien von der Zeit t&sub9;, an stellen eine "Rückkehr-auf-Null- (RTZ)"-Leseverfahrensoption dar, wobei in den Speicherzellen zu der Zeit, zu der die Wortleitungen ausgeschaltet werden, keine Ladung verbleibt. Ein alternatives "Nicht-Rückkehr-auf- Null-(NRTZ)"-Leseverfahren ist durch die gestrichelten LCTP- und BLb-Wellenformen von der Zeit t&sub9;, an dargestellt, wobei zu der Zeit, zu der die Wortleitungen abgeschaltet werden, in den Logische-Eins-Datenzustands-Speicherzellen Ladung verbleibt. Bei den Ausführungsformen des Rauschisolations-Leseverfahrens gemäß der vorliegenden Erfindung kann entweder das RTZ- oder das NRTZ-Verfahren verwendet werden.

Ferroelektrisches 1T/1C-Speicherblockdiagramm

Fig. 25 zeigt ein Blockdiagramm für einen ferroelektrischen Speicherentwurf, worin ein einziges Speicherkernfeld 46 dargestellt ist. Dieses Blockdiagramm zeigt die wesentliche direkte Peripherieschaltungsanordnung, die zur Verbindung mit dem Speicherfeld 46 erforderlich ist. Die in Fig. 25 dargestellten Blöcke sind in den Fig. 27-30 und 33-38 dargestellt und werden anhand dieser in näheren Einzelheiten beschrieben.
Das Speicherfeld gemäß der vorliegenden Ausführungsform verwendet eine gefaltete Bitleitungsarchitektur, wie vorstehend beschrieben wurde. Der Speicherkern 46 des in Fig. 25 dargestellten 1T/1C-Speichers ist durch Anordnen der einzelnen in den Fig. 27 und 28 dargestellten Speicher- und Referenzzellen in Zeilen und Spalten aufgebaut. Jede Speicherzelle MC besteht aus einem Paar von 1T/1C-Speicherzellen. Diese Speicherzellen sind in Fig. 27 dargestellt. Eine der 1T/1C-Speicherzellen ist mit einer geraden Wortleitung WLE verbunden, und die andere 1T/1C-Speicherzelle ist mit einer ungeraden Wortleitung WLO verbunden. Es sei weiterhin bemerkt, daß in der in Fig. 25 dargestellten Konfiguration die gemeinsame Plattenleitung CPL0 bis CPLN zwischen benachbarten Zeilen von Speicherzellen geteilt wird, wenngleich, falls erwünscht, auch getrennte Plattenleitungen verwendet werden können. Zusätzlich zu einer gefalteten Bitleitungsarchitektur verwendet das Speicherfeld aus Fig. 25 auch verdrillte Bitleitungen (in Fig. 25 nicht dargestellt, siehe Fig. 32). Für das Verdrillen von Bitleitungen ist die Verwendung von vier Referenzzellen für das geeignete Lesen erforderlich. Acht repräsentative Referenzzellenblöcke 48 sind in dem Blockdiagramm aus Fig. 25 mit "Referenzzelle 4X" bezeichnet. Jeder Referenzzellenblock 48 ist im Schaltungsdiagramm aus Fig. 28 in näheren Einzelheiten dargestellt. Jeder Referenzzellen-4X-Referenzblock 48 enthält vier einzelne Referenzzellen, die mit zwei Spalten und zwei Referenzzellen, also mit zwei Sätzen von Bitleitungspaaren 50 (BL/BLb) oder bis zu insgesamt vier Bitleitungen, verbunden sind. Ein detailliertes Schaltungsdiagramm für die vier einzelnen 1T/1C-Referenzzellen ist in Fig. 28 dargestellt. Immer dann, wenn eine Wortleitung für die Speicherzelle MC angesteuert wird, wird die geeignete Referenzzelle im Block 48 mit der komplementären Bitleitung verbunden, so daß Bitleitungspaare miteinander gepaart werden. Eine Bitleitung wird mit einer Speicherzelle MC verbunden, und eine benachbarte Bitleitung wird mit einer Referenzzelle im Block 48 verbunden. Die Verbindung von Referenzzellen wird logisch auf der Grundlage des Orts der bestimmten Wortleitung, auf die zugegriffen wird, bestimmt. Das physikalische Layout der Speicherzellen MC im Feld 46 ist derart, daß jede Wortleitung WL eine Speicherzelle bei jedem zweiten Bit ansteuert.
Die Bitleitungspaare 50 weisen Spalten auf, die mit zwei Leseverstärkern im Block 52 verbunden sind, wie im Blockdiagramm aus Fig. 25 angegeben ist. Die detaillierte Schaltungsschematik für den Leseverstärkerblock 52 ist in Fig. 35 dargestellt. Jeder Leseverstärkerblock 52 weist zwei individuelle Leseverstärker auf, die zwei Spalten oder zwei Bitleitungspaare 50 bedienen. Die Leseverstärker werden durch einen Latch-Treiber 53 angesteuert, der das LCTP- und das LCTN-Ansteuersignal liefert. Das detaillierte schematische Diagramm für den Latch-Treiber 53 ist in Fig. 38 dargestellt. Am unteren Teil des Felds 46 befinden sich mit "Bit-Voraufladung" bezeichnete Blöcke 54, welche sich weiter in Spaltenrichtung erstrecken, welche Vorrichtungen zum Initialisieren der Bitleitungen 50 auf null Volt enthalten. Die Bitleitungs-Voraufladeschematik ist in Fig. 36 dargestellt und wird anhand dieser nachstehend in näheren Einzelheiten beschrieben. Ganz am unteren Teil von Fig. 25 sind acht Spalten mit einem mit "Spaltendecodierer 8X" bezeichneten Spaltendecodierer 56 verbunden. Die Schematik für den Decodiererblock 56 ist in Fig. 37 dargestellt und wird nachstehend in näheren Einzelheiten beschrieben. Der Spaltendecodierer 56 ist mit acht Bitleitungspaaren oder Spalten 50 verbunden und überträgt die Daten in Bytes (8 Bits) für die gewählte Wortleitung zu einer anderen Peripherieschaltungsanordnung.
Die Wortleitungen WL werden durch die mit "WLDEC" bezeichnete Wortleitungs-Decodiererblöcke 58 ausgewählt und angesteuert. Die Schematik für den Wortleitungsdecodierer ist in Fig. 29 dargestellt und wird nachstehend in näheren Einzelheiten beschrieben. In ähnlicher Weise werden die Referenzwortleitungen WRE und WRO durch die mit "REFDEC" bezeichneten Referenz-Wortleitungs-Decodiererblöcke 60 ausgewählt und angesteuert. Die Schematik für den Referenz- Wortleitungsdecodierer ist in Fig. 34 dargestellt und wird nachstehend in näheren Einzelheiten beschrieben. Jeder Wortleitungsdecodierer 58 wählt, wenn er ausgewählt wird, einen Plattenleitungstreiber 62 in dem Feld aus. Die Plattenleitungstreiber 62 sind mit "PLTDRV" bezeichnet. Die detaillierte Schematik für den Plattenleitungstreiber 62 ist in Fig. 33 dargestellt und wird nachstehend in näheren Einzelheiten beschrieben. Für die in Fig. 25 dargestellte Feldkonfiguration sind die Plattenleitungen CPL0-CPLN einem Paar benachbarter Zeilen gemeinsam. Jede gemeinsame Plattenleitung CPL0-CPLN wird dann durch einen jeweiligen PLTDRV- Plattentreiber 62 angesteuert.
Optionale Referenz-Plattenleitungstreiber sind in dem Blockdiagramm aus Fig. 25 nicht dargestellt. Plattentreiber können verwendet werden, um die Referenzplattenleitungen in der gleichen Weise wie die Speicherfeld-Plattenleitungen anzusteuern, falls dies erwünscht ist, oder die Referenzplattenleitungen können einfach geerdet werden. Jede dieser Funktionen ist auf dem Speicherchip Metallmaskenprogrammierbar oder auf andere Weise programmierbar, falls dies erwünscht ist. Falls die gepulste Ansteueroption erwünscht ist, kann eine Plattenleitungs-Treiberschaltung in der Art der Plattenleitungs-Treiberschaltung 62, die in Fig. 33 dargestellt ist, verwendet werden.
Der im Blockdiagramm aus Fig. 25 dargestellte Voraufladetreiber 68 kann jede beliebige Standard-CMOS-Treiberschaltung verwenden, die eine geeignete Zeitsteuerung und Funktionalität aufweist. Der Voraufladetreiber 68 wird verwendet, um die mit PCO0, PCE0, PC01 und PCE1 in Fig. 25 bezeichneten Steuersignale zu steuern, die zum Initialisieren des ferroelektrischen Referenzkondensators verwendet werden.
In Fig. 26 ist ein Blockdiagramm eines 1T/1C-Speichers dargestellt, der hinsichtlich des Layouts eher einem wirklichen Speicherchip ähnelt. Es sei bemerkt, daß es zwei Speicherkerne 46 gibt und daß die WLDEC-Wortleitungsdecodierer 58 zwei Sätze mit Plattentreibern 62 gekoppelter Ausgänge aufweisen. Die Wortleitungsdecodierer sind zwischen den zwei Speicherkernen 46 angeordnet. Die Plattentreiber 62 sind tatsächlich in Intervallen (in Fig. 26 nicht dargestellt, am besten in Fig. 32 ersichtlich) innerhalb der Speicherkerne 46 angeordnet. Es ist anhand der individuellen schematischen Diagramme der Referenz-Zeilenleitungsdecodierer 60 und der Speicherfeld-Wortleitungsdecodierer 58 ersichtlich, daß die beiden Sätze von Decodierern die Speicherkerne 46 auf beiden Seiten symmetrisch ansteuern.
Die individuellen schematischen Diagramme für die in den Fig. 25 und 26 dargestellten Blöcke sind in den Fig. 27-30 und 33-38 in näheren Einzelheiten dargestellt, und ihre Struktur, ihr Zeitablauf und ihre Arbeitsweise werden anhand dieser in näheren Einzelheiten beschrieben.
In Fig. 27 sind zwei 1T/1C-Speicherzellen dargestellt, welche die in Fig. 25 dargestellten Mc-Speicherzellenblöcke aufweisen. Eine erste Zelle weist einen mit einem ferroelektrischen Kondensator CF1 gekoppelten Zugriffstransistor M1 auf. Der Transistor M1 ist mit der BL-Bitleitung und der WLO-Wortleitung gekoppelt. Der ferroelektrische Kondensator CF1 ist mit der gemeinsamen CPL-Plattenleitung gekoppelt. Eine zweite Zelle weist einen mit einem ferroelektrischen Kondensator CF2 gekoppelten Zugriffstransistor M2 auf. Der Transistor M2 ist mit der BLb-Bitleitung und der WLE- Wortleitung gekoppelt. Der ferroelektrische Kondensator CF2 ist auch mit der gemeinsamen CPL-Plattenleitung gekoppelt. Es sei auf die zusätzlichen Drähte WLES und WLOS in der Zelle hingewiesen. Diese Drähte sind Nebenschluß-Polysiliciumdrähte, die im Zellenlayout verwendet werden, um die Gesamt- Wortleitungsverzögerung zu verringern, und sie werden nachstehend in näheren Einzelheiten mit Bezug auf die Fig. 40 und 41 beschrieben. Die WLES- und WLOS-Drähte verlaufen parallel zu den wirklichen Wortleitungen und vergrößern das Layout nicht zusätzlich. Die WLES- und WLOS-Drähte sind nur an Bruchstellen in dem Feld verbunden, wie sie an der Verbindung zu den Plattentreibern und Wortleitungsdecodierern und an den Rändern des Felds auftreten.
Mit Bezug auf die Referenzzellenschematik aus Fig. 28 sei bemerkt, daß die Arbeitsweise und die Struktur denjenigen gleichen, die zuvor mit Bezug auf Fig. 15 beschrieben wurden. Es sei bemerkt, daß die Schematik vier getrennte 1T/1C-Referenzzellen aufweist. Eine erste Referenzzelle weist einen N-Kanal-Transistor MR1 und einen P-Kanal-Transistor MR2 sowie einen ferroelektrischen Referenzkondensator CR1 auf. Eine zweite Referenzzelle weist einen N-Kanal-Transistor MR3 und einen P-Kanal-Transistor MR4 sowie einen ferroelektrischen Referenzkondensator CR2 auf. Die erste und die zweite Referenzzelle sind mit der Referenzwortleitung WRE, der Referenzplattenleitung PRE und der Referenzvoraufladeleitung PCE gekoppelt. Die erste Referenzzelle ist auch mit der Bitleitung BLb0 gekoppelt, und die zweite Referenzzelle ist auch mit der Bitleitung BLb1 gekoppelt. Eine dritte Referenzzelle weist einen N-Kanal-Transistor MR5 und einen P- Kanal-Transistor MR6 sowie einen ferroelektrischen Referenzkondensator CR3 auf. Eine vierte Referenzzelle weist einen N- Kanal-Transistor MR7 und einen P-Kanal-Transistor MR8 sowie einen ferroelektrischen Referenzkondensator CR4 auf. Die dritte und die vierte Referenzzelle sind mit der Referenz wortleitung WRO, der Referenzplattenleitung PRO und der Referenzvoraufladeleitung PCO gekoppelt. Die dritte Referenzzelle ist auch mit der Bitleitung BL0 gekoppelt, und die vierte Referenzzelle ist auch mit der Bitleitung BL1 gekoppelt.
Wie mit Bezug auf Fig. 15 erklärt wurde, besteht die Schlüsselfunktion der in Fig. 28 dargestellten Referenzzellen darin, auf der Bitleitung eine Ladungs-geteilte Referenzspannung bereitzustellen, die zwischen die logische Null-Spannung und die logische Eins-Spannung gelegt ist, welche von den ferroelektrischen Mc-Speicherzellen erzeugt werden. Das Zeitablaufdiagramm für die in den Fig. 15 und 28 dargestellten Referenzzellen wurde mit Bezug auf Fig. 24 beschrieben, und das Layout für eine Referenzzelle gemäß einer Ausführungsform der vorliegenden Erfindung wird nachstehend mit Bezug auf die Fig. 43-46 beschrieben.
Mit Bezug auf Fig. 29 sei bemerkt, daß der Wortleitungsdecodierer ein standardmäßiges Klemmen nicht ausgewählter Wortleitungen beim Codieren und ein Hochladen zum Anwenden des vollen Versorgungsspannungspotentials an die Wortleitungen bietet. Der Grundbetrieb des Wortleitungsdecodierers ist in der anhängigen Patentanmeldung mit der laufenden Nummer 08/663 032 beschrieben, die auf den Erwerber der vorliegenden Erfindung übertragen wurde und den Titel "Low Voltage Bootstrapping Circuit" aufweist. Die Wortleitungs-Decodiererschaltung aus Fig. 29 weist auch eine Einrichtung zum Isolieren der Wortleitungstakte WLCLKIL, WLCLK2L, WLCLKIR und WLCLK2R von den Wortleitungen WLE und WLO auf, wenn das Hochladen angewendet wird. Die Wortleitungsisolation wird durch das Steuersignal CTL erreicht.
Die in Fig. 29 dargestellte Wortleitungs-Decodiererschaltung 58 weist Transistoren M1 bis M22 und Inverter N23 und N24 auf, welche eine Latch-Stufe bilden. Der P-Kanal- Transistor M1 empfängt das Vorauflade-Steuersignal PCB, und die N-Kanal-Transistoren M2 bis M4 empfangen Adressen leitungssignale AX, AY und AZ. Die Ausgabe am Knoten 64 wird durch die Arbeitsweise der Latch-Stufe N23, N24 aufrechterhalten. Die Transistoren M5 und M6 bilden einen Inverter, dessen Versorgungsanschluß durch das CTL-Signal gesteuert wird. Die Transistoren M7, M11, M15 und M19 sind die Isolationstransistoren, die es den Gate-Elektroden der Transistoren M8, M12, M16 und M20 ermöglichen, die ausgewählten WLE- und WLO-Wortleitungen hochzuladen. Es sei bemerkt, daß die Wortleitungs-Treiberschaltung symmetrisch ist, wodurch zwei ungerade und zwei gerade Wortleitungssignale für den linken und den rechten Abschnitt des Speicherfelds bereitgestellt werden. Der Wortleitungsdecodierer 58 empfängt auch vier Wortleitungs-Taktsignale WLCLK1L, WLCLK1R, WLCLK2L und WLCLK2R, welche die gewünschte Wortleitung auswählen.

Plattenleitungssegmentierung

Beim Aufbauen großer Zellenfelder beim Entwurf eines ferroelektrischen Speichers sollte der verwendeten Architektur Aufmerksamkeit geschenkt werden. Ferroelektrische Speicher haben gegenüber herkömmlichen DRAMs die zusätzliche Anforderung eines zusätzlichen Steuerdrahts, der Plattenleitung, um das Polarisieren der ferroelektrischen Speicherzellen zu ermöglichen. Der Leistungsverbrauch in einem ferroelektrischen Speicher wird im allgemeinen durch das Laden und Entladen der Bitleitungskapazität bestimmt. Dies ähnelt der Natur des Leistungsverbrauchs in einem DRAM. Ein Schema zum Segmentieren der Plattenleitungen und für die Gesamt-Feldarchitektur für einen ferroelektrischen 1T/1C-Speicher gemäß einer Ausführungsform der vorliegenden Erfindung wird nachstehend beschrieben. Die Segmentierung der Plattenleitung und die Unterteilung der Speicherblöcke verringern die Gesamt- Ermüdungsanforderungen für eine ferroelektrische Speicherzelle, und sie verringern zusätzlich die Chip-Betriebsleistung und die erzeugten Stromtransienten.
Fig. 31 ist die Gesamt-Chiparchitektur für einen 1- Megabit-Speicher. Der Ansatz der Architektur gemäß der vorliegenden Erfindung läßt sich nach Wunsch leicht auf höhere oder niedrigere Dichten erweitern. Die in Fig. 31 dargestellte Architektur unterteilt den Speicher in vier Hauptblöcke 110 mit jeweils 256 KB, wobei sich das "K" auf den binären Wert von 1024 oder in dezimaler Form auf insgesamt 262144 Bits bezieht. Jeder Hauptblock 110 enthält einen Wortleitungsdecodierer 112, der Speicherfeldabschnitte 108 in beiden Richtungen symmetrisch einteilt und ansteuert. Der Wortleitungsdecodierer 112 ist in der Lage, eine von 512 Zeilen auszuwählen, und er kann weiterhin ausgewählt werden, um entweder die linke oder die rechte Hälfte des Speicherfelds 108 anzusteuern. Das Decodieren ermöglicht die Auswahl von 256 Spalten in der rechten oder in der linken Hälfte des Speicherfelds.
Fig. 32 zeigt weitere Einzelheiten des Wortleitungsdecodierers 112 und von einem, der Speicherfelder 108 aus Fig. 31. Fig. 32 zeigt weiterhin die Unterteilung des Speicherfelds 108 in vier Spaltenabschnitte 114, vier Blöcke von Leseverstärkern 116, vier Blöcke von Referenzzellen 118, vier Blöcke von Plattenleitungstreibern 120, vier Blöcke von Bitleitungs-Voraufladeschaltungen 122 und vier Blöcke von Spaltendecodierern 124. In Fig. 32 sind weiterhin lokale E/A-Leitungen 126, mit "MA" bezeichnete acht Hauptleseverstärker 128 sowie globale Datenleitungen 130 dargestellt. Jede in Fig. 32 dargestellte Plattentreiberschaltung 120 treibt einen Spaltenabschnitt 114. Es sei bemerkt, daß jeder Spaltenabschnitt 114 64 Spalten/Bitleitungs-Paare aufweist. Die Plattenleitungstreiber 120 sind an zwei Orten entlang der Wortleitung zwischen Spaltenabschnitten 114 paarweise angeordnet, um die minimale Verwendung der Chipfläche zu ermöglichen, wie in Fig. 32 dargestellt ist. Weiterhin wird durch diese Anordnung die Verzögerung beim Ansteuern eines beliebigen der vier Segmente von Spaltenabschnitten 114 entlang der Gesamt-Wortleitungslänge von 256 Spalten optimiert (minimiert). Das paarweise Anordnen der Plattenleitungs-Treiberschaltungsanordnung auf diese Weise ermöglicht das Teilen der verschiedenen Steuerschaltungsanordnungen und Leistungsbusleitungen zum Verringern der verwendeten Gesamtchipfläche. Die Auswahl von einem von vier Plattentreibern 120, die nur einen Spaltenabschnitt 114 des Speicherfelds 108 ansteuern, verringert die auf die Speicherzellen einwirkende Ermüdung. Verschiedene Verfahren haben Plattenleitungen für alle angesteuerten Zellen entlang einer Wortleitung aktiviert, wodurch alle Zellen entlang der ausgewählten Wortleitung der Ermüdung unterlagen.
Wiederum mit Bezug auf Fig. 31 sei bemerkt, daß immer dann, wenn auf einen bestimmten Wortleitungsdecodierer 112 in einem der vier Hauptblöcke 110 zugegriffen wird, entweder auf die rechte oder die linke Hälfte des Speicherfelds 108 zugegriffen wird. Alle 256 ferroelektrischen Speicherzellen der vier Blöcke von Spaltenabschnitten 114 aus Fig. 32 werden aktiviert, wobei die ferroelektrischen Speicherzellen mit Bitleitungen verbunden werden. Entlang dieser Wortleitung befinden sich nur bei einem der Spaltenabschnitte 114 die Leseverstärker 116, die Plattentreiber 120, die Spaltendecodierer 124 und die Bitleitungs-Voraufladeblöcke 122 im aktiven Modus. Zum Gewährleisten, daß die restlichen drei Spaltenabschnitte 114 nicht gestört werden, werden die restlichen Bitleitungs-Voraufladeblöcke 122 aktiv gelassen. Weiterhin werden die Plattentreiber 120, die Leseverstärker 116 und die Spaltendecodierer 124 für diese Blöcke auch ausgeschaltet gelassen. Hierdurch wird gewährleistet, daß, wenngleich die ferroelektrischen Speicherzellen über die aktivierte Wortleitung mit den zugeordneten Bitleitungen verbunden werden, kein Spannungspotential angewendet wird, um den Polarisationszustand der Speicherzelle zu stören. Durch Segmentieren der Plattenleitungen auf diese Weise und durch weiteres Decodieren der Leseverstärker, so daß nur der ausgewählte Spaltenabschnitt 114 aktiviert wird, wird der Gesamtenergieverbrauch stark verringert. Weil nur 64 von möglichen 256 Spalten durch das Plattenleitungssegment angesteuert werden, wird die Gesamt-Plattenleitungsverzögerung um einen Faktor 16 verringert. Sowohl R (der Widerstand der Plattenleitung) als auch C (die Kapazität der ferroelektrischen Speicherzellen und des Plattenleitungsdrahts) werden um ein Viertel verringert. Hierdurch wird die Gesamt- RC-Verzögerung auf 1/4 · 1/4 oder 1/16 verringert, wodurch die Chipleistung stark verringert wird und die Zugriffszeit verbessert wird.
Jeder Spaltendecodiererblock 124 ist mit einem gemeinsamen Satz von sechzehn Drähten (acht Wahr/Komplement-Paare) lokaler E/A-Leitungen 126 verbunden. Diese lokalen E/A- Leitungen 126 übertragen das Signal von den Bitleitungen über den Spaltendecodier zu acht Hauptverstärkern 128. Diese Hauptverstärker 128 steuern dann acht globale Datenleitungen 130 an, die mit allen vier Hauptblöcken 110 aus Fig. 31 verbunden sind.
Die vorliegende Ausführungsform verwendet daher ein segmentiertes Plattenleitungsschema. Dieser Ansatz einer segmentierten Plattenleitung ermöglicht ein Verringern des Energieverbrauchs, ein Verringern des Flächenverbrauchs, ein Verringern der Speicherzugriffszeit und ein Vermindern der Anzahl der Lese/Wiedereinspeicher-Zyklen, die die ferroelektrischen Speicherkondensatoren während des normalen Schaltungsbetriebs durchmachen. Wenngleich die vorliegende Ausführungsform eine Plattenleitungs-Segmentlänge verwendet, die ein Viertel derjenigen der Wortleitungslänge beträgt, würde jede Unterteilung der Wortleitung, die ein Plattenleitungssegment erzeugt, das kleiner als das Wortleitungssegment ist, einen ähnlichen Vorteil erreichen. Eine detaillierte Analyse des Ausgleichs zwischen der Flächenwirksamkeit gegenüber der Funktionsweise des Plattentreibers kann erfolgen, um die optimale Plattensegmentunterteilung in bezug auf die Wortleitungslänge vorherzusagen. Dieser Ansatz einer segmentierten Plattenleitung ermöglicht ein Verringern des Energieverbrauchs, weil nur die Spalten, die mit dem gewählten Plattenleitungssegment verbunden sind, gelesen und wiederhergestellt werden, weshalb nur für diese Spalten das Aktivieren ihrer jeweiligen Leseverstärker erforderlich ist. Weil das Ansteuern der Bitleitungskapazität durch die Spalten-Leseverstärker typischerweise der größte Beitrag zum Betriebsstrom für einen ferroelektrischen Speicher ist, ist eine erhebliche Leistungsverringerung möglich. Alle Bitleitungen, die mit der ausgewählten Wortleitung, jedoch nicht mit dem ausgewählten Plattenleitungssegment verbunden sind, bleiben auf dem Massepotential gehalten, was in Kombination mit einem inaktiven Plattensegment zu keiner Störung der ferroelektrischen Kondensatoren führt, die mit diesen nicht ausgewählten Plattenleitungssegmenten verbunden sind. Es wird Fläche eingespart, weil der Wortleitungs-Decodiererblock nur einmal für alle N Plattenleitungssegmente wiederholt wird. Die Zugriffszeit wird verringert, weil die kapazitive Last, die der Plattentreiber sieht, infolge des kürzeren Plattenleitungssegments geringer ist, woraus sich im Vergleich zu einem Ansatz ohne Segmentierung nur ein Bruchteil der Kapazität ergibt. Dies ist erheblich, weil die wirksame Kapazität des Plattenleitungssegments infolge ihrer Verbindung mit mehreren ferroelektrischen Kondensatoren mit einer natürlicherweise hohen Dielektrizitätskonstanten recht hoch sein kann, wodurch eine viel höhere Stromansteuerfähigkeit erforderlich ist als sie eine Plattentreiberzelle innerhalb der Teilung liefern kann, es sei denn, die Plattenleitung ist wie gemäß der vorliegenden Erfindung segmentiert. Ohne die Plattenleitungssegmentierung wäre die Anstiegs- oder Abfallszeit der gewählten Plattenleitung erheblich höher als diejenige, die mit der Segmentierung verwirklicht wird, und die Anstiegsgeschwindigkeit der Plattenleitungsflanken ist für die Gesamtschaltungsgeschwindigkeit entscheidend, weil sie im kritischen Weg der Speicherzugriffs- und Zykluszeit enthalten sind. Die ferroelektrischen Kondensatoren spüren in der Hinsicht eine geringere Ermüdung, daß nur jene Zellen, die mit dem gewählten Plattenleitungssegment verbunden sind, den destruktiven Auslesevorgang durchmachen, bei dem, abhängig vom in der interessierenden Zelle vorhandenen Datenzustand, das Schalten des Polarisationszustands des abgefragten Kondensators auftreten kann, was zu einer Verringerung der praktischen Restlebensdauer des Kondensators als ein zuverlässiges nichtflüchtiges Datenspeicherelement führt.
Das schematische Diagramm für die gemeinsame Plattenleitungs-Treiberschaltung 62 ist in Fig. 33 dargestellt. Es wurde ein komplexes Logikgatter entwickelt, das sowohl mit dem gemeinsamen Plattenleitungsschema als auch mit der Tatsache, daß gemäß der vorliegenden Erfindung die gewählte Wortleitung (WLO oder WLE) vor dem Lesen auf den niedrigen Pegel getrieben wird, um unerwünschte datenabhängige Rauscheffekte zu vermindern, verträglich ist. Die Auswahl der gemeinsamen Plattenleitung wird durch Verwenden der Signale WLE oder WLO vom gewählten Wortleitungsdecodierer 58 zuzüglich zur PLCLK-Eingabe erreicht. Die Adressendecodierung wird beim Erzeugen des PLCLK-Signals in Übereinstimmung mit dem vorstehend beschriebenen Schema unterteilter Plattenleitungssegmente verwendet. Die PLCLK-Eingabe läuft vertikal durch den Plattentreiberblock 62, senkrecht zur Plattenleitung und zur Wortleitung, jedoch parallel zu den Bitleitungen. Dieses Signal erfüllt zwei Funktionen, nämlich eine Zeitsteuerung für die gemeinsame Plattenleitung und die Auswahl des richtigen Plattenleitungssegments. Logisch ist die Schaltung eine ODER-Funktion der Wortleitungseingaben WLE und WLO, gefolgt von einer UND-Funktion zwischen der ODER- Ausgabe und der PLCLK-Eingabe, schließlich gefolgt von einem Inverter, der den geeigneten Datenzustand am CPL-Ausgang bei einer erhöhten Stromansteuerung liefert. Es ist eine Latch- Stufe vorhanden, die aus dem Ausgangsinverter (M10, M11 und M12) und dem Inverter N1 besteht. Diese ist erforderlich, um der Anforderung Rechnung zu tragen, daß das Plattenleitungssegment CPL auf VCC gehalten wird, wenngleich die gewählte Wortleitung WLE oder WLO kurz vor dem Lesen auf den niedrigen Pegel getrieben wird. Diese Kombination von Signalen kann während des "Nur-Aufwärts"-Lesens auftreten. Die Latch-Stufe ist auch für einen Plattentreiber erforderlich, der mit einem nicht ausgewählten Wortleitungspaar verbunden ist, wobei WLE und WLO auf dem niedrigen Pegel liegen, wobei dieses, in einem Speicherblock mit einem aktiven PLCLK-Signal liegt, so daß PLCLK auf den hohen Pegel getrieben wird. Der Ausgang des Logikgatters ist für diesen Satz von Eingaben potentialfrei, so daß die Latch-Stufe gewährleistet, daß der Ausgangsknoten CPL aktiv auf Masse gehalten wird.
Das komplexe ODER/UND-Logikgatter enthält P-Kanal-Transistoren M1-M3 und M7 sowie N-Kanal-Transistoren M4-M6. Die Gate-Elektroden der Transistoren M1 und M4 und der Transistoren M2 und M6 empfangen das WLO- bzw. das WLE- Signal. Das PLCLK-Signal wird von den Gate-Elektroden der Transistoren M3, M5 und M7 empfangen. Die Ausgangs-Inverter- /Treiberschaltung enthält den Inverter N1, den P-Kanal- Transistor M12 und die N-Kanal-Transistoren M10 und M11. Die getrennten N-Kanal-Transistoren M10 und M11 sind für ein Metallmasken-programmierbares Ansteuern dargestellt. Wie ersichtlich ist, kann der CPL-Knoten nur dann auf den hohen Pegel getrieben werden, wenn entweder WLE oder WLO auf dem hohen Pegel liegt und PLCLK auf dem hohen Pegel liegt. Hierdurch wird die Latch-Stufe überschrieben und CPL auf den hohen Pegel getrieben. Sobald dieses Ereignis auftritt, kann PLCLK die Latch-Stufe über M3 überschreiben, um CPL auf den niedrigen Pegel zu treiben, wobei dies unabhängig vom Zustand von WLE oder WLO ist. Hierdurch wird ermöglicht, daß das "Aufwärts-Abwärts"-Leseverfahren richtig funktioniert.
Das schematische Diagramm für den Referenz-Wortleitungsdecodierer 60 ist in Fig. 34 dargestellt. Die Schaltung ähnelt der vorstehend mit Bezug auf Fig. 29 beschriebenen Wortleitungs-Decodiererschaltung 58. Ein Unterschied zwischen der Arbeitsweise des Wortleitungsdecodierers 58 und des Referenz-Wortleitungsdecodierers 60 betrifft das Adressieren des Decodierers. Es ist wichtig zu gewährleisten, daß die Auswahl des Referenzdecodierers 60 die richtige Referenzzelle verbindet, auf deren Grundlage die Wortleitung ausgewählt wird. Ansonsten gleicht die Arbeitsweise dem regelmäßigen Feld-Wortleitungsdecodierer. Die Schaltungsschematik gleicht im wesentlichen derjenigen für die Wortleitungs-Decodiererschaltung 58.
Fig. 35 zeigt ein schematisches Diagramm für zwei Leseverstärker 52. Jeder individuelle Leseverstärker verwendet zwei individuelle Latch-Vorrichtungen M6 und M5 oder M14 und M13 zur Rauschisolation, wie vorstehend erörtert wurde, und wird durch das LCTN- bzw. das LCTP-Signal angesteuert. N- Kanal-Transistoren M3 und M4 oder M11 und M12 und P-Kanal- Transistoren M1 und M2 oder M9 und M10 bilden eine über Kreuz geschaltete Latch-Stufe. Die N-Kanal-Transistoren M7, M16 und die P-Kanal-Transistoren M8, M15 sind wie dargestellt zwischen individuelle Leseverstärker geschaltet. Der Transistor M7 ist zwischen die Source/Drain-Elektrode des Transistors M3 und die Source/Drain-Elektrode eines äquivalenten Transistors an einem benachbarten Leseverstärker geschaltet. Der Transistor M8 ist zwischen die Source/Drain-Elektrode des Transistors M2 und die Source/Drain-Elektrode eines äquivalenten Transistors an einem benachbarten Leseverstärker geschaltet. Die Transistoren M7, M8 und M16, M15 werden als "Pinning-Vorrichtungen" bezeichnet. Diese Vorrichtungen treten in dem Blockdiagramm aus Fig. 25 nicht auf und sind stets ausgeschaltet. Es sei bemerkt, daß die Gate-Elektroden der Transistoren M7 und M16 an Masse gelegt sind und daß die Gate-Elektroden der Transistoren M8 und M15 auf die VCC- Versorgungsspannung gelegt sind. Die Transistoren M7, M8 und M16 sowie M15 werden verwendet, um benachbarte Diffusionen in dem Layout voneinander zu isolieren und um einen Ausgleich parasitärer Kapazitäten bei einer Fehlausrichtung zu ermöglichen, so daß die Source/Drain-Diffusionskapazitäten der Transistoren M3-M4, M1-M2, M11-M12 und M9-M10 ausgeglichen sind. Das Anordnen und Stapeln der über Kreuz geschalteten P-Kanal- und N-Kanal-Transistoren M1-M4 und M9-M12 ist daher wichtig und wird nachstehend in näheren Einzelheiten mit Bezug auf das Layout aus den Fig. 47-50 sowie Fig. 51 erklärt. Das physikalische Layout der Vorrichtungen ermöglicht das Hinzufügen der getrennten Latch- Vorrichtungen M5, M6 und M13, M14 und beseitigt auch ein inhärentes resistives Ungleichgewicht, falls die Transistoren M1-M4 oder M9-M12 vertikal im Abstand einer Spalte übereinandergestapelt werden.
Das schematische Diagramm für die Bitleitungs- Voraufladeschaltung 54 ist in Fig. 36 dargestellt. Die gemeinsame Gate-Elektrode der N-Kanal-Transistoren M1, M2, M3 und M4 empfängt das PRCH-Voraufladesignal zum Voraufladen der Bitleitungen. Die Transistoren M5 und M6 sind gesperrt, und sie sind Layout-Hilfen, die zum Isolieren von Diffusionen benachbarter Bitleitungen und zum Ermöglichen eines kapazitiven Ausgleichs bei einer Fehlausrichtung verwendet werden, wie vorstehend beschrieben wurde.
In Fig. 37 ist ein schematisches Diagramm des Spaltendecodierers 56 dargestellt. Der Spaltendecodierer 56 verwendet einen einzigen N-Kanal-Transistor M1-M16 als ein Übertragungs-Gatter, wobei es sich nicht um ein vollständiges N- und P-Übertragungsgatter handelt. Das Lesen und Schreiben ist daher nur auf einen Spannungsausschlag von VCC-VTN beschränkt (VTN ist eine N-Kanal-Transistor-Schwellenspannung). Ein einziges N-Kanal-Übertragungsgatter ist jedoch besser für Schaltungsentwürfe mit geringen Spaltenabständen geeignet. Die Gate-Elektroden der N-Kanal-Transistoren M17 bis M24 sind mit dem EQ-Steuerdraht verbunden. Diese Vorrichtungen bilden eine Hälfte einer Isolationsvorrichtung, die sich zwischen benachbarten Spalten befindet. Wiederum werden die Isolationsvorrichtungen für eine Layout-Hilfe verwendet, um ein durch die Fehlausrichtung von Masken hervorgerufenes Kapazitätsungleichgewicht zu lösen. Die Transistoren M17-M24 sind Ausgleichstransistoren, die verwendet werden, um zu Beginn des Lesezyklus gleiche Spannungen zwischen benachbarten Bitleitungen aufrecht zuerhalten. Das physikalische Stapeln und das Layout der individuellen Spaltenzugriffsvorrichtungen ist wichtig und wird nachstehend mit Bezug auf Fig. 52 erklärt. Das Layout ermöglicht eine bessere Bitleitung-zu-Bitleitung- und E/A-zu- E/A-Kapazität und einen resistiven Ausgleich und ein resistives Anpassen, wenn der Abstand des Spalten-Layouts gering ist. Die Transistoren M33-M40 bilden die andere Hälfte der Isolationsvorrichtung, und ihre Gate-Elektroden sind an Masse gelegt. Sie werden verwendet, um benachbarte Bitleitungen elektrisch zu isolieren. Die Transistoren M25-M32 werden verwendet, um die E/A-Leitungen IO0-IO7 und IOb0-IOb7 weiter zu isolieren.

Latch-Treiberschaltung zum Erzeugen einer Spannungstreppe für Leseverstärker-Steuersignale

In Fig. 38 ist ein detailliertes schematisches Diagramm des Latch-Treibers 53 dargestellt, und das zugeordnete Zeitablaufdiagramm ist in Fig. 39 dargestellt.
Zum Optimieren der Empfindlichkeit eines Leseverstärker- Latches in einem ferroelektrischen Speicher ist es erforderlich, die Latch-Rate der über Kreuz geschalteten Vorrichtungen, die zuerst gelatcht werden, sorgfältig zu steuern. Für einen ferroelektrischen Speicher mit auf Masse voraufgeladenen Bitleitungen werden die P-Kanal-Vorrichtungen zuerst gelatcht. Je langsamer das Anlegen einer Spannung an die gemeinsamen Source-Elektroden der über Kreuz geschalteten P-Kanal-Vorrichtungen erfolgt, desto größer ist die Empfindlichkeit der Latch-Stufe. Es gibt einen Ausgleich zwischen der Zugriffszeit bzw. Leistungsfähigkeit und der Latch-Geschwindigkeit, der für einen bestimmten Entwurf gilt. Bei Speichern wurde der gemeinsame Latch-Knoten ausgenutzt, der bei Leseverstärker-Layouts zum Auslegen der Latch- Impulswellenform verwendet wird. Typischerweise stellt der Latch-Knoten eine große kapazitive Last für eine Treiberschaltung dar. Hierdurch wird dann ermöglicht, daß der Latch- Knoten anfänglich durch eine kleine Vorrichtung angesteuert wird und daß er sich sehr langsam bewegt, wodurch eine maximale Signalempfindlichkeit bereitgestellt wird. Dieser Treiber wurde dann mit einem größeren Treiber parallel angeordnet, um den Latch-Prozeß abzuschließen und einen Weg niedriger Impedanz zwischen der hohen Bitleitung und der Spannungsversorgung bereitzustellen. Wie anhand des Entwurfs des ferroelektrischen Speichers erörtert wurde, ist es erforderlich, für jeden Leseverstärker eine getrennte Latch- Vorrichtung bereitzustellen. Es ist aus zwei Gründen praktisch nicht durchführbar, zwei getrennte Latch-Vorrichtungen für jeden Latch-Knoten im Leseverstärker-Layout aufzunehmen. Ein Grund besteht in einer unerwünschten Erhöhung der Layout- Fläche. Der zweite Grund besteht darin, daß es sehr schwierig ist, eine Vorrichtung bereitzustellen, die klein genug ist, um die Empfindlichkeit beim ersten Latch-Impuls erheblich zu verbessern. Es sollte ein Kompromiß beim Auswählen der Größe eines einzigen Latch-Transistors erreicht werden.
Bei Verwendung des Latch-Treibers 53 gemäß der in Fig. 38 dargestellten vorliegenden Ausführungsform kann es unnötig werden, daß in jedem Leseverstärker zwei getrennte P-Kanal-Latch-Vorrichtungen verwendet werden. Der Treiber 53 führt dem Latch-Steuerdraht LCTP eine treppenförmige Spannung zu. Diese treppenförmige Spannung führt dem Latch- Vorrichtungs-Steuerdraht LCTP zunächst eine sehr kleine Einschaltspannung zu. Diese kleine Einschaltspannung hat die gleiche Wirkung wie ein kleiner Transistor. Im Laufe der Zeit verhält sich die Spannung weiterhin treppenförmig und erhöht die Einschaltspannung schnell. Hierdurch wird den Latch- Vorrichtungen eine sich ändernde Gate-Spannung und damit eine sich ändernde Impedanz, die auf einem hohen Wert beginnt und mit jeder Treppenstufe niedriger wird, zugeführt. Hierdurch wird ermöglicht, daß der Leseverstärker eine maximale Signalempfindlichkeit liefert, ohne daß eine übermäßige Verzögerung oder eine übermäßige Signalkomplexität herbeigeführt wird. Jede Stufe in der Treiberschaltungsanordnung schaltet einen Diodenstapel ein, der die Spannung für die Latch-Transistoren um eine Vorrichtungsschwelle zur Zeit treppenförmig ändert. Hierdurch wird die komplizierte Schaltungsanordnung eines kontinuierlich analogen Ausgangsverstärkers vermieden, wobei noch angemessen gesteuerte Stufen für die Gate-Spannung bereitgestellt werden. Die Latch-Stufe 53 kann entweder für eine P-Latch-Stufe oder eine N-Latch-Stufe verwendet werden, indem einfach die Polarität der Impulse und der Diodenvorrichtungen umgekehrt wird, um entweder eine Treppe, die von VCC zur Masse oder von Masse zu VCC geht, zu erzeugen.
Wie in dem schematischen Diagramm aus Fig. 38 dargestellt ist, wird der Latch-Treiber 53 durch die Leseverstärker-Freigabe-SAEN- und GLCTP-Signale angesteuert und liefert die LCTN- und LCTP-Leseverstärker-Treibersignale. Eine erste Stufe weist Inverter N1 und N2, ein NOR-Gatter N3 und Transistoren M1-M3 zum Erzeugen des LCTN-Signals auf. Wie in dem Zeitablaufdiagramm aus Fig. 39 dargestellt ist, ist das LCTN-Signal ein ins Positive gehender Impuls, der durch das SAEN-Signal erzeugt wird und vom GLCTN-Signal verzögert wird. Das LCTN-Signal wird erzeugt, wenn das intern erzeugte GLCTN-Signal zur Zeit t&sub4; auf den hohen Pegel geht. Die restliche Schaltungsanordnung wird zum Erzeugen des LCTP- Treppensignals und des GLCTN-Signals verwendet. Diese umfaßt ein NAND-Gatter N4, Inverter N5-N7, ein NOR-Gatter N8, Inverter N9-N11, ein NOR-Gatter N12 und Transistoren M4-M10. Das NAND-Gatter N4 empfängt das SAEN- und das GLCTP-Signal und steuert die Gate-Elektrode des P-Kanal- Transistors M9 durch den Inverter N5 an. Ein erster Diodenstapel, der aus als Diode geschalteten Transistoren M4-M6 besteht, erzeugt zunächst eine Spannung, die während der Zeit t&sub2;-t&sub3; drei Schwellenspannungsabfälle über dem Massepotential am Knoten LCTP liegt. Nach einer programmierbaren Verzögerung durch die Inverter N9 und N10, die nach Wunsch eingestellt werden kann, erzeugt ein zweiter Diodenstapel, der aus als Diode geschalteten Transistoren M7 und M8 besteht, eine neue Spannung, die während der Zeit t&sub3;-t&sub4; zwei Schwellenspannungsabfälle über dem Massepotential am Knoten LCTP liegt. Nach einer zweiten Verzögerung durch das NOR-Gatter N12 wird der LCTP-Knoten auf Masse gelegt. Wiederum im Zeitablaufdiagramm aus Fig. 38 ist die Treppenspannungs-Wellenform LCTP dargestellt, die von der vollen VCC-Spannung zu 3 VTN, 2 VTN und schließlich auf das Massepotential übergeht. Zur Zeit t&sub4; wird das GLCTN-Signal erzeugt, wodurch wiederum das LCTN-Signal ausgelöst wird. Zur Zeit t&sub5; wird das LCTN-Signal auf den hohen Pegel gelegt.

Layout des resistiven Speicherzellen-Nebenschlusses

Das Layout für die zwei 1T/1C-Speicherzellen ist in Fig. 40 dargestellt, welche dem schematischen Diagramm aus Fig. 27 entspricht. Die folgenden Strukturen sind in dem Layout aus Fig. 40 ersichtlich: Zwei durchgezogene Rechtecke 70 stellen die (N+)-dotierten aktiven Bereiche dar, welche die zugrundeliegende Struktur der Transistoren M1 und M2 bilden, die Speicherzellengrenze 72 ist durch ein gestricheltes Rechteck definiert und wird in Zeilen- und Spaltenrichtung wiederholt, um das Speicherfeld zu bilden, und die WLO-, WLOS-, WLES- und WLE-Wortleitungen sind als Polysilicium-/Silicidleitungen 74 dargestellt, die sich in Zeilenrichtung über die Speicherzelle erstrecken. Es sei bemerkt, daß der Schnittpunkt der WLO-Wortleitung 74 und eines aktiven Bereichs 70 den M1-Transistor bildet (innerhalb eines fett hervorgehobenen Rechtecks und mit "M1" bezeichnet) und daß der Schnittpunkt der WLE-Wortleitung 74 und des anderen aktiven Bereichs 70 den M2-Transistor bildet (innerhalb eines fett hervorgehobenen Rechtecks und mit "M2" bezeichnet). Das Layout aus Fig. 40 weist auch auf: lokale Zwischenverbindungen 76, die typischerweise aus Titannitrid (TiN) bestehen und zum Verbinden des Zellenkondensators mit dem Zugriffstransistor verwendet werden, und obere Platinelektroden 78A und 78B, die die Größe der ferroelektrischen Kondensatoren CF1 und CF2 in der Zelle definieren. Das S- förmige durchgezogene Strukturmerkmal 80 definiert zwei Schichten, nämlich die untere Platinelektrode, die von beiden Kondensatoren CF1 und CF2 gemeinsam verwendet wird, und die ferroelektrische Bleizirkonattitanat-("PZT")-Schicht, die auch zwischen beiden Kondensatoren geteilt wird. Die BL- Bitleitung und die komplementäre BLb-Bitleitung sind als Metalleitungen 88 definiert, die sich in Spaltenrichtung über die Zelle erstrecken. Die Metalleitungen bestehen typischerweise aus Aluminium oder einer Aluminium/Kupfer/Silicium- Legierung. Schließlich sind sechs quadratische Kontakte 86 dargestellt, die das Herstellen von Kontakt zwischen lokalen Zwischenverbindungen und Source/Drain-Elektroden, einer lokalen Zwischenverbindung und einer oberen Elektrode und Aluminium und Source/Drain-Elektroden ermöglichen.
In dem Speicherzellen-Layout wird die Gate-Elektrode des Speichertransistors als der Zwischenverbindungsdraht zum Bereitstellen einer elektrischen Verbindung für die Wortleitungen verwendet. Das verwendete Gate-Material ist typischerweise Polysilicium. Dieses Material weist häufig einen hohen Widerstand auf und kann erhebliche Verzögerungen hervorrufen, wenn auf große Speicherzellenfelder zugegriffen wird (wobei sich viele Spalten entlang einer einzigen Wortleitung befinden). Häufig wird das Polysilicium mit einem Typ eines Refraktärmaterials kombiniert, um die Gesamtverzögerung zu verringern, und es kann zusätzlich durch eine höhere Zwischenverbindungsebene nebengeschlossen werden. Wegen des Layouts der ferroelektrischen Speicherzelle gemäß der vorliegenden Ausführungsform, das in Fig. 40 dargestellt ist, werden zusätzliche mit WLES und WLOS bezeichnete Drähte zur Zelle hinzugefügt, ohne daß der Nachteil einer zusätzlichen Layout-Fläche auftritt.
In dem Blockdiagramm aus Fig. 41 ist ein repräsentatives 8 · 8-Speicherzellenfeld dargestellt. Die WLO-, WLOS-, WLES- und WLE-Wortleitungen erstrecken sich, wie dargestellt, zu jeder Speicherzelle Mc in dem Feld. Die WLO- und WLOS-Wortleitungsdrähte sind am Knoten 82 miteinander verbunden, und die WLE- und WLES-Wortleitungsdrähte sind am Knoten 84 miteinander verbunden. Es sei bemerkt, daß die Nebenschluß-Knoten 82 und 84 zum Verbinden der zwei Wortleitungen an Unterbrechungen in dem Feld auftreten. Es sei auch bemerkt, daß die WLO-, WLOS-, WLES- und WLE-Wortleitungen alle in der gleichen Polysiliciumebene liegen, jedoch in der Zelle physikalisch beabstandet sind. Diese vier Wortleitungen bestehen gemäß der vorliegenden Ausführungsform nicht aus verschiedenen Metall- oder Polysiliciumschichten. Das in Fig. 40 und dem Blockdiagramm aus Fig. 41 dargestellte Layout, wobei Nebenschluß-Wortleitungen an den Knoten 82 und 84 verbunden sind, verringert die Gesamt-RC- Verzögerung der Wortleitung und verbessert die Leistungsfähigkeit des Chips.
Ein weiteres Layout-Diagramm ist in Fig. 42 dargestellt, wobei ein repräsentatives 8 · 8-Speicherzellenfeld verwendet wird. Jeder Speicherzellenblock 72 ist mit den zwei in Fig. 40 dargestellten Speicherzellen gleichwertig. Es sei bemerkt, daß in Fig. 42 die unterste Zeile von Speicherzellenblöcken in der gleichen Orientierung wie die in Fig. 40 dargestellten Speicherzellen angeordnet ist und daß die Zellen entlang der Zeilenrichtung reproduziert werden. In der Zeile von Speicherzellen direkt oberhalb der untersten Zeile ist die Orientierung der Zellen in Zeilenrichtung umgekehrt. In der nächsten Zeile von Speicherzeilen ist die ursprüngliche Orientierung wiederhergestellt. Das Muster wird dann über das Feld wiederholt.

Referenzzellen-Layout

Das Layout für die zwei Referenzzellen ist in den Fig. 43 und 44 in zwei Abschnitten (REF1 und REF2) dargestellt, welche einer Hälfte des schematischen Diagramms aus Fig. 28 entsprechen. Der in Fig. 43 dargestellte REF1- Abschnitt entspricht den Transistoren MR5 und MR7 und den ferroelektrischen Kondensatoren CR3 und CR4 in Fig. 28. Der in Fig. 44 dargestellte REF2-Abschnitt entspricht den Voraufladetransistoren MR6 und MR8 in Fig. 28.
Die folgenden Strukturen sind in dem Layout des REF1- Abschnitts der Referenzzelle in Fig. 43 ersichtlich (es sei bemerkt, daß einige der gleichen Bezugszahlen, die zuvor verwendet wurden, hier zum Identifizieren gleicher Schichten verwendet werden): Zwei durchgezogene Bereiche 70 stellen die (N+)-dotierten aktiven Bereiche dar, welche die zugrundeliegende Struktur der Transistoren MR5 und MR7 bilden, der REF1-Abschnitt der Referenzzellengrenze 90 ist durch ein gestricheltes Rechteck definiert, und die WRO- und WROS- Referenzwortleitungen sind als Polysilicium-/Silicidleitungen 74 dargestellt, die sich in Zeilenrichtung über den Referenzzellenabschnitt erstrecken. Es sei bemerkt, daß der Schnittpunkt der WRO-Wortleitung 74 und eines aktiven Bereichs 70 den MR5-Transistor bildet (innerhalb eines fett hervorgehobenen Rechtecks und mit "MR5" bezeichnet) und daß der Schnittpunkt der WRO-Wortleitung 74 und des anderen aktiven Bereichs 70 den MR7-Transistor bildet (innerhalb eines fett hervorgehobenen Rechtecks und mit "MR7" bezeichnet). Das Layout aus Fig. 43 weist auch auf: lokale Zwischenverbindungen 76, die typischerweise aus Titannitrid (TiN) bestehen und zum Verbinden des Zellenkondensators mit dem Zugriffstransistor verwendet werden, und obere Platinelektroden 78C und 78D, die die Größe der ferroelektrischen Kondensatoren CR3 und CR4 in den Referenzzellen definieren. Das durchgezogene Strukturmerkmal 80 definiert zwei Schichten, nämlich die untere Platinelektrode, die von beiden Kondensatoren CR3 und CR4 geteilt wird, und die ferroelektrische Bleizirkonattitanat-("PZT")-Schicht, die auch zwischen beiden Kondensatoren geteilt wird. Die BL0-, BLb0-, BL1- und BLb1-Bitleitungen sind als Metalleitungen 88 identifiziert, die sich in Spaltenrichtung über die Zelle erstrecken. Metalleitungen bestehen typischerweise aus Aluminium oder einer Aluminium/Kupfer/Silicium-Legierung. Schließlich sind sechs quadratische Kontakte 86 dargestellt, die einen Kontakt zwischen einer lokalen Zwischenverbindung und Source/Drain-Elektroden, einer lokalen Zwischenverbindung und einer oberen Elektrode und Aluminium und Source/Drain- Elektroden ermöglichen.
Die folgenden Strukturen sind in dem Layout des REF2- Abschnitts der Referenzzelle in Fig. 44 dargestellt: Ein einzelner durchgezogener Bereich 70 stellt die (P+)-dotierten aktiven Bereiche dar, die die zugrundeliegende Struktur der Voraufladetransistoren MR6 und MR8 bilden. Der REF2-Abschnitt der Referenzzellengrenze 92 ist durch ein gestricheltes Rechteck definiert, und die PCO-Voraufladeleitung ist als eine Polysilicium-/Silicidleitung 74 dargestellt, die sich in Zeilenrichtung über dem Referenzzellenabschnitt erstreckt. Es sei bemerkt, daß der Schnittpunkt der PCO-Voraufladeleitung 74 und von zwei Ausläufern des aktiven Bereichs 70 die MR6- und MR5-Transistoren bildet (innerhalb fett hervorgehobener Rechtecke und mit "MR6" und "MR8" bezeichnet). Das Layout von Fig. 44 weist auch lokale Zwischenverbindungen 76 und Metalleitungen 88 auf, die für die Erweiterung der BL0-, BLb0-, BL1- und BLb1-Bitleitungen verwendet werden. Schließlich sind acht quadratische Kontakte 86 dargestellt, die einen Kontakt zwischen der lokalen Zwischenverbindung und dem aktiven (P+)-Bereich, der lokalen Zwischenverbindung und Aluminium und Aluminium und dem aktiven (P+)-Bereich ermöglichen.
Im Layout des 1T/1C-Speicherfelds gemäß der vorliegenden Ausführungsform ist der Bitleitungsabstand gering. Die Anordnung und die Faltung der Referenzzellen, die nachstehend in näheren Einzelheiten beschrieben und dargestellt werden, ermöglichen das Aufnehmen einer zusätzlichen Vorrichtung zum Erzeugen einer vorauf geladenen Referenz mit Ladungsteilung. Das Anordnen und Verdrillen von Bitleitungsdrähten und Zwischenverbindungen ermöglichen es, daß das Layout in die Teilung paßt und daß Wege geringen Widerstands für das Voraufladen und den Zellenzugriff bereitgestellt werden. In Fig. 45 sind der REF1-Abschnitt und der REF2- Abschnitt dargestellt, wenn sie auf dem Speicherchip angeordnet werden. Acht individuelle Referenzzellen sind für zwei Spalten (Bit/Bitbalken-Paare) erforderlich. Von links nach rechts in Fig. 45 folgt einem ersten REF1-Abschnitt ein erster REF2-Abschnitt. Einein zweiten REF2-Abschnitt folgt ein zweiter REF1-Abschnitt. Es sei bemerkt, daß die Orientierung des ersten REF1-Abschnitts und des ersten REF2-Abschnitts derjenigen in den Layoutdiagrammen aus den Fig. 43 und 44 gleicht. Der zweite REF2-Abschnitt ist in der Spaltenrichtung umgekehrt, und der zweite REF1-Abschnitt ist sowohl in der Zeilen- als auch in der Spaltenrichtung umgekehrt. Das sich von links nach rechts in Fig. 45 fortsetzende Muster wird wiederum wiederholt, um die insgesamt acht REF1- und REF2- Abschnitte fertigzustellen, wodurch insgesamt acht individuelle Referenzzellen gebildet sind. Es tritt ein Verdrillen der BL0- und BLb0-Bitleitungen auf, jedoch zwischen der ersten Gruppe von vier Referenzzellenabschnitten und der zweiten Gruppe von vier Referenzzellenabschnitten, um die richtige Decodierung des Bit-verdrillten Speicherzellenfelds zu gewährleisten, wie auf dem Fachgebiet bekannt ist.
In dem Blockdiagramm aus Fig. 46 ist ein repräsentatives Feld von Referenzzellen dargestellt. Die WRE-, WRES-, WRO- und WROS-Referenzwortleitungen erstrecken sich, wie dargestellt, zu jedem Referenzzellenblock 48 in dem Feld. Die WRE1- und WRES1-Referenz-Wortleitungsdrähte sind an einem Knoten 94A miteinander verbunden. Es sei bemerkt, daß das Nebenschließen von Knoten zum Verbinden von zwei Referenzwortleitungen an Unterbrechungen in dem Feld auftritt. Es sei auch bemerkt, daß sich alle Referenzwortleitungen auf der gleichen Polysiliciumebene befinden, jedoch in der Zelle physikalisch beabstandet sind. Die Wortleitungen bestehen gemäß der vorliegenden Ausführungsform nicht aus verschiedenen Metall- oder Polysiliciumschichten. Das in Fig. 46 dargestellte Layout mit an Knoten 94A-94D verbundenen Nebenschluß-Wortleitungen verringert die Gesamt-RC- Verzögerung der Referenzwortleitungen und verbessert die Funktionsweise des Chips.

Leseverstärker-Layout

In einem ferroelektrischen Speicherentwurf ist die Zellenarchitektur derart, daß der Bitleitungsabstand gering ist und der Wortleitungsabstand groß ist. Hierdurch wird es sehr schwierig, die über Kreuz geschalteten Vorrichtungen im Leseverstärker innerhalb der Teilung zu halten. Dies wurde bei früheren Layouts durch Stapeln der Vorrichtungen in vertikaler Richtung erreicht. Dieser Layout-Typ fügt einen resistiven Weg in einer Bitleitung hinzu, der von seiner benachbarten Leitung verschieden ist. Dieser Widerstand erzeugt ein Ungleichgewicht, das die inhärente Empfindlichkeit des Verstärkers verringert. Eine physikalische Anordnung der Vorrichtungen gemäß der vorliegenden Erfindung ermöglicht nicht nur das Hinzufügen der getrennten "p"- und "N"-Latch- Vorrichtungen, sondern beseitigt auch das resistive Ungleichgewicht aus dem Stand der Technik. Dieses Layout wird nachstehend in näheren Einzelheiten beschrieben und ist in den Fig. 47-50 dargestellt.
Das Layout für die zwei Leseverstärker ist in den Fig. 47 bis 50 entsprechend dem schematischen Diagramm aus Fig. 35 dargestellt. Das Layout für die zwei Leseverstärker ist in vier Layout-Abschnitte SA1, SA2, SA3 und SA4 eingeteilt, welche sich über das Feld wiederholen. Jeder Layout- Abschnitt SA1-SA4 paßt in den von zwei Spalten von Speicherzellen bestimmten Layout-Abstand.
Die folgenden Strukturen sind in den Layout-Abschnitten aus den Fig. 47-50 dargestellt: Zwei durchgezogene Bereiche 70 stellen die (N+)- oder (P+)-dotierten aktiven Bereiche dar, welche die zugrundeliegende Struktur der Leseverstärkertransistoren in diesem Abschnitt bilden, die Speicherzellengrenzen 96 für SA1, 98 für SA2, 100 für SA3 und 102 für SA4 sind durch ein gestricheltes Rechteck definiert, und die BLb1-, BLb0-, BL1-, BL0-Bitleitungen sowie die LCTP- und LCTN-Latch-Leitungen sind als Polysilicium-/Silicidleitungen 74 dargestellt, die sich über den Leseverstärkerabschnitt in Spaltenrichtung erstrecken. Die Transistoren sind in Layout-Abschnitten SA1-SA4 bezeichnet, und jeder Abschnitt weist in der folgenden Weise vier Transistoren auf: SA1, der in Fig. 47 dargestellt ist, weist P-Kanal-Transistoren M1, M2, M5 und M8 auf, SA2, der in Fig. 48 dargestellt ist, weist P-Kanal-Transistoren M9, M10, M13 und M15 auf, SA3, der in Fig. 49 dargestellt ist, weist N-Kanal- Transistoren M3, M4, M6 und M7 auf, und SA4, der in Fig. 50 dargestellt ist, weist N-Kanal-Transistoren Mil, M12, M14 und M16 auf. Das Layout aus den Fig. 47-50 weist weiterhin auf: lokale Zwischenverbindungen 76, die durch eine gestrichelte Grenze identifiziert sind, und Metallbereiche und -leitungen 88 zum Verbinden der Masse und der VCC-Spannungsversorgung sowie zum Bilden von Abschnitten der Bitleitungen. Die Metalleitungen und -bereiche 88 bestehen typischerweise aus Aluminium oder einer Aluminium/Kupfer/Silicium-Legierung. Schließlich sind mehrere Kontakte 86 dargestellt, die einen Kontakt zwischen Aluminium und Polysilicium, Aluminium und einer lokalen Zwischenverbindung, Polysilicium und einer lokalen Zwischenverbindung, Aluminium und Source/Drain- Elektroden und einer lokalen Zwischenverbindung und Source/- Drain-Elektroden ermöglichen. Es sei bemerkt, daß die Source/Drain-Elektroden der Transistoren M1, M2 und M8 im Leseverstärkerabschnitt SA1 zwölf Kontakte enthalten, um den Widerstand zwischen den Bitleitungen und den Latch-Knoten und den jeweiligen Source/Drain-Elektroden zu verringern. Die Kontakte 85 liegen zwischen einer lokalen Zwischenverbindung und Source/Drain-Elektroden, und die Kontakte 87 liegen zwischen dem Aluminium und Source/Drain-Elektroden. Ähnliche Strukturen und Kontakte sind in Leseverstärkerabschnitten SA2-SA4 dargestellt.
Eine Lösung für die vorstehend erörterten Rauschprobleme, die mit einem gemeinsamen P- und N-Latch-Knoten ferroelektrischer Speicher aus dem Stand der Technik verbunden sind, besteht im Bereitstellen eines Layouts, das es ermöglicht, daß jeder Leseverstärker seine eigenen getrennten Latch-Vorrichtungen aufweist. Die Architektur der ferro elektrischen Speicherzelle ist einzigartig und von derjenigen von Zellen vom DRAM-Typ verschieden. Eine DRAM-Zelle weist im allgemeinen einen geringen Wortleitungsabstand und einen breiteren Bitleitungsabstand auf, wodurch ein einfacheres Layout von Leseverstärkern ermöglicht wird. Dieser zusätzliche Abstand in Spaltenrichtung erleichtert das Bereitstellen eines ausgeglichenen Layouts für den Leseverstärker. Dies ist ein Schlüsselproblem beim Entwurf von Leseverstärkern. Jede Fehlanpassung infolge eines resistiven oder kapazitiven Ungleichgewichts, einer kapazitiven Kopplung oder einer Vorrichtungsfehlanpassung kann den Signalbereich des Leseverstärkers verschlechtern. In einem ferroelektrischen Speicher ist die Zellenarchitektur derjenigen eines DRAM- Speichers entgegengesetzt. Der Spaltenabstand ist gering, und der Wortleitungsabstand ist groß. Hierdurch wird es sehr schwierig, ein ausgeglichenes Layout für den Leseverstärker bereitzustellen. Im allgemeinen werden die einzelnen über Kreuz geschalteten P- und N-Vorrichtungen in vertikaler Richtung oder in Spaltenrichtung gestapelt. Jeder Leseverstärker weist dann einen anderen resistiven Weg für die Bitleitung als für die Bitbalkenleitung oder die komplementäre Leitung auf. Weiterhin treten kapazitive Ungleichgewichte auf, die infolge des Stapelns hervorgerufen werden. Zusätzlich ist es sehr schwierig, wenn nicht unmöglich, getrennte Latch-Vorrichtungen für jeden Leseverstärker zu implementieren, falls eine Beschränkung auf eine einzige Spalte gegeben ist.
Ein Layout-Ansatz gemäß einer Ausführungsform der vorliegenden Erfindung ist in den Fig. 47-50 dargestellt, wobei für jeden Spaltenleseverstärker über Kreuz geschaltete Vorrichtungen über zwei Spaltenabstände dargestellt sind. Dies ermöglicht es, daß die individuellen über Kreuz geschalteten P- und N-Vorrichtungen mit gleichen resistiven Wegen für jede Bitleitung dargestellt werden, wodurch ein resistives Ungleichgewicht beseitigt wird. Weiterhin beseitigt ein Verdrillen der Bitleitungsdrähte, das in den Fig. 47-50 dargestellt ist, jede kapazitive Fehlanpassung. Weil schließlich zwei Abstände für jeden Leseverstärker verwendet werden, können getrennte P- und N- Knoten-Latch-Vorrichtungen aufgenommen werden, wodurch das Rauschproblem beseitigt wird, das vorstehend mit Bezug auf ferroelektrische Speicher erörtert wurde.
In Fig. 51 ist das Stapeln der vier Layout-Abschnitte SA1-SA4 in Spaltenrichtung oder in vertikaler Richtung auf dem Chip dargestellt. Es sei bemerkt, daß sich zwei Spalten von BIT/BITb-Bitleitungen über alle vier Layout-Abschnitte erstrecken. Die LCTN-Leitung erstreckt sich zwischen den Abschnitten SA3 und SA4, und die LCTP-Leitung erstreckt sich zwischen den Abschnitten SA1 und SA2. Die Bitleitungspaare, die sich vom Layout-Abschnitt SA1 erstrecken, sind mit zwei Spalten des Speicherfelds gekoppelt. Demgemäß werden zwei Spalten des Felds von zwei Leseverstärkern über den Abstand von zwei Spalten gelesen, wodurch ein Layout mit der Funktionalität von einem Leseverstärker je Spalte des Layout- Abstands erzeugt wird.

Spaltendecodierer-Layout

Das Layout für den Spaltendecodierer ist in Fig. 52 dargestellt, welche dem schematischen Diagramm aus Fig. 37 entspricht. Das in Fig. 52 dargestellte Layout ist tatsächlich ein Abschnitt des in Fig. 37 dargestellten Spaltendecodierers, der nur zwei Spalten der acht in der schematischen Darstellung gezeigten darstellt. Der in Fig. 52 dargestellte Abschnitt wiederholt sich wie gewünscht in Zeilenrichtung, um die gewünschte Gesamtzahl der Spalten zu erreichen.
Die folgenden Strukturen sind im Layout-Abschnitt aus Fig. 52 dargestellt: Zwei durchgezogene Rechtecke 70 stellen die (N+)-dotierten aktiven Bereiche dar, welche die zugrundeliegende Struktur für die Transistoren M1-M4, M17-M18, M25-M26 (eine Hälfte jeder Vorrichtung ist an beiden Rändern des Layout-Abschnitts dargestellt) und M33-M34 bilden, die Spaltendecodierergrenze 104 ist durch ein gestricheltes Rechteck definiert, und die COLX- und EQ- Leitungen, die die Gate-Elektroden der Transistoren verbinden, sind als Polysilicium-/Silicidleitungen 74 dargestellt, die sich in Spaltenrichtung über die Speicherzelle erstrecken. Das Layout aus Fig. 52 weist auch auf: lokale Zwischenverbindungen 76, die durch eine gestrichelte Grenze angegeben sind, welche die Bitleitungen und E/A-Leitungen bilden, und Metalleitungen und -bereiche 88. Schließlich sind mehrere Kontakte 86 dargestellt, die einen Kontakt zwischen Aluminium und Polysilicium, Polysilicium und einer lokalen Zwischenverbindung, Aluminium und einer lokalen Zwischenverbindung, einer lokalen Zwischenverbindung und Source- /Drain-Elektroden und Aluminium und einem aktiven Bereich ermöglichen.
Das Spaltendecodierer-Layout 52 paßt in den gleichen schmalen Abstand, der von den Bitleitungen einer ferroelektrischen 1T/1C-Speicherzelle festgelegt wird. Es ist auch wichtig, eine Bit-zu-Bit-, E/A-zu-E/A- und E/A-zu-Bit-Rauschkopplung zwischen benachbarten Bitleitungsspalten zu vermeiden. Weiterhin sollte der resistive Weg von der Bitleitung zur gemeinsamen decodierten E/A-Ausgabe idealerweise ausgeglichen sein. Das in Fig. 52 dargestellte Spaltendecodierer-Layout ermöglicht es, daß die Vorrichtungen für jede Bitleitung Seite an Seite liegen, wodurch das resistive Ungleichgewicht und die kapazitive Kopplung beseitigt werden. Es ist weiterhin vorteilhaft, eine Ausgleichsvorrichtung (beispielsweise die Transistoren M17 und M18) zwischen Bitleitungspaaren aufzunehmen, um zu garantieren, daß das Anfangspotential vor dem Lesen der Zelleninformationen das gleiche ist. In dem Layout aus Fig. 52 sind die Gate- Elektroden der Transistoren M33 und M34, die sich zwischen den Bitleitungen befinden (lokale Zwischenverbindungsmerkmale 76), auf das Massepotential gelegt, um die Vorrichtungen ausgeschaltet zu halten. Diese sogenannten "Isolationsvorrichtungen" sind aufgenommen, um die Diffusionen auf jeder Bitleitung bezüglich Maskenfehlausrichtungen im Gleichgewicht zu halten. Fehlausrichtungen würden ansonsten eine kapazitive Fehlanpassung zwischen Bitleitungen hervorrufen. Im Layout aus Fig. 52 werden die Isolationsvorrichtungen M33 und M34 ausgenutzt, und es sind darin auch Ausgleichsvorrichtungen M17 und M18 als Teil der Isolation aufgenommen.
In Fig. 53 ist ein Blockdiagramm für ein Spaltendecodierer-Layout dargestellt, das vier Spalten bedient. Es sei bemerkt, daß der Spaltendecodiererabschnitt 104 in Zeilenrichtung umgeklappt ist. Dieses Muster wird dann nach Bedarf wiederholt, um einen Spaltendecodierer mit acht oder mehr Spalten aufzubauen.

Ein nichtflüchtiger ferroelektrischer Speicher mit 70 ns und 1 MBit

Es wurde gezeigt, daß ferroelektrische Speicher die Eigenschaften eines Betriebs mit geringerer Leistungsaufnahme, schnelleren Schreibzeiten und einer höheren Dauerhaftigkeit als sie im Vergleich mit herkömmlichen nichtflüchtigen Speichertechnologien erreicht werden, aufweisen. Eine Dichte von 1 MBit wurde unter Verwendung der 0,5-um-Technologie bei einer Zellenarchitektur mit einem Transistor und einem Kondensator ("1T/1C-Zellenarchitektur") erreicht, wobei ein nichtflüchtiger Speicher mit einer Lese- /Schreibzeit von 70 ns mit einem Leistungsverbrauch von 10 mW bei 5,0 Volt erzeugt wurde.
Die 128 K · 8-Schaltung gemäß der vorliegenden Ausführungsform verwendet eine gefaltete Bitleitungsarchitektur. Jedes Paar von Bitleitungen, das mit einem Leseverstärker verbunden ist, empfängt Ladung von einem Zellenkondensator und einem Referenzkondensator. Vor dem Plattenimpuls werden die Bitleitungen auf ein Massepotential vorgespannt. Beim Lesen von Daten aus der Speicherzelle wird die Plattenleitung von Masse auf VDD gepulst. Ein Logikpegel "1" ist das Ergebnis eines Kondensators, der so polarisiert ist, daß die ansteigende Flanke der Plattenleitung die Dipole in der entgegengesetzten Richtung zu derjenigen umschaltet, die während des letzten Lese- oder Schreibvorgangs zuvor festgelegt wurde. Ein Logikpegel "0" ist ein Ergebnis eines Kondensators, der durch den ansteigenden Übergang der Plattenleitung nicht umgeschaltet wird, also auf einem linearen Abschnitt der Hystereseschleife bleibt. Ein Referenzkondensator, der Ladung auf die komplementäre Bitleitung gibt, befindet sich physikalisch an einem Ende des Feldblocks. Er ist so ausgelegt, daß er eine Spannung auf die andere Bitleitung gibt, die sich zwischen derjenigen eines niedrigen oder eines hohen Signals von der Zelle befindet.
Die Referenzschaltung besteht aus zwei Versionen, die über Zwischenverbindungsmodifikationen programmiert werden. Eine Ausführungsform wird durch Vorspannen der oberen Elektrode des Referenzkondensators auf VDD und dann erfolgende Ladungsteilung dieser Kapazität mit der entgegengesetzten Bitleitung zu derjenigen, die das Zellensignal empfängt, erzeugt. Ihr unterer Elektrodenknoten ist an Masse gelegt. Dieser Ansatz bietet den Vorteil des Abschwächens der Relaxationskomponente, die sich bei einem ferroelektrischen Kondensator ergeben kann, der über verschiedene Zeiträume bei einer Temperatur ohne Vorspannung gelagert wird. Der zweite Referenzansatz beinhaltet das Voreinstellen beider Elektroden des Referenzkondensators auf Masse und das dann erfolgende Pulsen der Plattenelektrode in vieler Hinsicht wie diejenige des Zellenkondensators. Wenngleich die Referenzschaltung viel öfter angesteuert werden kann als ein Zellenkondensator, wird dem Entwurf und der Zeitsteuerung Sorge getragen, um zu gewährleisten, daß ihr Polarisationszustand nie umgeschaltet wird, um die Ermüdung der Referenzkondensatoren stark zu verringern.
Zweiunddreißig Blöcke mit 512 Zeilen und 64 Spalten wurden jeweils als Einheitsblockgröße gewählt, die für einen gegebenen Zugriff verwendet wird. Die Auswahl von 512 Zeilen beruhte auf dem Verhältnis von CBit/CZelle, weil ein optimales Verhältnis existiert, das ein maximales Signal zum Lesen auf den Bitleitungen erzeugt. Die Auswahl von 64 Spalten je Block ergab sich aus einer praktischen Grenze für die Fähigkeit, die stark kapazitive Plattenleitung über eine Schaltungsanordnung innerhalb des Abstands anzusteuern. Weiterhin führt die Auswahl von 64 Spalten zu einem minimalen Energieverbrauch, weil der größte Teil des Energieverbrauchs der Schaltung darauf zurückzuführen ist, daß die Leseverstärker eine Hälfte jedes ausgewählten Bitleitungspaars auf VDD treiben. Bitleitungsverdrillungen werden in dem Zellenfeld verwendet, um die Wirkung einer dynamischen kapazitiven Kopplung während des Lesens sowie des Abgleichens der Bitleitungskapazität der Randspalten zu minimieren.
Zum Verbessern der Dichte wird ein geteiltes Plattenleitungsschema verwendet. Hierbei teilen sich zwei Kondensatorzellen eine gemeinsame Plattenleitung oder einen unteren Elektrodenknoten, während nur eine der zwei Wortleitungen ausgewählt wird. Es sollte sorgfältig gewährleistet werden, daß die Störung der Kondensatoren, die mit der nicht ausgewählten Wortleitung und der ausgewählten geteilten Plattenleitung verbunden sind, welche bei diesem Ansatz automatisch auftritt, nicht zu einer verringerten Zuverlässigkeit über eine Teilverschiebung der Dipole der Zellenkondensatoren führt. Hierzu besteht ein Ziel des Zellen-Layouts darin, die parasitäre Kapazität des oberen Elektrodenknotens des Kondensators sorgfältig zu minimieren. Dies führt dazu, daß eine kleine, tolerierbare Rückschaltspannung über den gestörten Kondensator verwirklicht wird, wobei das Ziel darin besteht, daß der 1-MBit-Entwurf eine Störspannung von 15% von VDD oder weniger aufweist. Die in dem geteilten Plattenschema stets vorhandene Rückschaltspannung benötigt einen Spielraum bezüglich der Koerzitivspannung der Hystereseschleife des ferroelektrischen Kondensators.
Ein innerhalb der Teilung bzw. des Abstands angeordneter ferroelektrischer Kondensator wird verwendet, um die Wortleitungsspannung zu verstärken, um eine Wiederherstellung des Zellenkondensators über eine volle Schiene zu erzielen, die daher zuverlässiger ist. Die hohe Dielektrizitätskonstante des Verstärkungskondensators führt zu einem geringen Flächenverbrauch, während globale Hochleistungs- Ladungspumpschemata vermieden werden, welche nach dem Hochfahren eine Einrichtungszeit benötigen können, wie es bei herkömmlichen DRAMs der Fall ist. Zeitsteuerungssignale bieten eine Steuerung für diesen Kondensator, so daß der Wortleitungstreiber die Last zunächst nicht "sieht", es wird dadurch jedoch auch gewährleistet, daß das Anheben der Wortleitung auftritt, kurz bevor es für den Zellenkondensator erforderlich ist, welcher den "1"-Zustand speichert.
Ein ferroelektrischer 2T/2C-Speicherentwurf ist in der Hinsicht automatisch ausgeglichen, daß die zwei Kondensatoren, deren Polarisationszustände verglichen werden, Seite an Seite liegen und sich eine gemeinsame Wortleitung und Plattenleitung teilen. Ein dichterer 1T/1C-Ansatz führt zum Herbeiführen von Rauschtermen, die in einem 2T/2C-Ansatz nicht vorhanden sind, wobei dies durch den Zustand der in einem gegebenen Zeilensegment gespeicherten Daten verschlimmert werden kann. Beim 1-MBit-Entwurf werden Zeitsteuerungsschaltungen verwendet, welche die Verzögerung der Wortleitungen und Plattenleitungen genau nachbilden, um die Zeitsteuerung sowohl von Referenz- als auch von Datensignalen in geeigneter Weise zu synchronisieren, um diese Wirkung abzuschwächen.
Eine Schreibschutz-Schaltungsanordnung ermöglicht es dem Benutzer, geschützte Blöcke mit einer 32-K-Körnigkeit zu definieren. Weiterhin unterbindet eine Niederspannungs- Sperrschaltungsanordnung einen Chipzugriff, wenn die Spannungsversorgung unter die minimale Spezifikation abgesunken ist, um zu gewährleisten, daß Niederspannungsschreibvorgänge den Datenerhalt nicht beeinträchtigen. Die Speicherzellengröße beträgt 3,95 um · 4,00 um. Die Chipgröße beträgt 7,49 mm · 5,67 mm. Ferroelektrische PZT- Kondensatoren, bei denen Platinelektroden verwendet werden, werden bei einem planarisierten 0,5-um-CMOS-Prozeß unter Verwendung von Wolframsockeln gebildet. Lokale TiN-Zwischenverbindungsstreifen stellen die interne Zellenknotenverbindung sowie Peripherieschaltungsverbindungen bereit. Die untere Platinelektrode des ferroelektrischen Kondensators dient als die Plattenleitung.
Ein ferroelektrischer 1-MBit-Speicher mit einer Zellengroße von 15,8 um² und Lese-/Schreibzeiten von 70 ns weist eine 1T/1C-Architektur auf. Ein optimiertes Referenz- und Leseschema verbessert die Datenhaltefähigkeit. Die aktive Leistungsaufnahme beträgt 10 mW bei 5,0 Volt.

Claims

1. Verfahren zum Betreiben eines ferroelektrischen Speichers mit einer Speicherzelle (28), die mit einer Wortleitung (WL0), einer Bitleitung (BL6) und einer Plate- Leitung (CPL) verbunden ist, wobei

die Wortleitung (WL0) aktiviert wird;

der Plate-Leitung (CPL) Energie zugeführt wird, um eine Ladung auf der Bitleitung (BL6) zu etablieren;

die Wortleitung (WL0) deaktiviert wird; und

die Ladung auf der Bitleitung (BL6) gelesen wird, während die Wortleitung (WL0) deaktiviert ist.

2. Verfahren nach Anspruch 1, wobei beim Energiezuführen der Plate-Leitung (CPL), was eine Ladung auf der Bitleitung (BL6) etabliert, die Plate-Leitung (CPL) gepulst wird, bevor die Bitleitungsladung (BL6) gelesen wird.

3. Verfahren nach Anspruch 1, wobei beim Energieversorgen der Plate-Leitung (CPL), was eine Ladung auf der Bitleitung (BL6) etabliert, die Plate-Leitung (CPL) gestuft wird bevor die Bitleitungsladung (BL6) gelesen wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Lesen der Ladung auf der Bitleitung (BL6) innerhalb eines vorbestimmten Zeitintervalls durchgeführt wird, nachdem die Wortleitung (WL0) abgeschaltet ist.

5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Lesen der Ladung auf der Bitleitung (BL6) mittels eines Dualeingangs-Leseverstärkers (SA0) durchgeführt wird, der einen ersten mit der Bitleitung (SA0) verbundenen Eingang und einen zweiten mit einer Referenzspannungsquelle (32) verbundenen Eingang aufweist.

6. Verfahren nach einem der vorhergehenden Ansprüche, wobei weiterhin die Wortleitung (WL0) wieder aktiviert wird, nachdem die Ladung auf der Bitleitung (BL6) gelesen wurde, damit ein Anfangsdatenzustand der Speicherzelle zurück auf die Speicherzelle geschrieben werden kann.

7. Verfahren nach Anspruch 6, wobei weiterhin die Wortleitungsspannung auf eine höhere Spannung als eine VDD- Energieversorgungsspannung hochgeladen wird.

8. Verfahren nach Anspruch 6, wobei weiterhin die Wortleitung (WL0), nachdem der Anfangsdatenzustand zurück in die Speicherzelle geschrieben wurde, deaktiviert wird.

9. Verfahren nach Anspruch 8, wobei die Bitleitung (BL6) deaktiviert wird, bevor die Wortleitung (WL0) deaktiviert wird.

10. Verfahren nach Anspruch 8, wobei die Bitleitung (BL6) deaktiviert wird, nachdem die Wortleitung (WL0) deaktiviert wurde.

11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der ferroelektrische Speicher ein Feld von Speicherzellen (28) aufweist, die in Zeilen und Spalten angeordnet sind, wobei jede Zeile der Speicherzellen (28) mit einer Wortleitung (WL0N, WL0E) und einer Plate-Leitung (CPLN) verbunden ist, und jede Spalte der Speicherzellen (28) mit einer Bitleitung (BLN, BL6N) verbunden ist.

12. Ferroelektrischer Speicher mit einer Speicherzelle (28), die mit einer Wortleitung (WL0), einer Bitleitung (WL6) und einer Plate-Leitung (CPL) verbunden ist, dadurch gekennzeichnet, dass der Speicher Vorrichtungen zum Deaktivieren der Wortleitung (WL0) umfasst, bevor die Ladung auf der Bitleitung (BL6) gelesen wird.

13. Ferroelektrischer Speicher nach Anspruch 12, mit einem Feld von Speicherzellen (28), die in Zeilen und Spalten angeordnet sind, wobei jede Zeile der Speicherzellen (28) mit einer Wortleitung (WL0N, WLEN) und einer Plate-Leitung (CPLN) gekoppelt ist, und jede Spalte der Speicherzellen (28) mit einer Bitleitung (BLN, BL6N) verbunden ist.