DE69615831T2

DE69615831T2 - Speicherverwaltung

Info

Publication number: DE69615831T2
Application number: DE69615831T
Authority: DE
Inventors: Roger Deas
Original assignee: IFA TECHNOLOGY Inc
Current assignee: Transpacific Infrared Wilmington Del Us LLC
Priority date: 1995-04-04
Filing date: 1996-02-14
Publication date: 2002-06-06
Anticipated expiration: 2016-02-15
Also published as: MY116495A; GB2292236A; EP0819276A1; JP3215919B2; KR100352910B1; GB9506908D0; WO1996031825A1; US6065090A; EP0819276B1; DE69615831D1; TW297874B; KR19980703541A; JPH10506212A

Description

Die Erfindung betrifft Speichereinrichtungen und insbesondere die Speicherverwaltung von Einrichtungen für Computersysteme und dergleichen. Sie wird insbesondere in Speichersystemen angewendet, die teilweise arbeitende Speicherschaltungen verwenden, bei denen defekte Zeilen, Spalten, Bits oder Bytes in der Hauptspeicherschaltung durch gute Zeilen, Spalten, Bits oder Bytes von einem Zusatzspeicher (gewöhnlicherweise als ein Ersatzspeicher bezeichnet) ersetzt werden. Diese Speichersysteme können die Steuereinrichtung umfassen, die ein defektes Gebiet abschaltet, wenn darauf ein Zugriff durchgeführt wird, und um ein Ersatzgebiet freizugeben. Diese Steuereinrichtung wird als eine Teilspeichermaschine bezeichnet.
In der Halbleiterindustrie werden Festkörper-Speichereinrichtungen als Chips auf Siliziumwafern hergestellt, wobei jeder Chip ein Speicherfeld enthält. Diese Chips werden getestet, und diejenigen, die in die Lage versetzt werden können, um perfekt zu arbeiten, werden für eine Verwendung verpackt. Die anderen Chips, diejenigen, die ein oder mehrere defekte Speicherzellen enthalten, werden gewöhnlicherweise entweder weggeworfen oder in irgendeiner fehlertoleranten Speichereinrichtung verwendet.
Das Dokument EP-A-0442319 lehrt eine Speicherschaltung mit einem Speicherfeld, das in adressierbare Subblöcke aufgeteilt ist, die mit einer Ersetzungseinrichtung für defekte Speicherstellen versehen ist.
Die gleichzeitig anhängige internationale Patentanmeldung PCT/GB94/00577 bezieht sich auf die Steuerung von Speichersystemen unter Verwendung einer Teilspeichermaschine. Nun wurde eine flexiblere Anordnung zum Ersetzen von Bits, Bytes, Zeilen oder Spalten vorgesehen, bei der ein gewisser Teil der Schaltkreise in einer Anzahl von verschiedenen Vorgehensweisen konfiguriert werden können.
Die Erfindung wird nun beispielhaft insbesondere unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen:
Fig. 1 ein Diagramm von Blöcken in einem RAM- (einem Speicher mit wahlfreiem Zugriff) Chip, der Fehler in einem Teil der Zeilen und Spalten aufweist;
Fig. 2 eine bildliche Darstellung eines Teils eines fehlertoleranten Speichers;
Fig. 3 ein Diagramm eines Teils eines fehlertoleranten Speichers; und
Fig. 4 ein Diagramm eines Abschnitts von einem fehlertoleranten Speicher.
Einige Speicherschaltungen, z. B. DRAMs (Speicher mit einem dynamischen wahlfreien Zugriff) sind aus einer Anzahl von Ebenen (typischerweise 4, 8 oder 16) gebildet, wobei jede Ebene eine Anzahl von Blöcken von Speicherzellen enthält. Fig. 1 zeigt den Fall, bei dem eine Ebene aus sechzehn Blöcken gebildet ist, obwohl in dieser Art von Anordnung alle vier Zeilen in einem Block gewöhnlicherweise die gleiche Zeilenadresse gemeinsam verwenden und alle vier Spalten in einem Block gewöhnlicherweise die gleiche Spaltenadresse gemeinsam verwenden. Für Speicherschaltungen ist es üblich, dass sie Blockausfälle innerhalb einer Zeile oder einer Spalte aufweisen. Somit würde es wünschenswert sein, zu erfassen, wann auf einen defekten Block innerhalb einer Zeile oder Spalte gerade zugegriffen wird, und diesen Block durch einen Block zu ersetzen.
Die vorliegende Erfindung ist ausführlich in dem beigefügten unabhängigen Anspruch 1 definiert.
In der Fig. 1 sind die vier Spalten mit MSB 11, MSB 10, MSB O1 und MSB 00 bezeichnet. Der Grund für diese Art von Bezeichnung ist, dass Zeilenblöcke gewöhnlicherweise durch die höchstwertigsten Bits der Spaltenadresse gewählt werden. Wenn vier Spalten von Blöcken vorhanden sind, dann werden die zwei höchstwertigsten Bits verwendet, wenn acht Spalten von Blöcken vorhanden sind, dann werden die drei höchstwertigsten Bits verwendet (da 2³ = 8 ist) usw. In dem Beispiel der Fig. 1 werden die zwei höchstwertigsten Bits von der Spaltenadresse benötigt, um den Block der Spalten zu lokalisieren, und die vollständige Zeilenadresse wird benötigt, um die defekte Zeile zu lokalisieren.
In Fig. 2 gibt es eine Anzahl von Blöcken, die die Funktion eines fehlertoleranten Speichers darstellen, der in Übereinstimmung mit der vorliegenden Erfindung gebildet ist. Wenn eine gesamte Zeile von einem Block in einer Ebene ersetzt wird, dann wird die vollständige Zeilenadresse 2 zusammen mit den N-höchstwertigsten Bits der Spaltenadresse dekodiert, wobei N = log 2 (die Anzahl von Blöcken in einer Spalte) ist. Die übrigen Bits in der Spaltenadresse (die niedrigstwertigsten Bits) 4 werden dekodiert, um die Speicherzellen 6 zu adressieren. Der Ausgang der Speicherzellen 6 wird an einen Verzweiger 8 gesendet, begleitet von Datenverzweigungsinformationen 10, die den Verzweiger darüber informiert, welche Datenbits durch die Bits von den Speicherzellen 6 ersetzt werden müssen.
In Fig. 3 gibt es eine Anzahl von Scheiben 12. Jede Scheibe 12 (wie mit näheren Einzelheiten in Fig. 4 gezeigt) umfasst ein Register 14, um die Adresse einer fehlerhaften Speicherstelle zu halten, einen Vergleicher 16 zum Vergleichen der ankommenden Adresse 18 mit der in dem Register 14 gespeicherten Adresse, Ersatzspeicherzellen 6 zum Ersetzen von defekten Bits von einem Hauptspeicher, ein Bitwählregister 20 zum Halten der Ersatzbits, ein Bit-Umordnungsregister 22 zum Bestimmen, welches bestimmte Bit (oder welche bestimmten Bits) ersetzt werden muss (müssen), und einen Datenbus 24, auf dem die Ersatzdaten angeordnet werden. Das Bit-Umordnungsregister ist wesentlich, weil es sicherstellt, dass das richtige Bit von dem Hauptspeicher ersetzt wird. Ein Adressendekoder 26 wird verwendet, um einen Teil der Zeilen- oder Spaltenadresse zu dekodieren, die zum Adressieren des Hauptspeichers verwendet wird. Es gibt auch zwei Register 28 und 30 zum Halten des relevanten Teils der Zeilen- oder Spaltenadresse.
Ein Aspekt der vorliegenden Erfindung besteht in der Verwendung nur eines Teils der ankommenden Adresse in dem Vergleicher-Schaltkreis. Die ankommende Adresse ist in der Form von x- Bits für die Zeilenadresse und y-Bits für die Spaltenadresse, wobei x typischerweise Zwölf ist und y typischerweise Zwölf ist, obwohl die Erfindung nicht auf diese oder ähnliche Anzahlen von Adressenbits beschränkt ist.
In anderen Ausführungsformen können einzelne Bits mit Hilfe der Teilspeichermaschine ersetzt werden. Da die meisten fehlerhaften Speicherschaltungen relativ wenig Fehler (im Vergleich mit der Gesamtanzahl von Speicherzellen) enthalten, ist es in den meisten Fällen unwahrscheinlich, dass andere defekte Bits in der gleichen Zeile oder Spalte mit der gleichen Bitsequenz von drei oder vier Bits in dem niedrigstwertigen Teil der Adresse vorhanden sein werden.
In einer weiteren Ausführungsform weist ein Speichersystem die folgenden Charakteristiken auf. Es gibt eine Zeilenadresse mit zehn Bit, eine Spaltenadresse mit zehn Bit, sechzehn Blöcke in jeder Ebene (zwei Zeilen von acht Blöcken) und eine fehlerhafte Zeile in einem der Blöcke. In dieser Situation würden sämtliche zehn Bits in der Zeile mit der ankommenden Zeilenadresse verglichen werden, aber nur die drei höchstwertigsten Bits der ankommenden Spaltenadresse würden mit den entsprechenden drei Bits von der gespeicherten Spaltenadresse verglichen werden. Die anderen (oder wenigstens einige der anderen) Bits der Spaltenadresse würden verwendet werden, um die Speicherzellen zu adressieren.
Vorausgesetzt, dass nicht zwei defekte Bits in der durch die vollständige Adresse gewählten Zeile mit Fehlern an Spaltenadressen, die die gleiche Bitsequenz über die drei gewählten Bits enthalten, vorhanden sind, wird dann die abgekürzte Spaltenadresse noch in einzigartiger Weise auf die defekte Stelle zugreifen. Es sei darauf hingewiesen, dass dann, wenn eine Zeile mehr als einen Fehler aufweist, die Bits von der für einen Vergleich gewählten Spaltenadresse sich von sämtlichen der Fehler unterscheiden muss, da ansonsten die Bitsequenz nicht in einzigartiger Weise jeden Fehler adressieren würde.
Die vorliegende Anordnung ist sehr flexibel, weil die für jede defekte Stelle gewählten Bits sich für jede Scheibe unterscheiden. Wenn ein Spaltenfehler in einem der Blöcke vorhanden wäre, dann würde bevorzugt werden, die vollständige Spaltenadresse und eine verkürzte Zeilenadresse anstelle der vollständigen Zeilenadresse und einer verkürzten Spaltenadresse zu verwenden. Mit bestimmten Ausführungsformen können beide Optionen (vollständige Zeile - teilweise Spalte, und teilweise Zeile - vollständige Spalte) in vorteilhafter Weise verwendet werden. Es sei darauf hingewiesen, dass jede Scheibe getrennt konfigurierbar ist. Dies bedeutet, dass eine Scheibe die vollständige Zeilenadresse und die drei niedrigstwertigsten Bits der Spaltenadresse vergleichen könnte, die nächste Scheibe die vollständige Spaltenadresse und die drei niedrigstwertigsten Bits der Zeilenadresse vergleichen könnte. Für den Betrieb der Erfindung ist nicht wesentlich, dass drei Bits verwendet werden. In einigen Ausführungsformen könnte eine größere Anzahl von Bits verwendet werden, und in anderen könnte eine geringere Anzahl von Bits verwendet werden.
Die Konfiguration der Speicherzellen wird von der Art der Ersetzungspolitik abhängen, die von der Teilspeichermaschine gerade implementiert wird. In einem der obigen Beispiele war es eine Blockzeilen- oder Spalten-Ersetzungspolitik, die gerade implementiert war. Deshalb würden die Speicherzellen, die in der obigen Ausführungsform verwendet werden, nur in einzelnen Blöcken adressierbar sein müssen, d. h. sie müssten nicht Bit-adressierbar ein. Wenn jedoch ein Bit- Ersetzungssystem im Zusammenhang mit einem 1k · 1 Speicher verwendet werden würde, dann müsste auf den Speicher mit zehn Adressenbits (da 2¹&sup0; = 1k) zugegriffen werden, sodass jede Stelle in einzigartiger Weise adressiert werden könnte. Die zehn Bits würden von den niedrigstwertigen Bits jeweils der Zeilen- oder Spaltenadresse kommen, in Abhängigkeit davon, welche als ein Eingang zu dem Vergleicher nicht verwendet wurde. Die niedrigstwertigsten Adressenbits werden verwendet, um sicherzustellen, dass ein kontinuierlicher Bereich von Adressen vorhanden ist. Dies ist wesentlich, um in der Lage zu sein, jede Stelle in dem Speicherzellenfeld zu adressieren.
Es sei darauf hingewiesen, dass verschiedene Modifikationen für die beschriebenen Ausführungsformen innerhalb des Umfangs der vorliegenden Erfindung durchgeführt werden können.

Claims

1. Speichereinrichtung, umfassend: ein Matrixfeld von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede der Speicherzellen in einzigartiger Weise durch eine Kombination einer Zellenzeilenadresse und einer Zellenspaltenadresse adressierbar ist, wobei das Matrixfeld in eine Vielzahl von Blöcken unterteilt ist, die jeweils ein Submatrixfeld der Speicherzellen umfassen und in einzigartiger Weise durch eine Kombination einer Blockzeilenadresse und einer Blockspaltenadresse adressierbar sind, wobei die Blockzeilenadresse aus einer ersten Vielzahl von höchstwertigen Bits der Zeilenadressen der Speicherzellen, die in dem Block enthalten sind, besteht, und wobei die Blockspaltenadresse aus einer zweiten Vielzahl von höchstwertigen Bits der Spaltenadressen der Speicherzellen, die in dem Block enthalten sind, besteht; eine Speichereinrichtung (14), die zum Speichern von Adressen von fehlerhaften Speicherzellen des Matrixfelds ausgelegt ist; einen adressierbaren Ersatzspeicher, der Ersatzspeicherzellen (6) zum Ersetzen der fehlerhaften Speicherzellen umfasst; und eine Vergleichereinrichtung (16, 22), die nur auf eine gewählte erste Kombination einer Blockzeilenadresse und einer Zellenspaltenadresse oder auf nur eine zweite Kombination einer Zellenzeilenadresse und einer Blockspaltenadresse anspricht, wobei die Vergleichereinrichtung ferner eine Wähleinrichtung (22) umfasst, um ein geeignetes Datenbit für eine Ersetzung durch ein Datenbit von dem Ersatzspeicher zu wählen.

2. Speichereinrichtung nach Anspruch 1, wobei das Matrixfeld von Speicherzellen in einem diskreten Chip vorgesehen ist, der mit einer Off-Chip-Einrichtung gekoppelt ist, die die Speichereinrichtung (14), den Ersatzspeicher (6) und die Vergleichereinrichtung (16, 22) beinhaltet.

3. Speichereinrichtung nach Anspruch 1, wobei das Datenbit von dem Ersatzspeicher (6) durch eine Adresse, die einen Teil der Adresse der entsprechenden fehlerhaften Speicherzelle umfasst, gewählt wird.

4. Speichereinrichtung nach Anspruch 3, wobei die Datenbits von dem Ersatzspeicher (6) durch eine Ersatzzeilenadresse und eine Ersatzspaltenadresse gewählt wird und wenigstens die Ersatzzeilenadresse oder die Ersatzspaltenadresse eine Vielzahl von niedrigstwertigen Bits der Adresse der fehlerhaften Speicherzelle umfasst.