DE4402952A1 - Verfahren zur Analog - Digital - Wandlung - Google Patents

Description

Ein Analog-Digital-Wandler nach Patentanspruch 1 ist von seinem konstruktiven Aufbau (Vergleicher und Referenzspannungsquellen) mit keinem bis jetzt bekannten Analog-Digital-Wandler vergleichbar. Das theoretische Verfahren zur Berechnung der Referenzspannungen zum Erreichen einer linearen Kennlinie (s. Patentanspruch 1) ist für ein Minimum an notwendigen Stufen bei binärem Ergebnis verantwortlich.

Die Aufgabe der Erfindung ist es, einen Analog-Digital-Wandler der eingangs genannten Art anzugeben, bei dem die einzelnen Stufen möglichst schnell und präzis bei geringem Schaltungsaufwand arbeiten, um das Gesamtverhalten des Analog-Digital-Wandlers in selbiger Weise zu beeinflussen.

Ein durch das Bereitstellen einer eigenständigen Funktionsgruppe für jedes Wandlerbit möglicherweise zu erwartender erhöhter Schaltungsaufwand läßt sich in der Praxis nicht feststellen, da jede Stufe außerordentlich einfach aufgebaut werden kann. Tatsächlich arbeitet ein erfindungsgemäßer Analog-Digital- Wandler im Geschwindigkeitsbereich sogenannter Parallelwandler, allerdings bei wesentlich besserer Auflösung und geringerem Schaltungsaufwand.

Dadurch, daß die Stufen theoretisch wie praktisch eine Einheit miteinander bilden können, werden Schaltungsgeschwindigkeit und -aufwand günstig beeinflußt. Bei den Vergleichern braucht es sich lediglich um einen mit Transistoren aufgebauten Differenzverstärker zu handeln, der die Differenz zwischen den miteinander zu vergleichenden Eingangsspannungen verstärkt. Um hohe Schaltgeschwindigkeiten zu erreichen, sollten die Transistoren der Vergleicherstufe daran gehindert werden, in die Sättigung zu steuern, z. B. indem die Schottky-Technik angewandt wird. Diese Schaltung sollte in der Weise ausgelegt sein, daß ihr Ausgang Q (s. Beschreibung zu Fig. 2) entweder (fast) 0 V oder ein Spannungspotential hat (in Abhängigkeit des Vorzeichens der Differenz der Eingangsspannungen), welches geeignet ist, Transistorschalter zu betätigen. Diese Transistorschalter sind z. B. in sogenannte R-2R-Leiternetzwerke (s. Beschreibung zu Fig. 3) zur Erzeugung der Referenzspannungen (bei linearer Kennlinie des Analog-Digital-Wandlers) integriert.

Der gesamte Analog-Digital-Wandler besteht also praktisch ausschließlich aus Transistoren und Widerständen, die in genauigkeitsrelevanten Schaltungsteilen alle im Verhältnis 1 : 1 bzw. 1 : 2 zueinander stehen, was den Kosten der Herstellung sowie der Qualität des Produkts in besonderer Weise zuträglich ist, sowie wenigen zusätzlichen Bauelementen.

Mit dem Stand der Herstellungstechnik lassen sich durch die erfindungsgemäße Konstruktion für einen Analog-Digital- Wandler mit einer Auflösung von z. B. 10 Bit Wandlungsgeschwindigkeiten von ca. 1 ns (10^-9 s) erreichen. Die erreichbare Auflösung richtet sich in erster Linie nach dem getriebenen Aufwand und kann 16 Bit sein. Die Möglichkeit, nichtlineare Kennlinie zu verwirklichen, ermöglicht den Einsatz erfindungsgemäßer Analog-Digital-Wandler auch im Bereich der Kommunikationstechnik, z. B. als sog. CODECs ("companding a/d converter").

Einige Ausführungsbeispiele der Erfindung sind in Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines Analog- Digital-Wandlers nach der Erfindung,

Fig. 2 ein Ausführungsbeispiel einer Vergleicherstufe,

Fig. 3 ein Ausführungsbeispiel einer Referenzspannungsquelle für lineare Kennlinien,

Fig. 4.1 das Blockschaltbild eines nichtlinearen Analog-Digital-Wandlers und

Fig. 4.2 die Empfindlichkeitskurve eines linearen und eines nichtlinearen Analog- Digital-Wandlers unterhalb eines Schaubildes zur Verdeutlichung und zum Vergleich.

Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen Analog-Digital-Wandlers. Es sind vier Stufen (S1, S2, S3 und S4) dargestellt, entsprechend einer Auflösung des Analog-Digital-Wandlers von 4 Bit, diese Anzahl kann aber auch wesentlich größer sein. Die Stufen bestehen jeweils aus einem Vergleicher (V1, V2, V3 und V4) und einem Digital-Analog- Wandler, der eine Referenzspannung (U_R(1), U_R(2), U_R(3), U_R(4)) erzeugt und dessen Auflösung von der Anzahl der Stufen abhängt, die seiner Stufe vorausgehen. Die Referenzspannung wird vom Vergleicher benötigt. Die Spannung U_hi hat an einem digitalen Eingang (z. B. MSB von D/A-1) eine logische "1" zur Folge. Die Eingänge der Analog-Digital- Wandler sind nach ihrer Wertigkeit geordnet mit den Bezeichnungen MSB ("most significant bit") für das höchstwertige Bit, einer Nummer oder LSB ("least significant bit") für das niederwertigste Bit bezeichnet. Die Vergleicher sind so konstruiert, daß ihr Ausgang genau dann logisch "1" wird, wenn die Spannung auf dem mit "+" gekennzeichneten Eingang (U_E) größer als die Spannung auf dem mit "-" gekennzeichneten Eingang (U_R(x)) ist.

Jede Stufe beinhaltet einen analogen Eingang für die zu messende analoge Größe U_E (A1, A2, A3 bzw. A4), einen digitalen Eingang für die Vergleichsergebnisse aller vorausgehenden Stufen (B2, B3 bzw. B4), wobei die erste Stufe nicht über einen solchen Eingang verfügt, weil es für sie keine vorausgehenden Stufen gibt, und einen digitalen Ausgang für das Vergleichsergebnis des Vergleichers der Stufe (C1, C2, C3 bzw. C4). Jede Stufe (S1, S2, S3 und S4) erzeugt intern aus den Informationen der digitalen Eingänge (B2, B3 bzw. B4) eine Referenzspannung. Für eine lineare Kennlinie sieht dies wie folgt aus: Die erste Stufe (S1), der keine andere Stufe vorausgeht, arbeitet mit einer unveränderlichen Referenzspannung, die der halben, maximal zu messenden Eingangsspannung entspricht, weil ihre keine zusätzlichen Informationen über die zu messende Eingangsspannung U_E von einer vorausgehenden Stufe zur Verfügung stehen; der digitale Ausgang (C1) der ersten Stufe gibt also an, ob die zu messende Eingangsspannung in der oberen oder der unteren Hälfte des Meßbereichs liegt.

Die zweite Stufe (S2) generiert intern aus der Information an dem digitalen Ausgang der ersten Stufe (C1), welche ihr auf B2 zur Verfügung steht, eine Referenzspannung, die entweder oder aber + entspricht, mit der die Eingangsspannung U_E an dem Eingang A2 verglichen wird. Das Vergleichsergebnis findet sich an C2, d. h., daß die digitale Information an C2 angibt, ob sich die Eingangsgröße U_E in der oberen oder unteren Hälfte derjenigen Hälfte des Meßbereichs befindet, die die erste Stufe über die digitale Information an C1 spezifiziert hat.

Die noch folgenden Stufen S3 und S4 überprüfen jeweils, ob sich die Eingangsgröße in der oberen oder unteren Hälfte des durch fortlaufende Halbierung (wie eben beschrieben) eingegrenzten Restmeßbereichs befindet. Durch dieses Verfahren der kontinuierlichen Halbierung des (Rest-)Meßbereichs wird ein Minimum an notwendigen Stufen erreicht, und die digitale Ausgangsinformation (das Wandlungsergebnis) steht unmittelbar als binäres Wort an C1, C2, C3 und C4 zur Verfügung.

Fig. 2 zeigt ein Ausführungsbeispiel einer Vergleichereinheit. Die Transistoren T1 und T2 bilden zusammen mit R1, R2, R3, R4 und R5 einen Differenzverstärker, der die Spannungsdifferenz zwischen den Eingängen für die zu vergleichenden Spannungen U_E und U_R E1 und E2 verstärkt. Dadurch findet sich bei geeigneter Wahl der Widerstände (R1 bis R5) auf Q, dem Ausgang der Vergleicherstufe, ein digitales Signal, welches das Vorzeichen der Differenz zwischen den Spannungen, die auf E1 und E2 anliegen, widerspiegelt und welches geeignet ist, Transistorschalter aufzusteuern oder zu sperren, die zum Zweck der Referenzspannungsbildung z. B. in die Schaltungsstruktur von Referenzspannungsquellen, wie sie in der Beschreibung zu Fig. 3 beschrieben werden (siehe unten), eingebunden sind. R4 und R5 haben nur die Aufgabe, die Belastung der Referenzspannungsquelle bzw. der Spannungsquelle U_E möglichst niedrig zu halten. Ein höherer Schaltungsaufwand bei den Vergleichern als angegeben wird nur selten nötig oder sinnvoll sein; die Widerstände definieren die möglichen digitalen Pegel und beeinflussen darüber hinaus Schaltungseigenschaften wie Schaltgeschwindigkeit etc., wobei die verschiedenen Forderungen nicht widersprüchlich sein müssen. Die Transistoren sollten in erster Linie nach ihren Rauscheigenschaften und Schaltgeschwindigkeiten ausgewählt werden; darüber hinausgehende Eigenschaften sind normalerweise nicht erforderlich.

Der in Fig. 2 dargestellte Vergleicher entspricht seiner Funktion nach den Vergleichern V1, V2, V3 und V4. Der Eingang E1 des Vergleichers nach Fig. 2 entspricht dem mit "+" gekennzeichneten Eingang der Vergleicher aus Fig. 1, E2 aus Fig. 2 entspricht "-" aus Fig. 1 und Q aus Fig. 2 entspricht A aus Fig. 1. U_B ist die Betriebsspannung des Vergleichers.

Fig. 3 zeigt ein Ausführungsbeispiel einer Referenzspannungsquelle für lineare Kennlinien des Analog-Digital-Wandlers. Es handelt sich hierbei im Prinzip um einen parallel arbeitenden Digital-Analog- Wandler, der in der sogenannten R-2R- Leiternetzwerktechnik ausgeführt ist. Zur Verwendung der Digital-Analog- Wandler als Referenzspannungsquellen für erfindungsgemäße Analog-Digital- Wandler weisen diese allerdings eine schaltungstechnische Besonderheit auf: Neben dem konstruktionsbedingten Abschlußwiderstand R_ab gegen Masse findet sich noch ein zweiter Abschlußwiderstand R_ab2 gegen U_REF, entsprechend einem fest auf logisch "1" verdrahteten niederwertigsten Bit des Digital-Analog- Wandlers. Dies ist für eine korrekte Referenzspannungserzeugung notwendig. Diese Besonderheit ist bei den Referenzspannungsquellen D/A-1 bis D/A-4 aus Fig. 1 als äußerliche Beschaltung ausgeführt, um eine bessere Verdeutlichung der Arbeitsweise der Referenzspannungsquellen zu erreichen.

Bei den Schaltern für die Referenzspannungsquellen S1, S2, S3 und S4 handelt es sich um mit Transistoren aufgebaute Spannungsschalter. Diese Schalter besitzen in der Praxis eine gewisse Offsetspannung U_OS, die das Wandlungsergebnis verfälschen könnte. Dieser Fehler läßt sich jedoch dadurch beheben, daß die Masse des Wandlers mit eben dieser Spannung beaufschlagt wird. Durch diese Technik wird es möglich, die Schottky- Technik auf die Transistoren des Schalters anzuwenden, wodurch zwar die Offsetspannung U_OS ansteigt, deren Fehler aber durch Beaufschlagung von Masse mit U_OS eliminiert werden kann. Wesentlich höhere Schaltgeschwindigkeiten und damit Wandlungsraten können so erreicht werden. Selbstverständlich können Digital-Analog-Wandler aller Techniken als Referenzspannungsquellen für erfindungsgemäße Analog-Digital-Wandler verwendet werden.

Fig. 4.1 zeigt ein Blockschaltbild eines erfindungsgemäßen, nichtlinearen Analog- Digital-Wandlers; bei AD1 handelt es sich um einen Analog-Digital-Wandler gemäß Fig. 1, dem ein Festwertspeicher M1 nachgeschaltet ist, der jedem Wandlungsergebnis des linearen Analog-Digital- Wandlers AD1 einen definierbaren Festwert zuweist. Auf diese Weise läßt sich jede erdenkliche Empfindlichkeitskurve mit Analog-Digital-Wandlern nach der Erfindung durch in geeigneter Weise programmierte Festwertspeicher erreichen. Das Wandlungsergebnis von AD1 auf C1, C2, C3 und C4 ist auf die Adreßeingänge des Speichers geschaltet. Der Baustein M1 ist so konstruiert, daß seine Datenausgänge D0 bis D3 immer dem Inhalt der über die Adreßleitungen adressierten Speicherstelle entsprechen. Es ist selbstverständlich nicht erforderlich, daß das Wandlungsergebnisse von AD1 dieselbe Wortbreite aufweist, wie die Speicherstellen des Festwertspeichers. Es kann Sinn machen, diese Wortbreiten unterschiedlich zu wählen, um die damit möglicherweise verbundenen Vorteile zu nutzen. So kann auf diesem Wege beispielsweise der Nachteil des relativ hohen Quantisierungsfehlers dieses Verfahrens verringert werden.

Neben dieser Technik, die hohe Umsetzraten bei geringem Schaltungsaufwand auch für nichtlineare Analog-Digital- Wandler zuläßt, besteht die universelle Möglichkeit, nichtlineare Digital-Analog- Wandler als Referenzspannungsquellen für erfindungsgemäße Analog-Digital- Wandler bei entsprechender Empfindlichkeitskurve des Analog-Digital- Wandlers zu verwenden.

Fig. 4.2 zeigt ein Schaubild, welches die Wandlungsergebnisse zweier exemplarischer Analog-Digital-Wandler nach der Erfindung auf deren Eingangsspannung U_E abbildet. f₁(U_E) stellt die lineare Empfindlichkeitskurve des ersten Analog- Digital-Wandlers dar, f₂(U_E) die nichtlineare des zweiten. Es läßt sich leicht erkennen, wie f₂(U_E) aus f₁(U_E) mittels eines Festwertspeichers abgeleitet werden kann: Die Wertetabelle unterhalb des Schaubildes entspricht dem Inhalt des Speichers, der dem zweiten Analog-Digital- Wandler nachgeschaltet ist. Das flexible Konzept der Modellierung von Empfindlichkeitskurven mittels eines Speichers läßt sich noch dadurch verbessern, daß der Festwertspeicher gegen einen solchen mit veränderbarem Inhalt ausgetauscht wird, dessen Programmierung dann z. B. von einem Mikroprozessor übernommen wird, der so die individuelle Anpassung des Analog-Digital- Wandlers an die jeweiligen Erfordernisse vornehmen kann.

Alle bisherigen Beschreibungen bezogen sich auf erfindungsgemäße Analog-Digital- Wandler, die nach dem sogenannten "stand-alone"-Prinzip arbeiten. Das heißt, daß diese Wandler ein der Eingangsspannung immer entsprechendes Ausgangswort liefern, es sei denn, die Eingangsspannung ändert sich zu schnell oder hat sich soeben geändert, so daß die Schalter des Analog-Digital-Wandlers erst im Begriff sind umzuschalten. In beiden Fällen gibt es eine Zeitspanne, während der das Ausgangswort fehlerhaft ist. Sollte gerade in dieser Zeitspanne das Ausgangswort verwendet werden, führte dies zu einem Fehler. Es kann also sinnvoll sein, einen erfindungsgemäßen Analog-Digital-Wandler in der Weise zu modifizieren, daß festgestellt werden kann, wann sein Ausgangswort Gültigkeit besitzt bzw., daß die Zeitspanne der Gültigkeit des Ausgangswortes beeinflußt werden kann. Im wesentlichen gibt es hierzu eine Möglichkeit, die im folgenden beschrieben werden soll.

Einem Analog-Digital-Wandler nach der Erfindung wird ein analoges Halteglied vorgeschaltet, welches bei Bedarf die Eingangsspannung U_E konsant hält. Von dem Zeitpunkt an, wenn U_E konstant ist, dauert es höchstens eine bestimmte Zeitspanne, die sich aus den miteinander addierten Durchlaufzeiten aller Stufen eines erfindungsgemäßen Analog-Digital- Wandlers errechnet, bis das Wandlungsergebnis mit Sicherheit richtig ist. Diese Art der zusätzlichen Beschaltung eines Analog-Digital-Wandlers nach der Erfindung mit einem analogen Halteglied ("track and hold-Verstärker" oder "sample and hold-Verstärker") und einem Verzögerungsglied mit fester Zeitkonstante, welches für das Signal für das Ende der Wandlung, d. h. der Richtigkeit des Wandlungsergebnisses verantwortlich ist, hat den Vorteiel des geringen Schaltungsaufwandes unter Beibehaltung hoher Wandlungsraten, da es bei dem Stand der Technik kaum Probleme bereitet, ein solches Halteglied mit einer Reaktionszeit von ungefähr 5 ps (5 · 10^-12 s) zu konstruieren. Ein Nachteil einer derartigen Beschaltung ist in der geringen Langzeitstabilität eines solchen schnellen Haltegliedes zu erkennen, was dazu führen kann, daß sich das Wandlungsergebnis nach Wandlungsende zu ändern beginnt, da sich die Eingangsspannung U_E durch die Drift des analogen Haltegliedes verändert. Diese Drift wird maßgeblich von der Strombelastung des Haltegliedes bestimmt, welche bei Anschluß des Gliedes an erfindungsgemäße Analog-Digital- Wandler durch den Eingangswiderstand R5 der Vergleichereinheiten (s. Beschreibung zu Fig. 2) bestimmt wird und dadurch durch geeignete Auslegung dieser Eingangswiderstände minimiert werden kann. Aus diesem Grund ist eine derartige Beschaltung trotz der Drift des Haltegliedes wenig kritisch. Sollte allerdings die Forderung nach Langzeitstabilität des Wandlungsergebnisses im Vordergrund stehen, so bietet es sich an, zusätzlich zu der eben beschriebenen Beschaltung einen digitalen Zwischenspeicher (ein sogenanntes "latch"), der genau ein Wandlungsergebnis speichern kann, an den digitalen Ausgang des Analog- Digital-Wandlers anzukoppeln. Dieser kann dann, von dem beschriebenen Verzögerungsglied gesteuert, das Wandlungsergebnis zum Ende der Wandlung speichern, d. h. konstant halten. Konstruktiv läßt sich dies z. B. in der Gestalt verwirklichen, daß jede Vergleicherstufe durch einen 1 Bit großen Speicher ergänzt wird (z. B. ein sog. "Flip-Flop"), der das Ergebnis des Vergleichs zu gegebener Zeit festhält.

Prinzipiell gibt es keine Grenze für die Anzahl der Stufen und damit die Auflösung erfindungsgemäßer Analog-Digital- Wandler. Praktisch steigen die Anforderungen an Produktionsgenauigkeit und Langzeitstabilität jedoch mit jedem zusätzlichen Wandlungsbit stark an. Um dennoch hohe und höchste Auflösung verwirklichen zu können, besteht die Möglichkeit (siehe auch Patentanspruch 5), zwei oder mehrere erfindungsgemäße Analog-Digital-Wandler in der Weise zusammenzuschalten, daß jeder folgende Analog-Digital-Wandler den Quantisierungsfehler des vorausgehenden wandelt. Dies kann z. B. in der Weise geschehen, daß dem ersten dieser Analog-Digital- Wandler ein Digital-Analog-Wandler nachgeschaltet ist, so daß die Differenz zwischen der Eingangsspannung des Analog-Digital-Wandlers und der Ausgangsspannung des Digital-Analog- Wandlers dem Quantisierungsfehler des Analog-Digital-Wandlers entspricht. Diese Spannung kann dann von einem weiteren Analog-Digital-Wandler gewandelt werden, dessen digitales Ausgangswort den niederwertigen Bits des gesamten Wandlungsergebnisses entspricht und das Wandlungsergebnis des ersten entsprechend den höherwertigen Bits. Optional kann natürlich auch ein dritter Analog-Digital-Wandler den Quantisierungsfehler des zweiten nach der gleichen Methode wandeln. Mit dieser Methode lassen sich zwar immer noch beachtliche Wandlungsraten in bezug zu der sehr hohen erreichbaren Auflösung erreichen, diese sind aber gegenüber einem einzelnen erfindungsgemäßen Analog-Digital- Wandler doch deutlich niedriger, da die zusätzlichen Komponenten (Digital- Analog-Wandler und Subtrahierschaltung) mit ihren Durchlaufzeiten die Wandlungszeit entsprechend verlängern.

Es sei darauf hingewiesen, daß es sich bei allen Ausführungsbeispielen und Beschreibungen nur um mögliche Ausführungen der Erfindung handelt; es sind noch viele andere erfindungsgemäße Ausführungen möglich.

Claims (5)

1. Analog-Digital-Wandler mit einer Anzahl in Reihe geschalteter Stufen (S1, S2, . . .), jeweils bestehend aus einem Spannungsvergleicher, der in Abhängigkeit von der Eingnagsspannung U_E (zu messende analoge Eingangsspannung) und U_R (Referenzspannung) ein digitales Signal erzeugt, welches das Vorzeichen der Differenz zwischen U_E und U_R widerspiegelt, und einer dem Vergleicher, der soeben beschrieben wurde, vorgeschalteten Referenzspannungsquelle, die eine von den Ergebnissen aller ihr vorausgehenden Vergleicher abhängige Referenzspannung U_R für den nachfolgenden Vergleicher bereitstellt, dadurch gekennzeichnet, daß sich diese Referenzspannung aus der maximal (ohne theoretischen Überlauf des digitalen Ausgangs) zu messenden Eingangsspannung U_REF wie folgt errechnet: Die erste Referenzspannungsquelle, der kein Vergleicher vorausgeht, liefert eine unveränderliche Ausgangsspannung von . Der nachfolgende Vergleicher entscheidet nun, ob die Eingangsspannung U_E größer oder kleiner als ist. In Abhängigkeit von diesem Ergebnis erzeugt die zweite Referenzspannungsquelle entweder eine Referenzspannung von (bei U_E < ) oder aber von + (bei U_E < ). Nach diesem Prinzip der Annäherung an den zu messenden Wert durch wiederholte Halbierung des (Rest-)Meßbereichs wird bei allen weiteren Stufen auch verfahren.

2. Analog-Digital-Wandler nach Anspruch 1 oder einem späteren, dadurch gekennzeichnet, daß sich die Referenzspannung U_R für den nachfolgenden Vergleicher aus allen vorherigen Vergleichsergebnissen und U_REF nach einem anderen Schema als unter Anspruch 1 angegeben errechnet, z. B. um eine nicht- lineare Kennlinie zu erreichen.

3. Analog-Digital-Wandler nach Anspruch 1 oder einem späteren, dadurch gekennzeichnet, daß jeder Vergleicher eine Einheit mit allen auf ihn folgenden Referenzspannungsquellen bildet, d. h., daß jeder Vergleicher als Vergleichsergebnis eine Anzahl n Schalter betätigt, dadurch gekennzeichnet, daß diese Schalter in die Scahltungsstruktur der Referenzspannungsquellen, die zu diesem Zweck z. B. als parallel arbeitende Digital-Analog- Wandler ausgebildet sind, integriert sind. Die Anzahl n der benötigten Schalter entspricht der Anzahl der nachfolgenden Referenzspannungsquellen.

4. Analog-Digital-Wandler nach Anspruch 1 oder einem späteren, dadurch gekennzeichnet, daß anstelle einer Eingangsspannung als analoger Eingangsgröße und/oder anstelle einer Referenzspannung ein Eingangs- bzw. Referenzstrom verwendet wird.

5. Analog-Digital-Wandler nach Anspruch 1 oder einem späteren, dadurch gekennzeichnet, daß diese in Reihe geschaltet sind und jeder Analog-Digital-Wandler den Quantisierungsfehler des vorausgehenden wandelt.