DE4445801C2

DE4445801C2 - Circuit arrangement for the control of dynamic memories by a microprocessor

Info

Publication number: DE4445801C2
Application number: DE19944445801
Authority: DE
Inventors: Edmund Ernst; Wolfgang Kosler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 2003-12-04
Anticipated expiration: 2014-12-22
Also published as: DE4445801A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung eines dynamischen Speichers durch einen Mikroprozessor nach dem Patentanspruch 1.The invention relates to a circuit arrangement to control a dynamic memory a microprocessor according to claim 1.

Speichermedien in Mikroprozessorsystemen sind seit geraumer Zeit durch dynamische Speicher realisiert, beispielsweise in Personalcomputern oder in digitalen Vermittlungsanlagen. Für die Ansteuerung der in der Fachwelt als DRAM (Dynamic Random Access Memory) bezeichneten dynamischen Speicher sind Schal tungsanordnungen bzw. integrierte Ansteuerschaltungen vorge sehen, mit deren Hilfe ein Mikroprozessor Daten in einem an geschlossenen dynamischen Speicher speichert oder von diesem liest. Derartige integrierte Ansteuerschaltungen sind bei spielsweise im Microprozessor and Peripheral Handbook, Fa. Intel, 1988, Kap. 1-1 bis 1-129 und in Moorwood, A.: "Alle Steuerfunktionen integriert", Elektronik 2/89, Seiten 98- 104 beschrieben. Die wesentlichen Funktionen der bekannten Ansteuerung für dynamische Speicher stellen das speicherindi viduelle Adressenmultiplexing, das zeitgerechten Weiterleiten der Lese- bzw. Schreibsignale und die Refreshfunktion dar. Das Adressenmultiplexing umfaßt das zeitgerechte Weiterleiten der an der Mikroprozessorschnittstelle vorliegenden Reihen- und Spaltenadreßinformationen an den jeweiligen dynamischen Speicher. Durch die Refreshfunktion werden die die Spei cherinhalte repräsentierenden Pegel bzw. Spannungspegel im dynamischen Speicher refreshed, d. h. auf den ursprünglichen Pegel eingestellt. Ohne diese Refreshfunktion sinkt der Pegel ab und die gespeicherten Informationen bzw. Daten gehen verloren.Storage media in microprocessor systems have been realized for some time by dynamic memories, for example in personal computers or in digital switching systems. For the control of the dynamic memory referred to in the art as DRAM (Dynamic Random Access Memory) circuit arrangements or integrated control circuits are provided, with the aid of which a microprocessor stores data in a connected dynamic memory or reads from it. Such integrated control circuits are in example in the microprocessor and peripheral handbook, Intel, 1988, chap. 1-1 to 1-129 and Moor Wood, A .: "integrates all control functions," Electronics 2/89 Pages 98- 104 described. The essential functions of the known control for dynamic memories are the memory-individual address multiplexing, the timely forwarding of the read or write signals and the refresh function. The address multiplexing comprises the timely forwarding of the row and column address information present at the microprocessor interface to the respective dynamic memory. By means of the refresh function, the levels or voltage levels in the dynamic memory representing the memory contents are refreshed, ie set to the original level. Without this refresh function, the level drops and the stored information or data is lost.

Des weiteren ist aus der internationalen Offenlegungsschrift WO 93/04432 A2 eine Ansteuerschaltung - in der Literatur auch als "memory controller" bezeichnet - eines dynamischen Speichersystems bekannt, durch die ein Zugriff auf einen dynamischen Speicher auch bei unterschiedlichen Prozessor- Anforderungen, z. B. über verschiedene Bussysteme, ermöglicht wird.Furthermore, it is from the international disclosure WO 93/04432 A2 a control circuit - in the literature too called "memory controller" - a dynamic one Storage system known through which access to a dynamic memory even with different processor Requirements, e.g. B. via different bus systems becomes.

Zur Ansteuerung der unterschiedlichen dynamischen Speicher mit unterschiedlichen Speicherkapazitäten und unterschiedli chen Aufteilungen für Daten und Paritätsbits sowie für unter schiedliche Mikroprozessoren in Mikroprozessorsystemen sind jeweils spezielle Ansteuerschaltungen vorgesehen. Dies bedeu tet, daß derzeitige Ansteuerschaltungen Eigenschaften für die Ansteuerung von dynamischen Speichern für prozessorunspezifi sche Anwendungen und für Personalcomputersysteme aufweisen. Beide Typen von Ansteuerungen verfügen über die vorhergehend erläuterten Basisfunktionen zur Ansteuerung von dynamischen Speichern. Die personalcomputer-bezogenen Ansteuerungen sind speziell auf den Einsatz in Personalcomputern abgestimmt und sind bei nicht personalcomputer-bezogenen Einsätzen nicht an wendbar - insbesondere hinsichtlich der Ausgestaltung des dy namischen Speichers. Prozessorunspezifische Ansteuerungen er fordern einen erheblichen Zusatzaufwand für die Realisierung der speziellen Mikroprozessorschnittstelle. Beide Ansteuerun gen sind hinsichtlich Anpassung an unterschiedliche Ausprä gungen der Mikroprozessorschnittstelle und der dynamischen Speicher sehr unflexibel.To control the different dynamic memories with different storage capacities and differ divisions for data and parity bits as well as for under are different microprocessors in microprocessor systems each provided special control circuits. This means tet that current control circuits have properties for the Control of dynamic memories for processor-unspecific cal applications and for personal computer systems. Both types of controls have the previous ones explained basic functions for the control of dynamic To save. The personal computer-related controls are specially designed for use in personal computers and are not available for non-personal computer related operations reversible - especially with regard to the design of the dy Named memory. Processor-unspecific controls require a considerable additional effort for the implementation the special microprocessor interface. Both controls are in terms of adapting to different types microprocessor interface and dynamic Memory very inflexible.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ei ne wesentlich flexiblere Ansteuerschaltung auszugestalten. Die Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.The object of the invention is to egg ne much more flexible control circuit. The object is solved by the features of claim 1.

Der wesentliche Vorteil der erfindungsgemäßen Schaltungsan ordnung ist darin zu sehen, daß durch eine Programmierung über die Mikroprozessorschnittstelle die Schaltungsanordnung auf den aktuell anzuschließenden Mikroprozessor und dynami schen Speicher einstellbar ist. Dies bedeutet, daß vor dem Einsatz der erfindungsgemäßen Schaltungsanordnung diese auf den aktuellen Einsatzfall hinsichtlich anzuschließenden Mikroprozessor und dynamischen Speicher einstellbar ist. Die Einstellung bzw. Programmierung wird im wesentlichen durch ein Register bewirkt, in das Informationen über den anzu schließenden Mikroprozessortyp, die Betriebsfrequenz des an zuschließenden Mikroprozessors, die Speicherkapazität des anzuschließenden dynamischen Speichers für Nutz- und Pari tätsdaten, die Organisation der anzuschließenden dynamischen Speicherbausteine für Nutz- und Paritätsdaten und die Lage des dynamischen Speichers im Adreßraum des anzuschließenden Mikroprozessors eingetragen werden. Mit Hilfe der Ablauf steuerung, der Seitenwechseleinheit und des Adressenmulti plexers wird entsprechend der eingetragenen Informationen die Betriebsweise sowohl für die Mikroprozessorschnittstelle als auch für die dynamischen Speicher eingestellt.The main advantage of the circuitry according to the invention Order can be seen in that through programming the circuit arrangement via the microprocessor interface on the currently connected microprocessor and dynami memory is adjustable. This means that before Use of the circuit arrangement according to the invention on this the current application with regard to be connected Microprocessor and dynamic memory is adjustable. The Setting or programming is essentially through causes a register in which information about the subsequent microprocessor type, the operating frequency of the locking microprocessor, the memory capacity of the dynamic memory to be connected for useful and pari Actual data, the organization of the dynamic to be connected Memory modules for user and parity data and the location of the dynamic memory in the address space of the to be connected Microprocessor can be entered. With the help of the process control, the page change unit and the address multi plexers will be based on the information entered Operating mode for both the microprocessor interface and also set for dynamic memory.

Gemäß einer vorteilhaften Weiterbildung ist bei der erfin dungsgemäßen Schaltungsanordnung die eingangsseitige Mikro prozessorschnittstelle sowie der Leitungstreiber jeweils über eine Schieberegisterprüfeinrichtung zu den Komponenten der Schaltungsanordnung geführt - Anspruch 2. Die in der Fachwelt als Boundary Scan Logic bekannte Schieberegister prüfeinrichtung ermöglicht durch zwischen die Schaltungsan ordungsanschlüsse und der Schaltungsanordnung eingefügte und mit einander verknüpfbare Schieberegister sowohl einen Test bzw. eine Überprüfung der erfindungsgemäßen Schaltungsanord nung selbst als auch deren Schaltungsanordnungsanschlüsse einschließlich der zugehörigen Verbindungen.According to an advantageous development, the inventor circuit arrangement according to the input side micro processor interface and the line driver each via a shift register tester to the components of the Circuit arrangement led - claim 2. The in the professional world shift registers known as boundary scan logic test facility enabled by between the circuitry order connections and the circuit arrangement inserted and interconnectable shift registers both a test or a check of the circuit arrangement according to the invention voltage itself as well as their circuit arrangement connections including the related connections.

Die Mikroprozessorschnittstelle ist gemäß einer weiteren vor teilhaften Ausgestaltung für den Anschluß eines 386- oder 486-Mikroprozessor vorgesehen - Anspruch 3. Da in derzeit zu entwickelnden oder zu aktualisierenden prozessorgesteuerten Einrichtungen, insbesondere digitale Vermittlungseinrichtun gen, überwiegend 386- und 486-Mikroprozessoren eingesetzt sind oder werden, ist durch die Einstellbarkeit einer 386- und 486-Mikroprozessorschnittstelle die überwiegende Anzahl von Anwendungen realisierbar. Die Anschließbarkeit eines 386- oder 486-Mikroprozessors (MP) ist durch auf 386- und 486-Mikroprozessoren (MP) abgestimmte Verbindungselemente bzw. Anschlüsse realisiert, die entsprechend der (im Register) eingetragenen Informationen über den Typ des Mikroprozessors aktiviert werden - Anspruch 4. Durch die Aktivierung wird insbesondere eine elektrische Ver bindung von den Anschlüssen der Mikroprozessorschnittstelle zu den weiteren Komponenten der erfindungsgemäßen Schaltungs anordnung hergestellt - vorzugsweise über die eingefügten Schieberegister.The microprocessor interface is according to another partial configuration for connecting a 386 or 486 microprocessor provided - claim 3. Because in currently too processor-controlled to be developed or updated Facilities, in particular digital switching facilities 386 and 486 microprocessors are or become, is the adjustability of a 386- and 486 microprocessor interface the vast majority realizable by applications. The connectivity of a 386 or 486 microprocessor (MP) is through on 386 and 486 microprocessors (MP) matched connectors or connections realized according to the (in the register) registered information about the type of microprocessor can be activated - claim 4. The activation in particular an electrical Ver binding of the connections of the microprocessor interface to the other components of the circuit according to the invention arrangement produced - preferably over the inserted Shift register.

Gemäß einer Weiterbildung der erfindungsgemäßen Schaltungs anordnung ist an den Leitungstreiber ein dynamischer Speicher mit einer Speicherkapazität von 1, 4 und 16 MBit anschließbar - Anspruch 5. Durch diese auf die derzeit verfügbaren Spei chergrößen abgestimmten Ausbaustufen ist die Schaltungsanord nung für die überwiegende Anzahl von Einsatzfällen anwendbar. Die Schaltungsanordnung ist des weiteren vorteilhaft durch einen integrierten Schaltkreis realisiert - Anspruch 6.According to a development of the circuit according to the invention The arrangement is a dynamic memory for the line driver can be connected with a storage capacity of 1, 4 and 16 Mbit - Claim 5. By this on the currently available Spei The circuit arrangement is coordinated with the sizes applicable for the majority of applications. The circuit arrangement is further advantageous by integrated circuit realized - Claim 6.

Im Folgenden wird die erfindungsgemäße Schaltungsanordnung anhand eines Blockschaltbildes näher erläutert.The circuit arrangement according to the invention is described below explained in more detail using a block diagram.

Das Blockschaltbild zeigt eine Mikroprozessorschnittstelle MPS, an die ein Mikroprozessor MP anschließbar ist. Die Mi kroprozessorschnittstelle MPS ist hinsichtlich ihrer Anzahl und Position von Verbindungselementen - durch mit VE bezeich nete Punkte angedeutet - derart ausgestaltet, daß sowohl ein 386-Mikroprozessor als auch ein 486-Mikroprozessor MP an schließbar ist, d. h. in die Verbindungselemente VE einge steckt werden kann. Die Gesamtheit dieser nicht dargestellten Verbindungselemente VE repräsentiert die Mikroprozessor schnittstelle MPS. In der Mikroprozessorschnittstelle MPS ist des weiteren eine Schieberegisterprüfeinrichtung BS vorgesehen. Die in der Figur nicht detailliert dargestellte Schieberegisterprüfeinrichtung BS (Boundary Scan) stellt eine Prüfeinrichtung zwischen den Verbindungselementen VE, d. h. den Bausteinanschlüssen und den Komponenten der Schaltungs anordnung SA im Baustein dar. Hierzu ist zwischen die Verbindungselemente VE und der Schaltungsanordnung jeweils ein Schieberegister - nicht dargestellt - eingefügt, die die serielle Einstellung und Beobachtung aller Bausteinanschlüsse sowie der Schaltungsanordnung SA ermöglicht. Die Register sind des weiteren derart steuerbar, daß sie innerhalb des Bausteins zu einer Ringstruktur verbunden werden können. Damit lassen sich in die erfindungsgemäße Schaltungsanordnung SA Testdaten ein- und ausschieben, wodurch eine die einzelnen Schaltungskomponenten sowie auch deren Verbindungsleitungen betreffende Fehlerlokalisierung ermöglicht wird.The block diagram shows a microprocessor interface MPS, to which a microprocessor MP can be connected. The Wed Croprocessor interface MPS is in number and position of fasteners - denoted by VE nete points indicated - designed so that both a 386 microprocessor as well as a 486 microprocessor MP is closable, d. H. turned into the connecting elements VE can be stuck. The entirety of these, not shown Connecting elements VE represents the microprocessor MPS interface. In the microprocessor interface is MPS furthermore a shift register checking device BS intended. The not shown in detail in the figure Shift register checking device BS (Boundary Scan) provides one Test device between the connecting elements VE, d. H. the block connections and the components of the circuit arrangement SA in the module. For this purpose, between the Connecting elements VE and the circuit arrangement each a shift register - not shown - inserted that the serial setting and monitoring of all block connections and the circuit arrangement SA. The registers are further controllable so that they are within the Building blocks can be connected to a ring structure. This can be in the circuit arrangement according to the invention SA slide test data in and out, which makes the individual Circuit components as well as their connecting lines relevant fault localization is enabled.

Die Mikroprozessorschnittstelle MPS ist über den Mikroprozes sorbus MPB mit einem Zwischenspeicher ZSP, einer Ablaufsteue rung ABS, einer Refresh-Logik RL und einem Adreßdecodierer AD verbunden. Mit Hilfe der Ablaufsteuerung ABS werden alle Funktionen und Zeitabläufe in der erfindungsgemäßen Schal tungsanordnung koordiniert bzw. gesteuert, wozu die Ablauf steuerung ABS mit allen weiteren Komponenten verbunden ist. Der Zwischenspeicher ZSP ist über eine Seitenwechseleinheit SWE - in der Fachwelt als Fast Page Logic bekannt - mit einem Adressenmultiplexer AMUX verbunden. Die Ausgänge des Adres senmultiplexers AMUX sind über eine entsprechend der Mikro prozessorschnittstelle MPS realisierte Schieberegister prüfeinrichtung BS auf einen Leitungstreiber LT geführt. An die Ausgänge des Leitungstreibers LT wird der dynamische Speicher DRAM angeschlossen. Des weiteren zeigt das Block schaltbild ein Register R, das mit der Ablaufsteuerung ABS, der Seitenwechseleinheit SWE, dem Adressenmultiplexer AMUX und dem Adressencodierer AD verbunden ist.The microprocessor interface MPS is above the microprocesses sorbus MPB with an intermediate storage ZSP, a process control tion ABS, a refresh logic RL and an address decoder AD connected. With the help of the ABS sequence control, everyone Functions and timings in the scarf according to the invention coordinated or controlled, which is why the process control ABS is connected to all other components. The intermediate storage ZSP is via a page change unit SWE - known in the industry as Fast Page Logic - with one Address multiplexer AMUX connected. The outputs of the address Senmultiplexers AMUX are based on a corresponding to the micro MPS processor interface implemented shift registers test device BS performed on a line driver LT. On the outputs of the line driver LT becomes dynamic DRAM memory connected. The block also shows circuit diagram a register R, which with the sequential control ABS, the page change unit SWE, the address multiplexer AMUX and the address encoder AD is connected.

In dieses Register R sind über die Mikroprozessorschnitt stelle MPS folgende Informationen i einprogrammierbar:
The following information i can be programmed into this register R via the microprocessor interface MPS:

- An In indicating the type of microprocessor to be connected formation ti,
- The operating frequency of the micropro to be connected cessors MP displaying information fi,
- The storage capacity of the dynami to be connected Show DRAM memory for user and parity data de information si,
- a dynamic organization to be connected Display DRAM memory modules for user and parity data information oi and
- The location and size of the dynamic memory in the DRAM Address space of the microprocessor MP to be connected indicating information ai.

Die Informationen i werden durch mehrfache Schreibzugriffe des angeschlossenen Mikroprozessors MP eingeschrieben. Es handelt sich hierbei um sogenannte Zugriffe auf eine vordefi nierte Adresse. Hierbei wird, da am Mikroprozessorbus MPB nur der Adreßbus, nicht aber der Datenbus des Prozessors ver fügbar ist, durch mehrfache Zugriffe mit vordefinierter Adresse, mittels derer der Adreßdecoder AD erkennt, daß die Schaltungsanordnung SA zur Ansteuerung von dynamischen Speichern DRAM angesprochen ist, angesteuert. Die in das Register R einzutragende Information i ist jeweils in den Zugriffsinformationen enthalten und wird während des Zugriffs in die entsprechenden Registerbereiche eingeschrieben. Sind alle für den jeweiligen Betriebsfall notwendigen Informationen i in das Register R eingetragen, wird automatisch eine Zugriffssperre aktiviert, die verhindert, daß weitere Zugriffe die Registerinhalte verändern können. Die Zugriffssperre wird wieder aufgehoben, wenn ein Hardware- Reset stattfindet. Die Registerinhalte werden jedoch hierdurch nicht gelöscht, weil auch während des Resets und bis zur erneuten Einstellung des Registers R die Inhalte benötigt werden, um die jeweils benötigten Funktionen, z. B. Refresh-Funktionen, durchführen zu können. Ansonsten würde durch einen Reset der Speicherinhalt in den dynamischen Speichern DRAM ungültig, was auf diese Weise verhindert wird.The information i is through multiple write accesses of the connected microprocessor MP. It is a so-called access to a predefined file address. Here, because on the microprocessor bus MPB only the address bus, but not the processor data bus is available by multiple accesses with predefined Address by means of which the address decoder AD recognizes that the Circuit arrangement SA for the control of dynamic Save DRAM is addressed, driven. The in that Information R to be entered in register R is in each case in the Access information is included and is used during access inscribed in the corresponding register areas. are all necessary for the respective operating case Information i entered in the register R is automatically activates an access lock that prevents that further accesses can change the register contents. The access lock is released again when a hardware Reset takes place. The register contents, however not deleted, because even during the reset and until the register R is reset, the contents are required to perform the functions required, e.g. B. Refresh functions to be able to perform. Otherwise it would by resetting the memory content to dynamic Save DRAM invalid, which is prevented in this way.

Mit Hilfe der Refresh-Logik RL werden in regelmäßigen Abstän den bausteinspezifisch Refresh-Zugriffe durchgeführt, um die in den dynamischen Speichern DRAM gespeicherten Informationen nicht zu verlieren. Für unterschiedliche dynamische Speicher DRAM und unterschiedliche Mikroprozessoren MP sind unter schiedliche Prinzipien vorgegeben. Wesentlich für die erfin dungsgemäße Schaltungsanordnung SA ist hierbei, daß die Häu figkeit der Refresh-Zyklen programmierbar ist, d. h. durch die im Register R enthaltenen Informationen oi wird die Häufig keit der Refresh-Zyklen eingestellt, wodurch die dynamischen Speicher DRAM jeweils zum richtigen Zeitpunkt refreshed werden.With the help of the refresh logic RL are at regular intervals the block-specific refresh accesses to the Information stored in the dynamic memory DRAM not to lose. For different dynamic memories DRAM and different microprocessors MP are under different principles. Essential for the inventor Circuit arrangement SA according to the invention is that the Häu ability of the refresh cycles is programmable, d. H. through the The information contained in the register R is the common speed of the refresh cycles, whereby the dynamic DRAM memory refreshed at the right time become.

Die direkte Anschließbarkeit der 386- und 486-Mikroprozesso ren wird - wie vorhergehend erläutert - durch Verbindungs elemente VE realisiert, die über die Schieberegisterprüfein richtung BS an den Mikroprozessorbus MPB geführt sind. Die Gesamtheit dieser Verbindungen repräsentiert den Mikropro zessorbus MPB. Die Aktivierung der Verbindungselemente VE wird in Abhängigkeit von der gespeicherten Information ti über den Typ des Mikroprozessors MP durchgeführt. Dies bedeutet, daß in Abhängigkeit von der gespeicherten Informa tion ti die entweder den Anschluß eines 386-Mikroprozessors MP oder eines 486-Mikroprozessors MP realisierenden Verbin dungselemente VE aktiviert, d. h. mit dem Mikroprozessorbus MPB verbunden werden. Durch die Aktivierung wird auch die zeitgerechte Ansteuerung des Mikroprozessorbusses MPB für das Einlesen von Adressen bzw. Daten in den Zwischenspeicher ZSP und den Adreßcodierer AD eingestellt. Diese ablaufrelevanten Funktionen sind der Ablaufsteuerung ABS zugeordnet. Hierzu zählt insbesondere auch die Steuerung eines Ready-Signals, das dem Mikroprozessor bei Beendigung eines Zugriffszyklus gemeldet wird, und zwar abhängig vom jeweils aktuell durchgeführten Zugriff auf den dynamischen Speicher DRAM.The 386 and 486 microprocessors can be connected directly ren is - as explained above - by connection VE elements realized via the shift register check direction BS to the microprocessor bus MPB. The All of these connections represent the Mikropro cessorbus MPB. Activation of the connecting elements VE is dependent on the stored information ti performed on the type of microprocessor MP. This means that depending on the information stored tion ti either connecting a 386 microprocessor MP or a 486 microprocessor realizing MP VE activated elements, d. H. with the microprocessor bus MPB are connected. By activating the Timely control of the MPB microprocessor bus for the Reading of addresses or data into the intermediate storage ZSP and set the address encoder AD. These process-relevant Functions are assigned to the sequence control ABS. For this counts especially the control of a ready signal, the microprocessor at the end of an access cycle is reported, depending on the current performed access to the dynamic memory DRAM.

Durch die erfindungsgemäße Schaltungsanordnung SA wird des weiteren ein Cache-Line-Fill-Zyklen-Modus unterstützt. Bei diesem für 486-Mikroprozessoren MP vorgesehenen Betriebsmodus werden nicht alle Steuersignale für alle benötigten Datenbytes aktiviert, sondern nur diejenigen, die im Nicht-Burst- Modus gelesen worden wären. Um zu vermeiden, daß in den Cache, falsche Daten gelesen werden, müssen in diesem Fall immer die Steuersignale für alle Datenbytes aktiviert werden. Für diesen Betriebsmodus werden durch die Ablaufsteuerung ABS die für den Zugriff für die Datenbytes einer Sequenz erfor derlichen Steuersignale aktiviert. Eine derartige zusätzliche Funktion ist bei den bekannten Ansteuerbausteinen für dynamische Speicher DRAM bisher nur durch eine Zusatzlogik realisierbar.Through the circuit arrangement SA according to the invention a cache line fill cycle mode is also supported. at this operating mode intended for 486 microprocessors MP not all control signals for all required data bytes activated, but only those who are in non-burst Mode would have been read. To avoid that in the Cache, wrong data must be read in this case the control signals for all data bytes are always activated. For this operating mode, the sequence control ABS required for access to the data bytes of a sequence control signals activated. Such an additional Function is for the known control modules for dynamic memory DRAM so far only through additional logic realizable.

Mit Hilfe der erfindungsgemäßen Schaltungsanordnung sind auch die in der Fachwelt als "Interleaved"-Zugriffe bekannten Zu griffe möglich. Hierbei erkennt die Ablaufsteuerung ABS an hand der aktuell an der Mikroprozessorschnittstelle MPS vor liegenden Adresse und der Adresse des vorangegangenen Zu griffs sowie den in den Registern R eingetragenen Informatio nen i, ob der aktuelle Zugriff erneut auf denselben Speicher bereich bzw. denselben Speicherbaustein erfolgt. Ist dies nicht der Fall, kann der Zugriff sofort begonnen werden, ohne die sonst erforderliche Vorladezeit (Precharge-Time) einzu halten.With the help of the circuit arrangement according to the invention are also the Zu known in the art as "interleaved" accesses handles possible. Here, the sequential control system recognizes ABS hand currently on the microprocessor interface MPS lying address and the address of the previous Zu handles and the information entered in the R registers nen i whether the current access again to the same memory area or the same memory chip. Is this not the case, access can be started immediately without to include the otherwise required precharge time hold.

Die erfindungsgemäße Schaltungsanordnung SA umfaßt auch einen beschleunigten Zugriff ("Fast-Page"-Zugriff) auf den dynami schen Speicher DRAM. Hierbei wird die Eigenschaft der dynami schen Speicher DRAM ausgenutzt, die es ermöglicht, die An steuerungssequenz bei Zugriffen zu verkürzen, deren Adressen bezogen auf den vorhergehenden Zugriff nahe beieinander lie gen, d. h. auf die gleiche Seite bzw. "page" bezogen sind. Die Ablaufsteuerung ABS vergleicht hierbei die aktuelle mit der vorangegangenen Adresse des dynamischen Speichers DRAM und aktiviert gegebenenfalls die entsprechend vereinfachte und schnellere Ansteuerungssequenz. Hierbei liegt der wesentliche Vorteil gegenüber herkömmlichen Lösungen in der Programmier barkeit des Registers R. Je nach Registereinstellungen werden automatisch immer die für den jeweiligen Einsatzfall optimalen Zugriffssequenzen durchgeführt. Die entsprechenden Be triebsmodi sind in der Ablaufsteuerung bzw. in der Seiten wechseleinheit SWE realisiert.The circuit arrangement SA according to the invention also includes a accelerated access ("Fast-Page" access) to the dynami memory DRAM. The property of dynami used memory DRAM, which makes it possible to the An shorten the control sequence for accesses, their addresses related to the previous access close to each other gen, d. H. refer to the same page. The Sequence control ABS compares the current with the previous address of the dynamic memory DRAM and if necessary, activates the correspondingly simplified and faster control sequence. Here is the essential Advantage over conventional programming solutions Availability of the register R. Depending on the register settings automatically always the optimal one for the respective application Access sequences performed. The corresponding Be Drive modes are in the sequence control or in the pages Exchange unit SWE realized.

Der Ablauf der Ansteuerung eines dynamischen Speichers DRAM wird im wesentlichen wie folgt durchgeführt:
The control of a dynamic memory DRAM is essentially carried out as follows:

- The one present on the MPS microprocessor interface The address of an access is stored in the cache ZSP saves and with the help of the sequence control ABS ver current address with that of the previous access equalized. According to the comparison result, Art of the cycle.
- Assuming that the previous access cycle was a refresh cycle, part of this is interposed stored address to the dynamic memory DRAM ge controls, after - after a memory-specific duration set by the information i in register R - that or the required row access signals - RAS-Si gnale - formed and attached to the dynamic memory DRAM be placed. This will be the first part of the address written in the dynamic memory DRAM and only activated those memory areas for the current access are provided.
- After a memory-specific time, the second part controlled the address to the dynamic memory DRAM, whereby after a memory-specific duration the requ column access signals - CAS signals - are formed and controlled to the dynamic memory DRAM. This causes the remaining part of the address in the dyna mix memory DRAM saved and the memory area selected.
- Depending on the type of access cycle - reading or writing - is done with the help of the sequence control ABS and the address multiplexer AMUX read or write signal to the dynamic memory DRAM controlled, whereby the addressed data in the dynamic memory read or read from this and to the microprocessor MP be transmitted.

Claims

1. Circuit arrangement (SA) for controlling a dynamic memory (DRAM) by a microprocessor (MP)
with a microprocessor interface (MPS),
with an adjustable sequence control (ABS) coordinating and monitoring the circuit arrangement (SA),
the intermediate memory (ZSP), which can be set with an adjustable read-write memory address that transmits from or to the microprocessor interface (MPS),
the with an adjustable refresh logic (RL) which maintains the current level in the connected dynamic memory (DRAM) and
which is connected to an address decoder (AD) decoding the addresses of the microprocessor interface (MPS),
with an adjustable page change unit (SWE) connected to the buffer (ZSP) and the sequence control (ABS),
with an adjustable address multiplexer (AMUX) that controls the addresses available at the microprocessor interface (MPS) to the dynamic memory (DRAM) in a timely manner, the input side with the page change unit (SWE), the sequence control (ABS), the buffer memory (ZSP), the address encoder (AD) and on the output side via a line driver (LT) to the dynamic memory (DRAM), and
with a register (R) connected to the sequential control system (ABS), the address decoration of the (AD), the page change unit (SWE) and the address multiplexer (AMUX), into which information (i) is transmitted via the microprocessor interface (MPS)
the type of microprocessor to be connected (ti),
the operating frequency (fi) of the microprocessor (MP) to be connected,
the memory capacity (si) of the dynamic memory (DRAM) to be connected for useful and parity data,
the organization (oi) of the dynamic memories (DRAM) to be connected for user and parity data,
the location and size (ai) of the dynamic memory (DRAM) in the address space of the microprocessor (MP) to be connected,
the number of refresh cycles and
accelerated memory access can be entered and access to the entered information preventing access control assigned to the sequential control system (ABS) is activated,
with the help of the sequence control (ABS) and the information entered (i) the components (ABS, AMUX, SWE, ZSP, MPS) of the circuit arrangement (SA) according to the mode of operation of the microprocessor interface (MPS) selected by the entered information (i) ) and the operating mode for the dynamic memory (DRAM) can be set.

2. Circuit arrangement according to claim 1, characterized, that the input-side microprocessor interface (MPS) so like the line driver (LT) each via a shift control test facility (BS) on the components (ZSP, AMUX, AD, ABS, MPB) of the circuit arrangement (SA) is performed.

3. Circuit arrangement according to claim 1 or 2, characterized, that to the microprocessor interface (MPS) a 386 or 486 microprocessor (MP) can be connected.

4. Circuit arrangement according to claim 3, characterized, that the connectivity of a 386 or 486 microprocessor (MP) by 386 and 486 microprocessors (MP) agreed connecting elements (VE) is realized that correspond according to the information entered (ti) on the type of Microprocessor (MP) can be activated.

5. Circuit arrangement according to one of claims 1 to 4, characterized, that at least one dynamic to the line driver (LT) Memory (DRAM) with a memory capacity of 1, 4 and 16 Mbit can be connected.

6. Circuit arrangement according to one of the preceding claims che, characterized, that the circuit arrangement (SA) by an integrated Circuit is realized.