DE4016686A1

DE4016686A1 - Halbleiterspeicher und verfahren zu seiner herstellung

Info

Publication number: DE4016686A1
Application number: DE4016686A
Authority: DE
Inventors: Satoshi Inoue; Akihiro Nitayama; Kazumasa Sunouchi; Fumio Horiguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-26
Filing date: 1990-05-23
Publication date: 1990-11-29
Anticipated expiration: 2010-05-24
Also published as: KR900019240A; US5049957A; KR930002290B1; DE4016686C2; JPH02312269A

Description

Die Erfindung betrifft einen Halbleiterspeicher und ein Verfahren zu seiner Herstellung. Speziell bezieht sich die Erfindung auf eine Kondensator- und Speicherknoten-Elektro den-Struktur in einem DRAM.

Mit der Entwicklung der Halbleitertechnik wurde der MOS- DRAM hinsichtlich hoher Integration und hoher Kapazität der Speicherzellen weiterentwickelt, was insbesondere auf die Feinbearbeitungsmethoden zurückzuführen ist.

Allerdings wirft eine hohe Speicherintegration das Problem auf, daß die Fläche, die ein zur Datenspeicherung (Ladungs speicherung) dienender Kondensator einnimmt, kleiner wird, was möglicherweise zu einem fehlerhaften Lesen des Spei cherinhalts oder zur Erzeugung von Softfehlern führt, her vorgerufen durch eine Zerstörung des Speicherinhalts durch α Strahlen oder dergleichen. Außerdem führt die hohe Inte gration sowie die hohe Kapazität zu einem weiteren Problem, nämlich zu einer Verkürzung der Gate-Länge eines Transis tors, so daß dadurch die Zuverlässigkeit des Bauelements beeinträchtigt wird.

Um diese Probleme zu lösen, und eine höhere Integrations dichte ebenso wie eine erhöhte Kapazität zu erreichen, wur den verschiedene Methoden vorgeschlagen, um aus polykri stallinem Silicium oder dergleichen gebildete Speicherkno ten auf einem Siliciumsubstrat auszubilden, um so die Kon densatorfläche zu vergrößern und damit die Kapazität der Kondensatoren zu erhöhen.

Ein Vorschlag aus dem Stand der Technik besteht darin, eine laminierte Speicherzellen-Struktur zu schaffen, in der auf einer Speichenzellenzone ein MOS-Kondensator gebildet ist, und die Kondensator-Elektrode elektrisch an eine Elektrode eines auf einem Halbleitersubstrat gebildeten Schalttran sistors angeschlossen ist, um so die elektrostatische Kapa zität des MOS-Kondensators wesentlich heraufzusetzen.

Eine derartige laminierte Speicherzelle ist in Fig. 15 dar gestellt. Durch Isolieren eines p-leitenden Siliciumsub strats 101 mit einer Isolierschicht 102 ist ein Speicher zellenbereich gebildet. In diesem wird zwischen benachbar ten Source/Drain-Zonen 104 einer n-leitenden Diffusions schicht eine Gate-Elektrode 106 gebildet, wobei zwischen der Gate-Elektrode 106 und den Source/Drain-Zonen 104 die Gate-Elektrode 106 liegt, so daß dadurch als Schalttransis tor ein MOSFET gebildet ist. Weiterhin ist auf dem MOSFET eine erste Kondensator-Elektrode 110 gebildet. Die erste Kondensator-Elektrode 110 steht über ein in einer Isolier schicht 107 vorgesehenes Speicherknoten-Kontaktloch 108 in Kontakt mit einer der Source/Drain-Zonen des MOSFET und be deckt die Gate-Elektrode 106 des MOSFET sowie eine Gate- Elektrode (Wortleitung) eines benachbarten MOSFET. Auf der ersten Kondensator-Elektrode 110 sind zur Bildung eines Kondensators eine Isolierschicht 111 und eine zweite Kon densator-Elektrode 112 nacheinander auflaminiert. Bezugs zeichen 107′ und 107′′ sind Zwischenisolierschichten, 113 ist ein Bit-Leitungs-Kontaktloch und 114 ist eine Bit-Lei tung.

Die laminierte Speicherzelle wird folgendermaßen herge stellt:

Zunächst wird durch die in dem p-leitenden Siliciumsubstrat 101 gebildete Isolierschicht 102 eine Speicherzellenzone definiert, es wird auf dem Substrat durch die Gate-Isolier schicht 105 eine Gate-Elektrode gebildet, und dann werden Source/Drain-Zonen 104 a und 104 b in Form einer n-leitenden Diffusionsschicht gebildet. Damit ist ein MOSFET als Schalttransistor hergestellt.

Dann wird auf dem MOSFET die Isolierschicht 107 aus Sili ciumoxid gebildet. In der Isolierschicht 107 wird ein Spei cherknoten-Kontaktloch 108 für den Kontakt mit der Source/Drain-Zone 104 b gebildet. Dann wird ein Muster der ersten Kondensator-Elektrode 110 durch eine stark dotierte polykristalline Siliciumschicht gebildet.

Anschließend werden auf der ersten Kondensator-Elektrode 110 nacheinander eine Kondensator-Isolierschicht 111 aus Siliciumoxid und eine polykristalline Siliciumschicht auf gebracht. Schließlich wird die polykristalline Silicium schicht dotiert und photolitographisch bearbeitet, sowie einer reaktiven Ionenätzung ausgesetzt, um ein Muster einer zweiten Kondensator-Plattenelektrode 112 zu erhalten. In diesem Stadium ist ein MOS-Kondensator gebildet, und der Grundaufbau eines Zellenteils ist abgeschlossen.

Bei einem solchen Aufbau kann sich die Speicherknoten-Elek trode bis zu einer Position oberhalb der Element-Isolier zone erstrecken, und man kann den Stufenunterschied der Speicherelektrode ausnutzen, um die Kapazität des Kondensa tors so zu erhöhen, daß sie um bis zu einige zehn mal grö ßer ist, als bei einer planaren Struktur.

Allerdings hat ein DRAM mit einer solchen laminierten Spei cherzellen-Struktur den folgenden Nachteil. Mit erhöhter Speicherintegration wird jedes Element entsprechend klei ner, und der Bereich bzw. die Fläche für die Speicherzellen reduziert sich ebenso wie die Fläche des flachen Teils der Speicherknoten-Elektrode, so daß es schwierig ist, eine große Kapazität des Kondensators zu erreichen.

Um diese Nachteile auszuräumen, wird vorgeschlagen, die Speicherknoten-Elektrode dick zu machen, um den Bereich ihres Seitenteils zu vergrößern. Bei diesem Vorschlag je doch entsteht das Problem, daß mit dicker werdender Spei cherknoten-Elektrode die Stufenhöhe der Speicherelektrode zunimmt. Damit wird es aber schwierig, die anschließenden Bearbeitungsprozesse durchzuführen, insbesondere das Ätzen.

Um dieses Problem wiederum zu vermeiden, wurde vorgeschla gen, die Speicherknoten-Elektrode in Form einer Mehr- Schicht-Struktur auszubilden, wie es in Fig. 16 dargestellt ist. Bei dieser Struktur wird die Kondensatorfläche wirksam erhöht. Wenn jedoch die Zelle kleiner wird, so ist dies nicht besonders effektiv. Der Grund hierfür ist folgender. Wenn die Zelle kleiner wird, vergrößert sich das Verhältnis der Seitenwandfläche bezüglich der gesamten Speicherelek trodenfläche. Deshalb wird in einer Speicherknoten-Elek trode mit dem dargestellten Finnen-Aufbau die Fläche der Seitenwände kleiner als die der Speicherknoten-Elektrode einer Ein-Schicht-Struktur mit derselben Höhe.

Wie aus dem obigen ersichtlich ist, werden selbst in dem DRAM mit dem verbesserten laminierten Speicherzellenaufbau die Speicherzellenflächen und die Fläche für den flachen Teil der Speicherknoten-Elektrode verkleinert, wenn die Zellen aufgrund der höheren Bauelementintegration kleiner werden. Deshalb ist es schwierig, einen Kondensator mit ausreichender Kapazität zu erhalten.

Aufgabe der Erfindung ist es, einen Speicherzellenaufbau anzugeben, bei dem eine ausreichende Kapazität des Konden sator auch dann gewährleistet ist, wenn der Speicherzellen bereich verkleinert ist.

Gelöst wird diese Aufgabe durch die in den Ansprüchen ange gebene Erfindung.

Erfindungsgemäß wird bei einem DRAM in einer Speicherkno ten-Elektrode ein Hohlraum gebildet, und auf der Innenflä che der Speicherknoten-Elektrode wird ebenso wie auf deren Außenfläche eine Kondensator-Isolierschicht gebildet, so daß auch die Innenfläche der Speicherknoten-Elektrode als Kondensator-Elektrode benutzt wird.

Bei einem erfindungsgemäßen Verfahren zum Herstellen eines DRAM werden nacheinander drei Schichten, eine erste Leiter schicht, eine Isolierschicht und eine zweite Leiterschicht, in laminierter Form gebildet, die drei Schichten werden mit einem bestimmten Muster versehen, es wird eine dritte Lei terschicht auf das Drei-Schicht-Muster aufgebracht, es er folgt ein anisotropes Ätzen, damit die dritte Leiterschicht lediglich an den Seitenwänden des Musters verbleibt, um so eine kästchenförmige Leiterschichtzone zu bilden, und ein Teil der kästchenförmige Zone wird mit einer Öffnung verse hen, durch die hindurch die Isolierschicht fortgeätzt wird, um so die kästchenförmige Speicherknoten-Elektrode mit ei nem Hohlraum zu erhalten, definiert durch die erste, die zweite und die dritte Leiterschicht.

Gemäß einem zweiten erfindungsgemäßen Verfahren werden nacheinander drei Schichten laminiert, eine erste Leiter schicht, eine Isolierschicht und eine zweite Leiterschicht, und die drei Schichten werden mit einem gewünschten strei fenförmigem Muster versehen. Auf das Drei-Schicht-Muster wird eine dritte Leiterschicht aufgebracht. Es erfolgt ein anisotropisches Ätzen, damit die dritte leitende Schicht an den Seitenwänden des streifenförmigen Musters verbleibt, es erfolgt eine zweite Musterbildung in einer Richtung senk recht zu dem streifenförmigen Muster, und es wird die inne re Isolierschicht durch Ätzen beseitigt, um so die Spei cherknoten-Elektrode mit einem Hohlraum zu definieren, de finiert durch die erste, die zweite und die dritte Leiter schicht.

Bei den oben erläuterten Strukturen läßt sich, da auch die Innenfläche der Speicherknoten-Elektrode als Kondensator- Elektrode verwendet wird, die Größe der Oberfläche der Speicherknoten-Elektrode um einen Betrag erhöhen, welcher der Innenfläche der Speicherknoten-Elektrode entspricht, so daß der Kapazitätswert des Kondensators vergrößert wird. Deshalb hat der Kondensator selbst dann eine erhöhte Kapa zität, wenn sich der Speicherzellenbereich verkleinert.

Außerdem lassen sich nach den oben erläuterten Verfahren Schritte zum Vergrößern der Oberfläche der Speicherknoten- Elektrode einfach durchführen.

Im folgenden werden Ausführungsbeispiele der Erfindung an hand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1(a) bis 1(c) einen DRAM mit einer laminierten Speicherzellen-Struktur gemäß einer Ausführungsform der Erfindung,

Fig. 2 bis 8 die Schritte der Herstellung des DRAM mit der laminierten Speicherzellen-Struktur nach Fig. 1,

Fig. 9(a) bis 9(c) einen DRAM mit einer laminierten Speicherzellen-Struktur gemäß einer zweiten Ausfüh rungsform der Erfindung,

Fig. 10(a) bis 10(c) einen DRAM mit einer laminierten Spei cherzellen-Struktur gemäß einer dritten Ausfüh rungsform der Erfindung,

Fig. 11(a) bis 11(c) einen DRAM mit einer laminierten Spei cherzellen-Struktur gemäß einer vierten Ausfüh rungsform der Erfindung;

Fig. 12 bis 14 eine Darstellung, die zeigt, wie die DRAMs der weiteren Ausführungsformen der Erfindung herge stellt werden, und

Fig. 15 und 16 einen herkömmlichen DRAM.

Fig. 1(a) ist eine Draufsicht auf einen DRAM mit einer la minierten Speicherzellen-Struktur gemäß dieser Ausführungs form, bei der benachbarte zwei Bits in Bit-Leitungsrichtung dargestellt sind. Fig. 1(b) ist eine Schnittansicht entlang der Linie A-A′ in Fig. 1(a), und Fig. 1(c) ist eine Schnitt entlang der Linie B-B′ in Fig. 1(a).

Dieser DRAM weist die Besonderheit auf, daß eine Speicher knoten-Elektrode 9 mit einem Hohlraum versehen ist, dessen Innen- und Außenflächen mit einer Kondensator-Isolier schicht 11 und einem Plattenelektrode 12 versehen sind. An dere Teile sind im wesentlichen die gleichen wie bei dem oben bereits erläuterten herkömmlichen DRAM mit der lami nierten Speicherzellen-Struktur.

Die laminierte Speicherzelle ist in einem aktiven Flächen bereich angeordnet, der durch eine Isolierschicht 2 defi niert wird, die zum Isolieren bzw. Trennen der Elemente in einem p-leitenden Siliciumsubstrat vorgesehen ist. Zwischen benachbarten Source/Drain-Zonen 4 a und 4 b einer n-leitenden Diffusionsschicht befindet sich eine Gate-Elektrode 6, wo bei zwischen der Gate-Elektrode 6 und den Source/Drain-Zo nen 4 a und 4 b eine Gate-Isolierschicht 5 liegt. Dadurch wird ein MOSFET gebildet.

Weiterhin ist auf dem MOSFET ein Kondensator derart ausge bildet, daß er über ein Speicherknoten-Kontaktloch 8 in ei ner Zwischenisolierschicht 7 aus Siliciumoxid in Kontakt steht mit der Source/Drain-Zone 4 a. Der Kondensator umfaßt eine kästchenförmige Speicherknoten-Elektrode 9 mit zwei Öffnungen an Ihrer Oberseite und in Kontakt mit der Source/Drain-Zone 4 a, eine Kondensator-Isolierschicht 11 und einen Plattenelektrode 12, der an der Innenseite und der Außenseite der Speicherknoten-Elektrode 9 gebildet ist.

In dem Oxid der Zwischenisolierschicht 7 ist an einem das Substrat 1 abdeckenden Bereich ein Kontaktloch 13 für die Bit-Leitung gebildet, und eine Bit-Leitung 14 in Form einer zusammengesetzten Schicht aus einer stark dotierten poly kristallinen Siliciumschicht und eine Molybdän-Silicid schicht ist durch das Kontaktloch 13 hindurch mit der Source/Drain-Zone 4 b verbunden.

Am Boden der Element-Trennisolierschicht 2 ist als Durch griffssperre eine p-leitende Diffusionsschicht 3 gebildet.

Im folgenden soll anhand der Zeichnung die Herstellung die ses DRAMs erläutert werden.

Zunächst wird in einem einen spezifischen Widerstand von 5 Ω cm aufweisenden p-leitenden Siliciumsubstrat 1 eine Bau element-Trennisolierschicht 2, sowie eine p-leitende Diffu sionsschicht 3 als Durchgriffssperre nach dem herkömmlichen LOCOS-Verfahren gebildet. Dann wird als Gate-Isolierschicht 5 eine 10 nm dicke Siliciumoxidschicht 5 sowie als Gate- Elektrode 6 eine 300 nm dicke polykristalline Silicium schicht durch thermisches Oxidieren gebildet, wobei die Schichten anschließend einer Musterbildung durch photolito graphische Verfahren und reaktives Ionenätzen unterzogen werden. Anschließend werden Phosphor (P) und Arsen (As) in das Siliciumsubstrat 1 injiziert, wobei die Gate-Elektrode 6 als Maske dient, um Source/Drain-Zonen 4 a und 4 b einer n- leitenden Diffusionsschicht zu erhalten. Damit ist ein MOSFET als Schalttransistor gebildet.

Bezugnehmend auf Fig. 2(a) bis 2(c) wird auf dem MOSFET durch Anwenden des CVD-Verfahrens (Chemische Niederschla gung aus der Dampfphase) eine BPSG-Schicht gebildet, deren Flachseite dann einer Warmbehandlung unterzogen wird, um eine Zwischenisolierschicht 7 a mit einer flachen Oberseite zu erhalten. Weiterhin wird auf die Zwischenisolierschicht 7 a mittels des CVD-Verfahrens eine Zwischenisolierschicht 7 b aufgebracht.

Anschließend wird gemäß Fig. 3(a) bis 3(c) die Zwischeniso lierschicht 7 a durch Photolitographie und reaktives Ionen ätzen selektiv entfernt, um ein Speicherknoten-Kontaktloch 8 zu erhalten. Auf die gesamte Fläche der Isolierschicht 7 a wird eine 200 nm dicke polykristalline Siliciumschicht 9 a aufgebracht, und dann einer Dotierung mit As oder ähnlichen Ionen unterzogen. Auf der dotierten Schicht 9 a wird eine 100 nm dicke Siliciumoxidschicht 9 b sowie eine 200 nm dicke polykristalline Siliciumschicht 9 c mittels des CVD-Verfah rens aufgebracht, welche dann mit As oder ähnlichen Ionen dotiert wird.

Gemäß 4(a) bis 4(c) werden die polykristalline Silicium schicht 9 c, die Siliciumoxidschicht 9 b und die polykristal line Siliciumschicht 9 a nacheinander mittels Photolitogra phie einer Musterbildung und dann einer reaktiven Ionenät zung unterzogen, und darauf wird dann eine 100 nm dicke po lykristalline Siliciumschicht 9 d aufgebracht, die ihrer seits mit As oder ähnlichen Ionen dotiert wird.

Anschließend wird die polykristalline Siliciumschicht 9 d anisotrop geätzt, so daß die polykristalline Silicium schicht 9 d lediglich an den Seitenwänden der mit Muster versehenen polykristallinen Siliciumschicht 9 c der Sili ciumoxidschicht 9 b und der polykristallinen Siliciumschicht 9 a verbleibt, wodurch gemäß Fig. 5(a) bis 5(c) die Spei cherknoten-Elektroden 9 entstehen.

Anschließend werden in den Speicherknoten-Elektroden 9 durch Photolitographie und reaktives Ionenätzen Löcher 10 gebildet, durch die hindurch die polykristalline Silicium schicht 9 b entfernt wird, wozu Amonium-Fluorid-Wasser ver wendet wird (Fig. 6(a) bis 6(c)).

Anschließend wird auf die gesamte Oberfläche mittels des CVD-Verfahrens eine Siliciumnitrid-Schicht von etwa 10 nm Dicke aufgebracht, und anschließend in einer Dampfatmo sphäre etwa 30 Minuten lang bei 950°C oxidiert, um eine Kondensator-Isolierschicht 11 einer Zwei-Schicht-Struktur aus einer Siliciumoxidschicht und einer Siliciumnitrid schicht zu bilden. Weiterhin wird auf die gesamte Oberflä che der Kondensator-Isolierschicht 11 eine polykristalline Siliciumschicht aufgebracht, die ihrerseits dotiert wird. Die Siliciumschicht wird dann einer Musterbildung durch Photolitographie und durch reaktives Ionenätzen unterzogen, um einen Plattenelektrode 12 zu bilden. Wie aus Fig. 7(a) bis 7(c) hervorgeht, werden nichtbenötigte Teile der Kon densator-Isolierschichten 11 beseitigt, wobei der Platten elektrode 12 als Maske verwendet wird. Anschließend wird eine Zwischenisolierschicht 7 b aus Siliciumoxid aufge bracht. Mit den oben angegebenen Schritten werden die Kon densator-Isolierschicht 11 und der Plattenelektrode 12 auch innerhalb der Speicherknoten-Elektrode 9 geschaffen.

Danach wird gemäß Fig. 8(a) bis 8(c) durch Photolitographie und durch reaktives Ionenätzen ein Bit-Leitungs-Kontaktloch 13 gebildet, und es wird eine aus einer polykristallinen Siliciumschicht, die mit Arsen oder dergleichen dotiert ist, und einer Molybdän-Silicid-Schicht bestehende zusam mengesetzte Schicht aufgebracht. Diese zusammengesetzte Schicht wird mittels Photolitographie und reaktivem Ionen ätzen zu einer Bit-Leitung 14 ausgebildet.

Anschließend wird eine Silixiumoxidschicht als Zwischeniso lierschicht 7 c gebildet. In diesem Stadium ist der Grund aufbau der Speicherzelle gemäß Fig. 1(a) bis 1(c) abge schlossen.

Bei dem oben beschriebenen Aufbau ist die Fläche des Kon densators gleich eine Summe der Bereiche der inneren und der äußeren Fläche der Speicherknoten-Elektrode 9. Dadurch erhöht sich die Flächengröße der Speicherknoten-Elektrode sehr stark, und entsprechend erhöht sich die Kapazität des Kondensators.

Im folgenden wird eine zweite Ausführungsform der Erfindung beschrieben.

Bei dieser Ausführungsform besteht eine Speicherknoten- Elektrode aus einem auf der Seite liegenden Röhrchen, wie es in den Fig. 9(a) bis 9(c) gezeigt ist.

Die Speicherknoten-Elektrode bei dieser Ausführungsform wird folgendermaßen hergestellt.

Bei dem oben erläuterten Schritt der Ausbildung der Öffnung in der Speicherknoten-Elektrode gemäß Fig. 6(a) bis 6(c) des ersten Ausführungsbeispiels wird bei vorliegender Aus führungsform die Speicherknoten-Elektrode einer Musterbil dung durch Ätzen derart unterzogen, daß zwei Seiten der Speicherknoten-Elektroden dadurch abgeschnitten werden, daß die polykristallinen Siliciumschichten 9 a, 9 c und 9 d zum Teil beseitigt werden. Andere Teile werden im wesentlichen in der gleichen Weise wie beim ersten Ausführungsbeispiel gebildet.

Da bei diesem Aufbau die Öffnung der Speicherknoten-Elek trode breit ist, läßt sich die Siliciumoxidschicht 9 b leicht entfernen, und man kann die Kondensator-Isolier schicht und den Plattenelektrode in dem entfernten Bereich einfach ausbilden.

Bei einer dritten Ausführungsform der Erfindung wird eine Speicherknoten-Elektrode in Form einer auf der Seite lie genden Tasse gebildet, wie es in den Fig. 10(a) bis 10(c) gezeigt ist.

Die Speicherknoten-Elektrode dieses Ausführungsbeispiels wird folgendermaßen ausgebildet: bei dem oben erwähnten Schritt zur Ausbildung der Öffnung in der Speicherknoten- Elektrode gemäß Fig. 6(a) bis 6(c) des ersten Ausführungs beispiels wird die Speicherknoten-Elektrode bei dem vorlie genden Ausführungsbeispiel einer solchen Musterbildung durch Ätzen unterzogen, daß eine Seite der Speicherknoten- Elektrode dadurch abgeschnitten wird, daß der Abschnitt der polykristallinen Siliciumschicht 9 a, 9 c und 9 d beseitigt wird. Andere Teile werden im wesentlichen in der gleichen Weise wie beim ersten Ausführungsbeispiel gebildet.

Auch bei diesem Aufbau ist die Öffnung der Speicherknoten- Elektrode breiter als beim ersten Ausführungsbeispiel, und die Siliciumoxidschicht läßt sich leicht entfernen, so daß die Kondensator-Isolierschicht und der Plattenelektrode mü helos in dem entfernten Teil ausgebildet werden können.

Bei einer vierten Ausführungsform der Erfindung ist die Speicherknoten-Elektrode eine Vielschicht-Struktur, wie sie in den Fig. 11(a) bis 1(c) dargestellt ist.

Bei dieser Ausführungsform wird die Speicherknoten-Elek trode folgendermaßen hergestellt: nach der Bildung der po lykristallinen Siliciumschicht 9 c gemäß Fig. 3(a) bis 3(c) des ersten Ausführungsbeispiels werden eine (nicht ge zeigte) Silciumoxidschicht und eine polykristalline Sili ciumschicht 9 e auf der Schicht 9 c aufgebracht. Andere Teile werden im wesentlichen genauso gebildet wie beim ersten Ausführungsbeispiel. Bei dieser Ausführungsform allerdings wird der Schritt zur Bildung der Öffnung auch in der neu hinzugefügten (nicht gezeigten) Siliciumoxidschicht und der polykristallinen Siliciumschicht 9 e durchgeführt.

Da die Speicherknoten-Elektrode eine Mehr-Schicht-Struktur aufweist, wird die Ladungsspeicherfläche noch weiter her aufgesetzt. Wenn die Anzahl von Schichten auf Drei-Schich ten, Vier-Schichten und so weiter erhöht wird, läßt sich die Ladungsspeicherfläche zusätzlich erhöhen.

Das erfindungsgemäße Verfahren zum Herstellen des Halblei terbauelements ist nicht auf das Herstellungsverfahren nach dem ersten Ausführungsbeispiel beschränkt und kann in wei ten Bereichen modifiziert werden.

Nachdem z.B. die 200 nm dicke polykristalline Silicium schicht 9 c aufgebracht und dann mit As-Ionen oder derglei chen dotiert ist, wie es in Fig. 3(a) bis 3(c) des ersten Ausführungsbeispiels dargestellt ist, wird parallel zur Längsrichtung des Kanals ein Resist-Muster 15 gebildet, und anschließend werden eine polykristalline Siliciumschicht 9 c, eine Siliciumoxidschicht 9 b und eine polykristalline Siliciumschicht 9 a nacheinander einer Musterbildung unter zogen, wobei das Resist-Muster 15 als Maske dient, wie es in den Fig. 12(a) bis 12(c) gezeigt ist.

Nach dem Entfernen des Resist-Musters 15 wird eine 100 nm dicke polykristalline Siliciumschicht 9 d aufgebracht und anschließend mit As-Ionen oder ähnlichen Ionen dotiert.

Danach wird die polykristalline Siliciumschicht 9 d aniso trop geätzt, so daß die polykristalline Siliciumschicht 9 d lediglich an den Seitenwänden der polykristallinen Sili ciumschicht 9 c, der Siliciumoxidschicht 9 b und der polykri stallinen Siliciumschicht 9 a verbleibt, wie in den Fig. 13(a) bis 13(c) dargestellt ist.

Anschließend wird senkrecht zur Kanal-Längsrichtung ein Re sist-Muster gebildet, und die polykristalline Silicium schicht 9 c, die Siliciumoxidschicht 9 b und die polykristal linen Siliciumschichten 9 a und 9 d werden einer Musterbil dung unterzogen, wobei das Resist-Muster als Maske dient, um so eine Speicherknoten-Elektrode 9 zu bilden, wie sie in den Fig. 14(a) bis 14(c) gezeigt ist.

Die sich ergebende Struktur gemäß den Fig. 14(a) bis 14(c) wird dann geätzt, um die polykristalline Siliciumschicht 9 b innerhalb der Speicherknoten-Elektrode 9 mit Hilfe einer wäßrigen Lösung aus Amonium-Fluorid zu beseitigen, und an schließend werden die Schritte gemäß den Fig. 6 bis 8 durchgeführt.

Bei diesem Verfahren kann man den photolitographischen Schritt zur Bildung der Öffnung in der Speicherknoten-Elek trode fortlassen.

Das erfindungsgemäße Verfahren ist auf den Aufbau der Spei cherknoten-Elektrode in einem DRAM mit laminierter Konden sator-Struktur sowie auf ein Verfahren zur Herstellung der Speicherknoten-Elektrode gerichtet. Aufbau und Verfahren lassen sich in geeigneter Weise und vielfältig modifizie ren.

Die Kondensator-Isolierschicht kann eine Metalloxidschicht sein, z.B. eine Siliciumoxidschicht oder eine Schicht aus Tantalpentoxid (Ta₂O₅), anstelle des Zwei-Schicht-Aufbaus aus der Siliciumoxidschicht und der Siliciumnitridschicht, wie es oben beschrieben wurde.

Die Gate-Elektrode und das Speicherknoten-Kontaktloch, oder die Gate-Elektrode und das Bit-Leitungs-Kontaktloch, die Plattenelektrode und das Bit-Leitungs-Kontaktloch können selbstausrichtend ausgebildet werden.

Weiterhin kann in dem Kontaktloch durch Wachstum selektiv monokristallines Silicium, Wolfram oder dergleichen gebil det werden, um die Stufendifferenz in dem Bit-Leitungs-Kon taktloch zu reduzieren.

Claims

1. Halbleiterspeicher mit einer laminierten Kondensa tor-Struktur, umfassend:
einen MOSFET mit einer Gate-Elektrode (6), einer Source-Zone und einer Drain-Zone (4 a, 4 b) die auf einer Oberfläche eines Substrats (1) gebildet sind;
eine an die Gate-Elektrode (6) angeschlossene Wort leitung;
eine an die Source-Zone oder die Drain-Zone (4 a, 4 b) des MOSFETs über ein Bit-Leitungs-Kontaktloch (13), das in einer den MOSFET abdeckenden Isolierschicht (7) gebildet ist, angeschlossene Bit-Leitung (14); und
einen Kondensator mit einer Speicherknoten-Elektrode (9), einer Kondensator-Isolierschicht (11) und einer Plat tenelektrode (12),
dadurch gekennzeichnet,
daß die Speicherknoten-Elektrode (9) an die Drain- Zone bzw. die Source-Zone (4 a, 4 b) über ein Speicherknoten- Kontaktloch (8) angeschlossen ist, welches in der Isolier schicht (7) ausgebildet ist, und mindestens einen Hohlraum aufweist, daß die Kondensator-Isolierschicht (11) an einer äußeren Fläche der Speicherknoten-Elektrode (9) und an ei ner inneren Fläche des Hohlraums ausgebildet ist, und daß die Plattenelektrode (12) an der Kondensator-Isolierschicht (11) und an der die innere Fläche des Hohlraums bedeckenden Kondensator-Isolierschicht gebildet ist.

2. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknoten-Elektrode (9) die Form eines Kästchens hat.

3. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknoten-Elektrode (9) die Form eines auf der Seite liegenden Röhrchens hat.

4. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknoten-Elektrode (9) die Form einer auf der Seite liegenden Tasse aufweist.

5. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknoten-Elektrode (9) mehrere Schichten umfaßt, de ren Flächen mit der Kondensator-Isolierschicht (11) in Kon takt stehen.

6. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknoten-Elektrode (9) selbstausrichtend bezüglich der Gate-Elektrode (6) des MOSFETs ausgebildet.

7. Halbleiterspeicher nach Anspruch 1, bei dem das Bit-Leitungs-Kontaktloch (13) selbstausrichtend bezüglich der Gate-Elektrode (6) des MOSFETs ausgebildet ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, bei dem der Kondensator oberhalb der Bit-Leitung (14) gebildet ist.

9. Halbleiterspeicher nach Anspruch 8, bei dem das Speicherknoten-Kontaktloch (8) selbstausrichtend bezüglich des Bit-Leitungs-Kontaktlochs (13) ausgebildet ist.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, bei dem Kondensator unterhalb der Bit-Leitung ausgebil det ist.

11. Halbleiterspeicher nach Anspruch 10, bei dem das Bit-Leitungs-Kontaktloch (13) selbstausrichtend bezüglich der Plattenelektrode (12) ausgebildet ist.

12. Verfahren zum Herstellen eines Halbleiterspei chers, umfassend folgende Schritte:
es wird ein MOSFET mit einer Gate-Elektrode (6), ei ner Source-Zone und einer Drain-Zone (4 a, 4 b) auf einem Halbleitersubstrat (1) gebildet;
auf dem MOSFET wird eine Zwischenisolierschicht (7) gebildet;
in der einen der beiden Source-Zone und Drain-Zone (4 a, 4 b) des MOSFETs gebildeten Zonen wird ein Speicherkno ten-Kontaktloch (8) ausgebildet;
es wird eine Speicherknoten-Elektrode (9) gebildet; auf der Speicherknoten-Elektrode (9) wird eine Kon densator-Isolierschicht (11) gebildet, und
auf der Kondensator-Isolierschicht (11) wird eine Plattenelektrode (12) gebildet,
dadurch gekennzeichnet,
daß die Ausbildung der Speicherknoten-Elektrode (9) folgende Schritte umfaßt:
durch Abscheidung werden nacheinander drei Schichten, eine erste leitende Schicht, eine Isolierschicht, und eine zweite leitende Schicht gebildet;
die drei Schichten werden mit einem gewünschten Mu ster versehen;
es wird eine dritte leitende Schicht auf dem Drei- Schicht-Muster abgeschieden und durch anisotropes Ätzen wird die dritte leitende Schicht veranlaßt, lediglich an den Seitenwänden des Muster zu verbleiben, um auf diese Weise eine die Isolierschicht einschließende kästchenähnli che leitende Schichtzone zu bilden;
in einem Teil der kästchenförmigen leitenden Schicht zone wird eine Öffnung gebildet, und die Isolierschicht im Inneren der kästchenförmigen Zone wird durch Ätzen ent fernt, um so eine kästchenförmige Speicherknoten-Elektrode zu erhalten, die einen durch die erste, die zweite und die dritte leitende Schicht definierten Hohlraum aufweist.

13. Verfahren nach Anspruch 12, dadurch ge kennzeichnet, daß vor dem Schritt zur Bildung des Speicherknoten-Kontaktlochs (S) ein Schritt zur Bildung einer Bit-Leitung derart durchgeführt wird, daß die Bit- Leitung (14) an die andere der beiden aus Source-Zone und Drain-Zone (4 a, 4 b) des MOSFETs gebildeten Zonen ange schlossen wird, und ein Schritt zur Bildung einer weiteren Zwischenisolierschicht auf der Bit-Leitung durchgeführt wird.

14. Verfahren nach Anspruch 12, bei dem nach der Bil dung der Plattenelektrode auf dieser eine weitere Zwischen isolierschicht gebildet wird, daß in der weiteren Zwischen isolierschicht in einem der anderen der beiden aus Source- und Drain-Zone (4 a, 4 b) des MOSFETs gebildeten Zonen ent sprechenden Abschnitt ein Bit-Leitungs-Kontaktloch (13) gebildet wird, und daß eine Bit-Leitung ausgebildet wird.

15. Verfahren zum Herstellen eines Halbleiterspei chers, umfassend folgende Schritte:
auf einem Halbleitersubstrat (1) wird ein MOSFET mit einer Gate-Elektrode (6), einer Source-Zone und einer Drain-Zone (4 a, 4 b) gebildet;
auf dem MOSFET wird eine Zwischenisolierschicht (7) gebildet;
auf einer der Source- und Drain-Zonen (4 a, 4 b) des MOSFETs wird ein Speicherknoten-Kontaktloch (8) gebildet;
es wird eine Speicherknoten-Elektrode (9) gebildet;
auf einer Speicherknoten-Elektrode (9) wird eine Kon densator-Isolierschicht (11) gebildet; und
auf der Kondensator-Isolierschicht (11) wird eine Plattenelektrode (12) gebildet, dadurch gekennzeichnet,
daß die Ausbildung der Speicherknoten-Elektrode (9) folgende Schritte umfaßt:
durch Abscheidung werden nacheinander drei Schichten als laminierte Schichten, eine erste leitende Schicht (9 a), eine Isolierschicht (9 b) und eine zweite leitende Schicht (9 c) gebildet:
es wird eine Musterbildung durchgeführt, um die drei Schichten in ein gewünschtes, streifenförmiges Muster zu bringen;
auf dem Drei-Schicht-Muster wird eine dritte leitende Schicht (9 d) aufgebracht, und durch anisotropes Ätzen wird die dritte leitende Schicht veranlaßt, lediglich an den Seitenwänden des streifenförmigen Musters zu verbleiben;
es erfolgt eine zweite Musterbildung in einer Rich tung senkrecht zu dem streifenförmigen Muster; und
es wird die Isolierschicht (9 b) durch Ätzen entfernt, um auf diese Weise die Speicherknoten-Elektrode (9) zu bil den, in der durch die erste, die zweite und die dritte lei tende Schicht ein Hohlraum definiert ist.

16. Verfahren nach Anspruch 15, bei dem vor der Bil dung des Speicherknoten-Kontaktlochs (8) eine Bit-Leitung (14) derart gebildet wird, daß die Bit-Leitung mit der an deren von den Source- und Drain-Zonen (4 a, 4 b) des MOSFETs verbunden ist, und daß auf der Bit-Leitung (14) eine wei tere Zwischenisolierschicht (7 c) gebildet wird.

17. Verfahren nach Anspruch 15, bei dem nach der Bil dung der Plattenelektrode (12) eine weitere Zwischeniso lierschicht auf der Plattenelektrode gebildet wird, ein Bit-Leitungs-Kontaktloch (13) in der weiteren Zwischeniso lierschicht in einem Abschnitt gebildet wird, der der ande ren der Source- und Drain-Zonen (4 a, 4 b) des MOSFETs ent spricht, und eine Bit-Leitung ausgebildet wird.