DE3853182T2

DE3853182T2 - Speicherzelle mit gesättigtem schnellem Schreiben.

Info

Publication number: DE3853182T2
Application number: DE3853182T
Authority: DE
Inventors: William Benedict Chin; Rudolph Dennis Dussault; Wong Robert Ch Foon; Ronald William Knepper; Friedric Christian Wernicke
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-09-08
Filing date: 1988-07-12
Publication date: 1995-09-14
Anticipated expiration: 2008-07-13
Also published as: EP0306663A3; JPS6472396A; JPH0529993B2; EP0306663A2; EP0306663B1; US4922455A; DE3853182D1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft allgemein Speicherzellenmatrizen und im besonderen Speicherzellenmatrizen, die leitende Transistoren verwenden, welche zum Schreiben der Daten in den Sättigungszustand gebracht werden.
Indem die Größe der Speicherzellen mit jeder neuen Generation reduziert wird, werden weiche Fehler, beispielsweise hervorgerufen durch Alphateilchen oder kosmische Strahlung ein wesentlicher Einflußfaktor für die Zuverlässigkeit der Schaltung. Ein Verfahren, eine hohe Immunität gegenüber weichen Fehlern zu erreichen, besteht darin, die Speicherzelle so zu betreiben, daß die Transistoren in Sättigung gebracht werden. Um jedoch Daten in solche Speicherzellen zu schreiben, müssen die Transistoren zuerst entladen werden. Dem Stand der Technik entsprechend wird eine solche Entladung der Sättigungskapazität des Transistors über eine erhöhte Leistung und/oder Verzögerung erreicht. Typischerweise werden die neuen Daten selbst verwendet, um diesen Sättigungszustand zu überwinden. Diese Entladeanforderung bedingt somit einen unteren Grenzwert für die auf den Wortleitungen verwendbaren Spannungen und erhöht die Schreibzeiten der Zellen.
Die Begrenzung der Wortleitungsspannung ist im besonderen bei über Schottky-Dioden gekoppelten Speicherzellen problematisch, die in starker Sättigung arbeiten. Unter diesem Gesichtspunkt muß die Wortleitung mit dem unteren Potential, die in solchen Zellen verwendet wird, auf einem vorgegebenen Spannungspegel gehalten werden, damit garantiert ist, daß die Koppel-Schottky- Dioden einer nicht ausgewählten Speicherzelle nichtleitend bleiben. Beim Betrieb der Zelle in starker Sättigung fließt ein wesentlicher Teil des Zellenstromes über den Lastwiderstand, der mit der Basis des leitenden, sich in Sättigung befindenden Transistors verbunden ist. Dementsprechend ist der Spannungsabfall über der Zelle (der Spannungsabfall über dem Lastwiderstand plus die Vbe des leitenden Transistors) relativ hoch. Folglich muß die obere Wortleitung der Zelle auf einem vergleichbaren Pegel gehalten werden. Das Ergebnis des oben beschriebenen Zustandes ist, daß der Bereitschaftsstrom durch die Speicherzelle, wenn diese nicht ausgewählt ist, (der Strom der durch die Lastwiderstände fließt) in der Größenordnung von 60 µA liegt. Der gesamte Bereitschaftsstrom auf einer gegebenen oberen Wortleitung ergibt sich aus dem Bereitschaftsstrom dieser Speicherzelle multipliziert mit der Anzahl der Zellen, die an diese Wortleitung angeschlossen sind. Um den Bereitschaftsstrom einer solchen Wortleitung fließen lassen zu können, während gleichzeitig die Spannungspegel der Wortleitung aufrechterhalten werden, ist es erforderlich, daß für die Verbindung der Versorgungsspannung mit der oberen Wortleitung ein niederohmiger Widerstand verwendet wird. Ein solch kleiner Widerstand beeinflußt jedoch direkt die Schreibzeit der Schaltung und bewirkt ein wesentliches Ansteigen der Verlustleistung der Speichermatrix. Die sich ergebenden Anforderungen an die Stromleitung benachbarter Schaltungen (Decoder usw.) führen zu Spannungsvariationen von Zelle zu Zelle und damit verbundenen Variationen der Schreibzeiten.
Sowohl US-A-4 320 312 als auch US-A-4 675 715 offenbaren statische Flip-Flop-Zellen, welche Dioden aufweisen, die zwischen eine Spannungsleitung und die Kollektoren von ohne Begrenzungsdioden arbeitenden, über Kreuz verschalteten Transistoren geschaltet sind.
Mit der beanspruchten Erfindung sollen die oben beschriebenen Probleme bezüglich der Schreibzeiten und der Verlustleistungen von Speicherzellen-Schaltungsanordnungen mit gesättigten Transistoren überwunden werden.

Zusammenfassung der Erfindung

Entsprechend der vorliegenden Erfindung wird eine Matrix aus Transistorspeicherzellen bereitgestellt, wie sie im Anspruch 1 definiert wird.
In einer Ausführungsform der vorliegenden Erfindung umfassen die Entlademittel Mittel zum Entladen der Sättigungskapazität des leitenden Transistors in Durchlaßrichtung über ein aktives Bauelement auf eine gegebene Wortleitung. Die Entlademittel enthalten desweiteren Mittel zum Anlegen von Potentialen an die gegebene Wortleitung, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung in Durchlaßrichtung über die aktiven Bauelemente zu bewirken und um während der anderen Zeit ein Nichtleiten der aktiven Bauelemente in Durchlaßrichtung aufrecht zuhalten.
In einer Ausführungsform können diese aktiven Bauelemente Dioden sein, die zwischen die gegebene Wortleitung und die Strom sammelnden Anschlüsse der leitenden Transistoren geschaltet sind.
In einer weiteren Ausführungsform der vorliegenden Erfindung kann die Speicherzellenmatrix eine Entladeleitung getrennt von der gegebenen Wortleitung umfassen, die zum Entladen der Sättigungskapazitäten der leitenden Transistoren einer Vielzahl von Speicherzellen dient, wobei die aktiven Bauelemente der Entlademittel, die der Vielzahl der Speicherzellen zugeordnet sind, ihre zugeordneten Transistoren in Durchlaßrichtung auf die Entladungsleitung entladen. In dieser Ausführungsform sind Mittel zum Anlegen von Potentialen an die Entladeleitung enthalten, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung in Durchlaßrichtung über die aktiven Bauelemente zu bewirken und um während der anderen Zeit ein Nichtleiten der aktiven Bauelemente in Durchlaßrichtung aufrechtzuhalten. In einer Ausführungsform umfassen die Entlademittel einen Strompfad zwischen dem Strom sammelnden Anschluß eines jeden in Sättigung gebrachten Transistors und der Entladeleitung, wobei der Strompfad eine Diode enthält, die in Richtung der Durchlaßrichtung an die Entladeleitung angeschlossen ist. Dieser Strompfad kann Widerstandsmittel enthalten, um auf diesem Pfad einen Widerstand bereitstellen zu können. In einer weiteren Ausführungsform der vorliegenden Erfindung kann die Last jedes Sättigungstransistors durch einen zweiten ohmschen Strompfad bereitgestellt werden, der zwischen den Strom sammelnden Anschluß jedes Sättigungstransistors und die gegebene Wortleitung geschaltet wird. Als Alternative kann die Last durch einen pnp-Transistor bereitgestellt werden, dessen Emitter mit der Wortleitung verbunden ist, dessen Kollektor mit der Basis des entsprechenden Sättigungstransistors und dessen Basis mit dem Kollektor des entsprechenden Sättigungstransistors verbunden ist.
In noch einer anderen Ausführungsform der vorliegenden Erfindung können die Dioden, die in den Entlademitteln zum Entladen der Kapazitäten in ihren entsprechenden Durchlaßrichtungen verwendet werden, so ausgelegt werden, daß sie in Sperrichtung einen Leckstrom haben, so daß sie während der Zeitabschnitte, in denen keine Entladungen stattfinden, als hochohmige Lastwiderstände dienen können. Typischerweise liegt der Wert solcher Widerstände in der Größenordnung von 90 Kiloohm oder darüber. Mittels solcher in Sperrichtung vorgespannter Dioden mit Leckströmen, die als Last für die Sättigungstransistoren dienen, können parallele Strompfadlasten vermieden werden. Um ein Begrenzen der Wortleitungsspannung zu verhindern, können im Strompfad zu diesen in Sperrichtung Leckströme aufweisenden Dioden kleine Widerstand in Reihe geschaltet werden.
In einer bevorzugten Ausführungsform kann jede Speicherzelle zwei Sättigungstransistoren umfassen, deren Strom abgebende Anschlüsse an eine zweite Wortleitung angeschlossen sind, wobei der Steueranschluß jedes Sättigungstransistors mit dem Strom sammelnden Anschluß des anderen Sättigungstransistors verbunden ist und wobei einer der Transistoren zum Speichern der Daten leitend und in Sättigung ist.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein schematischer Schaltplan einer Ausführungsform der vorliegenden Erfindung.
Fig. 2 ist ein schematischer Schaltplan einer zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 3 ist ein schematischer Schaltplan einer dritten Ausführungsform der vorliegenden Erfindung.
Fig. 4 ist ein schematischer Schaltplan einer vierten Ausführungsform der vorliegenden Erfindung.
Fig. 5 ist ein schematischer Schaltplan einer fünften Ausführungsform der vorliegenden Erfindung, bei der die Entladedioden in Sperrichtung einen Leckstrom aufweisen.
Fig. 6 ist eine graphische Darstellung der Strom-Spannungs-Kennlinie einer Diode mit Leckstrom in Sperrichtung.
Fig. 7 ist ein schematischer Schaltplan einer sechsten Ausführungsform der vorliegenden Erfindung unter Verwendung einer getrennten Entladeleitung.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Die vorliegende Erfindung hat das Ziel, die Schreibzeiten einer Speicherzellenmatrix wesentlich zu verkürzen, in welcher Transistoren verwendet werden, die Daten speichern, wenn die Transistoren in Sättigung gebracht werden. Die vorliegende Erfindung wird aus Gründen einer einfachen Erklärung im Zusammenhang mit bipolaren npn-Transistoren beschrieben. Dem Fachmann ist jedoch klar, daß beliebige andere schaltende Bauelemente, einschließlich pnp-Transistoren und Feldeffekttransistoren, verwendet werden können, um diese zu ersetzen. Zusätzlich wird die vorliegende Erfindung an Hand einer Schaltungsanordnung für Speicherzellen mit Sättigungsbetrieb erklärt, bei der über Kreuz verschaltete Transistoren verwendet werden. Dem Fachmann ist jedoch klar, daß die vorliegende Erfindung nicht auf diese spezielle Art der Kopplung der Sättigungstransistoren begrenzt ist, sondern auf jede Schaltungsanordnung angewandt werden kann, bei der Transistor-Sättigungskapazitäten entladen werden müssen.
Um für die Ansprüche eine gewisse Allgemeingültigkeit der Terminologie zu erreichen, bezeichnet der Term "Steueranschluß", wenn er in Verbindung mit einem Transistor verwendet wird, den Anschluß, der verwendet wird, um das Schalten des Transistors zu beeinflussen (die Basis bei Bipolartransistoren und das Gate bei Feldeffekttransistoren). Genauso wird der Term "Strom sammelnder Anschluß" verwendet, um bei Bipolartransistoren den Kollektor und bei Feldeffekttransistoren das Drain zu bezeichnen. Genauso bezeichnet der Term "Strom abgebender Anschluß" den Emitter von Bipolartransistoren und das Source von Feldeffekttransistoren.
Wir beziehen uns jetzt auf Fig. 1. Es wird ein Beispiel einer über Kreuz verschalteten Speicherzelle gezeigt, die zwischen eine obere Wortleitung 10 und eine untere Wortleitung 12 geschaltet ist. Diese über Kreuz verschaltete Speicherzelle umfaßt einen Transistor 14, dessen Emitter mit der unteren Wortleitung 12 verbunden ist und dessen Kollektor mit einem Knoten 16 verbunden ist. Die Zelle enthält desweiteren einen Transistor 18, dessen Emitter mit der unteren Wortleitung 12 verbunden ist und dessen Kollektor mit einem Knoten 20 verbunden ist. Die Transistoren 14 und 18 sind über Kreuz verschaltet, indem der Basisanschluß des Transistors 14 über dem Knoten 20 mit dem Kollektoranschluß des Transistors 18 verbunden ist, während der Basisanschluß des Transistors 18 über den Knoten 16 mit dem Kollektoranschluß des Transistors 14 verbunden ist. Die über Kreuz verschalteten Transistoren 14 und 18 arbeiten ohne Begrenzungen, d.h., es sind keine Dioden über die Kollektor- und Basisanschlüsse der Transistoren geschaltet, um den Spannungsabfall darüber zu begrenzen. Dementsprechend werden diese Transistoren leicht in den Sättigungszustand getrieben, wenn sie leitend sind.
Die in Fig. 1 gezeigte Schaltung enthält weiterhin eine Form von Lastwiderständen, die zwischen die obere Wortleitung 10 und die Kollektoren der entsprechenden Sättigungstransistoren 14 und 18 geschaltet sind. In der Figur wird dieser Lastwiderstand für den Sättigungstransistor 14 durch den Widerstand 29 gebildet, der zwischen die Wortleitung 10 und den Kollektor des Transistors 14 geschaltet ist. Genauso wird der Lastwiderstand für den Sättigungstransistor 18 durch den Widerstand 31 gebildet, der zwischen die Wortleitung 10 und den Kollektor des Transistors 18 geschaltet ist. Es ist zu beachten, daß die Widerstände 29 und 31 typischerweise groß sind, um den für die Speicherzelle geforderten I.R Spannungsabfall zu erhalten und um die Sättigung des Transistors zu bewirken. Indem die Speicherzellenströme mit jeder nachfolgenden Speichergeneration verkleinert werden, müssen die Lastwiderstände 29 und 31 dementsprechend erhöht werden, um den I.R Spannungsabfall aufrechtzuerhalten. Somit wird das Entladen der Sättigungskapazität über diese Lastwiderstände 29 und 31 tendenziell sehr uneffektiv.
Typischerweise ist die über Kreuz verschaltete Speicherzelle, die in Fig. 1 dargestellt ist, mit einem Satz Bitleitungen verbunden. In der Figur ist eine linke Bitleitung 22 über eine Isolationsdiode 24 mit dem Knoten 16 verbunden. Genauso ist eine rechte Bitleitung 26 über eine Isolationsdiode 28 mit dem Knoten 20 verbunden. In dieser Anordnung können die Isolationsdioden 24 und 28, welche dazu verwendet werden, um die einzelne Speicherzelle von den anderen Speicherzellen der Matrix zu isolieren, einfach als Schottky-Diode implementiert werden, deren Anoden mit der ihnen zugeordneten Bitleitung verbunden sind und deren Kathoden mit den Kollektoren der ihnen zugeordneten Sättigungstransistoren verbunden sind.
Die vorliegende Erfindung enthält Mittel zum Entladen der Sättigungskapazität des jeweils leitenden Transistors 14 oder 18, bevor neue Daten in die einzelnen Speicherzellen geschrieben werden. In der in Fig. 1 dargestellten Ausführungsform enthalten diese Entlademittel Mittel 30 und 32 zum Bilden eines Strompfades von den Kollektoren der entsprechenden Transistoren 14 und 18 zur oberen Wortleitung 10. Die Mittel 30 enthalten ein aktives Bauelement 36, das eine Durchlaßstromrichtung mit einer Impedanz und eine Sperrichtung mit einer hohen Impedanz besitzt, um darüber den zugeordneten leitenden Transistor 14 in Durchlaßrichtung zu entladen. Genauso enthalten die Mittel 32 ein aktives Bauelement 38, das eine Durchlaßstromrichtung mit einer Impedanz und eine Sperrichtung mit einer hohen Impedanz besitzt, um darüber den zugeordneten leitenden Transistor 18 in Durchlaßrichtung auf die Wortleitung 10 zu entladen. Zu Beispielszwecken können diese aktiven Bauelemente 36 und 38 als Dioden ausgebildet werden, deren entsprechende Anoden mit den Kollektoren der ihnen zugeordneten Transistoren verbunden sind und deren Kathoden mit der Wortleitung 10 verbunden sind. Diese Dioden 36 und 38 können einfach als Schottky-Dioden ausgeführt werden.
Es werden Mittel zum Anlegen von Potentialen an die obere Wortleitung 10 bereitgestellt, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung in Durchlaßrichtung über diese aktiven Bauelemente 36 und 38 zu bewirken und um während der anderen Zeit ein Nichtleiten der aktiven Bauelemente 36 und 38 in Durchlaßrichtung aufrechtzuhalten. Das Anlegen der Potentiale an die Wortleitung 10 kann durch eine Anzahl von standardmäßigen Taktfolgen erreicht werden.
Dementsprechend ist ersichtlich, daß während des Bereitschaftszustandes oder während Leseoperationen in Durchlaßrichtung kein Strom über die aktiven Bauelemente 36 und 38 fließt. Während der Entladeoperation, welche vor dem Einschreiben der Daten stattfindet, wird jedoch die Spannung der oberen Wortleitung auf einen unteren Pegel abgesenkt, um zu bewirken, daß die aktiven Bauelemente 36 und 38 in ihrer Durchlaßrichtung entsprechend vorgespannt werden. Dementsprechend schalten die aktiven Bauelemente 36 und 38 ein und leiten den Strom von den Kollektoren ihrer entsprechenden Transistoren 14 und 18 ab, um die Sättigungskapazität des gerade leitenden Transistors zu entladen. Es sollte beachtet werden, daß diese Entladung der Sättigung zum Teil ebenfalls über die parallelen Lastwiderstände 29 und 31 erfolgt. Man beachte, daß die Spannung der oberen Wortleitung 10 vorzugsweise vor einem Hochsetzen der Spannung auf den Bitleitungen 22 oder 26 herabgesetzt wird, damit eine Begrenzung der Spannung der oberen Wortleitung 10 durch eine dieser Bitleitungen vermieden wird. Eine solche Begrenzung würde auf Grund des festen Spannungsabfalls eintreten, zum Beispiel von der Bitleitung 22 über die Diode 24 und die Diode 36 zur Wortleitung 10.
Es sollte beachtet werden, daß die Synchronisationsanforderungen zur Verhinderung der Spannungsbegrenzung auf der Wortleitung durch die Bitleitungen, d.h., daß die Spannung auf der oberen Wortleitung 10 heruntergezogen werden muß, bevor die Spannung einer beliebige Bitleitung ansteigt, lockerer werden, wenn zusätzliche Widerstände zu den aktiven Bauelementen 36 und 38 in Reihe geschaltet werden. Diese Widerstände können in der Reihenschaltung von den Kathoden der entsprechen Bitleitungs-Isolationsdioden über die entsprechenden aktiven Bauelemente zur oberen Wortleitung 10 beliebig angeordnet werden. Zum Beispiel könnte ein Widerstand in den Strompfad von der Kathode der Diode 24 über das aktive Bauelement 36 zur Wortleitung 10 eingefügt werden. Genauso könnte ein Widerstand in den Strompfad von der Kathode der Diode 28 über die Diode 38 zur Wortleitung 10 eingefügt werden. Diese zusätzlichen Widerstände können einen kleinen Wert haben und dienen dazu, einen ausreichenden Spannungsabfall bereitzustellen, um die Spannung auf der oberen Wortleitung 10 aufrechtzuhalten, nachdem die Spannung auf einer der Bitleitungen hochgesetzt wurde. Diese hinzugefügten Widerstände werden in Fig. 2 durch die Widerstände 40 und 42 dargestellt. Der Widerstand 40 ist zwischen die Anode der Diode 36 und die Kathode der Diode 24 in Reihe geschaltet. Der Widerstand 42 ist zwischen die Anode der Diode 38 und die Kathode der Diode 28 in Reihe geschaltet. Die genauen Widerstandswerte der Widerstände 40 und 42 sind unkritisch. Die Widerstandswerte dieser Widerstände sollten jedoch wesentlich kleiner sein als die der Lastwiderstände 29 und 31. Diese Widerstände 40 und 42 können als Polysilicium-Widerstände implementiert werden, indem einfach die Basis des Sättigungstransistors, die mit dem entsprechenden Entladungs-Strompfad verbunden ist, vergrößert wird, d.h., indem die Basis des Transistors 18 vergrößert wird, um den Widerstand 40 zu bilden und indem die Basis des Transistors 14 vergrößert wird, um den Widerstand 42 zu bilden. Man beachte, daß die Widerstände 40 und 42 für alle Speicherzellen, die an dieselbe obere Wortleitung 10 angeschlossen sind, dann in demselben vergrabenen Basis-Diffusionsbett integriert werden können. Man beachte ebenfalls, daß, wenn für die Dioden 36 und 38 P-Typ-Schottky-Dioden verwendet werden, die Größe der Speicherzelle weiter optimiert werden kann, indem diese P-Typ-Dioden und ihre Widerstände 40 und 42 mit der Polysilicium-Basisdiffusion der Sättigungstransistoren 14 und 18 integriert werden. Alternativ dazu kann es wünschenswert sein, daß die Widerstände 40 und 42 mit den Dioden 36 und 38 integriert werden, d.h., daß die Widerstände der Schottky- Dioden so angepaßt werden, daß sie die Entladewiderstände 40 und 42 bilden.
Der zusätzliche Widerstand, der hinzugefügt worden ist, um eine Begrenzung der Spannung der oberen Wortleitung 10 durch die Bitleitungen zu verhindern, kann ebenfalls durch einen einzelnen Widerstand 44 implementiert werden, der, wie in Fig. 3 dargestellt, angeschlossen wird. In dieser Ausführungsform werden die Dioden 36 und 38 mit ihren Kathoden an einen Knoten 46 angeschlossen. Der zusätzliche Widerstand 44 wird dann zwischen die obere Wortleitung 10 und diesen Knoten 46 geschaltet. Dieser Widerstand 44 kann einfach durch einen Widerstand implementiert werden, der in der Epitaxischicht zwischen den Kathoden der entsprechenden Dioden 36 und 38 und der oberen Wortleitung 10 ausgebildet wird. Dementsprechend kann der Durchgang zwischen den Kathoden der Dioden 36 und 38 und der oberen Wortleitung 10 weggelassen werden.
Es sollte beachtet werden, daß zum Erreichen einer weiteren Verbesserung der Immunität bezüglich weicher Fehler, die Sättigungstransistoren 14 und 18 in der Schaltung invertiert werden können.
Fig. 4 zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Unter diesem Gesichtspunkt ist bekannt, daß bei in Sättigung betriebenen Speicherzellen der Zellenstrom ausreichend groß sein muß, um die Sättigung mit annehmbaren Pull-up-Widerständen aufrechtzuhalten (z.B. sollte der Zellenstrom an einem 24 Kiloohm Pull-up-Widerstand typischerweise größer als 60 Mikroampere sein). Zusätzlich sind die Abmessungen typischer in Sättigung betriebener Speicherzellen allgemein groß (größer als 12002 Mikrometer) und nicht auf Applikationen mit höherer Pakkungsdichte erweiterbar. Um die oben beschriebenen Anforderungen an den Zellenstrom und die Größe der Speicherzelle zu reduzieren, wird anstatt der Lastwiderstände 29 und 31, die in Fig. 1 dargestellt sind, eine Transistorlast verwendet. In einer bevorzugten Ausführungsform können die Lasttransistoren durch pnp- Transistoren 50 und 52 implementiert werden. Im besonderen ist der Transistor 50 so angeordnet, daß sein Emitter mit der oberen Wortleitung 10 verbunden ist, daß sein Kollektor mit der Basis des Sättigungstransistors 14 verbunden ist und daß seine Basis mit dem Kollektorknoten 16 des Sättigungstransistors 14 verbunden ist. Genauso ist der pnp-Transistor 52 so angeordnet, daß sein Emitter mit der oberen Wortleitung 10 verbunden ist, daß sein Kollektor mit der Basis des Sättigungstransistors 18 verbunden ist und daß seine Basis mit dem Kollektorknoten 20 des Sättigungstransistors 18 verbunden ist.
Die pnp-Transistoren stellen wirksame Lastwiderstände in der Größenordnung von Megaohm auf einer kleinen Transistorfläche bereit. Dementsprechend werden Lastwiderstände mit großflächigen Diffusionsgebieten nicht mehr benötigt. (Man beachte, daß wenn der Lastwiderstand nicht groß genug ist, um den für die Zelle geforderten I.R Spannungsabfall zu erhalten, der Zellenstrom erhöht werden muß. Diese Möglichkeit kann nicht akzeptiert werden.) Desweiteren haben pnp-Transistoren einen kleineren Minimalstrom und eine gute Betriebsstabilität. Somit stellen diese pnp-Lasttransistoren im Zusammenhang mit den aktiven Entladeelementen 36 und 38 einen optimalen Kompromiß bezüglich Zellengröße, Schreibparametern, Fehlerrate und Verlustleistung dar.
In einer weiteren Ausführungsform der vorliegenden Erfindung sind die aktiven Bauelemente 36 und 38 speziell so ausgelegt, daß sie in Sperrichtung eine Kennlinie mit Leckstrom des Typs besitzen, der in Fig. 6 dargestellt ist. Fig. 6 ist eine I-U- Kennlinie mit einer standardmäßigen Diodencharakteristik 60 in Durchlaßrichtung und einem Leckstrom in Sperrichtung 62. Es ist ersichtlich, daß die Spannungs-Strom-Abhängigkeit dieses Bauelementes bei in Sperrichtung vorgespanntem Betrieb einem Widerstand mit großem Widerstandswert gleicht. Ein aktives Bauelement mit einem derartigen Typ der Sperrcharakteristik mit Leckstrom kann einfach mittels einer speziell ausgelegten P-Typ- oder N- Typ-Schottky-Diode realisiert werden. Die Sperrcharakteristik mit Leckstrom erhält man bei einer P-Typ-Schottky-Diode zum Beispiel durch Implantation eines P-Dotanten in ein N-Substrat mit einer höheren Konzentration, als sie normalerweise zum Erzeugen einer Diode verwendet wird. Typischerweise liegt diese höhere Dotierungskonzentration zum Erzielen der geeigneten Leckrate in der Größenordnung von 10¹&sup6; bis 10¹&sup7; Atomen pro Kubikzentimeter. (Man beachte, daß der Widerstand mit zunehmender Dotierung abnimmt.) Die aktuellen Widerstandswerte, die man für eine gegebene Schottky-Diode erhält, werden empirisch bestimmt. Typische Widerstandswerte, die man mit solchen "lecken" Schottky-Dioden in Sperrichtung erhält, liegen bei 90 Kiloohm und darüber.
Es ist ersichtlich, daß im Fall der Verwendung von aktiven Bauelementen 36 und 38 mit oben beschriebener Sperrcharakteristik mit Leckstrom diese anstatt der parallelgeschalteten hochohmigen Widerstände 29 und 31, die in Fig. 1 dargestellt sind, verwendet werden.
Fig. 5 zeigt eine Ausführungsform, in der ein Satz Entladedioden 70 und 72 eine Sperrcharakteristik mit Leckstrom aufweist, so daß diese bei anliegenden Sperrspannungen als hochohmige Lastwiderstände fungieren. Man beachte, daß Fig. 5 im wesentlichen mit Fig. 2 identisch ist, mit der Ausnahme, daß die Lastwiderstände 29 und 31 entfernt worden sind.
Im Betrieb der Schaltung von Fig. 5 wird während des Bereitschaftszustandes und bei einem Lesezugriff die obere Wortleitung 10 im Vergleich zur unteren Wortleitung 12 auf einer hohen Spannung gehalten. Dementsprechend werden die Dioden 70 und 72 in Sperrichtung vorgespannt und fungieren entsprechend der in Fig. 6 dargestellten I-U-Charakteristik 62 als hochohmige Lastwiderstände. Während des Entladens und im Schreibzustand wird die Spannung der oberen Wortleitung 10 nach unten gezogen, um das Entladen der Sättigungskapazität des jeweils leitenden und sich in Sättigung befindenden Transistors 14 oder 18 zu ermöglichen. Somit sind in diesem Zustand die Dioden 70 und 72 in Durchlaßrichtung vorgespannt und entladen aktiv die Sättigungskapazität, um eine schnelle Schreiboperation zu ermöglichen. Dementsprechend wird ersichtlich, daß die aktiven Bauelemente 70 und 72 von Fig. 5 eine Doppelfunktion haben. In Sperrichtung vorgespannt, fungieren diese Dioden als hochohmige Lastwiderstände. In Durchlaßrichtung vorgespannt, dienen diese Dioden zum Entladen der Sättigungskapazität der Speicherzelle.
Es sollte beachtet werden, daß die Verwendung solcher Dioden, die eine Sperrcharakteristik mit Leckstrom aufweisen und sehr kleine Flächen beanspruchen, anstelle von Widerständen mit großen Diffusionsgebieten für die Speicherzelle eine signifikante Platzeinsparung hervorbringt. Dementsprechend ist die Verwendung solcher Dioden bei Speicherzellenmatrizen mit hoher Dichte besonders vorteilhaft.
In der in Fig. 5 dargestellten Schaltungsanordnung sind die eine Sperrcharakteristik mit Leckstrom aufweisenden Dioden 70 und 72 als P-Typ-Schottky-Dioden ausgeführt. Im Gegensatz dazu sind die Isolationsdioden 24 und 28 als N-Typ-Schottky-Dioden ausgeführt, die auf dem N-Epitaxiegebiet angeordnet sind.
Fig. 7 zeigt eine sechste Ausführungsform der vorliegenden Erfindung, die im Zusammenhang mit den aktuellen Treiberschaltungen zum Treiben der Bitleitungen 22 und 26 und zum Treiben der oberen Wortleitung 10 und der unteren Wortleitung 12 dargestellt worden ist. In der Ausführungsform der Fig. 7 ist eine Sättigungspeicherzelle des Typs, der in Fig. 3 dargestellt ist, zwischen die obere Wortleitung 10 und die untere Wortleitung 12 geschaltet. Der Widerstand 80, der zwischen den Kathoden der Dioden 36 und 38 angeschlossen ist, ist jedoch nicht mit der oberen Wortleitung 10 sondern mit einer separaten Entladeleitung 82 verbunden.
Die gesamte Ausführungsform der Fig. 7 enthält eine standardmäßige Dateneingangsleitung 84, über welche Datensignale an die Dateneingangsschaltung 86 angelegt werden. Die Dateneingangsschaltung 86 stellt auf Leitung 88 ein wahres Ausgangssignal und auf Leitung 90 ein komplementäres Ausgangssignal bereit. Die wahren und komplementären Leitungen 88 und 90 gehen auf eine Schaltung 92 zum Treiben der entsprechenden Bitleitungen 22 und 26.
Die Schaltungsanordnung im Block 92 kann verschiedene unterschiedliche Schaltungsanordnungen enthalten. In Fig. 7 ist die Leitung 90 an die Basis des Eingangstransistors 94 angeschlossen. Der Emitter des Transistors 94 ist so verschaltet, daß er einen Bitleitungstransistor 96 ein- oder ausschaltet. Dementsprechend bestimmt der Spannungswert auf der Leitung 90, ob über die Bitleitung 22 Strom fließt oder nicht. Genauso ist die Leitung 88 an die Basis eines Transistors 98 angeschlossen. Nachfolgend ist der Emitter des Transistors 98 so verschaltet, daß er einen Bitleitungstransistor 100 ein- oder ausschaltet. Dementsprechend bestimmt der Spannungswert auf der Leitung 88, ob über die Bitleitung 26 Strom fließt oder nicht. Fig. 7 enthält desweiteren einen Leseverstärker 102 mit einer Eingangsleitung 104, die über den Bitlesetransistor 96 mit der Bitleitung 22 verbunden ist, und mit einer Eingangsleitung 106, die über den Bitlesetransistor 100 mit der Bitleitung 26 verbunden ist. Der Leseverstärker 102 stellt auf Leitung 108 ein Ausgangssignal für einen Datenausgangstreiber bereit.
Fig. 7 enthält einen Wortdecodierer, der durch den Multiemittertransistor 110 und die folgenden Widerstände 112 und 114 repräsentiert wird. Der Kollektor des Multiemittertransistors 110 des Wortdecoders ist mit der Basis eines Stromauswahl-Steuerungstransistors 116 verbunden. Der Kollektor des Stromauswahl-Steuerungstransistors 116 ist mit der unteren Wortleitung 12 verbunden, während sein Emitter mit einem Anschluß einer Konstantstromquelle 118 verbunden ist. Der andere Anschluß der Konstantstromquelle 118 ist mit einer Energieversorgungsleitung 134 verbunden.
Die Spannung auf der separaten Entladeleitung 82 wird durch eine Entladungssteuereinheit gesteuert, die einen Widerstand 120, einen Steuertransistor 122, einen Schreibsteuertransistor 124 und eine Konstantstromquelle 126 umfaßt. In der in Fig. 7 dargestellten Schaltungsanordnung ist der Widerstand 120 zwischen eine Versorgungsspannungsleitung 128 und einen Knoten 130 geschaltet. Die Entladeleitung 82 und der Kollektor des Transistors 122 sind ebenfalls mit dem Knoten 130 verbunden. Die Basis des Transistors 122 ist mit dem Kollektor des Multiemittertransistors 110 verbunden. Der Emitter des Transistors 122 ist mit einem Knoten 132 verbunden. Die Konstantstromquelle 126 ist zwischen den Knoten 132 und die Energieversorgungsleitung 134 geschaltet. Der Schreibsteuerungstransistor 124 ist so angeordnet, daß er mit seinem Kollektor an die Energieversorgungsleitung 128 und mit seinem Emitter an den Knoten 132 angeschlossen ist. Eine Schreibsteuerleitung 136 ist mit der Basis des Schreibsteuertransistors 124 verbunden.
Im Gegensatz zur Schaltung von Fig. 7, ist der Widerstand 44 der Schaltung von Fig. 3 so geschaltet, daß die Sättigungsentladung über die obere Wortleitung 10 erfolgt. Wie vorstehend festgestellt wurde, muß der Pegel der unteren Wortleitung 12 auf einem gegebenen Potential gehalten werden, damit auch unter schlechtest möglichen Bedingungen gewährleistet ist, daß die Dioden 24 und 28 einer nicht ausgewählten Speicherzelle nichtleitend bleiben. Weil jedoch die Transistoren 14 und 18 der Speicherzelle in starker Sättigung arbeiten, um eine hohe Immunität gegen Alphateilchen zu erhalten, fließt ein wesentlicher Anteil des gesamten Zellenstromes über den Lastwiderstand (29 oder 31), der mit der Basis des jeweils leitenden Transistors 14 oder 18 verbunden ist. Somit ist die Spannung über der Speicherzelle relativ hoch und die Speicherzelle weist einen hohen Bereitschaftsstrom durch die Zelle in der Größenordnung von 60 Mikroampere auf, wenn sie nicht ausgewählt ist. Der gesamte Bereitschaftsstrom über eine gegebene obere Wortleitung ergibt sich aus dem Bereitschaftsstrom der Speicherzelle multipliziert mit der Anzahl der Speicherzellen, die an diese Wortleitung angeschlossen sind. Um den Bereitschaftsstrom einer solchen Wortleitung fließen lassen zu können, während gleichzeitig die Spannungspegel der Wortleitung aufrechtzuhalten sind, ist es erforderlich, daß für die Verbindung der Versorgungsspannung 12 mit der oberen Wortleitung 10 nur ein niederohmiger Widerstand verwendet wird. Ein solch kleiner Widerstand bringt jedoch große Probleme während des Entladezyklus mit sich. Unter diesem Gesichtspunkt muß die Spannung der oberen Wortleitung 10 der Schaltungsanordnung von Fig. 3 bis unter die Spannung der Wortleitung 12 gezogen werden, um die Ladung vom Basis-Kollektor- Übergang des leitenden Transistors (14 oder 18) in der Speicherzelle schnell abzuführen. Diese untere Spannung auf der oberen Wortleitung 10 liefert einen signifikanten Spannungsabfall zwischen der Versorgungsspannungsleitung 128 und der Leitung 10, was einen großen Strom von der Versorgungsspannung 128 über die Leitung 10 ergibt. Dementsprechend zieht die Konstantstromquelle der oberen Wortleitung den Hauptteil ihres Stromes von der Versorgungsspannung 128 und nicht über die Dioden 36 und 38 und den Widerstand 44. Zum Beispiel beträgt bei einem Entladestrom von ungefähr 0,5 mA pro Speicherzelle der Wert des benötigten Gesamtstromes 34 mA (unter der Annahme von Wortleitungen mit 68 Zellen), wovon 20 mA über den kleinen Widerstand von der Versorgungsspannung 128 kommen. Somit ist dieser Strom von der Versorgungsspannung (verlorene Leistung) tatsächlich größer als der Entladestrom über die Entladedioden 36 und 38.
Zusätzlich vergrößert der große Strom, der über die obere Wortleitung 10 gezogen wird, die Last an dem verzögerungsempfindlichen Decodiererausgang und bewirkt einen signifikanten Spannungsabfall entlang der oberen Wortleitung 10. Dies führt zu Variationen der Spannung über den verschiedenen Speicherzellen. Diese Variation des Spannungsabfalls über den Speicherzellen führt wiederum zu einer Variation der Schreibzeiten über den Speicherzellen, und die IR-Spannungsabfälle über den Wortleitungen tragen zur Verlustleistung bei. Diese Variation der Schreibzeit und das Verlustleistungsproblem sind besonders nachteilig, wenn alle Speicheruntermatrizen gleichzeitig geschrieben werden.
Im Gegensatz zu der für Fig. 3 beschrieben Arbeitsweise gestattet es die Arbeitsweise der Schaltung von Fig. 7, welche die separate Entladeleitung 82 verwendet, daß der kleine Widerstand zwischen der Versorgungsspannung 128 und der oberen Wortleitung 10 entfernt wird und es wird eine ausgezeichnete Stromverteilung gewährleistet. Im speziellen wird während des Schreibmodus der gesättigte Zellentransistor (14 oder 18) nicht länger über ein Herunterziehen des Potentials der oberen Wortleitung 10 entladen. Statt dessen ist eine separate Entladungsleitung 82 nur dazu da, alle mit der Wortleitung 10 verbundenen Zellen zu entladen. Weil alle Zellen über einen Widerstand 80 mit der Entladeleitung 82 verbunden sind, kann trotz eines beliebigen Spannungsabfalls auf der Entladeleitung 82 eine sehr gleichmäßige Stromverteilung zwischen diesen Zellen aufrechterhalten werden. Dementsprechend kann die Leitungsbreite der Entladeleitung 82 ziemlich schmal gemacht werden.
Es sollte beachtet werden, daß der Widerstand 120, der die Versorgungsspannung 128 mit der Entladeleitung 82 verbindet, als Pull-up-Widerstand dient, um während des Lese- und Bereitschaftszustandes einen definierten HIGH-Pegel auf der Entladeleitung bereitzustellen. Der Wert des Widerstandes 120 kann relativ hoch gewählt werden (in der Größenordnung von 2 Kiloohm), so daß er nur sehr kleine Schreibströme von der Zelle ableitet. Zusätzlich ist der Spannungsabfall entlang der oberen Wortleitung 10 jetzt von viel geringerer Bedeutung, weil der Widerstand, welcher die Versorgungsspannung 128 mit der Wortleitung 10 verbindet, im Wert wesentlich verringert oder sogar ganz entfernt werden kann. Das Entfernen oder die Verringerung dieses Widerstandes gestattet ein Erhöhen des Widerstandswertes der Lastwiderstände 29 und 31, wodurch ein größerer Spannungsabfall über den Speicherzellen ermöglicht wird. Dieser größere Spannungsabfall über den Speicherzellen verbessert weiterhin die Stromverteilung unter all den Zellen, die mit derselben Wortleitung 10 verbunden sind. Aus demselben Grund kann ein größerer Spannungsabfall entlang der unteren Wortleitung 12 toleriert werden, wodurch ein Verringern der Breite der unteren Wortleitung ermöglicht wird. Es sollte beachtet werden, daß die zwei Wortleitungen 10 und 12 und die Entladeleitung 82 dieses neuartigen Speicherzellenaufbaus auf Grund der für diese Leitungen erlaubten Reduzierung der Leitungsbreite in einfacher Weise auf demselben Raum angeordnet werden können, auf dem sich früher zwei Wortleitungen befanden. In der in Fig. 7 dargestellten Ausführungsform ist die obere Wortleitung 10 direkt mit der Versorgungsspannung 128 verbunden. Wenn die obere Wortleitung 10 mit der Versorgungsspannung VCC verbunden ist, ist es nun möglich, das Bereitschaftspotential der unteren Wortleitung anzuheben. Dies ergibt sich, weil durch den Wegfall des Spannungsabfalls von der Versorgungsspannung 128 über den vorhergehend enthaltenen Widerstand, der mit der oberen Wortleitung 10 verbunden war, der Spannungswert der oberen Wortleitung 10 nach oben verschoben werden kann. Diese Zunahme der Minimalspannung für die untere Wortleitung 12 verbessert die Funktionalität der Zelle, weil die äußeren Schottky-Dioden 24 und 28 einer nicht ausgewählten Zelle bei Vorhandensein einer positiven Masseverschiebung und unteren (störender) Schottky-Durchlaßspannungen nicht einschalten können.
Unter dem Gesichtspunkt der obigen Darstellung verbessert die in Fig. 7 dargestellte Schaltung die Schreibzeit, verkürzt die Schreibzeittoleranz und verbessert weiterhin die Verlustleistung der Speicherzellen. Im speziellen erlaubt sie, daß die Spannung auf der oberen Wortleitung 10 nach oben verschoben wird, während dieselben Arbeitspunktströme aufrechterhalten werden.

Claims

1. Transistorspeicherzellen-Matrix, die einen ohne Begrenzungsdioden arbeitenden Transistor (14 oder 18) in jeder Speicherzelle aus der Vielzahl der Speicherzellen beinhaltet, welcher mit einer gegebenen Wortleitung (10) verbunden ist und der in Sättigung gebracht wird, wenn Daten gespeichert werden; sowie Mittel, die aktive Bauelemente (30, 32, 36, 38, 70, 72) enthalten, die eine Durchlaßstromrichtung mit einer unteren Impedanz und eine Sperrichtung mit einer hohen Impedanz besitzen,

dadurch gekennzeichnet, daß:

die Mittel Entlademittel sind;

die aktiven Bauelemente für jede Speicherzelle bereitgestellt werden, um die Sättigungskapazität des leitenden Transistors zu entladen;

die Entlademittel desweiteren Schaltungsmittel (120, 122) zum Anlegen von Potentialen an die aktiven Bauelemente enthalten, um einen zugeordneten leitenden Transistor in Durchlaßrichtung über das aktive Bauelement zu entladen, bevor neue Daten in die Zellen eingeschrieben werden.

2. Speicherzellenmatrix nach Anspruch 1, wobei die aktiven Bauelemente die Sättigungskapazität des leitenden Transistors in Durchlaßrichtung auf die gegebene Wortleitung entladen.

3. Speicherzelle nach Anspruch 2, wobei die Schaltungsmittel die Potentiale an die gegebene Wortleitung anlegen, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung in Durchlaßrichtung über die aktiven Bauelemente zu bewirken und um während der anderen Zeit ein Nichtleiten der aktiven Bauelemente in Durchlaßrichtung aufrechtzuhalten.

4. Speicherzelle nach Anspruch 3, wobei die aktiven Bauelemente Dioden sind, die zwischen die gegebene Wortleitung und den Strom sammelnden Anschluß des zugeordneten Transistors geschaltet sind.

5. Speicherzellenmatrix nach Anspruch 1, desweiteren eine Entladeleitung (82) zum Entladen der Sättigungskapazitäten der leitenden Transistoren einer Vielzahl von Speicherzellen umfassend, die von der gegebenen Wortleitung getrennt ist, wobei die aktiven Bauelemente der Entlademittel, die der Vielzahl der Speicherzelle zugeordnet sind, ihre zugeordneten Transistoren in Durchlaßrichtung auf die Entladeleitung entladen; und wobei

die Schaltungsmittel (120, 122) Potentiale an die Entladeleitung anlegen, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung in Durchlaßrichtung über die aktiven Bauelemente zu bewirken und um während der anderen Zeit ein Nichtleiten der aktiven Bauelemente in Durchlaßrichtung aufrechtzuhalten.

6. Speicherzellenmatrix nach Anspruch 5, wobei die Schaltungsmittel Mittel (120) enthalten, die zwischen ein Spannungsversorgung und die Entladeleitung geschaltet sind, um zwischen diesen einen Spannungsabfall hervorzurufen, wenn Strom über die Entladeleitung fließt.

7. Speicherzellenmatrix nach Anspruch 1, desweiteren umfassend:

eine zweite Wortleitung (12);

Speicherzellen, die jeweils zwei ohne Begrenzungsdioden arbeitende Sättigungstransistoren (14, 18) umfassen, wobei deren Strom abgebende Anschlüsse an die zweite Wortleitung (12) angeschlossen sind, wobei der Steueranschluß jedes Transistors mit dem Strom sammelnden Anschluß des anderen Transistors verbunden ist und wobei einer der Transistoren zum Speichern der Daten leitend ist und sich im Sättigungszustand befindet;

zwei verschiedene Dioden (30, 32, 36, 38, 70, 72), von denen jede zwischen die gegebene Wortleitung und einen der Strom sammelnden Anschlüsse der zwei Transistoren geschaltet ist, wobei die Diode mit dem leitenden Transistor verbunden ist, um die Sättigungskapazität des Transistors über die in Durchlaßrichtung vorgespannte Diode zu entladen, bevor Daten eingeschrieben werden; und

worin die Schaltungsmittel Potentiale an die gegebene Wortleitung (10) anlegen, um vor dem Einschreiben neuer Daten in jede Zelle die Stromleitung über die in Durchlaßrichtung vorgespannten Dioden zu bewirken und um während der anderen Zeit ein Nichtleiten der Dioden in Durchlaßrichtung aufrecht zuhalten.

8. Speicherzellenmatrix nach Anspruch 7, wobei jede der zwei verschiedenen Dioden in einem entsprechenden ersten Strompfad zwischen der gegebenen Wortleitung und dem Strom sammelnden Anschluß des entsprechenden Sättigungstransistors angeordnet ist; und weiterhin

Mittel zum Bereitstellen eines Widerstand (40, 42, 44) innerhalb jedes entsprechenden ersten Strompfades umfassend.

9. Speicherzellenmatrix nach Anspruch 7, die weiterhin einen Lastwiderstand (29, 31, 50, 52) umfaßt, der zwischen den Strom sammelnden Anschluß jedes Sättigungstransistors und die gegebene Wortleitung geschaltet ist und in einem Strompfad keine der Dioden enthält.

10. Speicherzellenmatrix nach Anspruch 7, wobei die Dioden Schottky-Dioden vom P-Typ sind und daß sie desweiteren umfaßt:

eine erste Bitleitung (22);

eine erste Schottky-Diode vom N-Typ (24), um die erste Bitleitung (22) mit dem Strom sammelnden Anschluß von einem der Sättigungstransistoren zu verbinden;

eine zweite Bitleitung (26); und

eine zweite Schottky-Diode vom N-Typ (28), um die zweite Bitleitung mit dem Strom sammelnden Anschluß des anderen der Sättigungstransistoren zu verbinden.

11. Speicherzelle nach Anspruch 7, wobei die Dioden Schottky- Dioden sind, welche ein Sperrverhalten mit einem Mindestwiderstand von 90 Kiloohm für den Leckstrom in Sperrichtung aufweisen.

12. Speicherzellenmatrix nach Anspruch 7, desweiteren umfassend eine erste Bitleitung (22);

eine erste Schottky-Diode vom N-Typ (24), um die erste Bitleitung mit dem Strom sammelnden Anschluß von einem der Sättigungstransistoren zu verbinden;

eine zweite Bitleitung (26); und