DE3850934T2 - Kanalumschaltungseinrichtung. - Google Patents

Description

• Die Erfindung betrifft ein Kanalumschaltsystem und insbesondere ein auf ein digitales Funkkommunikationssystem anwendbares Kanalumschaltsystem zum bedarfsweisen Umschalten eines Regelfunkkanals und eines Reservekanals.
• Zu einem Funkkommunikationssystem großer Kapazität gehört üblicherweise neben Regelfunkkanälen ein Reservefunkkanal zum Einsatz bei Verbindungsausfällen infolge von Kanalwartung, Schwund, Ausrüstungsstörungen und anderen Ereignissen. Beim Ausfall eines bestimmten Regelkanals verbindet eine Sendeseite ein über diesen Regelkanal übertragenes Signal mit dem Reservekanal parallel zum Regelkanal während eine Empfangsseite das über den Regelkanal eintreffende Signal auf das über den Reservekanal eintreffende Signal umschaltet. Regel- und Reservekanal unterscheiden sich hinsichtlich der Ausbreitungslaufzeit, wobei diese Ausbreitungslaufzeit außerdem vom Schwund und von anderen Faktoren abhängig ist. Ist das zu übertragene Signal ein Datensignal, stimmen die beiden über den Regel- und Reservekanal übertragenen Datensignale im Takt nicht immer überein. Daraus folgt, daß zwar vorab eine permanente Komponente der Differenz in der Ausbreitungslaufzeit kompensiert werden kann, eine Erhöhung einer schwankenden Komponente über eine Taktperiode des Datensignals hinaus aber zu einem Bitfehler während der Kanalumschaltung auf der Empfangsseite führt.
• Zur Beseitigung solcher Bitfehler wird im allgemeinen ein Kanalumschaltsystem verwendet, das den Kanal umschaltet, nachdem eine Bitperiode zwischen den beiden übertragenen Datensignalen eingefügt wurde. Zu einem Kanalumschaltsystem mit einer derartigen periodischen Umschaltfunktion gehört eine Sendesignal-Verarbeitungsschaltung zum Umwandeln der Geschwindigkeit eines mit hoher Geschwindigkeit zu übertragenen Datensignals. Das resultierende umgewandelte Signal wird zu einem Modulator geführt, der zu einem Regelkanal gehört, nachdem Rahmensynchronisierungsbits, Paritätsbits, Prüfbits und weitere zusätzliche Bits dem Signal zugefügt wurden. Vor der Kanalumschaltung wird ein Ausgabedatensignal einer Sende- Signal-Verarbeitungsschaltung, die zu einem umzuschaltenden Regelkanal gehört, durch eine in einem Sendeendgerät installierte Koppelschaltung parallel zu einem Modulator geschaltet, der zu einem Reservekanal gehört. Gewöhnlich sendet ein Reservekanal ein Prüfmuster, während er sich in einem Reservezustand befindet. Eine Sendesignal-Verarbeitungsschaltung, die zum Reservekanal gehört und zusätzliche Bits in das Prüfmuster einfügen kann, wird asynchron zur Sendesignal-Verarbeitungsschaltung des Regelkanals betrieben, so daß der Takt des im Modulator am Reservekanal eintreffenden Datensignals im Moment der Parallelschaltung schwankt, die in der Koppelschaltung der Sendeseite erfolgt. Jede diskontinuierliche Taktschwankung kann den Modulator aus dem Gleichlauf bringen, was zu einer erheblichen notwendigen Wiederherstellungszeit führt. Angesichts dessen erzeugt die Koppelschaltung auf der Sendeseite ihren eigenen Takt synchron zum Takt eines eintreffenden Datensignals durch Verwendung einer phasensynchronisierten Schleife und führt eine Neutaktung des Datensignals mit dem eigenen Takt durch, wodurch der Takt eines Ausgabedatensignals von diskontinuierlichen Schwankungen befreit wird.
• Die beiden über den Regel- und Reservekanal übertragenen Signale werden jeweils durch exklusive Demodulatoren zu Datensignalen demoduliert. Zu den beiden Datensignalen gehören jeweils Rahmensynchronisierungsbits, die durch die zum Regelkanal gehörige Sendesignal-Verarbeitungsschaltung eingefügt wurden. Eine Koppelschaltung auf der Empfangsseite bewirkt eine Übereinstimmung der Bits der beiden Datensignale durch Verwendung der Taktung eines Rahmensynchronisierungsbits, wodurch die Kanäle ohne Bitfehler umgeschaltet werden. Der Demodulator weist eine phasensynchronisierte Schleife zum Wiederherstellen eines Takts aus einem ankommenden modulierten Signal auf. Durch die Parallelschaltung, die die Koppelschaltung auf der Sendeseite herstellt, ändert sich auch der Takt des am Demodulator eingegebenen modulierten Signals. Ist die Reaktionsgeschwindigkeit der phasensynchronisierten Schleife des Demodulators kleiner als die Reaktionsgeschwindigkeit der phasensynchronisierten Schleife der Koppel Schaltung auf der Sendeseite sein (d. h., ist die Bandbreite Bd der erstgenannten Schleife schmaler als die Bandbreite Bs der letztgenannten), so würde die phasensynchronisierte Schleife des Demodulators nicht die Taktänderung des modulierten Signals nachvollziehen. Damit wäre sie außer Tritt, was eine erhebliche Zeitspanne zur Wiederherstellung notwendig macht. Folglich muß für die Bandbreite Bd ein größerer Wert als für die Bandbreite Bs aufrechterhalten werden.
• Eine zur Taktwiederherstellung geeignete Erhöhung der Bandbreite Bd der phasensynchronisierten Schleife verringert das Träger/Rausch-Verhältnis des wiederhergestellten Takts und verschlechtert somit die Bitfehlerrate des Modulators. Dies gilt besonders bei der Verwendung eines mehrpegligen Modulationssystems, z. B. eines mehrpegligen Quadratur-Amplitudenmodulationssystems (QAM-Systems). Die Bandbreite Bd läßt sich aber nicht ausreichend verringern, ohne den Demodulator bei einer Kanalumschaltung außer Tritt zu ziehen und ohne dadurch die Kanalumschaltzeit zu erhöhen.
• Wie vorstehend beschrieben wurde, besteht das Dilemma des bekannten Kanalumschaltsystems darin, daß die Bitfehlerrate eines Modulators nicht verringert werden kann, ohne die Kanalumschaltzeit zu erhöhen.
• Der zuvor beschriebene Stand der Technik ist z. B. in der US-A-4,442,518 und der US-A-4,686,675 offenbart.
• Daher besteht eine Aufgabe der Erfindung darin, ein Kanalumschaltsystem zu schaffen, mit dem eine Kanalumschaltzeit verringert werden kann, ohne die Bitfehlerrate eines Demodulators zu verschlechtern.
• Eine weitere Aufgabe der Erfindung besteht darin, ein allgemein verbessertes Kanalumschaltsystem zu schaffen.
• Diese Aufgaben werden mit den Merkmalen der Ansprüche gelöst.
• Ein Kanalumschaltsystem gemäß der Beschreibung weist auf: einen Regelmodulator zum Senden eines modulierten Regelsignals, das durch ein erstes Datensignal digital moduliert ist, zu einem Regelfunkkanal, eine sendeseitige Koppelschaltung zum Erzeugen eines zweiten Datensignal s als Reaktion auf einen Kanalumschaltbefehl durch Neutakten des ersten Datensignals unter Verwendung eines zweiten Takts, der mit einem ersten Takt des ersten Datensignals durch eine erste phasensynchronisierte Schleife in der Phase synchronisiert ist, einen Reservemodulator zum Senden eines modulierten Reservesignals, das durch das zweite Signal digital moduliert ist, zu einem Reservefunkkanal, einen Regeldemodulator zum Erzeugen eines dritten Datensignals durch Demodulieren des über den Regelfunkkanal ankommenden modulierten Regelsignals, einen Reservedemodulator zum Erzeugen eines vierten Datensignals durch Demodulieren des über den Reservefunkkanal ankommenden modulierten Reservesignals durch einen dritten Takt, der mit einer Taktkomponente des modulierten Reservesignals durch eine zweite phasensynchronisierte Schleife synchronisiert ist, eine empfangsseitige Koppelschaltung zum Umschalten des Regel- und Reservefunkkanals als Reaktion auf den Kanalumschaltbefehl und gleichzeitigen Bewirken, daß das dritte und vierte Datensignal in der Bittaktung übereinstimmen, und eine Änderungsvorrichtung zum Erhöhen einer Reaktionsgeschwindigkeit der zweiten phasensynchronisierten Schleife über eine Reaktionsgeschwindigkeit der ersten phasensynchronisierten Schleife nur während eines Intervalls zwischen dem Auftreten des Kanalumschaltbefehls und dem Ende einer Kanalumschaltoperation der empfangsseitigen Koppel Schaltung.
• Diese und andere Aufgaben, Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden eingehenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen näher hervor. Es zeigen:
• Fig. 1 ein schematisches Blockschaltbild eines erfindungsgemäßen Kanalumschaltsystems;
• Fig. 2 ein schematisches Blockschaltbild, das zum Verständnis der Kanalumschaltoperation des Systems von Fig. 1 beiträgt;
• Fig. 3 ein schematisches Blockschaltbild einer alternativen Ausführungsform der Erfindung; und
• Fig. 4 ein schematisches Blockschaltbild, das den Betrieb des Systems von Fig. 3 demonstriert.
• Fig. 1 der Zeichnungen zeigt ein erfindungsgemäßes Kanalumschaltsystem, das auf ein digitales Kommunikationssystem mit k Regelkanälen und einem Reservekanal anwendbar ist. Darstellungsgemäß weist das System eine Prüfmuster-Generatorschaltung 10 und eine Sendesignal-Verarbeitungsschaltung 20 auf, der ein Prüfmuster von der prüfmuster-Generatorschaltung 10 zugeführt wird. sendesignal-Verarbeitungsschaltungen 21 bis 2k empfangen jeweils ein entsprechendes von k Datensignalen von einer Sendeendstelle 101. Die Datensignale von den Sendesignal-Verarbeitungsschaltungen 21 bis 2k werden an einer Koppelschaltung 30 auf der Sendeseite angelegt, die anschließend ein Datensignal D3 erzeugt. Ein Modulator 40 übergibt einem Reservekanal ein Signal, das durch das Datensignal D3 moduliert wurde. Modulatoren 41 bis 4k, die jeweils zu den Sendesignal-Verarbeitungsschaltungen 21 bis 2k gehören, erzeugen Signale, die durch die Datensignale von den Schaltungen 21 bis 2k moduliert wurden, wobei die resultierenden Signale jeweils über ihre zugehörigen Regelkanäle übertragen werden. Ein Demodulator 50 empfängt das modulierte Signal über den Reservekanal und erzeugt ein Datensignal D5. Andererseits empfangen Demodulatoren 51 bis 5k jeweils die modulierten Signale über die Regelkanäle. Eine Rahmensynchronisierungsschaltung 60 führt eine rahmensynchrone Synchronisierung durch, gattert das Datensignal D5 und erzeugt einen Kanalalarm A1 sowie einen Rahmenalarm A2. Die durch die Demodulatoren 51 bis 5k ausgegebenen Datensignale werden jeweils an Rahmensynchronisierungsschaltungen 61 bis 6k angelegt, um dadurch rahmensynchronisiert zu werden. Ein ODER-Gatter 70 erzeugt eine ODER-Verknüpfung des Kanalalarms A1 und des Rahmenalarms A2 und führt sie zum Demodulator 50. Eine Empfangssignal-Abzweigschaltung 80 führt eine (k + 1)-Abzweigung des über die Rahmensynchronisierungsschaltung 60 geführten Datensignals D5 durch. Eine der abgezweigten Ausgaben der Abzweigschaltung 80 wird zu Koppelschaltungen 81 bis 8k geführt, die auf der Empfangsseite vorgesehen sind. Außerdem werden die durch die Rahmensynchronisierungsschaltungen 61 bis 6k gegatterten Datensignale jeweils zu den Koppelschaltungen 81 bis 8k geführt. Eine der abgezweigten Ausgaben der Empfangssignal-Abzweigschaltung 80 wird an einer Empfangssignal-Verarbeitungsschaltung 90 angelegt. Empfangssignal-Verarbeitungsschaltungen 91 bis 9k verarbeiten jeweils die Datensignale von den Koppelschaltungen 81 bis 8k und übergeben die resultierenden Signale einer Empfangsendstelle 102. Ein Datensignal von der Empfangssignal-Verarbeitungsschaltung 90 wird zu einer Prüfmuster-Detektierungsschaltung 100 geführt. Ferner weist das System Kanalumschalt-Steuerschaltungen 103 und 104 auf. In der Darstellung ist A30 die Information zur Anzeige einer Verschlechterung des Reservekanals, A31 bis A3k sind die Informationen zur Anzeige einer Verschlechterung der jeweiligen Regelkanäle 1 bis k, B1 bis Bk sind zu den Regelkanälen 1 bis k gehörige sendeumschalt-Steuersignale, und C1 bis Ck sind zu den Regelkanälen 1 bis k gehörige Empfangsumschalt-Steuersignale.
• Die Sendesignal-Verarbeitungsschaltung 21 empfängt z. B. ein Datensignal D1 von der Sendeendstelle 101 und transformiert es in ein Datensignal D2 durch Ändern seiner Geschwindigkeit und Zufügen von Rahmensynchronisierungsbits, Paritätsprüfbits und anderen zusätzlichen Bits. Der zur Sendesignal-Verarbeitungsschaltung 21 gehörige Modulator 41 erzeugt ein moduliertes Signal, das durch das Datensignal D2 moduliert wurde. Dieses modulierte Signal wird über den Regelkanal 1 gesendet und anschließend durch den Demodulator 51 zu einem Datensignal D4 demoduliert. Somit ist das Datensignal D4 ein Datensignal, das durch Regenerieren des Datensignals D2 erzeugt wurde. Die Rahmensynchronisierungsschaltung 61 hat die Aufgabe, Rahmensynchronisierungsbits aus dem Datensignal D4 zur Rahmensynchronisierung zu detektieren sowie die Qualität des Regelkanals zwischen dem Modulator 41 und dem Demodulator 51 durch Bezugnahme auf die Paritätsprüfbits zu überwachen. Ist der Regelkanal fehlerfrei, gibt die empfangsseitige Koppelschaltung 81 das über die Rahmensynchronisierungsschaltung 61 geführte Datensignal D4 direkt als ein Datensignal D6 aus. Die Empfangssignal-Verarbeitungsschaltung 91 wandelt das Datensignal D6 in ein Datensignal D7 durch ein Umwandlungsverfahren um, das zu dem der sendesignal-Verarbeitungsschaltung 21 entgegengesetzt ist. Das Datensignal D7 ist ein regeneriertes Signal des Datensignals D1 und wird zur Empfangsendstelle 102 geführt.
• Arbeiten alle Regelkanäle normal und befindet sich der Reservekanal in einem Reservezustand, führt die sendeseitige Koppelschaltung 30 eine Neutaktung des Datensignals von der Sendesignal-Verarbeitungsschaltung 20 durch und übergibt das resultierende Signal als ein Datensignal D3. In diesem Fall wird ein durch die prüfmuster-Generatorschaltung 10 ausgegebenes Prüfmuster wie das Datensignal D2 über die Sendesignal- Verarbeitungsschaltung 20, die Koppelschaltung 30, den Modulator 40, den Reservekanal, den Demodulator 50, die Rahmensynchronisierungsschaltung 60, die Empfangssignal-Abzweigschaltung 80 und die Empfangssignal-Verarbeitungsschaltung 90 zur Prüfmuster-Detektierungsschaltung 100 geführt. Das an der Schaltung 100 eintreffende Prüfmuster wird zur Überwachung des Reservekanals verwendet.
• Eine Kanalumschaltung erfolgt auf die nachstehend beschriebene Weise. Es soll angenommen werden, daß die Rahmensynchronisierungsschaltung 61 die Verschlechterung des Regelkanals 1 detektiert und die eine solche Verschlechterung darstellende Information A31 zur Kanalumschalt-Steuereinheit 104 übermittelt hat. Als Reaktion darauf übermittelt die Steuereinheit 104 einen Kanalumschaltbefehl zur sendeseitigen Koppelschaltung 30 und zur empfangsseitigen Koppelschaltung 81. Dieser Befehl veranlaßt die Koppelschaltung 30 zur Neutaktung des Datensignals D2, um das Datensignal D3 zu erzeugen. Da aber die Koppelschaltung 30 ihren eigenen Takt phasensynchron zu dem Datensignal erhält, das über die phasensynchronisierte Schleife eintrifft, wird verhindert, daß trotz der Umschaltoperation der durch den eigenen Takt neugetaktete Takt des Datensignals D3 diskontinuierlich wird. Das an der Rahmensynchronisierungsschaltung 60 angelegte Datensignal D5 wird durch eine solche Umschaltoperation auf der Sendeseite vom durch die Signalverarbeitungsschaltung 20 ausgegebenen Datensignal (insbesondere einer regenerierten Version des Prüfmustersignals) zum Datensignal D2 geändert (insbesondere einer regenerierten Version des Datensignals D2). Damit wird das Rahmensynchronisierungsbit im Datensignal D5 ebenfalls von dem durch die Signalverarbeitungsschaltung 20 eingefügten Bit zu dem durch die Signalverarbeitungsschaltung 21 eingefügten Bit geändert. Dadurch gerät die Rahmensynchronisierungsschaltung 60 außer Tritt und erzeugt folglich den Kanalalarm A1 (zur Kanalqualität gehörig) sowie den Rahmensynchronisierungsalarm A2. Diese Alarme A1 und A2 werden zum Demodulator 50 über das ODER-Gatter 70 geführt. Nunmehr wird das bisher beschriebene Verfahren anhand von Fig. 2 näher erläutert.
• In Fig. 2 weist der Demodulator 50 eine Abzweigschaltung 50a zum Abzweigen einer Zwischenfrequenzeingabe (ZF-Eingabe) auf zwei Leitungswegen auf, die zu einem Mischer 50b bzw. 50c verlaufen. Eine Trägersynchronisierungsschaltung 50d führt Trägerwellen zu den Mischern 50b und 50c über eine Aufteilungsschaltung 50e. Eine dieser Trägerwellen wird durch eine Schaltung 50f gegenüber der anderen Trägerwelle um π/2 verschoben. Unter Verwendung solcher Trägerwellen detektiert der Mischer 50b bzw. 50c die ZF-Eingabe, um sie in ein Basisbandsignal umzuwandeln, das anschließend zu einem Analog-Digital- Wandler (A/D-Wandler, ADC) 50g bzw. 50h geführt wird. Digitalsignale von den A/D-Wandlern 50g und 50h werden zu einem Differenzwandler 50i und danach zur Rahmensynchronisierungsschaltung 60 geführt. Eine Taktwiederherstellungsschaltung (CLK) 50j trennt eine Taktkomponente aus dem detektierten Basisbandsignal heraus. Die Taktwiederherstellungsschaltung 50j ist Teil einer Taktsynchronisierungsschaltung 50k zum Phasensynchronisieren dieses Takts mit dem der Sendeseite. Insbesondere weist die Taktsynchronisierungsschaltung 50k einen spannungsgesteuerten Oszillator (VCO) 501, einen Phasenkomparator 50m und ein Schleifenfilter 50n neben der Taktwiederherstellungsschaltung 50j auf. Der Phasenkomparator 50m vergleicht den Takt von der Schaltung 50j mit einer Ausgabe des VCO 50l im Hinblick auf die Phase, und die resultierende Ausgabespannung des Phasenkomparators 50m wird über das Schleifenfilter 50n geführt, um die Synchronisierung des VCO 50l herzustellen. Dabei ist eine solche Anordnung vorgesehen, daß die Bandbreite Bd des Schleifenfilters 50n von außen gesteuert werden kann.
• Die Rahmensynchronisierungsschaltung 60 detektiert Rahmensynchronisierungsbits aus der Signal folge vom Demodulator 50 und vergleicht sie in der Phase mit einer Ausgabe eines Rahmenmustergenerators 60b in der Schaltung 60. Ein Rahmenmuster-Übereinstimmungsdetektor 60a bestimmt, ob die Rahmensynchronisierungsbits mit dem durch den Rahmenmustergenerator 60b ausgegebenen Rahmenmuster übereinstimmen, was als Reaktion auf Taktimpulse erfolgt, die von einem Taktimpulsgenerator 60c zugeführt werden. Ferner detektiert ein Paritätsbitseparator 60d Paritätsbits aus der Signal folge vom Demodulator 50, während ein Paritätsbitzähler 60f die detektierten Paritätsbits zählt. Ein Paritätsbit-Fehlerdetektor 60e reagiert auf Fehler in den Paritätsbits und überwacht dadurch die Kanalqualität. Der Rahmenalarm A2 (außer Tritt) und der Kanalalarm A1 (Paritätsbitfehler) von der Rahmensynchronisierungsschaltung 60 werden durch das ODER-Gatter 70 einer ODER- Verknüpfung unterzogen. Es erfolgt eine solche Schaltung, daß die Bandbreite Bd der Schleife der Taktsynchronisierungsschaltung 50k des Demodulators 50 als Reaktion auf eine Ausgabe des ODER-Gatters 70 veränderlich ist, da die Rahmensynchronisierung gewöhnlich innerhalb einer kurzen Zeitspanne hergestellt wird. Insbesondere wird die Bandbreite Bd, die erhöht wurde, um eine schnellere Synchronisierung nach dem Umschalten der Daten auf dem Reservekanal vom ursprünglichen Prüfmuster auf das Datensignal D2 zu erreichen, wieder auf ihren Ausgangswert verringert, nachdem die erneute Synchronisierung mit dem neuen Datenstrom erreicht wurde. Im Normalzustand, bei dem der Kanalalarm A1 und der Rahmenalarm A2 und damit die Ausgabe des ODER-Gatters 70 fehlen, wird für die Bandbreite Bd ein ausreichend kleiner Wert beibehalten, um das Träger/Rausch-Verhältnis des wiederhergestellten Takts und damit die Bitfehlerrate des Demodulators 50 zu verbessern.
• Die durch den Regelkanal 1 ausgegebene Information A31 zur Anzeige der Kanalverschlechterung wird zur Kanalumschalt- Steuereinheit 104 auf der Empfangsseite geführt. Gleichzeitig sendet die Kanalumschalt-Steuereinheit 103 auf der Sendeseite ein Umschaltsteuersignal B1 für den Regelkanal 1 zur Koppelschaltung 30. Anschließend wird ein Rahmensynchronisierungssignal von der Sendesignal-Verarbeitungsschaltung 21 zu der zum Reservekanal gehörigen Rahmensynchronisierungsschaltung 60 geführt. Dadurch wird der Rahmenmuster-Übereinstimmungsdetektor 60a veranlaßt, den Rahmenalarm A2 zu erzeugen, während der Paritätsbit-Fehlerdetektor 60e veranlaßt wird, den Kanalalarm A1 zu erzeugen. Folglich wird das Schleifenfilter 50n so gesteuert, daß es die Bandbreite Bd der Schleife der Taktsynchronisierungsschaltung 50k des zum Reservekanal gehörigen Demodulators 50 erhöht. Insbesondere erhöht die Steuerausgabe des ODER-Gatters 70 die Bandbreite Bd der Demodulatorschleife über die Bandbreite Bs der phasensynchronisierten Schleife der Koppelschaltung 30. Die breitere Bandbreite Bd führt dazu, daß die Reaktionsgeschwindigkeit der phasensynchronisierten Schleife des Demodulators 50 größer als die der phasensynchronisierten Schleife der Koppelschaltung 30 wird. In diesem Zustand kann die phasensynchronisierte Schleife des Demodulators 50. jede Taktänderung des modulierten Signals nachvollziehen, wodurch ein Außer-Tritt-Ziehen verhindert wird.
• Sobald die Rahmensynchronisierung der Rahmensynchronisierungsschaltung 60 wiederhergestellt ist, wählt die empfangsseitige Koppelschaltung 81 das über die Empfangssignal- Abzweigschaltung 80 eintreffende Datensignal D5 aus und übergibt es in Form eines Datensignals D6. Die Bitsynchronisierung der Datensignale D4 und D5 wurde bereits beschrieben.
• Die Dauer der breiteren Bandbreite Bd des Demodulators 50 wird so gewählt, daß sie nach Abschluß der Umschaltung in der Koppelschaltung 81 wieder verringert wird. Dies läßt sich im allgemeinen durch die Wiederherstellung des Kanalalarms realisieren, d. h., des zum Reservekanal gehörigen Paritätsbits, da zur Kanalwiederherstellung ein Wert von unter 10&supmin;&sup6; für die BFR (Bitfehlerrate) verwendet wird. In einigen Anwendungen, bei denen eine derartige Realisierung nicht ausreicht, kann ein Zeitgeber verwendet werden. Falls der Reservekanal durch einen signalformenden Wiederholer verstärkt wird, sollte ein Demodulator des Wiederholers ebenfalls mit einer phasensynchronisierten Schleife zur Taktwiederherstellung versehen sein, deren Bandbreite sich während der Kanalumschaltung erhöhen kann.
• Fig. 3 zeigt eine alternative Ausführungsform der Erfindung, die ebenfalls auf ein digitales Funkkommunikationssystem mit k Regelkanälen und einem Reservekanal anwendbar ist. Darstellungsgemäß weist das System auf: Aufteilungsschaltungen 111 bis 11k, eine prüfmuster-Generatorschaltung 120, eine Umschalteinheit 130, eine erste Sendesignal-Verarbeitungsschaltung 140, an der eine Ausgabe der Umschalteinheit 130 angelegt wird, und erste Sendesignal-Verarbeitungsschaltungen 141 bis 14k, die jeweils eine von zwei aufgeteilten Ausgaben einer entsprechenden Aufteilungsschaltung 111 bis 11k empfangen. Eine sendeseitige Koppelschaltung 50 empfängt eine Ausgabe der ersten Sendesignal-Verarbeitungsschaltung 140 und eine von zwei abgezweigten Ausgaben der jeweiligen ersten Sendesignal-Verarbeitungsschaltungen 141 bis 14k und erzeugt ein Datensignal D4. Eine zweite Sendesignal-Verarbeitungsschaltung 160 gibt ein Datensignal D5 als Reaktion auf das Datensignal D4 aus. Zweite Sendesignal-Verarbeitungsschaltun gen 161 bis 16k empfangen die andere der beiden Ausgaben der jeweiligen ersten Sendesignal-Verarbeitungsschaltungen 141 bis 14k. Das Datensignal D5 von der Signalverarbeitungsschaltung 160 wird zu einem Modulator 170 geführt, der seinerseits ein Datensignal D7 an den Reservekanal übergibt. Modulatoren 171 bis 17k empfangen jeweils die Datensignale von den Verarbeitungsschaltungen 161 bis 16k und senden Datensignale zu den Regelkanälen 1 bis k. Das über den Reservekanal gesendete modulierte Signal wird an einem Demodulator 180 angelegt, der daraufhin ein Datensignal D5 erzeugt. Andererseits werden die über die Regelkanäle 1 bis k gesendeten modulierten Signale jeweils zu Demodulatoren 181 bis 18k geführt. Das Datensignal D5 vom Demodulator 180 wird zu einer zweiten Rahmensynchronisierungsschaltung 190 geführt. Die Datensignale von den Demodulatoren 181 bis 18k werden an jeweiligen zweiten Rahmensynchronisierungsschaltungen 191 bis 19k angelegt. Ferner weist das System zweite Empfangssignal-Verarbeitungsschaltungen 200 und 201 bis 20k sowie erste Rahmensynchronisierungsschaltungen 210 und 211 bis 21k auf, an denen jeweils die Ausgaben der Signalverarbeitungsschaltungen 200 und 201 bis 20k angelegt werden. Eine Abzweigschaltung 220 führt eine (k + 1)-Abzweigung der Ausgabe der ersten Rahmensynchronisierungsschaltung 210 durch. Eine der abgezweigten Ausgaben der Abzweigschaltung 220 und die Ausgaben der Rahmensynchronisierungsschaltungen 211 bis 21k werden zu Synchronisierungskoppelschaltungen 231 bis 23k geführt. Die Ausgabe der Abzweigschaltung 220 ist mit einer ersten Empfangssignal-Verarbeitungsschaltung 240 gekoppelt. Die Ausgaben der Synchronisierungskoppelschaltungen 231 bis 23k werden jeweils zu ersten Empfangssignal-Verarbeitungsschaltungen 241 bis 24k geführt. Außerdem weist das System eine prüfmuster-Generatorschaltung 250 und eine Umschalteinheit 260 auf. Die Ausgaben der ersten Empfangssignal-Verarbeitungsschaltungen 240 und 241 bis 24k werden mit der Umschalteinheit 260 verbunden. In der Darstellung bezeichnen A30 die Information über eine Verschlechterung des Reservekanals, A31 bis A3k jeweils Informationen über eine Verschlechterung der Regelkanäle 1 bis k, B1 bis Bk Sendeumschalt-Steuersignale, die jeweils zu den Regelkanälen 1 bis k gehören, C1 bis Ck Synchronisierungsumschalt-Steuersignale, die zu den Regelkanälen 1 bis k gehören, E1 bis Ek und F1 bis Fk Kanalumschalt-Steuersignale und G1 ein Bandsteuersignal.
• Nunmehr soll angenommen werden, daß im Betrieb alle Kanäle fehlerfrei arbeiten und sich der Reservekanal in einem Reservezustand befindet. Eines der Datensignale von einer Sendeendstelle 301, z. B. ein Datensignal D1, wird über die Aufteilungsschaltung 111 zur ersten Sendesignal-Verarbeitungsschaltung 141 geführt. Die Signalverarbeitungsschaltung 141 unterzieht das Datensignal D1 einer Bipolar-Unipolar- sowie einer Geschwindigkeitsumwandlung und fügt dem Datensignal D1 zusätzliche Bits zu, um einen ersten Rahmen auf zubauen, wobei das resultierende Signal der zweiten Sendesignal-Verarbeitungsschaltung 161 als ein Datensignal D2 übergeben wird. Ein am Ausgang der Signalverarbeitungsschaltung 161 erscheinendes Datensignal D3 wird durch den Modulator 171 moduliert. Eine modulierte Ausgabe oder ein Datensignal D6 vom Modulator 171 wird über den Regelkanal 1 zum Demodulator 181 übertragen. Als Reaktion darauf demoduliert der Demodulator 181 das Signal D6, erzeugt dadurch das Datensignal D3 und führt es zur zweiten Rahmensynchronisierungsschaltung 191. Die zweite Empfangssignal-Verarbeitungsschaltung 201 transformiert das Datensignal D3 zum Datensignal D2 synchron zum zweiten Rahmen des Datensignals D3. Die erste Rahmensynchronisierungsschaltung 211 erzeugt einen Rahmenimpuls im Gleichlauf mit dem Rahmen des Datensignals D2, d. h., dem ersten Rahmen. In der veranschaulichten Ausführungsform werden der Rahmenimpuls und das Datensignal D2 über die Synchronisierungskoppelschaltung 231 zur ersten Empfangssignal-Verarbeitungsschaltung 241 geführt. Unter Verwendung des eingegebenen Rahmenimpulses wandelt die Signalverarbeitungsschaltung 241 das Datensignal D2 in das Datensignal D1 um. Das Signal D1 wird einer Empfangsendstelle 302 über die Umschalteinheit 260 übergeben. Die anderen Datensignale, die von der Sendeendstelle 301 am System angelegt sein können, werden ebenfalls über die einzelnen Regelkanäle zur Empfangsendstelle 302 gesendet.
• In der veranschaulichten Ausführungsform wird ein durch die Prüfmuster-Generatorschaltung 120 ausgegebenes Prüfmuster zur Prüfmuster-Generatorschaltung 250 über die Umschalteinheit 130, die erste Sendesignal-Verarbeitungsschaltung 140, die sendeseitige Koppelschaltung 150, die zweite Signalverarbeitungsschaltung 160, den Modulator 170, den Reservekanal, den Demodulator 180, die zweite Rahmensynchronisierungsschaltung 190, die zweite Empfangssignal-Verarbeitungsschaltung 200, die erste Rahmensynchronisierungsschaltung 210, die Abzweigschaltung 220, die erste Empfangssignal-Verarbeitungsschaltung 240 und die Umschalteinheit 260 geführt.
• Verschlechtert sich z. B. der Regelkanal 1 zum Senden des Datensignals D3 infolge von Kanalwartung, Schwund oder ähnlichen Gründen, kann er auf den Reservekanal durch das nachfolgend beschriebene Verfahren umgeschaltet werden. Werden die Steuersignale von der Kanalumschalt-Steuereinheit 303 zur sendeseitigen Koppelschaltung 150 geführt, schaltet die Koppelschaltung 150 das Datensignal D4 vom Ausgang der ersten Sendesignal-Verarbeitungsschaltung 140 auf den Ausgang der ersten Sendesignal-Verarbeitungsschaltung 141 um. In diesem Moment wird eine Information zur Anzeige der auf der Sendeseite hergestellten Parallelschaltung in den Hauptsignalzeitschlitz der Signalverarbeitungsschaltung 160 eingefügt. Dadurch kommt es zur Identität zwischen den Datensignalen D5 und D3, die von den Signalverarbeitungsschaltungen 160 und 161 zum Reservekanal bzw. Regelkanal geführt werden, mit Ausnahme der zusätzlichen Bits, die durch die Schaltungen 160 und 161 eingefügt wurden. Daher stellt die Koppelschaltung 150 einen Parallelübertragungszustand her. Die Signalverarbeitungsschaltung 160 hat ursprünglich die Funktion, ein eingegebenes Datensignal zu puffern, um die Geschwindigkeitsumwandlung zu realisieren. Aus diesem Grund ändert sich der Takt des ausgegebenen Datensignals D5 nicht, obwohl sich der Takt des Datensignals D4 infolge der Parallelübertragungsoperation der Koppelschaltung 150 intermittierend ändern kann. Daraus folgt, daß die Koppelschaltung 150 keine Taktpufferfunktion, sondern nur eine Umschaltfunktion zum Ausgeben eines der ankommenden Datensignale benötigt. Da ferner der zweite Rahmen des an der Verarbeitungsschaltung 200 eintreffenden Datensignals D5 infolge der Parallelschaltung durch die Koppelschaltung 150 nicht geändert wird, bleibt die Rahmensynchronisierung beim zweiten Rahmen von der Parallelübertragung völlig unbeeinflußt. Dadurch wird mit Sicherheit verhindert, daß die durch die Bearbeitungsschaltung 200 vorgenommene Umwandlung vom Datensignal D5 zum Datensignal D4 durch den parallelbetrieb unterbrochen wird.
• Bei der Synchronisierungsumschaltung erfolgt der Systembetrieb gemäß der nachfolgenden Beschreibung anhand von Fig. 4. Darstellungsgemäß weist ein Demodulator 180 eine Abzweigschaltung 180a auf, die eine ZF-Eingabe auf zwei Leitungswege abzweigt, die zu einem Mischer 180b bzw. 180c führen. Die Mischer 180b und 180c detektieren die ZF-Eingabe als Reaktion auf Trägerwellen, die von einer Trägersynchronisierungsschaltung 180d zugeführt werden (eine der Trägerwellen wird durch eine Abzweigschaltung 180e von der anderen abgezweigt und durch eine Schaltung 180f um π/2 verschoben), wodurch jeweils ein Basisbandsignal erzeugt wird. Die Ausgaben der Mischer 180b und 180c werden durch ADC 180g und 180h jeweils in Digitalsignale umgewandelt, anschließend an einem Differenzwandler 180i angelegt und danach zur zweiten Rahmensynchronisierungsschaltung 190 geführt. Eine Taktwiederherstellungsschaltung 180j trennt eine Taktkomponente aus dem detektierten Basisbandsignal heraus. Die Taktwiederherstellungsschaltung 180j bildet eine Taktsynchronisierungsschaltung 180k im Zusammenwirken mit einem VCO 180l, einem Phasenkomparator 180m und einem Schleifenfilter 180n. Der Phasenkomparator 180m vergleicht den Takt von der Taktwiederherstellungsschaltung 180j und das Ausgabesignal des VCO 180l im Hinblick auf die Phase, und eine Ausgabespannung des Phasenkomparators 180m wird über das Schleifenfilter 180n geführt, um die Synchronisierung des VCO 180l herzustellen.
• Die zweite Rahmensynchronisierungsschaltung 190 weist wie die Rahmensynchronisierungsschaltung 60 von Fig. 2 einen Rahmenmuster-Übereinstimmungsdetektor 190a, einen Rahmenmustergenerator 190b, einen Taktimpulsgenerator 190c, einen Paritätsbitseparator 190d, einen Paritätsbit-Fehlerdetektor 190e und einen Paritätsbitzähler 190f auf. In der veranschaulichten Ausführungsform weist die Schaltung 190 ferner einen Parallelübertragungs-Signaldetektor 190g und einen Übergangsdetektor 190h auf. In einer solchen zweiten Rahmensynchronisierungsschaltung 190 wird die Änderung des Parallelübertragungszustands (Umschalten oder Zurückschalten) durch den Übergangsdetektor 190h auf der Grundlage des Hauptsignalzeitschlitzes überwacht. Da eine Synchronisierungsumschaltung nur erfolgen darf, wenn der Reservekanal normal ist, d. h., wenn sowohl der Rahmenalarm als auch der Paritätsbitfehler vorliegen, wird die Bandbreite Bd des zum Reservekanal gehörigen Demodulators 180 nur dann gesteuert, wenn diese beiden Bedingungen gemeinsam gegeben sind. Diese Steuerung erfolgt nur über eine vorbestimmte Zeitdauer, in der die Synchronisierungsumschaltung abgeschlossen wird. Im Falle eines Synchronisierungsumschaltens oder -zurückschaltens wird die Bandbreite Bd des zum Reservekanal gehörigen Demodulators 180 für eine vorbestimmte, zum Beenden der Umschaltoperation notwendige Zeitspanne über die Bandbreite Bs der ebenfalls zum Reservekanal gehörigen Schleife der zweiten Sendesignal-Verarbeitungsschaltung 160 hinaus verbreitert. Somit wird die Bandbreite Bd erhöht, damit die Reaktionsgeschwindigkeit der phasensynchronisierten Schleife des Demodulators 180 schneller als die der phasensynchronisierten Schleife der zweiten Sendesignal-Verarbeitungsschaltung 160 wird, wodurch die phasensynchronisierte Schleife des Demodulators 180 alle Taktänderungen des modulierten Signals nachvollziehen kann.
• Der zur ersten Rahmensynchronisierungsschaltung 210 gehörige erste Rahmen wird von dem durch die erste Sendesignal- Verarbeitungsschaltung 140 aufgebauten zu dem durch die erste Sendesignal-Verarbeitungsschaltung 141 aufgebauten infolge der Parallelübertragung umgeschaltet. In diesem Moment wird die Rahmensynchronisierungsschaltung 210 außer Tritt gezogen und anschließend sofort wiederhergestellt. Beim Wiederherstellen der Rahmensynchronisierung der Schaltung 210 steuert die Kanalumschalt-Steuereinheit 304 die Abzweigschaltung 220 und die Synchronisierungskoppelschaltung 210 so, daß das am Ausgang der Koppelschaltung 231 erscheinende Datensignal vom Datensignal D2 zum Datensignal D4 ohne Bitfehler umgeschaltet wird. Das Datensignal D4 wird durch die erste Empfangssignal- Verarbeitungsschaltung 241 in das Datensignal D1 umgewandelt.
• Die anderen Regelkanäle können gezielt und synchron auf den Reservekanal auf die gleiche vorstehend für den Regelkanal 1 beschriebene Weise umgeschaltet werden. Beim Ausfall eines der Kanäle infolge von Ausrüstungsstörungen oder ähnlichen Ursachen wird dieser wiederum unter Verwendung der Umschalteinheiten 130 und 260 wiederhergestellt. Bei Bedarf können die Paritätsprüfbits, die in die Datensignale durch die ersten Sendesignal-Verarbeitungsschaltungen 140 und 141 bis 14k eingefügt werden, und jene, die durch die zweiten Sendesignal-Verarbeitungsschaltungen 160 und 161 bis 16k eingefügt werden, als Intervallprüfbits bzw. Sprungprüfbits verwendet werden.
• Zusammenfassend weist erfindungsgemäß ein zu einem Reservekanal gehöriger Demodulator eine phasensynchronisierte Schleife zur Taktwiederherstellung auf, deren Bandbreite veränderlich ist. Nur im Verlauf einer Kanalumschaltoperation wird die Bandbreite der phasensynchronisierten Schleife erhöht, um zu verhindern, daß die Taktsynchronisierung außer Tritt fällt. Dadurch kann die Bandbreite unter stabilen Bedingungen (Perioden mit Ausnahme der Kanalumschaltperiode) verringert werden, um die Bitfehlerrate des Demodulators zu verbessern, ohne daß dies zu einer Erhöhung der Kanalumschaltzeit führt. Umgekehrt kann die Kanalumschaltzeit verringert werden, ohne die Bitfehlerrate des Demodulators zu verschlechtern. Ferner verbessert die Bandbreitenverringerung die Gittereigenschaften unter stabilen Bedingungen.

Claims (4)

1. Kanalumschaltsystem mit:

einer Regelmodulatoreinrichtung (41 bis 4k) zum Senden eines modulierten Regelsignals, das durch ein erstes Datensignal (D2) digital moduliert ist, zu einem Regelfunkkanal;

einer sendeseitigen Umschalteinrichtung (30) zum Erzeugen eines zweiten Datensignals (D3) als Reaktion auf einen Kanalumschaltbefehl durch Neutakten des ersten Datensignals unter Verwendung eines zweiten Takts, der mit einem ersten Takt des ersten Datensignals durch eine erste phasensynchronisierte Schleife in der Phase synchronisiert ist;

einer Reservemodulatoreinrichtung (40) zum Senden eines modulierten Reservesignals, das durch das zweite Signal digital moduliert ist, zu einem Reservefunkkanal; einer Regeldemodulatoreinrichtung (51 bis 5k) zum Erzeugen eines dritten Datensignals (D4) durch Demodulieren des über den Regelfunkkanal ankommenden modulierten Regelsignals;

einer Reservedemodulatoreinrichtung (50) zum Erzeugen eines vierten Datensignals (D5) durch Demodulieren des über den Reservefunkkanal ankommenden modulierten Reservesignals durch einen dritten Takt, der mit einer Taktkomponente des modulierten Reservesignals durch eine zweite phasensynchronisierte Schleife synchronisiert ist;

einer mit der Reservedemodulatoreinrichtung gekoppelten Reserverahmensynchronisierungseinrichtung (60) zum Synchronisieren des zweiten Datensignals und Detektieren eines Rahmenfehlers (A2) und eines Kanalfehlers (AI); und

einer empfangsseitigen Umschalteinrichtung (81 bis 8k) zum Umschalten des Regel- und Reservefunkkanals als Reaktion auf den Kanalumschaltbefehl und gleichzeitigen Bewirken, daß das dritte und vierte Datensignal in der Bittaktung übereinstimmen; gekennzeichnet durch

eine Änderungseinrichtung, um eine Reaktionsgeschwindigkeit der zweiten phasensynchronisierten Schleife über eine Reaktionsgeschwindigkeit der ersten phasensynchronisierten Schleife hinaus nur dann zu erhöhen, wenn der Rahmenfehler oder der Kanalfehler in der Reserverahmensynchronisierungseinrichtung detektiert wird.

2. System nach Anspruch 1, wobei die Änderungseinrichtung eine ODER-Schaltung aufweist.

3. Kanalumschaltsystem, das ein erstes Datensignal durch Geschwindigkeitsumwandlung in einen Rahmen transformiert, den Rahmen zu einem Regelfunkkanal sendet, während es bei Bedarf den Rahmen zu einem in einem Reservezustand befindlichen Reservefunkkanal sendet, und nach Herstellung einer Rahmensynchronisierung der über den Regel- und Reservefunkkanal empfangenen Rahmen den Regel- und Reservefunkkanal ohne Bitfehler umschaltet, indem der Gleichlauf empfangener Ausgaben aufrechterhalten wird, wobei das System aufweist:

eine erste Sendesignal-Verarbeitungseinrichtung zum Aufbauen eines ersten Rahmens durch Einfügen von ersten zusätzlichen Bits in das erste Datensignal, zu denen mindestens ein erstes Rahmensynchronisierungsbit gehört, und Übergeben des ersten Rahmens als ein zweites Datensignal;

eine zweite Sendesignal-Verarbeitungseinrichtung zum Aufbauen eines zweiten Rahmens durch Einfügen von zweiten zusätzlichen Bits in das zweite Datensignal, zu denen mindestens ein zweites Rahmensynchronisierungsbit gehört, und Übergeben des zweiten Rahmens als ein drittes Datensignal an den Regelfunkkanal;

eine Regelmodulatoreinrichtung zum Erzeugen eines modulierten Signals, das durch das dritte Datensignal moduliert ist;

eine erste Reservesendesignal-Verarbeitungseinrichtung zum Aufbauen eines ersten Rahmens durch Einfügen von dritten zusätzlichen Bits in ein viertes Datensignal, zu denen mindestens das erste Rahmensynchronisierungsbit gehört, und Übergeben des ersten Rahmens als ein fünftes Datensignal, wobei das vierte Datensignal das erste Datensignal oder ein Prüfmusterdatensignal ist;

eine zweite Reservesendesignal-Verarbeitungseinrichtung zum Aufbauen eines zweiten Rahmens durch Einfügen von vierten zusätzlichen Bits in ein sechstes Datensignal, zu denen mindestens das zweite Rahmensynchronisierungsbit gehört, und Übergeben des zweiten Rahmens als ein siebentes Datensignal an den Reservefunkkanal;

eine Reservemodulatoreinrichtung zum Erzeugen eines modulierten Signals, das durch das siebente Datensignal digital moduliert ist;

eine Sendeumschalteinrichtung zum Anlegen des zweiten Datensignals oder des fünften Datensignals als das sechste Datensignal an der zweiten Reservesendesignal-Verarbeitungseinrichtung;

eine Demodulatoreinrichtung zum Erzeugen des dritten Datensignals durch Demodulieren des modulierten Regelsignals, das durch das dritte Datensignal digital moduliert und über den Regelfunkkanal gesendet wurde; und

eine Reservedemodulatoreinrichtung zum Erzeugen des siebenten Datensignals durch Demodulieren des modulierten Reservesignals, das durch das siebente Datensignal moduliert und über den Reservefunkkanal gesendet wurde; gekennzeichnet durch:

eine zweite Rahmensynchronisierungs- und Empfangssignal- Verarbeitungseinrichtung zum Synchronisieren des dritten Datensignals und Erzeugen des zweiten Datensignals durch Entfernen der zweiten zusätzlichen Bits aus dem dritten Datensignal;

eine erste Rahmensynchronisierungseinrichtung zum Synchronisieren des zweiten Datensignals;

eine zweite Reservesynchronisierungs- und Empfangssignal-Verarbeitungseinrichtung zum Synchronisieren des siebenten Datensignals und Erzeugen des sechsten Datensignals durch Entfernen der vierten zusätzlichen Bits aus dem siebenten Datensignal;

eine erste Reserverahmensynchronisierungseinrichtung zum Synchronisieren des sechsten Datensignals;

eine Umschalteinrichtung zum synchronen Umschalten der Ausgabe der ersten Rahmensynchronisierungseinrichtung und der Ausgabe der ersten Reserverahmensynchronisierungseinrichtung; und

eine Änderungseinrichtung, um eine Reaktionsgeschwindigkeit einer phasensynchronisierten Schleife der Reservedemodulatoreinrichtung über eine Reaktionsgeschwindigkeit einer phasensynchronisierten Schleife der ersten Reservesendesignal-Verarbeitungseinrichtung hinaus zu erhöhen, bis die Umschaltoperation der Umschalteinrichtung beendet ist.

4. System nach Anspruch 3, wobei die zweite Reserverahmensynchronisierungs- und Empfangssignal-Verarbeitungseinrichtung eine Einrichtung zum Einfügen eines Signals zur Anzeige eines Parallelschaltzustands des Sendesignals in das sechste Datensignal aufweist; und

wobei die Änderungseinrichtung eine Einrichtung zum Detektieren eines Übergangs des Parallelschaltzustands durch eine zu dem siebenten Datensignal gehörige Rahmensynchronisierungseinrichtung aufweist.