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Die Erfindung betrifft einen dynamischen Halbleiterspeicher
und insbesondere einen dynamischen freien Zugriffsspeicher mit
MOS-Transistoren.
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Dynamische freie Zugriffsspeicher (DRAM) werden häufig als
Speicher mit großer Kapazität verwendet.
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Ein DRAM ist normalerweise so aufgebaut, daß eine Anzahl von
Speicherzellen in einer Matrixform aus Reihen und Spalten
angeordnet ist, wobei Wortleitungen in Reihen und
Zahlenleitungen in Spalten angeordnet sind. Desweiteren sind
Leseverstärker für die entsprechenden Zahlenleitungen zum Lesen oder
Auffrischen des Inhalts einer ausgewählten Speicherzelle
vorgesehen. Der Leseverstärker ist für ein aus einer Speicherzelle
über eine Zahlenleitung ausgelesenes Signal vorgesehen und
verstärkt das in einer ausgewählten Speicherzelle gespeicherte
Datum. Als solche Speicherzellen werden die, die
Eintransistor-Speicherzellen mit einem Transistor und einem Kondensator
einsetzen, im allgemeinen verwendet.
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In den letzten Jahren wurde die Speicherkapazität vergrößert
und die Anzahl der Speicherzellen hat sich sehr erhöht. Dies
bedeutet ferner eine Erhöhung der Anzahl der Wortleitungen,
die sich mit den Zahlenleitungen kreuzen, und eine Erhöhung
der Anzahl der Speicherzellen, die mit den entsprechenden
Zahlenleitungen verbunden sind. Verbunden mit der Zunahme der
Speicherzellen, die mit jeder Zahlenleitung verbunden sind,
steigt unweigerlich die elektrostatische Kapazität der
Zahlenleitung. Aufgrund dessen ist der Pegel eines Eingangssignals
an einen Leseverstärker häufig reduziert, was in einer
Fehlfunktion des Leseverstärkers resultiert. Zur Kompensation
dieser Reduktion des Eingangssignalpegel an den Leseverstärker,
wurde die sogenannte "shared amplifier"-Technik vorgeschlagen.
Gemäß dieser Technik wird Paar Zahlenleitungen physikalisch in
zwei Paar Zahlenleitungen aufgesplittet, und ein ausgewähltes
Paar der Zahlenleitungen wird elektrisch mit einem
Leseverstärker verbunden. Auf diese Weise wird die Kapazität der
gesplitteten Zahlenleitungen in hohem Maße reduziert und das
ausgelesene Signal der Zahlenleitung erhöht. Diese shared
sense amplifier-Technik ist beispielsweise in dem für Misaizu
et al herausgegebenes Patent Nr. 4 366 559 beschrieben.
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Informationen, die in den Speicherzellen gespeichert sind,
verschwinden mit der Zeit, und dementsprechend müssen
Speicherzellen einem Auffrischvorgang in konstanten
Zeitintervallen unterzogen werden, um die Informationen zu halten.
Diese Auffrischung wird durch Auswählen einer Wortleitung und
durch Verstärken der Daten, die in den mit der ausgewählten
Wortleitung verbundenen Speicherzellen gespeichert sind, in
einem Zyklus und die durch Wiederholen des einen Zyklus für
alle Wortleitungen erreicht. Aufgrund dessen wird für einen
Speicher mit einer großen Kapazität und einer großen Anzahl
von Wortleitungen die Anzahl der oben genannten Zyklen
ebenfalls unweigerlich groß. Dies bedeutet, daß die Gesamtzeit zum
Auffrischen aller Speicherzellen groß ist und folglich das
Nutzverhältnis für den Speicher verringert wird.
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Es ist ein Ziel der Erfindung einen dynamischen Speicher zu
schaffen, der den Auffrischvorgang mit hoher Geschwindigkeit
durchführen kann.
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Es ist ein weiteres Ziel der Erfindung einen dynamischen
Speicher zu schaffen, der mit hoher Geschwindigkeit arbeitet.
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Diese Ziele werden durch die in Anspruch 1 definierte
Speichervorrichtung erreicht; die abhängigen Ansprüche betreffen
weitere Entwicklungen der Erfindung.
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In einem aktiven Betriebsmodus, der einen Zugriff auf eine
gewünschte Speicherzelle erlaubt, sind die ersten Schalter
leitend, so daß die ersten und zweiten Leseverstärker elektrisch
parallel verbunden sind und das Paar der zweiten Schalter und
das Paar der dritten Schalter sind leitend, wenn die
Speicherzelle, die mit der ersten Zahlenleitung gekoppelt ist,
ausgewählt ist bzw. wenn die Speicherzelle, die mit der zweiten
Zahlenleitung verbunden ist, ausgewählt ist. Aufgrund dessen
wird die Signaldifferenz zwischen dem Paar der auszulesenden
Zahlenleitungen durch sowohl den ersten als auch den zweiten
Lesespeicher verstärkt, so daß ein Hochgeschwindigkeitsbetrieb
erreicht werden kann. Während eines Auffrischmodus, in dem
eine Anzahl von Speicherzellen in Folge automatisch
aufgefrischt werden, ist das Paar der ersten Schalter nichtleitend
und das Paar der zweiten Schalter und das Paar der dritten
Schalter sind leitend, so daß die ersten und zweiten
Leseverstärker elektrisch mit den ersten Zahlenleitungen bzw. den
zweiten Zahlenleitungen verbunden sind. Aufgrund dessen
verstärkt jeder der ersten und zweiten Leseverstärker eine
Signaldifferenz in jedem Paar von Zahlenleitungen parallel, um
die Auffrischpegel auf den ersten Zahlenleitungen und den
zweiten Zahlenleitungen parallel zu erreichen. Auf diese Weise
wird die Anzahl der Speicherzellen, die in einem
Auffrischzyklus aufzufrischen sind, deutlich auf das doppelte erhöht
werden.
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Fig. 1 ist ein schematisches Blockdiagramm einer
Speichervorrichtung bekannter Art,
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Fig. 2 ist ein schematisches Schaltdiagramm einer
Speicherzelle,
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Fig. 3 ist ein schematisches Schaltdiagramm eines
Spaltenauswahltors,
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Fig. 4 ist ein schematisches Blockdiagramm einer
Speichervorrichtung gemäß einer Ausführungsform der Erfindung
und
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Fig. 5 ist ein schematisches Blockdiagramm einer
Speichervorrichtung gemäß einer weiteren Ausführungsform der
der Erfindung.
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In Fig. 1 ist eine konventionelle Speichervorrichtung
erläutert, die das Schema der geteilten Leseverstärker verwendet.
Eine Gruppe von dynamischen Speicherzellen C11 . . . CN1, C'11
. . . C'N1 ist an den Kreuzungen der Wortleitungen W1 bis W4 und
eines Paares von Zahlenleitungen D11 und in einem
Spaltenbereich 21 in einer Speicheranordnung 1A angeordnet. Die
Anordnung 1A enthält andere Spaltenbereiche 22 bis 2N, die die
gleiche Struktur wie die Anordnung 21 aufweisen. In gleicher
Weise enthält eine weitere Anordnung 1B eine Anzahl von
Spaltenbereichen 31 bis 3N. Der Speicherbereich 31 enthält eine
Gruppe von Speicherzellen (C&sub1;&sub2; - CN2, C'&sub1;&sub2; - C'N2), die mit
einem Paar Zahlenleitungen D12 und D12 und Wortleitungen W5-
W8 gekoppelt ist. Das Paar Zahlenleitungen D11 und D11 ist mit
einem Paar Busleitungen I/O1 und über ein Paar
Spaltenauswahltore T1 und T'1 gekoppelt, die durch ein
Spaltenauswahlsignal A1 gesteuert werden. In gleicher Weise ist das Paar
Zahlenleitungen D12 und mit einem Paar Busleitungen über
ein Paar Spaltenauswahltore T12 und T'12 gekoppelt, die durch
das Spaltenauswahlsignal A1 gesteuert werden.
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Die Schaltungsstruktur der Speicherzellen ist in Fig. 2
dargestellt. Die Speicherzelle ist aus einem Speicherkondensator CM
und einem Speicherzellentransistor QM, der zwischen eine der
Zahlenleitungen Di und dem Kondensator CM geschaltet ist und
der ein mit einer der Wortleitungen Wj verbundenes Gate
aufweist, aufgebaut.
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Ein Beispiel eines Spaltenauswahltors wie beispielsweise T1
ist in Fig. 3 dargestellt. Ein Transfergate-MOS-Transistor QT
ist zwischen die Zahlenleitung D1 und die Busleitung I/O1
gekoppelt und hat ein mit dem Spaltenauswahlsignal Al versorgtes
Gate.
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In Fig. 1 ist ein differenzieller Leseverstärker SA1 aus einem
Paar kreuzgekoppelter MOS-Transistoren QS1 und QS2 aufgebaut,
deren Gates und Drains an einem Paar Leseknoten N1 und N2
kreuzgekoppelt sind, und durch einen MOS-Freigabetransistor
QS3. Das Paar Zahlenleitungen D11 und ist mit dem Paar
Leseknoten N1 und N2 des Leseverstärkers SA1 über ein Paar MOS-
Transfergate-Transistoren Q11 und Q12 verbunden, während das
Paar der Zahlenleitungen D12 und mit den Knoten N1 und N2
über ein Paar MOS-Transfergate-Transistoren Q13 und Q14
verbunden ist. Obwohl in Fig. 1 nicht dargestellt ist, ist ein
Leseverstärker für jedes Paar von Speicherbereichen 22 und 32,
. . . 2N und 3N vorgesehen.
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Unter den Wortleitungen W1 bis W8 wird nur eine Wortleitung
ausgewählt. Falls eine Wortleitung wie W1 ausgewählt wird, die
die Anordnung 1A durchläuft, wird ein Steuersignal Φ&sub1;
ausgewählt, wobei ein Steuersignal Φ&sub2; nicht ausgewählt wird. Auf
diese Weise wird der Leseverstärker SA1 mit dem Paar
Zahlenleitungen D11 und über die leitenden Transistoren Q11 und
Q12 verbunden. In diesem Fall sind die Zahlenleitungen D12 und
elektrisch vom Leseverstärker SA1 isoliert. Anschließend,
in Abhängigkeit vom Ansteigen eines Lesesteuersignals SE
beginnt der Leseverstärker SA1 mit der Verstärkung der
Pegeldifferenz zwischen den Zahlenleitungen D11 und .
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Bei dieser Speichervorrichtung, wenn die Speicheranordnung 1A
ausgewählt ist, wird die gesamte Speicheranordnung 1B in einem
Nichtbetriebszustand belassen, und ein Auffrischvorgang wird
darin nicht erreicht. Mit anderen Worten, um die gesamten
Speicherzellen in beiden Anordnungen 1A und 1B aufzufrischen,
müssen die Wortleitungen einzeln nacheinander aktiviert
werden, und die Anzahl der Auffrischzyklen ist so groß wie die
Anzahl der Wortleitungen in beiden Anordnungen 1A und 1B.
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In Fig. 4 wird eine Anordnung mit einer Ausführungsform der
Erfindung erläutert.
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Eine Anzahl von Speicherzellen ist in zwei Speicheranordnungen
10A und 10B angeordnet, die im wesentlichen den gleichen
Aufbau haben. Ähnlich wie in der Vorrichtung von Fig. 1 ist eine
Anzahl von Paaren von Zahlenleitungen wie D11 und und D12
und in Spaltenbereichen 21 bis 2N bzw. 31 bis 3N in den
Anordnungen 10A und 10B angeordnet.
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In einer Ausführungsform der Erfindung ist eine Anzahl von
Lesespeichern SA1A bis SANA für die entsprechenden
Spaltenbereiche 21 bis 2N in der Anordnung vorgesehen, während
Leseverstärker SA1B bis SBNB für entsprechenden Spaltenbereiche 31
bis 3N der Anordnung 1B vorgesehen sind, wie es dargestellt
ist. Im folgenden wird zur Erläuterung die Beschreibung mit
Bezug auf die Speicherbereiche 21 und 31 durchgeführt.
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Ein Paar Leseknoten N1A und N2A des Leseverstärkers SA1A ist
über ein Paar MOS-Transfergate-Transistoren Q11 und Q12 mit
einem Paar Zahlenleitungen D11 und verbunden. Ein Paar
Leseknoten N1B und N2B des Leseverstärkers SA1B ist über ein
Paar Transfergate-Transistoren Q13 und Q14 mit einem Paar
Zahlenleitungen D12 bzw. verbunden. Desweiteren ist das Paar
der Leseknoten N1A und N2A des Leseverstärkers SA1A über ein
Paar Transfergate-Transistoren Q1 und Q'1 mit dem Paar
Leseknoten N1B und N2B des Leseverstärkers SA1B verbunden. Ein
Paar Busleitungen I/O1 und , das sich von der Anordnung
10A aus erstreckt und ein Paar Busleitungen I/O2 und , das
sich von der Anordnung 10B aus erstreckt, werden in eine
Auswahlschaltung 25 eingegeben, die ein Paar Busleitungen für die
Dateneingabe oder die Datenausgabe über einen Datenanschluß
auswählt in Übereinstimmung mit dem niedrigstwertigen Bit der
Spaltenadressdaten, das nicht zur Erzeugung von
Spaltenauswahlsignalen A1 bis AN verwendet wird, so daß eine
Spaltenauswahl als ganzes mit den Spaltenauswahlsignalen A1 bis AN
erreicht wird. Für den Fall, in dem eine Wortleitung der
Anordnung A10A ausgewählt wird, bereitet die Auswahlschaltung 25
einen Informationsweg zwischen dem Paar der Busleitungen I/O1
und und dem Anschluß DT. Eine Steuerschaltung 24 erhält
das Spaltenadressignal Co, ein Chipauswahlsignal CE und ein
Auffrischsteuersignal RFSH und erzeugt ein Steuersignal Φ&sub1;&sub1;
das den Gates der Transistoren Q11 und Q12 zugeführt wird, ein
Steuersignal Φ&sub1;&sub2;, das den Gates der Transistoren Q13 und Q14
zugeführt wird, und ein Steuersignal Φ&sub3;, das den Gates der
Transistoren Q1 und Q'1 zugeführt wird. Hier wird angenommen,
daß der Pegel "0" von Co die Anordnung 10A bezeichnet und der
Pegel "1" von Co die Anordnung 10B bezeichnet. Wenn CE in
einem aktiven (d. h. hoch oder "1") Pegel ist und RFSH auf
einem inaktiven (d. h. niedrig oder "0") Pegel ist, wird der
Speicher in einen aktiven Betriebsmodus versetzt zum Erlauben
des Zugriffs zu einer ausgewählten Speicherzelle, wobei das
Signal Φ&sub1; aktiviert wird, um die Transistoren Q1 und Q'1
leitend zu machen und wobei eines der Signale Φ&sub1;&sub1; und Φ&sub1;&sub2;
aktiviert wird und das andere nicht aktiviert wird in
Übereinstimmung mit dem Inhalt von Co. Wenn Co auf dem logischen Pegel
"0" ist und die Anordnung 10A ausgewählt ist, wird das Signal
Φ&sub1;&sub1; aktiviert um die Transistoren Q11 und Q12 leitend zu
machen, während Φ&sub1;&sub2; nicht aktiviert wird, um die Transistoren Q13
und Q14 nichtleitend zu halten. Auf diese Weise sind beide
Leseverstärker SA1A und SA1B mit dem Paar Zahlenleitungen D11
und parallel verbunden. In gleicher Weise, wenn Co auf dem
logischen Pegel "1" ist und die Anordnung 10B ausgewählt ist,
werden die Transistoren Q13 und Q14 in Abhängigkeit von einem
hohen Pegel von Φ&sub1;&sub2; leitend, während die Transistoren Q11 und
Q12 nichtleitend in Abhängigkeit von einem niedrigen Pegel von
Φ&sub1;&sub1; gehalten werden, so daß beide Leseverstärker SA1A und SA1B
mit den Zahlenleitungen D12 und in der Anordnung 10B
verbunden sind. Wortleitungen W1 bis W4 werden über einen
Zeilendekoder 21A ausgewählt, und Wortleitungen W5 bis W8 der
Anordnung 10B werden durch einen Zeilendekoder 21B ausgewählt.
Ein Multiplexer 22A erhält Zeilenadressignale RD, das
niedrigstwertige Spaltenadressignal Co und Auffrischadressdaten
FD, die in einem Auffrischmodus von einem
Auffrischadresszähler 23 erzeugt werden in Abhängigkeit vom inaktiven Pegel
von RFSH und überträgt RD und Co an den Zeilendekoder 21A im
aktiven Modus (beim inaktiven Pegel von RFSH) und die
Auffrischadressdaten dorthin im Auffrischmodus in Abhängigkeit
vom aktiven Pegel von RFSH. In ähnlicher Weise überträgt ein
Multiplexer 22B an den Zeilendekoder 21B die Daten RD und Co
im aktiven Modus und FD im Auffrischmodus.
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Im aktiven Modus wird eine der Wortleitungen der Anordnung 10A
durch den Dekoder 21A ausgewählt im Fall des Pegels "0" von Co
und eine der Wortleitungen der Anordnung 10B wird durch den
Dekoder 21B ausgewählt, für den Fall des Pegels "1" von Co.
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Auf diese Weise wird im aktiven Modus jedes Paar
Zahlenleitungen in der ausgewählten Anordnung einer Verstärkung durch zwei
Leseverstärker ausgesetzt, und aufgrund dessen können eine
Hochgeschwindigkeitsverstärkung und ein schnelles Auslesen
erreicht werden.
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Im Auffrischmodus wird das Signal Φ&sub3; inaktiv gehalten und die
Signale Φ&sub1;&sub1; und Φ&sub1;&sub2; werden aktiv gehalten, so daß die
Leseverstärker SA1A und SA1B elektrisch voneinander isoliert sind,
und die Leseverstärker SA1A und SA1B sind elektrisch verbunden
mit dem Paar Zahlenleitungen D11 und bzw. dem Paar
Zahlenleitungen D12 und .
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Die Multiplexer 22A und 22B übertragen die von dem
Auffrischadresszähler 23 erzeugten Auffrischadressdaten an die
Dekoder 21A bzw. 21B in Abhängigkeit vom aktiven Pegel von
RFSH. Jeder Dekoder 21A und 21B wählt entsprechend des Inhalts
von FD parallel eine Wortleitung aus, so daß die an die beiden
Wortleitungen gekoppelten Speicherzellen der Anordnungen 10A
und 10B gleichzeitig durch Freigabe der Leseverstärker SA1A
und SA1B in Abhängigkeit von einem aktiven Pegel von SE
aufgefrischt werden.
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In dieser Ausführungsform ist die Bitdatenlänge von FD gleich
der von RD ausgewählt, so daß beide Dekoder 21A und 21B
gleichzeitig eine der Wortleitungen in der Anordnung 10A bzw.
eine der Wortleitungen in der Anordnung 10B auswählen.
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Auf diese Weise ist die Anzahl der in einem Auffrischzyklus
aufgefrischten Speicherzellen doppelt so groß verglichen mit
dem konventionellen Speicher der Fig. 1, und aufgrund dessen
kann die Anzahl der für das Auffrischen der gesamten
Speicherzellen in der Vorrichtung erforderlichen Auffrischzyklen
deutlich reduziert werden.
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In Fig. 5 ist eine Speichervorrichtung gemäß einer anderen
Ausführungsform dargestellt.
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Diese Ausführungsform wird erhalten durch Ersetzen der beiden
Paare Busleitungen I/O1, , I/O2 und durch ein
gemeinsames Paar Busleitungen I/O und . Das Paar Leseknoten N1A
und N2A ist über ein Paar Spaltenauswahltransistoren Q21 und
Q22, die durch ein Spaltenauswahlsignal A1 gesteuert werden,
an I/O und gekoppelt.
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Eine Eingabe/Ausgabeschaltung 25' ist für I/O bzw.
vorgesehen zur Datenausgabe bzw. -eingabe über den Datenanschluß
DT.