DE3315372C2

DE3315372C2 -

Info

Publication number: DE3315372C2
Application number: DE19833315372
Authority: DE
Inventors: Miguel Dr.-Ing. 8500 Nuernberg De Robledo
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1983-04-28
Filing date: 1983-04-28
Publication date: 1988-12-22
Also published as: DE3315372A1

Description

Die Erfindung betrifft eine Anordnung zur Umsetzung eines anisochronen binären Eingangssignales in ein isochrones binäres Ausgangssignal mit den weiteren im Oberbegriff des Anspruches aufgezählten Merkmalen.The invention relates to an arrangement for implementation of an anisochronous binary input signal isochronous binary output signal with the others Features enumerated in the preamble of the claim.

Eine derartige Anordnung wird z. B. bei der Demulti plexbildung in plesiochronen Zeitmultiplexsystemen eingesetzt. Wie in einem Artikel von R. Baschke und W. Leinweber (Baschke, R. und Leinweber, W.: DSMX 2/8 - Die Realisierung eines plesiochronen Digital-Multi plexers, TEKADE Technische Mitteilungen (1980) S. 43-49) dargelegt ist, hat in diesen Systemen die eingangs genannte Anordnung die Aufgabe, die von einem Demultiplexer erzeugten Zwischenmultiplex signale für die weitere Übertragung untersystemge recht aufzuarbeiten. In den folgenden Ausführungen wird näher erläutert, was hierunter zu verstehen ist.Such an arrangement is e.g. B. at the Demulti Plexing in plesiochronous time division multiplex systems used. As in an article by R. Baschke and W. Leinweber (Baschke, R. and Leinweber, W .: DSMX 2/8 - The realization of a plesiochronous digital multi plexers, TEKADE Technical Announcements (1980) P. 43-49) is set out in these systems the arrangement mentioned the task by a demultiplexer generated intermediate multiplex signals for further transmission subsystem right to work up. In the following versions explains what is meant by this.

Bei der Zerlegung eines Multiplexsignales mit einer nominellen Bitrate von z. B. 8448 kbit/s (dieses Signal soll Signal des Obersystems genannt werden) in vier Multiplexsignale mit der nominellen Bitrate von 2048 kbit/s (jedes dieser Signale soll Signal eines Untersystems genannt werden) treten am Ausgang des Demultiplexers vier Zwischenmultiplex-Signale auf. Aus jedem Zwischenmultiplex-Signal wird ein Unter system-Signal gewonnen. Ein Zwischenmultiplex-Signal und das zugehörige Untersystemsignal unterscheiden sich dadurch, daß das Zwischenmultiplex-Signal noch Bits enthält, die nur für die Übertragung im Ober system erforderlich sind. Solche Bits sind z. B. Synchronisierbits, Stopfinformationsbits und Stopf bits. Für die weitere Übertragung in einem Unter system muß daher ein Zwischenmultiplex-Signal zunächst von den nun nicht mehr erforderlichen und daher uner wünschten Bits befreit werden.When splitting a multiplex signal with a nominal bit rate of e.g. B. 8448 kbit / s (this Signal should be called upper system signal) into four multiplex signals with the nominal bit rate of 2048 kbit / s (each of these signals should signal of a subsystem) occur at the exit of the demultiplexer on four inter-multiplex signals. Each inter-multiplex signal becomes a sub system signal obtained. An inter-multiplex signal and distinguish the associated subsystem signal differs in that the inter-multiplex signal is still Contains bits that are only for transmission in the upper system are required. Such bits are e.g. B. Synchronization bits, stuff information bits and stuff bits. For further transmission in a sub system must therefore first an inter-multiplex signal of those that are no longer required and therefore unimportant desired bits are freed.

Die Löschung dieser Bits wird so vorgenommen, daß in dem Takt, der einem Zwischenmultiplexsignal zugeordnet ist, an den Stellen ein Taktimpuls unterdrückt wird, an denen ein unerwünschtes Bit auftritt; sodann wird mit diesem lückenbehafteten Takt ein elastischer Speicher getaktet, an dessen Eingang das Zwischen multiplex-Signal angelegt ist. Dadurch werden nur die erwünschten Bits des Zwischenmultiplex-Signales in die Speicherstellen des elastischen Speichers über nommen. Dieser Vorgang ist äquivalent zu einem Vor gang, bei dem ein anisochrones Binärsignal mit einem an dieses Signal angepaßten Takt in den elastischen Speicher eingeschrieben wird.These bits are erased so that in the clock associated with an inter-multiplex signal is where a clock pulse is suppressed, where an unwanted bit occurs; then with this gapy clock an elastic Memory clocked at the input of the intermediate multiplex signal is applied. This will only make the desired bits of the inter-multiplex signal in the memory locations of the elastic memory taken. This process is equivalent to a pre gear, in which an anisochronous binary signal with a to this signal adapted clock in the elastic Memory is written.

Um nun aus den Bits, die in den elastischen Speicher eingeschrieben sind, das zugeordnete Untersystemsignal zu erhalten, werden sie mit einem geglätteten Takt ausge lesen. Der lückenbehaftete Takt und der geglättete Takt haben die gleiche mittlere Taktfrequenz, nämlich 2048 kHz, um bei dem oben angegebenen Zahlenbeispiel zu bleiben.To now from the bits that are in the elastic memory are registered, the assigned subsystem signal to get them, they are executed with a smoothed beat read. The gapy clock and the smoothed Clock have the same average clock frequency, namely 2048 kHz to the numerical example given above to stay.

Weitere Einzelheiten, die zum Verständnis der unten angegebenen Aufgabenstellung erforderlich sind, sollen anhand der Fig. 1 erläutert werden. Der obere Teil der Figur zeigt schematisch einen elastischen Binär speicher BS, an dessen Eingangsklemmen ein Zwischen multiplex-Signal DE und ein lückenbehafteter Takt TS angelegt sind. Mit jedem Taktimpuls des Taktes TS wird ein sogenannter Schreibzeiger SZ um eine Stellung weitergestellt. Über den Schreibzeiger SZ werden die erwünschten Bits des Signales DE zyklisch z. B. in acht Speicherstellen 1 bis 8 des Speichers BS einge schrieben.Further details that are necessary to understand the task specified below are to be explained with reference to FIG. 1. The upper part of the figure shows schematically an elastic binary memory BS , at whose input terminals an intermediate multiplex signal DE and a clock TS with gaps are applied. With each clock pulse of the clock TS , a so-called write pointer SZ is advanced by one position. The desired bits of signal DE are for cyclically via the write pointer SZ. B. written in eight memory locations 1 to 8 of the memory BS .

Verwirklicht ist der Schreibzeiger SZ mit den Speicher stellen 1 bis 8 durch einen Johnson-Zähler mit acht Ausgängen, wobei jeder Ausgang mit dem Takteingang eines Flip-Flops verbunden ist und der Zähler mit dem Schreibtakt TS getaktet wird.The write pointer SZ with the memory locations 1 to 8 is realized by a Johnson counter with eight outputs, each output being connected to the clock input of a flip-flop and the counter being clocked with the write clock TS .

Mit jedem Impuls des Taktes TS gibt der Zähler an einem seiner Ausgänge einen Impuls ab, und zwar der art, daß aufeinanderfolgende Impulse auch an aufeinan derfolgenden Ausgängen auftreten. Auf diese Weise werden die erwünschten Bits des Zwischenmultiplex- Signals DE in zyklischer Reihenfolge an die Q-Ausgänge der Flip-Flops übernommen.With each pulse of the clock TS , the counter emits a pulse at one of its outputs, in such a way that successive pulses also occur at successive outputs. In this way, the desired bits of the inter-multiplex signal DE are taken over in cyclic order to the Q outputs of the flip-flops.

Analog ist auch der sogenannte Lesezeiger LZ aufgebaut, mit dem die Zustände an den Q-Ausgängen der Flip- Flops zyklisch abgefragt und mit einem Lesetakt TL ausgelesen werden und als serielles Ausgangssignal DA an einer Ausgangsklemme des Speichers BS anliegen. Die beiden Takte (zum Ein- und Auslesen), mit denen jede einzelne Speicherstelle des Speichers BS ange steuert wird, haben Taktfrequenzen, die 1/8 der Takt frequenz des Schreibtaktes TS bzw. des Lesetaktes TL betragen.The so-called read pointer LZ is constructed analogously, with which the states at the Q outputs of the flip-flops are queried cyclically and read out with a read clock TL and are present as a serial output signal DA at an output terminal of the memory BS . The two clocks (for reading and reading), with which each individual memory location of the memory BS is controlled, have clock frequencies that are 1/8 of the clock frequency of the write clock TS and the read clock TL .

Zur Kontrolle über den Stand des Schreibzeigers SZ wird ein Takt TUS verwendet, mit dem die Bits z. B. in die erste Speicherstelle eingeschrieben werden, während der Kontrolle des Lesezeigers LZ ein Takt TUL dient, mit dem die Bits z. B. aus der fünften Speicherstelle ausgelesen werden. To control the status of the write pointer SZ , a clock TUS is used, with which the bits z. B. be written into the first memory location, while the control of the read pointer LZ is used a clock TUL with which the bits z. B. can be read from the fifth memory location.

Um das Frequenzverhältnis zwischen dem Schrei kontrolltakt TUS und dem Schreibtakt TS anzudeuten, liegt in Fig. 1 zwischen den beiden Takten ein Fre quenzteiler T 1 mit dem Teilungsverhältnis 8 : 1. Ent sprechendes gilt für den Lesekontrolltakt TUL, den Lesetakt TL und einen Teiler T 2.In order to indicate the frequency ratio between the scream control clock TUS and the write clock TS , a frequency divider T 1 with the division ratio 8: 1 lies between the two clocks in FIG. 1. The same applies accordingly to the read control clock TUL , the reading clock TL and a divider T. 2nd

Sind Schriebtakt TS und Lesetakt TL sowie die bei den Kontrolltakte TUS und TUL nach Frequenz und Phase gleich, so hat man die Gewißheit, daß der zeitliche Abstand zwischen dem Schreibzeiger SZ und dem Lese zeiger LZ unverändert bleibt. Mit zeitlichem Abstand ist hier die Zeit gemeint, die zwischen den beiden Zeitpunkten verstreicht, zu denen erst der Lese zeiger LZ und dann der Schreibzeiger SZ oder umge kehrt an dieselbe Speicherstelle geschaltet werden. Als Maßeinheit für diesen Abstand soll im folgenden die Periodendauer des Lesetaktes TL verwendet wer den; gleichbedeutend damit ist die Angabe in bit. Ändert sich die Phasenlage zwischen Schreibtakt TS und Lesetakt TL und damit die Phasenlage zwischen den Kontrolltakten TUS und TUL, so ändert sich auch als Folge davon der zeitliche Abstand zwischen Lese- und Schreibzeiger. Der Abstand darf nicht beliebige Werte annehmen, wenn die Umsetzung des Signales DE in das Signal DA fehlerfrei erfolgen soll. Sind z. B. Lese- und Schreibzeiger gleichzeitig mit der gleichen Speicherstelle verbunden, so enthält das Ausgangs signal DA Fehler.If the writing clock TS and reading clock TL as well as the frequency and phase of the control clocks TUS and TUL are the same, it is certain that the time interval between the write pointer SZ and the read pointer LZ remains unchanged. The time interval here means the time that elapses between the two times at which only the read pointer LZ and then the write pointer SZ or vice versa are switched to the same memory location. As a unit of measure for this distance, the period of the reading clock TL should be used in the following; the specification in bit is equivalent to this. If the phase position between the write clock TS and the read clock TL changes, and thus the phase position between the control clocks TUS and TUL , the time interval between the read and write pointer also changes as a result. The distance must not assume any values if the conversion of the signal DE into the signal DA is to take place without errors. Are z. B. read and write pointer connected to the same memory location at the same time, the output signal contains DA errors.

Zwei wichtige Parameter des elastischen Speichers BS sind daher die Angaben, wie weit sich eine Takt flanke des Schreibkontrolltaktes TUS in beiden zeit lichen Richtungen von der entsprechenden Taktflanke des Lesekontrolltaktes TUL entfernen darf, ohne daß Fehler bei der Umsetzung auftreten. Bei einem Spei cher BS, der nach der oben angedeuteten Art konstru iert ist, kann - Signallaufzeiten zunächst vernach lässigt - eine Taktflanke des Schreibkontrolltaktes TUS bis zu 4 bit vor und bis zu 4 bit hinter der ent sprechenden Flanke des Lesekontrolltaktes TUL liegen.Two important parameters of the elastic memory BS are therefore must remove the information how far a clock edge of the write control clock TUS in both time union directions from the corresponding clock edge of the read control clock TUL occur without error in implementation. In a memory BS , which is constructed in accordance with the type indicated above, signal runtimes can be neglected initially - a clock edge of the write control clock TUS can be up to 4 bits before and up to 4 bits behind the corresponding edge of the read control clock TUL .

Diese maximal erlaubten Phasenabweichungen sind eine Folge des speziellen inneren Aufbaus des elastischen Speichers BS, der z. B. als integrierter Baustein zur Verfügung steht und dessen interne Schaltungs merkmale deshalb nicht geändert werden können. Die Angaben über die maximal erlaubten Phasenabweichungen sind daher als gegeben anzusehen. Bedingt durch Lauf zeitunterschiede und erforderliche Haltezeiten können die maximal erlaubten Abweichungen bei einem Speicher mit acht Speicherstellen z. B. 4,24 bit in der einen Richtung und 3,19 bit in der anderen Zeitrichtung betragen. Die erlaubten Abweichungen werden größer, je mehr Speicherstellen der Speicher BS enthält. Die tatsächlich auftretenden Phasenabweichungen dürfen die erlaubten Grenzen nicht überschreiten, wenn die Umsetzung fehlerfrei bleiben soll.These maximum permitted phase deviations are a consequence of the special internal structure of the elastic memory BS , which, for. B. is available as an integrated module and its internal circuit features can therefore not be changed. The information about the maximum permitted phase deviations can therefore be regarded as given. Due to running time differences and required stopping times, the maximum permitted deviations for a memory with eight storage locations, e.g. B. 4.24 bit in one direction and 3.19 bit in the other time direction. The permitted deviations become larger the more memory locations the memory BS contains. The actual phase deviations must not exceed the permitted limits if the implementation is to remain error-free.

Elastische Speicher können mit unterschiedlicher Zahl von Speicherstellen hergestellt werden. In einem konkreten Anwendungsfall muß die Wahl aus Kosten gründen oder zur Begrenzung der Verlustleistung auf einen Speicher mit geringster Speicherstellenzahl fallen, bei dem noch eine fehlerfreie Umwandlung eines an einen lückenhaften Takt TL gebundenen Signales DE in ein isochrones Ausgangssignal DA möglich ist. Um die Wahl für eine bestimmte Speicher stellenzahl begründet zu treffen, muß zunächst ab geschätzt werden, welche tatsächlihen Phasenabwei chungen maximal zwischen dem Schreibkontrolltakt TUS und dem Lesekontrolltakt TUL vorkommen können. Sodann muß geprüft werden, ob die geschätzten Ab weichungen kleiner sind als die durch den Speicher BS maximal erlaubten Abweichungen zwischen Schreib- und Lesekontrolltakt.Elastic memories can be manufactured with different numbers of memory locations. In a specific application, the choice must be based on costs or, in order to limit the power loss, fall on a memory with the smallest number of memory locations, in which an error-free conversion of a signal DE bound to an incomplete clock TL into an isochronous output signal DA is still possible. In order to justify the choice for a certain number of memory locations, it must first be estimated from which maximum phase deviations can occur between the write control clock TUS and the read control clock TUL . Then it must be checked whether the estimated deviations are smaller than the maximum deviations between the write and read control clock permitted by the memory BS .

Wie die Fig. 1 zeigt, wird der Lesetakt TL mit Hilfe eines Phasenregelkreises PLL aus dem Schreibtakt TS gewonnen. Der Phasenregelkreis, dessen Vergleicher V die beiden Kontrolltakte TUS und TUL zugeführt werden, regelt den Lesekontrolltakt TUL derart, daß seine Flanken weitgehend mit den Flanken des Schreibkontrolltaktes TUS übereinstimmen. Eine genaue Übereinstimmung läßt sich aus mehreren Gründen nicht erreichen, wie folgende Überlegungen plausibel machen sollen: Der Regelkreis PLL der Fig. 1 ist in erster Näherung ein linearer Regelkreis mit einem Proportionalregler. Derartige Regelkreise regeln ihre Regelabweichungen nie zu Null aus, d. h., es besteht immer ein Phasen unterschied zwischen den beiden Kontrolltakten TUL und TUS. Dieser Phasenunterschied ist von vornherein nicht genau angebbar, weil er von der Arbeitsfrequenz und von den Fertigungstoleranzen des Oszillators VCO abhängt; sein maximaler Wert läßt sich jedoch ab schätzen. Zu dieser, unter anderem vom Oszillator VCO abhängigen Phasenabweichung, kommt eine weitere Ab weichung hinzu, die sich allgemein aus der hier beab sichtigten Wirkungsweise des Phasenregelkreises PLL ergibt und nur vom Schreibtakt TS bzw. vom Schreib kontrolltakt TUS abhängt. Der Phasenregelkreis PLL soll nämlich bei unregelmäßiger Folge der Taktflanken des Schreibkontrolltaktes TUS einen Lesetakt TL und damit einen Lesekontrolltakt TUL mit möglichst regelmäßiger Flankenfolge erzeugen. Der gewünschte Takt mit der regelmäßigen Flankenfolge ergibt sich aus dem (unregelmäßigen) Schreibkontrolltakt TUS durch Mittelung über die Flankenlagen. Diese Mit telung wird vom Phasenregelkreis PLL bei geeigneter Bemessung seiner Zeitkonstante vorgenommen. Der durch den Phasenregelkreis PLL nach Fig. 1 erzeugte Lese kontrolltakt TUL besteht demnach aus dem mittleren Schreibkontrolltakt , verschoben um eine unter anderem vom Oszillator VCO abhängige Phase. Daher setzt sich die tatsächliche Abweichung einer Flanke des Schreibkontrolltaktes TUS von der entsprechenden Flanke des Lesekontrolltaktes TUL aus der momentanen Abweichung des Schreibkontrolltaktes TUS von seinem Mittelwert und aus der ober erwähnten, u. a. vom Oszillator VCO abhängigen Abweichung zusammen.As FIG. 1 shows the read clock TL is obtained by means of a phase locked loop PLL of the write clock TS. The phase locked loop, the comparator V of which the two control clocks TUS and TUL are fed, regulates the read control clock TUL in such a way that its edges largely coincide with the edges of the write control clock TUS . An exact match cannot be achieved for several reasons, as the following considerations are intended to make plausible: The control loop PLL of FIG. 1 is, in a first approximation, a linear control loop with a proportional controller. Such control loops never correct their control deviations to zero, ie there is always a phase difference between the two control clocks TUL and TUS . This phase difference cannot be specified from the outset, because it depends on the operating frequency and the manufacturing tolerances of the oscillator VCO ; however, its maximum value can be estimated. To this, inter alia by the oscillator VCO dependent phase deviation, there is a further deviation, which generally results from the intended mode of operation of the phase locked loop PLL and depends only on the write clock TS or on the write control clock TUS . The phase-locked loop PLL is to generate a read clock TL and thus a read control clock TUL with the most regular possible edge sequence if the clock edges of the write control clock TUS are irregular. The desired cycle with the regular edge sequence results from the (irregular) write control cycle TUS by averaging over the edge positions. This averaging is carried out by the phase-locked loop PLL with suitable dimensioning of its time constant. The read control clock TUL generated by the phase locked loop PLL according to FIG. 1 therefore consists of the middle write control clock , shifted by a phase which is dependent inter alia on the oscillator VCO . Therefore, the actual deviation of an edge of the write control clock TUS from the corresponding edge of the read control clock TUL is made up of the current deviation of the write control clock TUS from its mean value and from the above-mentioned deviation, which depends inter alia on the oscillator VCO .

Ergibt sich insgesamt, daß die tatsächliche Phasen verschiebung zwischen Schreib- und Lesekontrolltakt in beiden Richtungen kleiner als vier Bit sein wird, so kann z. B. ein Speicher mit acht Speicherstellen verwendet werden, wenn bei ihm die maximal erlaubten Abweichungen in beiden Richtungen 4 bit betragen. Beträgt jedoch die tatsächliche Verschiebung in einer Richtung maximal z. B. 5 bit und in der anderen Rich tung maximal 3 bit, so kann der erwähnte Speicher nicht mehr in der bisher dargelegten Art und Weise eingesetzt werden, da Fälle vorkommen können, bei denen Schreib- und Lesezeiger sich gegenseitig über holen, das Ausgangssignal also Fehler enthalten wird. Man muß daher zu einem Speicher BS mit größerer An zahl von Speicherstellen greifen, um die 5 bit große Abweichung nach einer Seite auch auffangen zu können. Für den Ausgleich der Phasenabweichung nach der an deren Seite steht jedoch bei dem Beispiel mehr Spei cherraum zur Verfügung als erforderlich ist. Eine derartige unvollständige Ausnutzung des elastischen Speichers BS liegt immer dann vor, wenn die Summe der in positiver und negativer Zeitrichtung tatsäch lich auftretenden, maximalen Phasenabweichungen kleiner ist als die entsprechende Summe der maximal er laubten Abweichungen, jedoch nach einer Seite hin die tatsächliche Abweichungen größer sind als die er laubten.It turns out that the actual phase shift between write and read control clock in both directions will be less than four bits, z. B. a memory with eight memory locations can be used if the maximum allowable deviations in both directions are 4 bits. However, the actual shift in one direction is at most z. B. 5 bit and in the other direction Rich a maximum of 3 bit, the aforementioned memory can no longer be used in the manner described so far, since there may be cases in which read and write pointers fetch each other, ie the output signal Error is included. One must therefore resort to a memory BS with a larger number of memory locations in order to be able to compensate for the 5-bit deviation on one side. In order to compensate for the phase deviation on the side of the example, however, more storage space is available than is required. Such incomplete utilization of the elastic memory BS is always present when the sum of the maximum phase deviations actually occurring in the positive and negative time direction is smaller than the corresponding sum of the maximum permissible deviations, but to one side the actual deviations are larger than that he allowed.

Zu den tatsächlichen Abweichungen zwischen den Flanken des Schreibkontrolltaktes TUS und des Lesekon trolltaktes TUL trägt auch der bisher noch nicht er wähnte Phasenjitter des Schreibtaktes TS bei. Der Jitter vergrößert die tatsächlichen maximalen Ab weichungen in beiden Richtungen um den gleichen Be trag. Daher ist die Speicherausnutzung optimal, wenn - zunächst ohne Berücksichtigung des Jitters - die Abstände zwischen den tatsächlich auftretenden, ma ximalen Abweichungen und den maximal erlaubten in beiden Richtungen gleich sind, weil der dann noch ungenutzte Speicherraum vollständig für das Auffangen des Jitters zur Verfügung steht. In der Regel liegen die Bedingungen für die vollständige Ausnutzung des zur Verfügung stehenden Speicherraumes jedoch nicht vor.To the actual deviations between the edges of the write control clock TUS and Lesekon troll clock TUL also not yet he imagined phase jitter contributes to the write clock TS. The jitter increases the actual maximum deviations in both directions by the same amount. Therefore, the memory utilization is optimal if - initially without taking jitter into account - the distances between the actually occurring maximum deviations and the maximum permitted in both directions are the same , because the unused storage space is then completely available to catch the jitter. As a rule, however, the conditions for fully utilizing the available storage space are not met.

Der Erfindung liegt die Aufgabe zugrunde eine An ordnung der eingangs genannten Art so zu verändern, daß der elastische Speicher möglichst wenig Speicher stellen enthält und der zur Verfügung stehende Spei cherraum voll ausnutzbar ist.The invention is based on the object to change the order of the type mentioned at the beginning, that the elastic memory as little memory as possible contains and the available food is fully exploitable.

Diese Aufgabe wird bei einer eingangs genannten An ordnung durch die Maßnahme gelöst, die dem Kennzei chen des Anspruchs entnehmbar sind.This task is at an initially mentioned order resolved by the measure that the license plate Chen of the claim are removable.

Anhand der Figuren und eines Ausführungsbeispieles soll die Erfindung näher erläutert werden. Es zeigt:Using the figures and an embodiment the invention will be explained in more detail. It shows:

Fig. 1 eine bekannte Anordnung für den eingangs genannten Zweck, Fig. 1 shows a known arrangement for the aforementioned purpose,

Fig. 2 den erfindungsgemäßen Aufbau des Phasen regelkreises einer eingangs genannten Anordnung, Fig. 2 shows the structure of the phase-locked loop according to the invention an initially-mentioned arrangement,

Fig. 3 und Fig. 4 Diagramme zur Verdeutlichung der Wirkungs weise des Ausführungsbeispieles. Fig. 3 and Fig. 4 diagrams to illustrate the effect of the embodiment.

Das erfindungsgemäße Ausführungsbeispiel unterscheidet sich von der bekannten Schaltung nach Fig. 1 durch Bauteile im Phasenregelkreis PLL (Fig. 2). Durch einen Spannungsaddierer AU wird zur Ausgangsspannung des Vergleichers V des Phasenregelkreises PLL eine konstante Spannung U addiert; ein integrierender Regler I erzeugt aus der Summenspannung die Steuer spannung für den Oszillator VCO. Auf den Wert der Spannung U wird weiter unten eingegangen. Zunächst bekommt der Phasenregelkreis - soweit er als linear angesehen werden kann - durch das Einfügen des integrierenden Reglers I ein anderes Regelverhalten. Bekanntlich regelt ein solcher Regelkreis die Regel differenz zu Null, wenn die Führungsgröße konstant ist. Nach dem Obengesagten stimmt daher der Lese kontrolltakt TUL mit dem mittleren Schreibkontrolltakt überein. Die oben erwähnte, unter anderem vom Oszillator VCO abhängige Phasenverschiebung zwischen diesen beiden Takten entfällt. Damit ent fällt sie auch bei der Abschätzung der tatsächlich auftretenden Phasendifferenzen zwischen entsprechenden Flanken des Schreib- und Lesekontrolltaktes. Dies wiederum hat zur Folge, daß die maximal erlaubte Phasenabweichung und damit der erforderliche Speicher raum kleiner sein darf.The exemplary embodiment according to the invention differs from the known circuit according to FIG. 1 by components in the phase locked loop PLL ( FIG. 2). A constant voltage U is added to the output voltage of the comparator V of the phase locked loop PLL by a voltage adder AU ; An integrating controller I generates the control voltage for the oscillator VCO from the total voltage. The value of the voltage U is discussed below. First, the phase-locked loop - insofar as it can be regarded as linear - is given a different control behavior by inserting the integrating controller I. As is known, such a control loop regulates the control difference to zero if the reference variable is constant. Therefore, after the foregoing, the reader agrees control clock TUL match the average write control clock. The phase shift between these two clock cycles, which is dependent, inter alia, on the oscillator VCO, is eliminated. This also eliminates it when estimating the actually occurring phase differences between corresponding edges of the write and read control clock. This in turn has the consequence that the maximum allowed phase deviation and thus the required memory space may be smaller.

Durch die Spannung U wird der Lesekontrolltakt TUL gegenüber dem Schreibkontrolltakt TUS um eine feste, von U abhängige Phase verschoben.The read control clock TUL is shifted by the voltage U by a fixed phase dependent on U compared to the write control clock TUS .

Um deutlicher zu machen, von welcher Faktoren der Wert der Spannung U abhängt, durch den die volle Speicherausnutzung erreicht wird, soll der Weg näher beschrieben werden, der vom lückenbehafteten Schreib takt TS zu einer Aussage über den Wert der Spannung U führt.In order to make it clearer what factors the value of the voltage U depends on, by which the full memory utilization is achieved, the path that leads from the gapsy write clock TS to a statement about the value of the voltage U will be described in more detail.

Wie schon erwähnt, erscheinen die Lücken im Schreib takt TS an den Stellen, an denen das zugehörige Zwischenmultiplexsignal DE Bits des Obersystemsignales enthält, die im Untersystemsignal nicht mehr vor kommen sollen. Hieraus ergibt sich, daß die Verteilung der Lücken im Schreibtakt von der Rahmenstruktur des Obersystemsignales abhängt und sich periodisch mit der Rahmendauer wiederholt. Die Periodizität wird durch eine zusätzliche Lücke unterbrochen, die genau dann auftritt, wenn das Zwischenmultiplex signal DE ein Stopfbit enthält. Ist also der Rahmen aufbau bekannt, so läßt sich auch der lückenbehaftete Schreibtakt TS genau angeben. Beim eingangs genannten Zahlenbeispiel hat der Takt TS pro Rahmendauer 205 oder 206 Taktflanken, je nach dem, ob das zuge hörige Zwischenmultiplexsignal ein Stopfbit enthält oder nicht. As already mentioned, the gaps appear in the write clock-TS at the points at which the associated intermediate multiplex signal DE bits of the upper system contains signal that no longer will occur in the sub-system signal. It follows from this that the distribution of the gaps in the write cycle depends on the frame structure of the upper system signal and is repeated periodically with the frame duration. The periodicity is interrupted by an additional gap which occurs precisely when the inter-multiplex signal DE contains a stuff bit. If the frame structure is known, then the gapsed write clock TS can also be specified. In the numerical example mentioned at the beginning, the clock TS has 205 or 206 clock edges per frame duration, depending on whether the associated inter-multiplex signal contains a stuff bit or not.

Mit dem Schreibtakt TS ist auch der Schreibkontrolltakt TUS angebbar, d. h., auch die Flankenlagen des Schreibkontrolltaktes TUS sind eine Folge der Rahmen struktur. Um die Phasenabweichungen zu bestimmen, die zwischen dem Schreibkontrolltakt TUS und dem Lesekontrolltakt TUL allein aufgrund der Rahmen struktur auftreten können, braucht lediglich der mittlere Schreibkontrolltakt berechnet zu werden. Unter Vernachlässigung des Jitters stimmt nämlich der mittlere Schreibkontrolltakt mit dem Lese kontrolltakt TUL überein, wenn ein Regelkreis mit einem integrierenden Regler verwendet wird und die Spannung U den Wert 0 Volt annimmt.With the write clock TS , the write control clock TUS can also be specified, ie the flank positions of the write control clock TUS are also a result of the frame structure. In order to determine the phase deviations that can occur between the write control clock TUS and the read control clock TUL solely on the basis of the frame structure, only the average write control clock needs to be calculated. If the jitter is neglected, the mean write control cycle coincides with the read control cycle TUL if a control circuit with an integrating controller is used and the voltage U assumes the value 0 volts.

Bei dieser Rechnung wird die Wirkungsweise eines Phasen regelkreises mit einem integrierenden Regler simuliert. Der Verdeutlichung des Rechenvorganges dient Fig. 3. Das Diagramm a der Fig. 3 zeigt mit durchgezogenen Linien den Verlauf des Phasenwinkels ϕ für einen Ausschnitt aus dem Schreibkontrolltakt TUS. Die zu gehörigen Taktflanken des Schreibkontrolltaktes TUS sind im Diagramm b eingetragen. Um den Phasenwinkel des Lesekontrolltaktes TUL unter den oben angegebenen Voraussetzungen zu erhalten, ist der Polygonzug im Diagramm a durch eine Gerade derart anzunähern, daß aufeinanderfolgende Flächenstücke zwischen dem Poly gonzug und der gesuchten Geraden gleich groß sind. Aus dieser Geraden, die im Diagramm a als unterbrochene Linie gezeichnet ist, läßt sich die Lage der Takt flanken des Lesekontrolltaktes TUL ablesen. Diese Takt flanken sind im Diagramm c eingetragen; ihre Lage ist durch die Punkte auf der Geraden des Diagramms a be stimmt, deren Ordinaten ein Vielfaches von 2 π sind. Durch einen Vergleich der Diagramme b und c läßt sich auch die Phasendifferenz zwischen den Flanken des Lesekontrolltaktes TUS und des Schreibkontrolltaktes TUL in bit ermitteln.With this calculation, the mode of operation of a phase control loop is simulated with an integrating controller. 3 is used to illustrate the calculation process . Diagram a of FIG. 3 shows with solid lines the course of the phase angle wink for a section from the write control clock TUS . The associated clock edges of the write control clock TUS are entered in diagram b . In order to obtain the phase angle of the reading control clock TUL under the above conditions, the polygon in diagram a is approximated by a straight line in such a way that successive patches between the poly gonzug and the searched straight line are of equal size. From this straight line, which is drawn as a broken line in diagram a , the position of the clock edges of the read control clock TUL can be read. These clock edges are entered in diagram c ; their position is determined by the points on the straight line of diagram a , whose ordinates are a multiple of 2 π . By comparing the diagrams b and c , the phase difference between the edges of the read control clock TUS and the write control clock TUL can also be determined in bits.

Welche Phasendifferenz maximal zwischen den Flanken dieser beiden Takte allein aufgrund der Rahmenstruktur beim Spannungswert U=0 Volt auftreten kann, zeigt Diagramm a der Fig. 4. Den Berechnungen wurde ein Multiplex-Signal mit der nominellen Bitrate von 139264 kbit/s als Obersystemsignal zugrunde gelegt, und zwar mit einer Rahmenstruktur, wie sie in der CCITT-Empfehlung G. 751 festgelegt ist.Which phase difference can maximally occur 0 volts between the edges of these two measures solely on the basis of the frame structure at the voltage value of U =, shows diagram a of Fig. 4. The calculations was a multiplex signal with the nominal bit rate of 139264 kbit / s rate as the main system signal with a frame structure as defined in CCITT recommendation G. 751.

Im Diagramm a der Fig. 4 zeigt der obere Teil einen Ausschnitt aus dem ohne Jittereinfluß berechneten Lesekontrolltakt TUL. Der Ausschnitt hat die ungefähre Länge einer Periodendauer dieses Taktes. Beginnend bei der eingezeichneten (positiven) Taktflanke ist unter dem Ausschnitt für beide Zeitrichtungen ein Bereich eingetragen, in dem die Taktflanken des Schreibkontrolltaktes TUS gemäß der Berechnung liegen können; die eingetragenen Zahlen sind Angaben in bit. Maximal kann also eine Flanke des Schreibkontrolltaktes TUS nur aufgrund der Rahmenstruktur der entsprechenden Flanke des Lesekontrolltaktes TUL um y 1=2,67 bit vorauseilen oder ihr im Abstand y 2=2,35 bit folgen.In diagram a of FIG. 4, the upper part shows a section of the read control clock TUL calculated without the influence of jitter. The section has the approximate length of a period of this bar. Beginning with the (positive) clock edge shown, an area is entered under the section for both time directions in which the clock edges of the write control clock TUS can lie according to the calculation; the numbers entered are in bits. Thus, a maximum of one edge of the write control clock TUS can only lead by y 1 = 2.67 bit or follow it at a distance of y 2 = 2.35 bit due to the frame structure of the corresponding edge of the read control clock TUL .

Das Diagramm b der Fig. 4 zeigt unter einer Taktflanke des Lesekontrolltaktes TUL die maximal erlaubte Abweichung des Schreibkontrolltaktes TUS für beide Zeitrichtungen. In negativer Richtung beträgt diese Abweichung x 1=4,24 bit und in positiver Richtung x 2=3,19 bit. Kommen zu den rahmenbedingten Ab weichungen nach Diagramm a noch die jitterbedingten Abweichungen hinzu, so dürfen diese - wie ein Vergleich der Diagramme a und b zeigt - höchstens 3,19 bit -2,33 bit=0,84 bit in beiden Richtungen betragen, weil für größeren Jitter die erlaubten Abweichungen in positiver Richtung überschritten würden. In negativer Zeitrichtung jedoch bestünden zwischen den tatsächlichen Abweichungen und den erlaubten eine unausgenutzte Differenz von 0,7 bit.Diagram b of FIG. 4 shows the maximum permitted deviation of the write control clock TUS for both time directions under a clock edge of the read control clock TUL . This deviation is x 1 = 4.24 bit in the negative direction and x 2 = 3.19 bit in the positive direction. If, in addition to the frame-related deviations according to diagram a , the jitter-related deviations are added, then these - as a comparison of diagrams a and b shows - may not exceed 3.19 bit -2.33 bit = 0.84 bit in both directions, because the permitted deviations in the positive direction would be exceeded for larger jitter. In a negative time direction, however, there would be an unused difference of 0.7 bit between the actual deviations and the permitted ones.

Wird nun der Wert der Spannung U derart gewählt, daß der Lesekontrolltakt TUL gegenüber dem Schreibkon trolltakt TUS umIf the value of the voltage U is now chosen such that the read control clock TUL compared to the write control clock TUS

verschoben wird, so haben die maximalen rahmenbedingten Abweichungen in beiden Richtungen den gleichen Abstand von den maximal erlaubten Abweichungen, nämlich 1,21 bit. Anstelle von 0,84 bit stehen nun - bei Verwendung des gleichen Speichers - 1,21 bit pro Zeitrichtung zur Verfügung, um Phasenjitter aufzufangen. Die Relationen, die sich nach der Phasenverschiebung des Lesekontrolltaktes TUL um 0,37 bit ergeben, sind im Diagramm c der Fig. 4 abgebildet. Der obere Teil zeigt wiederum einen Ausschnitt aus dem Lesekon trolltakt TUL, dessen positive Flanke gegenüber dem Zeitpunkt, der die mittlere Lage der Flanken des Schreibkontrolltaktes TUS angibt, um 0,37 bit ver schoben ist. Der untere Teil des Diagrammes c gibt nochmals die Bereiche an, innerhalb derer die er laubten Abweichungen zwischen entsprechenden Flanken der Takte TUS und TUL liegen. Nach der Phasenver schiebung des Lesekontrolltaktes TUL um 0,37 bit liegt der gesamte Bereich der rahmenbedingten Abweichungen in der Mitte des Bereiches, der von allen erlaubten Abweichungen bestimmt ist.is shifted, the maximum frame-related deviations in both directions have the same distance from the maximum permitted deviations, namely 1.21 bit. Instead of 0.84 bit, 1.21 bit per time direction is now available - if the same memory is used - to compensate for phase jitter. The relations which result after the phase shift of the read control clock TUL by 0.37 bit are shown in diagram c of FIG. 4. The upper part again shows a section of the read control clock TUL , the positive edge of which is shifted by 0.37 bit compared to the time which indicates the central position of the edges of the write control clock TUS . The lower part of the diagram c again indicates the areas within which the permitted deviations lie between the corresponding edges of the clocks TUS and TUL . After the phase shift of the read control clock TUL by 0.37 bit, the entire range of the frame-related deviations lies in the middle of the range which is determined by all permitted deviations.

Der genaue Wert der Spannung U, der die Phasenver schiebung von 0,37 bit bewirken soll, hängt von den Eigenschaften des Phasenvergleichers V ab. Für Phasenverschiebungen der hier beschriebenen Art liegen die erforderlichen Spannungen betragsmäßig in der Größenordnung von 0,5 Volt.The exact value of the voltage U , which should cause the phase shift of 0.37 bit, depends on the properties of the phase comparator V. For phase shifts of the type described here, the required voltages are of the order of magnitude of 0.5 volts.

Claims

Arrangement for converting an anisochronous binary input signal (DE) into an isochronous binary output signal (DA) , in which

A is written), the binary values of the input signal (DE) with a matched to this signal (DE) write clock (TS) cyclically in n storage locations of a binary memory (BS),
B) the binary values written into the binary memory (BS) are read out cyclically with a read pulse (TL) ,
C) the reading clock (TL) is obtained from the writing clock ( TS) by smoothing with the aid of a phase locked loop (PLL) ,
D) the phase comparator (V) of the control loop (PLL), the write clock ratio reduced in the ratio n : 1 as the write control clock (TUS) and the clock ratio reduced in the same ratio is fed as the read control clock (TUL) and with the write control clock (TUS) in one first predetermined memory location of the binary memory (BS) is written and with the read control clock (TUL) a second before certain memory location is read, whereby, due to the structure of the memory (BS) , the clock edges of the write control clock (TUS) those of the read control clock (TUL ) may lead by a maximum of x 1 bit or lag by x 2 bit without errors in the conversion of the input signal (DE) into the output signal (DA) , and where the edges of the write control clock (TUS) , due to the unperiodic position the clock edges of the write clock (TS) , from their central edges were in the negative time direction by a maximum of y 1 bit and in the positive time direction by a maximum of y 2 bit deviate,

characterized by

E) that an adder (AU) is provided at the output of the phase comparator (V) , which adds a constant voltage (U) to the output voltage of the comparator (V) ,
F) that between the adder (AU) and the voltage-controlled oscillator (VCO) of the phase locked loop (PLL) is a controller with I behavior (I) , with which the output deviation of the comparator (V) and the constant voltage Voltage (U) can be integrated,
G) that the value of the constant voltage (U) is measured so that the read control clock (TUL) against the write control clock (TUS) a phase shift in size bit he drives, the direction of the phase shift being determined by the sign of this variable.