DE3137285C2 - Umcodierer für quaternäre digitale Signale hoher Schrittgeschwindigkeit - Google Patents

Abstract

Zur Erhöhung der Übertragungsgeschwindigkeit werden digitale Signale häufig als quaternäre Signale mittels eines von mehreren möglichen einschrittigen Codes übertragen. Zur empfangsseitigen Umcodierung der quaternären Signale in die ursprünglichen binären Signale wird ein Umcodierer vorgeschlagen, der für alle einschrittigen Codes geeignet ist. Der Umcodierer enthält drei mit dem Eingangsanschluß verbundene Signalzweige, die jeweils eingangsseitig einen Differenzverstärker und daran angeschlossen ein getaktetes D-Flip-Flop enthalten. Während in einem Signalzweig eines der beiden binären Signale direkt erzeugt wird, werden die Ausgangssignale der beiden anderen Signalzweige so kombiniert, daß sich das andere binäre Signal ergibt. Die Erfindung ist insbesondere für die Übertragung digitaler Signale mit Schrittgeschwindigkeiten von einigen hundert MBaud verwendbar.

Description

Die Erfindung betrifft einen Umcodierer für digitale Signale hoher Schrittgeschwindigkeit, die nach einem einschrittigen quaternären Code gebildet wurden, in binäre Signale, wobei die Amplitudenstufen der quaternären Signale, ausgehend von der höchsten Amplitudenstufe, durch eine erste, zweite und dritte Schwellenspannung getrennt sind.

Zur besseren Ausnutzung der Übertragungskapazität von Übertragungsstrecken für digitale Signale besteht die Möglichkeit, anstelle binärer Signale mehrstufige Signale zu übertragen. Bei quaternären Signalen ergibt sich so die Möglichkeit der Verdoppelung der Übertragungsgeschwindigkeit, wobei auch bei Schrittgeschwindigkeiten von 600 MBaud die Anforderungen an die Zwischenregeneratoren und die Signalverarbeitungseinrichtungen noch beherrschbar sind. Eine Zuordnung der Binärzeichen χ und y und der Quaternärzeichen 0 bis 111 nach dem Gray-Code ist in der Fig. la dargestellt. Es zeigt sich, daß das quaternäre Zeichen 0 nur dann auftritt, wenn beide Binärzeichen ebenfalls den Wert logisch 0 habenrdas Quaternärzeichen III tritt auf, wenn das erste Binärzeichen den Wert logisch 1 und das zweite Binärzeichen den Wert logisch 0 hat; das Quaternärzeichen II tritt auf, wenn beide Binärzeichen den Wert logisch 1 annehmen, während das Quaternärzeichen I auftritt, wenn das erste Binärzeichen den Wert logisch 0 und das zweite Binärzeichen den Wert logisch 1 hat. Zwischen den einzelnen Amplitudenstufen des Quaternärzeichens q befindet sich jeweils eine Schwellenspannung. Zwischen der höchsten und der zweithöchsten quaternären Amplitudenstufe befindet sich die mit Ua bezeichnete Schwellenspannung, entsprechend befindet sieh zwischen der zweit- und der dritthöchsten Amplitudenstufe die Schwellenspannung Ub und zwischen der dritthöchsten und der niedrigsten Amplitudenstufe die Schwellenspannung Uc.

Der Gray-Code hat wie alle anderen einschrittigen Codes die besondere Eigenschaft, daß bei einer Störung des Quaternärzeichens von einer Amplitudenstufe in eine benachbarte Amplitudenstufe immer nur eines der zugeordneten Binärzeichen verfälscht wird. Diese Ei-

genschaft bleibt auch erhalten, wenn in der Zuordnungstabelle nach Fig. la die Binärzeichen für χ und y vertauscht sind oder wenn die Binärzeichen für χ oder y invertiert sind. In der Fig. Ic sind alle einschrittigen Codes für quaternäre digitale Signale dargestellt, die sich aus dem Code nach der Fig. la durch Invertieren bzw. Vertauschen ergeben. Während es sich beim Code 1 um den Gray-Code nach Fig. la handelt, sind die Codes 2 bis 4 aus diesem durch Invertierung entstanden, die Codes 5 bis 8 sind durch Vertauschen von χ und /aus den ersten vier Codes entstanden. Bei allen quaternären digitalen Signalen, die nach diesen Codevorschriften gebildet wurden, wird also nur eines der beiden Binärzeichen gefälscht, wenn im quaternären Zeichen eine Amplitudenstufe durch Störung in eine benachbarte Amplitudenstufe übergeht.

Entsprechend H. Hölzler, H. Holzwarth: »Pulstechnik«, Band 1, Springer Verlag 1975, Seiten 195 und 329, wurden als einschrittige Codes solche bezeichnet, bei denen sich beim Übergang von einem Codewort zum benachbarten immer nur ein Binäreiement ändert. Auf Seite 193, BHd 7.6, dieser Veröffentlichung si.id außerdem die in Fig. Ic dargestellten einschrittiger. Codes bekannt.

Im Hinblick auf die Übertragung von Signalen mit einer bestimmten Amplitudenstatistik kann es nun zweckmäßig sein, wenn die höchste Amplitudenstufe des Quaternärzeichens nicht dann auftritt, wenn das eine Binärzeichen den Wert logisch 1 und das andere Binärzeichen den Wert logisch 0 hat, sondern wenn beide Binärzeichen den Wert logisch 1 oder aber den Wert logisch 0 haben. Das bedeutet, daß je nach der Amplitudenstatistik der zu übertragenden Signale einer der acht Codes der Fig. Ic Vorteile aufweisen kann, dies aber von Fall zu Fall wechseln kann. In einer zentralen Empfangsstation kann sich nun das Problem ergeben, daß beim Wechsel des Übertragungscodes jeweils ein anderer Decodierer einzuschalten ist.

Die Aufgabe der Erfindung besteht nun darin, einen Decodierer zu finden, mit dem alle bei der Bildung von quaternären digitalen Signalen verwendbaren einschrittigen Codes entsprechend Fig. Ic decodiert werden können, also aus den quaternären Signalen wieder die ursprünglichen binären Signale gewonnen werden können. .

Erfindungsgemäß wird die Aufgabe durch einen Umcodierer gelöst, der derart aufgebaut ist, daß drei Zweige mit jeweils einem, an den Signaleingang angeschlossenen ersten bis dritten Differenzverstärker mit nachgeschaltetem getakteten ersten bis dritten D-Flipflop vorgesehen sind, daß ein weiterer Eingang des ersten Differenzverstäricers mit einer Quelle für die erste Schwellenspannung verbunden ist, daß ein weiterer Eingang des zweiten Differenzverstärkers mit einer Quelle für die zweite Schwellenspannung verbunden ist, daß ein weiterer Eingang des dritten Differenzverstärkers mit einer Quelle für die dritte Schwellenspannung verbunden ist, daß der nichtinvertierende Ausgang des ersten D-Flipflops und der invertierende Ausgang des dritten D-FUpflops jeweils getrennt mit Eingängen eines ODER-Gatters verbunden sind, daß der invertierende Ausgang des ersten D-Flipflops und der nichtinvertierende Ausgang des dritten D-Flipflops jeweils getrennt mit Eingängen eines UND-Gatters verbunden sind und daß die binären Signale, in die das eingangsseitige qua- &5 ternäre Signal umgeformt werden sollte, vom invertierenden bzw. nichtinvertierenden Ausgang des zweiten D-Flipflops und den Ausgängen des UND- bzw. des ODER-Gatters entnehmbar sind. Bei diesem Umcodierer können bei Verwendung eines anderen einschrittigen Codes durch Wahl der an den Ausgängen des UND-sowie des ODER-Gatters und des zweiten D-Flipflops anstehenden nichtinvertierten und invertierten Signale die ursprünglichen binären Signale zurückgewonnen werden. Es ist dazu nötig, entsprechend der Fig. Ic χ und y zu vertauschen bzw. die invertierten Signale abzugreifen.

Zur Verbesserung der Flankensteilheit und zur Erhöhung der Amplitude der Ausgangssignale ist eine Weiterbildung der Erfindung zweckmäßig, bei der der nichtinvertierende Ausgang des UND-Gatters und der invertierende Ausgang des ODER-Gatters jeweils getrennt mit Eingängen eines vierten Differenzverstärkers verbunden sind, daß ein fünfter Differenzverstärker vorgesehen ist, dessen Eingang jeweils getrennt mit den Ausgängen des zweiten D-Flipflops verbunden sind und daß an den nichtinvertierenden bzw. invertierenden Ausgängen des vierten und fünften Differrizverstärkers die binären Signale entnehmbar sind.

Eine praktische Ausführungsform mit vorteilhaft geringem Aufwand ergibt sich durch die Verwendung eines basisgekoppelten Differenzverstärkers für das UND-Gatter, das ODER-Gatter und den mit diesen verbundenen vierten Differenzverstärker dadurch, daß zur Bildung des UND-Gatters, des ODER-Gatters und des vierten Differenzverstärkers ein erster Multiemitter-Transistor mit zwei Emitteransch'üssen und ein zweiter Transistor vorgesehen sind, deren Basisanschlüsse miteinander und über einen Widerstand mit Bezugspotential verbunden sind, daß der eine Emitteranschluß des ersten Transistors über eine Sperrdiode mit dem invertierenden Ausgang des ersten D-Flipflops und außerdem über einen Widerstand mit einer Quelle für eine Betriebsspannung verbunden ist, daß der zweite Emitteranschluß des ersten Transistors über eine weitere Sperrdiode mit dem nichtinvertierenden Ausgarg des dritten D-Flipflops und außerdem über einen dritten Widerstand mit einer Quelle für negative Betriebsspannung verbunden ist, daß der Emitteranschluß des zweiten Transistors über einen vierten Widerstand mit der Quelle für negative Betriebsspannung und außerdem über eine dritte Sperrdiode mit dem nichtinvertierenden Ausgang des ersten D-Flipflops und über eine vierte Sperrdiode mit dem invertierenden Ausgang des dritten D-Flipflops verbunden ist, daß die Kollektoranschlüsse des ersten und des zweiten Transistors jeweils getrennt über Widerstände mit Bezugspotential verbunden sind und daß außerdem diese Kollektoranschlüsse die Ausgangsanschlüsse des vierten Differenzverstärkers darstellen.

Zur Psgelanpassung bei den gewünschten hohen Schaltgeschwindigkeiten zwischen den eingangsseitigen Differenzverstärker.', und den naehgeschalteten D-Ripflops ist eine praktische Ausführungsform der Erfindung zweckmäßig, bei der die eingangsseitigen Differenzverstärker als emittergekoppelte Differenzverstärker aufgebaut sind und oer Ausgangsanschluß dieses Differenzverstärkers mit dem Kollektoranschluß der mit Referenzspannung verbundenen Verstärkerstufe dta Differenzverstärkers verbunden sind und daß an die Ausgangsanschlüsse jeweils getrennt über einen Emitterfolger die D-Eingänge der nachgeschalteten D-Flipflops angeschlossen sind.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. In der Zeichnung zeigt

F i g. 1 die Zuordnung von Binär- und Quaternärzei-

chen,

F i g. 2 die Prinzipschaltung eines erfindungsgemäßen Umcodierers und

F i g. 3 das detaillierte Schaltbild des Umcodierers nach F i g. 2.

Die Tabellen entsprechend den Fig. la und Ic sind bereits in der Einleitung ausreichend erläutert worden, so daß an dieser Stelle nicht weiter darauf eingegangen wird. Die Fig. Ib dient zur Erläuterung der Fig. 2, die einen Umcodierer im Prinzip zeigt, der am Eingang E anstehende quaternäre Zeichen q in binäre Zeichen χ bzw. χ undy bzw. y umwandelt. Mit dem Signaleingang E des Umcodierers nach F i g. 2 sind drei Signalzweige verbunden, die jeweils eingangsseitig einen Differenzverstärker und ausgangsseitig ein getaktetes D-Flipflop enthalten. Im ersten Zweig ist ein erster Differenzverstärker DVi enthalten, dessen einer Eingang mit dem Signaleingang fund dessen zweiter Eingang mit einer Quelle für eine erste Referenzspannung Ua verbunden ist. Entsprechend sind im zweiten Zweig ein zweiter Differenzverstärker DV2 und im dritten Zweig ein dritter Differenzverstärker DV3 angeordnet, deren einer Eingang jeweils mit dem Signaleingang E und deren anderer Eingang mit einer Quelle für Referenzspannungen Ub bzw. Uc verbunden sind. Diese Referenzspannungen entsprechen den Schwellenspannungen zwischen den einzelnen Amplitudenstufen des quaternären Signals entsprechend Fig. la. Mit den Ausgängen der Differenzverstärker sind die D-Eingänge jeweils zugeordneter D-Flipflops DFi. DF2, DF3 verbunden. Durch diese getakteten D-Flipflops werden aus den Ausgangssignalen der Differenzverstärker wieder annähernd rechteckförmige Impulse geformt. Wie aus der Fig. la hervorgeht, entspricht die Referenzspannung Lfcder niedrigsten Schwelle des Mehrstufensignals zwi-

Schwelle unterschritten ist, wird also von keinem der Differenzverstärker und damit von keinem der D-Flipflops ein Ausgangssignal entsprechend logisch 1 abgegeben. Nach dem Oberschreiten dieser Schwelle, aber ohne daß die weiteren Schwellen überschritten werden, gibt der dritte Differenzverstärker und damit das dritte D-Flipflop DF3 das Ausgangssignal c= 1 ab, so wie dies Fig. Ib zeigt Besitzt das ankommende Mehrstufensignal die Amplitudenstufe II, dann ist auch die Schwellenspannung Ub überschritten, so daß nunmehr auch vom zweiten Differenzverstärker DV2 und vom zweiten D-Fiipflop DF2 ein Ausgangssignal logisch 1 abgegeben wird. In der Fig. Ib hat dann neben dem Ausgangssignal c des dritten D-Flipflops auch das Ausgangssignal b des zweiten D-Flipflops den Wert von logisch 1. Nimmt schließlich das Mehrstufensignal seinen Maximalwert entsprechend der Amplitudenstufe III an, dann wird auch die Schwellenspannung bzw. die Referenzspannung am ersten Differenzverstärker DVl überschritten, so daß nunmehr auch das erste D-Flipflop ein Ausgangssignal a=l abgibt, wie dies auch Fig. Ib zeigt

Bei den Signalen a, b und c handelt es sich zwar auch um binäre Signale, ein Vergleich zwischen Fig. Ib und F i g. la zeigt aber, daß nur das Signal ödem ursprünglichen Signal χ entspricht, während das Signal y aus den Signalen a und c noch zu erzeugen ist Zur Erzeugung dieses Signals dient die Kombination aus dem UND-Gatter und dem ODER-Gatter, die dem ersten und dem dritten D-Flipflop DFi, DF3 nachgeschaltet sind. Dazu ist der eine Eingang des UND-Gatters UND mit dem invertierenden Ausgang des ersten D-Flipflops DFl und der andere Eingang dieses UND-Gatters mit dem nichtinvertierenden Ausgang des dritten D-Flipflops DF3 verbunden. Außerdem ist der eine Eingang des ODER-Gatters ODER mit dem nichtinvertierenden s Ausgang des ersten D-Flipflops und der andere Eingang des ODER-Gatters mit dem invertierenden Ausgang des dritten D-Flipflops DF3 verbunden.

Im Hinblick auf den Einsatz des Umcodierers bei Übertragungsgeschwindigkeiten von einigen 100

ίο MBaud ist eine Verbesserung der Flankensteilheit der erzeugten binären Signale sehr erwünscht. Aus diesem Grunde sind ein vierter und ein fünfter Differenzverstärker DVA, DVS vorgesehen. Die beiden Eingänge des vierten Differenzverstärkers sind jeweils getrennt mit den Ausgängen des UND-Gatters und des ODER-Gatters verbunden. Da von den beiden Gatterausgängen inverse Signale abgegeben werden, ergibt sich eine Gegentaktaussteuerung des vierten DiiieicMZversiärkers, die neben der gewünschten Verbesserung der Flankensteilheit auch zu einer Erhöhung der Amplitude des Ausgangssignals y bzw. y des vierten Differenzverstärkers DVA führt. Die Eingänge des fünften Differenzverstärkers sind mit den Ausgängen des zweiten D-Flipflops DF2 verbunden, so daß sich auch für diesen fünften Differenzverstärker eine Gegentaktansteuerung ergibt, die ebenfalls zur Verbesserung der Flankensteilheit und zur Erhöhung der Amplitude des Ausgangssignals χ bzw. χ des fünften Differenzverstärkers DV 5 führt.

Die Zuordnung zwischen Quatei närzeichen und Binärzeichen kann nun nicht nur entsprechend dem Code Nr. 1 der Tabelle entsprechend F i g. Ic, sondern auch entsprechend einem der anderen Codes Nr. 2 bis 8 vorgenommen worden sein. Zur Umcodierung der Codes 2 bis 4 sind jeweils die inversen Ausgangssignale der Differenzverstärker DVA bzw, DV5 heranzuziehen. Es ist z. B. erkennbar, daß beim Code Nr. 2 gegenüber dem Code Nr. 1 anstelle des nichtinvertierenden Ausgangsanschlusses der invertierende Ausgangsanschluß des fünften Differenzverstärkers DVS zu verwenden ist, während die Beschallung der Ausgänge des vierten Differenzverstärkers unverändert bleibt. Bei Verwendung des Cedes Nr. 3 ist dagegen die Beschallung der Ausgangsanschlüsse des vierten Differenzverstärkers zu vertauschen, während die Beschallung der Ausgangsanschlüsse des fünften Differenzverstärkers unverändert bleibt Beim Code Nr. 4 sind entsprechend die Beschattung jeweils des nichtinvertierenden und des invertierenden Ausgangsanschlusses bei beiden Differenzverstärkern DVA und DVS zu vertauschen.

Die Codes Nr. 5 bis 8 sind durch Vertauschen der Zuordnung von χ undy aus den Codes 1 bis 4 herleitbar. Bei der Umcodierung von Signalen entsprechend den Codes Nr. 5 bis 8 sind deshalb im Vergleich zu den Codes entsprechend Nr. 1 bis 4 die Anschlüsse für χ und y zu vertauschen; in diesen Fällen wird also vom vierten Differenzverstärker DVA das binäre Signal χ bzw. χ und vom Differenzverstärker DV5 das binäre Signal y bzw. ^erzeugt

In der F i g. 3 sind wiederum die eingangsseitigen Differenzverstärker DVi ... DV3 und die nachgeschalteten D-Flipflops DFi ... DF3 erkennbar, wobei an die Ausgänge des ersten und des dritten D-Flipflops DFi, DF 3 über Sperrdioden zur Pegelverschiebung ein aus einem ersten Transistor Tl mit zwei Emitteranschlüssen und einem zweiten Transistor Γ2 gebildeter basisgekoppelter Differenzverstärker angeschlossen ist Dieser basisgekoppelte Differenzverstärker realisiert so-

wohl UND-Gatter als auch ODER-Gatter und vierten Differenzverstärker DV4 nach der F i g. 2.

Die eingangss-iitigen Differenzverstärker DVl, DV2, DVZ sind jeweils nach Art eines emittergekoppelten Differenzverstärkers mit den Transistoren 73, 74, 76 und 77, 78 aufgebaut. Die Transistoren 74, 76, 7? sind dabei basisseitig jeweils an eine Referenzspannun^'squelle angeschlossen, die Referenzspannung Ua liegt bei etwa —2 V, die Referenzspannung Ub liegt bei etwa —2,5 V und die Referenzspannung Uc liegt bei e twa —3 V. Während die Kollektoranschlüsse der Eingangstransistoren jeweils mit Bezugspotential verbunden sind, stellen die Kollektoranschlüsse der mit den Referenzspannungen verbundenen Transistoren die Ausgangsanschlüsse der Differenzverstärker dar, die Kollektoranschlüsse sind außerdem "-ber annähernd gleichgroße Widerstände RT, R 10, R 13 mit Bezugspotential verbunden. Um etwa gleichgroße Ausgangssignale trotz unterschiedlichem Eingangssignalpegel zu erhalten, sind die Emitterwiderstände RS, RH, R 14 abgestuft, wobei R 8 den höchsten und R 14 den niedrigsten Widerstandswert hat.

Zur Pegelanpassung sind in die Verbindung zwischen die Kollektoranschlüsse der Differenzverstärker und die D-Eingänge der D-Flipflops Emitterfolger eingeschaltet, die mittels der Transistoren 79, 710 und TIl und der Widerstände R 9, R 12, R 15 realisiert sind. Die mit einer Quelle für den Schrittakt T verbundenen D-Flipflops sind in integrierter Technik handelsüblich.

An rien nichtinvertierenden Ausgang Q des dritten D-FIipflops DFZ ist über eine erste Sperrdiode 5Dl der eine Emitteranschluß des ersten Transistors Ti angeschlossen, während der zweite Emitteranschluß dieses Transistors über eine zweite Sperrdiode SD 2 an den invertierenden Ausgangsanschluß des ersten D-Flipflops DFl und über einen zweiten Widerstand R 2 mit Betriebsspannung — Ub verbunden ist. Der Emitteranschluß des zweiten Transistors 72 ist über eine dritte Sperrdiode SDZ mit dem nichtinvertierenden Ausgang Q des ersten D-Flipflops Dl sowie über eine vierte Sperrdiode SD 4 mit dem invertierenden Ausgang Q des dritten D-Flipflops DFZ verbunden, bei den Sperrdioden SD1 bis SD 4 handelt es sich um handelsübliche Schottky-Dioden. Außerdem ist der erste Emitteranschluß des Transistors 71 über einen dritten Widerstand R Z und der Emitteranschluß des zweiten Transistors 72 über einen vierten Widerstand Λ 4 mit Betriebsspannung — Ub verbunden. Die Basisanschlüsse der beiden Transistoren 71 und 72 sind miteinander und über einen ersten Widerstand R 1 mit Bezugspotential verbunden, während die Kollektoranschlüsse dieser Transistoren jeweils getrennt über die Widerstände RS bzw. R 6 an Bezugspotential angeschlossen sind. Diese Kollektoranschlüsse stellen gleichzeitig die Ausgangsanschlüsse des vierten Differenzverstärkers DV4 dar, wobei am Kollektoranschluß des Multiemittertransistors 71 das binäre Signal y und am Kollektoranschluß des Transistors T2 das inverse binäre Signal y zu entnehmen ist, wenn vom Graycode ausgegangen wird. Es ist erkennbar, daß die erforderliche UND-Verknüpfung des invertierenden Ausgangs des ersten D-Flipflops und des nichtinvertierenden Ausgangs des dritten D-Flipflops über die beiden Emitteranschlüsse des Transistors 71 erfolgt, während die ODER-Verknüpfung durch die verbindung des nichtinvertierenden Ausgangs des ersten D-Flipflops DFl und des invertierenden Ausgangs des dritten D-Flipflops DFZ am Emitteranschluß des Transistors 72 erreicht wird.

Mit dem nichtinvertierenden Ausgang Q des zweiten D-Flipflops DF2 ist der Basisanschluß eines zwölften Transistors 712 verbunden, mit dem invertierenden Ausgang Q des zweiten D-Flipflops ist der Basisanschluß eines dreizehnten Transistors 713 verbunden; die Emitteranschlüsse dieser beiden Transistoren sind miteinander und über den Widerstand R 18 mit Betriebsspannung -Ub verbunden, so daß sich dadurch der fünfte emittergekoppelte Differenzverstärker DV5

ίο ergibt. Zur Einstellung der Basisvorspannung ist vom Basisanschluß des Transistors 712 ein Widerstand R 16 und vom Basisanschluß des Transistors 713 ein Widerstand Λ 17 gegen Betriebsspannung — Ub geschaltet. Die Kollektoranschlüsse des Transistors 712 und des Transistors 713 sind über gleichgroße Widerstände mit Bezugspotential verbunden, außerdem ist an diesen Kollektoranschlüssen das Signal χ bzw. das Signal χ entnehmbar, sofern von der Zuordnung nach dem Code Nr. 1 der Fig. Ic ausgegangen wird. Bei Verwendung der anderen Codes sind die beschriebenen Vertauschungen der Ausgangsanschlüsse der Differenzverstärker D V4 und DV 5 vorzunehmen.

Hierzu 2 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Umcodierer für digitale Signale hoher Schrittgeschwindigkeit, die nach einem einschrittigen quaternären Code gebildet wurden, in binäre Signale, wobei die Amplitudenstufen der quaternären Signale, ausgehend von der höchsten Amplitudenstufe, durch eine erste, zweite und dritte Schwellenspannung getrennt sind, dadurch gekennzeichnet, daß drei Zweige mit jeweils einem, an den Signaleingang angeschlossenen ersten bis dritten Differenzverstärker (DVl, DV2, DV3) mit nachgeschaltetem getakteten ersten bis dritten D-Flipflop (DF 1, DFZ DF3) vorgesehen sind, daß ein weiterer Eingang des ersten Differenzverstärkers (DVi) mit einer Quelle für die erste Schwellenspannung (Ua) verbunden ist, daß ein weiterer Eingang des zweiten Differenzveriäärkers (DV2) mit einer Quelle für die zweite Sch«eilenspannung (LJb) verbunden ist daß ein weiterer Eingang des dritten Differenzverstärkers (DV3) mit einer Quelle für die dritte Schwellenspannung (Uc) verbunden ist, daß der nichtinvertierende Ausgang des ersten D-Flipflops (DFi) und der invertierende Ausgang des dritten D-Flipflops (DF3) jeweils getrennt mit Eingängen eines ODER-Gatters (ODER) verbunden sind, daß der invertierende Ausgang des ersten D-Flipflops (DFi) und der nichtinvertierende Ausgang des dritten D-Flipflops (DF3) jeweils getrennt mit Eingängen eines UND-Gatters (UND) verbunden sind und daß die binären Signale, in die das eing&iigsseitige quaternäre Signal umgeformt werden sollte, vom invertierenden bzw. nichtinvertierenden Au. gang des zweiten D-Flipflops (DF2) und den Ausgängen des UND- bzw. ODER-Gatters entnehmbar sind.

2. Umcodierer nach Patentanspruch t, dadurch gekennzeichnet, daß der nichtinvertierende Ausgang des UND-Gatters und der invertierende Ausgang des ODER-Gatters jeweils getrennt mit Eingangen eines vierten Differenzverstärkers (DVA) verbunden sind, daß ein fünfter Differenzverstärker (DVS) vorgesehen ist, dessen Eingänge jeweils getrennt mit den Ausgängen des zweiten D-Flipflops (DF2) verbunden sind und daß an den nichtinvertierenden bzw. invertierenden Ausgängen des vierten und fünften Differenzverstärkers die binären Signale entnehmbar sind.

3. Umcodierer nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung des UND-Gatters, des ODER-Gatters und des vierten Differenzverstärkers (DVA) ein erster Multiemitter-Transistor mit zwei Emitteranschlüssen (Tl) und ein zweiter Transistor (T2) vorgesehen sind, deren Basisanschlüsse miteinander und über einen Widerstand mit Bezugspotential verbunden sind, daß der eine Emitteranschluß des ersten Transistors (Tl) über eine Sperrdiode (SD 2) mit dem invertierenden Ausgang (Q) des ersten D-Flipflops und außerdem über einen Widerstand (R 2) mit einer Quelle für eine Betriebsspannung (-Ub) verbunden ist, daß der zweite Emitteranschluß des ersten Transistors (Ti) über eine weitere Sperrdiode (SDi) mit dem nichtinvertierenden Ausgang (Q) des dritten D-Flipflops und außerdem über einen dritten Widerstand (R3) mit einer Quelle für negative Betriebsspannung (-Ub) verbunden ist, daß der Emilteranschluß des zweiten Transistors (72) über einen vierten Widerstand (R A) mit der Quelle für negative Betriebsspannung (-Ub) und außerdem über eine dritte Sperrdiode (SD 3) mit dem nichtinvertierenden Ausgang des ersten D-Flipflops (DFl) und über eine vierte Sperrdiode (SDA) mit dem invertierenden Ausgang (Q) des dritten D-Flipflops (DF3) verbunden ist, daß die Kollektcranschlüsse des ersten und de? zweiten Transistors (Ti, T2) jeweils getrennt über Widerstände (RS, R6) mit Bezugspotential verbunden sind und daß außerdem diese Kollektoranschlüsse die Ausgangsanschlüsse des vierten Differenzverstärkers (DVA) darstellen.

4. Umcodierer nach Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die eingangsseitigen Differenzverstärker(DVl, DV2, DV3) als emittergekoppelte Differenzverstärker aufgebaut sind und der Ausgangsanschluß dieses Differenzverstärkers mit dem Kollektoranschluß der mit Referenzspannung verbundenen Verstärkerstufe des Differenzverstärkers verbunden sind und daß an die Ausgangsanschlüsse jeweils getrennt über einen Emitterfolger die D-Eingänge der nachgeschalteten D-Flipflops (DFl, DF2, DF3) angeschlossen sind.