DE3050252A1

DE3050252A1 - ACTIVE REFRESH CIRCUIT FOR DYNAMIC MOS CIRCUITS

Info

Publication number: DE3050252A1
Application number: DE19803050252
Authority: DE
Inventors: D Wilson
Original assignee: Mostek Corp
Current assignee: CTU of Delaware Inc
Priority date: 1980-02-11
Filing date: 1980-05-22
Publication date: 1982-04-15

Description

PATENTANWÄLTEPATENT LAWYERS

A. GRUNECKERA. GRUNECKER

OPU-tNOOPU-tNO

H. KINKELDEYH. KINKELDEY

DRINGURGENT

W. STOCKMAIRW. STOCKMAIR

D« - ING AeE (CALTECM)D «- ING AeE (CALTECM)

K. SCHUMANNK. SCHUMANN

L)O RER NAT ΓΧΡ1. i-HYSL) O RER NAT ΓΧΡ1. i-HYS

P. H. JAKOBP. H. JAKOB

G. BEZOLDG. BEZOLD

Ofl. RER NAT OPL CHEf.'Ofl. RER NAT OPL CHEf. '

10 MOSTEK CORPORATION10 MOSTEK CORPORATION

Vest Crosby Road
Carrollton, Texas 75°o6
United States of AmericaVest Crosby Road
Carrollton, Texas 75 ° o6
United States of America

8 MÜNCHEN 228 MUNICH 22

MAXlMtLlANSTPASSE 43MAXlMTLLAN ADAPTER 43

P 16 442-57/zw 5. Oktober 81P 16 442-57 / between October 5, 81

Aktive Auffrischungsschaltung für dynamische MOS-Schaltungen Active refresh circuit for dynamic MOS circuits

Background of the invention

Die Erfindung betrifft integrierte dynamische MOSFET-Schaltungen und insbesondere eine aktive Auffrischungsschaltung zur Verwendung in derartigen Schaltungen. The invention relates to dynamic MOSFET integrated circuits and in particular an active refresh circuit for use in such circuits.

Eine Druckschrift, die das Konzept einer dynamischen HOSFET-Schaltung in der Forin eines Speichers mit wahlfreiem Zugriff offenbart, ist die US-PS 4-o 61 999, erteilt am 6. Dezember 1977, für Proebsting. Dieses Patent, das dem Anmelder der vorliegenden Erfindung übertragen wurde, wird in Gänze zum Inhalt dieser Beschrei-3-'^? bv'jg gemacht. Bei diesen dynamischen Speichern mit wahl-One document which discloses the concept of a dynamic HOSFET circuit in the form of a random access memory is U.S. Patent No. 4,061,999, issued December 6, 1977 to Proebsting. This patent, which is assigned to the assignee of the present invention, is incorporated in its entirety into the content of this specification ^. bv'jg made. With these dynamic memories with optional

freiem Zugriff sind eine Vielzahl von kapazitiven Speicherzellen mit einer Vielzahl von Ziffernleitungen gekoppelt, die in Paaren von wahren und komplementären Ziffernleitungen angeordnet sind. Dynamische MOS-Speieher zeichnen sich aus durch die Verwendung kapazitiver Speicherzellen. Der Speicher des Proebsting-Patents hebt sich auch durch die Tatsache hervor, daß während des Lesens der Information aus dem Speicher die Leseverstärker keine direkte Verbindung von der positiven Versorgungsspannung V_DD nach Erde besitzen und somit beträchtlich weniger Leistung verbrauchen als frühere Vorrichtungen. In dem genannten Patent wird eine Schaltung zur Vorladung der Ziffernleitungen auf die volle Drain-Versorgungsspannung beschrieben, so daß beim Lesen von Information aus dem Speicher die Zellen mit hohhem Pegel automatisch auf ein Potential aufgefrischt oder regeneriert werden, das nahe der Drain-Versorgungsspannung liegt. Es wäre wünschenswert, diejenige Ziffernleitung, die nach dem Lesen auf einem hohen Pegel ist, positiv oder aktiv für eine optimale Auffrischung der Zellen mit hohem Pegel auf die volle Drain-Versorgungsspannung zu ziehen.In free access, a plurality of capacitive memory cells are coupled to a plurality of digit lines arranged in pairs of true and complementary digit lines. Dynamic MOS storage devices are characterized by the use of capacitive storage cells. The memory of the Proebsting patent is also distinguished by the fact that while the information is being read from the memory, the sense amplifiers have no direct connection from the positive supply voltage V _DD to ground and thus consume considerably less power than previous devices. That patent describes a circuit for precharging the digit lines to the full drain supply voltage so that when information is read from the memory the high level cells are automatically refreshed or regenerated to a potential close to the drain supply voltage. It would be desirable to pull that digit line which is high after reading to the full drain supply voltage for optimal refreshing of the high level cells.

Frühere Schaltungen zum aktiven Auffrischen von Ziffernzellen auf das Drain-Versorgungs-Potential benötigten eine Kreuzkopplung zwischen der wahren Ziffern- und den Komplementär-Ziffernleitungen, wodurch der Aufbau des. gesamten Speicherchips wesentlich verkompliziert wurde.Earlier circuits for actively refreshing digit cells on the drain supply potential required a cross coupling between the true digit and the Complementary digit lines, as a result of which the structure of the entire memory chip was considerably complicated.

Es ist natürlich ohne weiteres verständlich, daß die einfachste mögliche Schaltungsanordnung auch den kompaktesten Aufbau ermöglicht, was insbesondere bei Speichervorrichtungen mit großer Kapazität von Bedeutung ist. Es ist somit wünschenswert, eine aktive Aufzieh-Schaltung zu schaffen, die mit irgendeinem Punkt längs einer Ziffernleitung verbunden werden kann und die nicht notwendiger Weise mit der entgegengesetzten ZiffernleitungIt is of course readily understandable that the simplest possible circuit arrangement is also the most compact Structure allows, which is particularly important in large capacity storage devices. It is thus desirable to provide an active pull-up circuit that connects to any point along a digit line can and not necessarily be connected to the opposite digit line

* für eine brauchbare Operation in Kreuzkopplung verbunden werden muß.* Linked in cross-coupling for a useful operation must become.

Die aktive Auffrisch-Schaltung gemäß der US-PS 4o 28 557, die für die vorliegende Anmelderin am 7· Juni 1977 auegegeben wurde, vermeidet die Kreuzkopplungsprobleme früherer Schaltungen. Bei der Schaltung gemäß diesen Patents besteht jedoch ein Gleichstrompfad von der V^- Versorgung nach Erde auf der Ziffernleitung mit niedrigem Pegel für eine Zeitdauer nach dem Lesen. Für eine vollständig dynamische Operation sollte ein derartiger Gleichstromweg jederzeit vermieden werden.The active refresh circuit according to US-PS 4o 28 557, which was issued for the present applicant on June 7, 1977, avoids the cross coupling problems of earlier times Circuits. In the circuit of these patents, however, there is a direct current path from the V ^ - Supply to earth on the digit line with low Level for a period of time after reading. For a fully dynamic operation, one should be DC path can be avoided at all times.

Zusammenfassung der Erfindung:
15 Summary of the invention:
15th

Es ist somit ein Ziel der vorliegenden Erfindung, eine verbesserte aktive Auffrischschaltung zur Verwendung mit einer dynamischen MOSJFET-Schaltung einschließlich Speichern mit wahlfreiem Zugriff zu schaffen. 20It is thus an object of the present invention to provide an improved active refresh circuit for use with the a dynamic MOSJFET circuit including memories create with random access. 20th

Ein anderes Ziel der Erfindung besteht in der Schaffung einer aktiven Auffrischschaltung, die bei Verwendung für dynamische Speicher mit wahlfreiem Zugriff nur eineAnother object of the invention is to provide an active refresh circuit which, in use only one for dynamic random access memory

Kopplung mit der auffrischenden Ziffernleitung erfordert. 25Requires pairing with the refreshing digit line. 25th

Ein weiteres'Ziel der Erfindung ist es, eine aktive Auffrischschaltung zu schaffen, bei der niemals ein Gleichstromweg von der Stromversorgung nach Erde hergestelltAnother aim of the invention is to provide an active refresh circuit to create in which a direct current path from the power supply to earth is never established

wird.
30will.
30th

Ein noch weiteres Ziel der vorliegenden Erfindung besteht darin, eine aktive Auffrischschaltung für eine dynamische Schaltung zu schaffen, die eine Auffrischung eines dynamischen Knotens auf die volle Drain-Versor-Yet another object of the present invention is to provide an active refresh circuit for a to create dynamic circuit that is a refresher of a dynamic node to the full drain supply

gungsspannung ermöglicht.voltage allows.

Eine aktive Auffrischschaltung' gemäß der vorliegenden Erfindung besitzt einen zwischen eine Drain-Versorgungsspannungsquelle und einen dynamischen Knoten geschalteten ersten Transistor, einen zweiten Transistor, dessen Source-Elektrode mit einer Gate-Elektrode des ersten Transistors verbunden ist, einen zweiten Transistor, dessen Source-Elektrode mit dem dynamischen Knoten verbunden ist und dessen Drain-Elektrode mit der Gate-Elektrode des zweiten Transistors verbunden ist, und Steuermittel, die die Gate-Elektrode des zweiten Transistors auf ein Potential nahe der Drain-Versorgungsspannung vorlegt, dann, nachdem der Zustand des dynamischen Knotens erstellt wurde, ein Bezugspotential an die Gate-Elektrode des dritten Transistors anlegt und dann ein Potential nahe der Drain-Versorgungsspannung an die Drain-Elektrode des zweiten Transistors anlegt. Die Schaltung bewirkt ein automatisches Auffrischen des dynamischen Knotens auf ein hohes Potential, wenn der dynamische Knoten über dem Bezugspotential liegt. Ist der dynamisehe Knoten auf Erdpotential, dann ist die Auffrischschaltung inaktiv und bietet somit keinen Weg von der . Drain-Versorgungsquelle nach Erde.An active refresh circuit according to the present invention Invention has a between a drain supply voltage source and a dynamic node connected first transistor, a second transistor, whose Source electrode with a gate electrode of the first Transistor is connected, a second transistor whose source electrode is connected to the dynamic node and whose drain electrode is connected to the gate electrode of the second transistor, and control means, the gate electrode of the second transistor to a potential near the drain supply voltage then, after the state of the dynamic node has been established, a reference potential to the gate electrode of the third transistor and then a potential near the drain supply voltage to the drain electrode of the second transistor applies. The circuit causes the dynamic to be refreshed automatically Node to a high potential if the dynamic node is above the reference potential. Is the dynamic If the node is at ground potential, the refresh circuit is inactive and therefore offers no way out of the . Drain supply source to earth.

Beschreibung der Zeichnungen:Description of the drawings:

Die vorliegende.Erfindung kann besser verstanden werden, durch Lesen der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen, in denenThe present invention can be better understood by reading the following detailed description of the preferred embodiments with reference on the attached drawings in which

Pig. 1 eine schematische Veranschaulichung zweier aktiver Auffrischschaltungen gemäß der vorliegenden Erfindung darstellt, die mit einem Teil eines dynamischen MOSFET-Speichers mit wahlfreiem Zugriff verbunden ist, der in Blockschaltbildform veranschaulicht ist.Pig. 1 is a schematic illustration of two active refresh circuits in accordance with the present invention represents associated with part of a MOSFET dynamic random access memory which is illustrated in block diagram form.

Fig. 2 ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise nach Pig. 1 darstellt,2 shows a timing diagram to illustrate the mode of operation after Pig. 1 represents

Jig. 3 ein Zeitdiagramm der Arbeitsweise einer geringfügig abgewandelten Version der Schaltung nach Fig. 1 zeigt undJig. 3 is a timing diagram of the operation of a minor modified version of the circuit of Fig. 1 shows and

Fig. 4 ein schematisches Blockschaltbild zweier aktiver Auffrischschaltungen gemäß der vorliegenden Erfindung zeigt die mit einer dynamischen Ausgangsstufe einer MOS-Schaltung verbunden sind,4 shows a schematic block diagram of two active ones Figure 11 shows refresh circuits according to the present invention with a dynamic output stage connected to a MOS circuit,

Beschreibung; der bevorzugten AuaführunKsbeiBpiele; Description; d he BEV orzugten AuaführunKsbeiBpiele;

In Fig. 1 ist eine zwei aktive Auffrischschaltungen 1oIn Fig. 1, one is two active refresh circuits 1o

und 11 gemäß der vorliegenden Erfindung aufweisende Schaltung veranschaulicht, die mit wahren und komplementären Ziffernleitungen ver bunden sind, die eine einzige Spalte einen dynamischen PiOSEET-Speichers mit wahlfreiemand FIG. 11 illustrates circuitry comprising circuitry in accordance with the present invention included with true and complementary digit lines are connected that have a single column dynamic PiOSEET memory with optional

°^ Zugriff gemäß der vorgenannten US-PS 4o 61° ^ Access according to the aforementioned US-PS 4o 61

bilden. Die wahre Ziffernleitung 12 entsprichtform. The true digit line corresponds to 12

der mit DL. "bezeichneten Leitung, während die komplementäre Ziffernleitung 14 der Leitung LL"' in dem vorgenannten Patent entspricht. Die Speicherzellen 16 und 18 entsprechen den verschiedenen Speicherzellen, wie sie in der genannten Patentschrift veranschaulicht sind, einschließlich einer Blindzelle, wie sie für jede Ziffernleitung vorgesehen ist. Ein Leseverstärker 2o ist mit den Ziffernleitungen 12 und 14 verbunden und ist von der dynamischen Bauweise vorzugsweise identisch zu demjenigen der in der genannten Patentschrift veranschaulicht ist. Ein Halteeingang 22 zu dem Leseverstärker 2o dient zur Aktivierung des Verstärkers für ein Auslesen des Zustands einer für diesen Zweck adressierte^ Speicherzelle. Vorladungsschaltungen 24 dienen zum Anlegen eines Anfangsbezugspotentials, im allgemeinen des vollen Drain-Versorgungspotentials, an die Ziffernleitungen vor der Aktivierung des Leseverstärkers 2o, und gleichenthe one with DL. "designated line, while the complementary digit line 14 of line LL "' in the aforementioned patent. The memory cells 16 and 18 correspond to the different ones Memory cells as illustrated in the referenced patent, including one Dummy cell as provided for each digit line. A sense amplifier 2o is connected to the digit lines 12 and 14 connected and is from the dynamic Construction preferably identical to that illustrated in the cited patent is. A hold input 22 to the sense amplifier 2o is used to activate the amplifier for reading out the status of a memory cell addressed for this purpose. Precharge circuits 24 are used to create an initial reference potential, generally of the full drain supply potential, to the digit lines before the Activation of the sense amplifier 2o, and the same

²^ vorzugsweise denjenigen, die in der genannten Patentschrift gezeigt sind. Eine Schaltungsanordnung zur Abgabe von Taktpotentialen, die über das Drain-Versorgungspotential um zumindest einen Schwellwert hinausgehen, werden in dem genannten Patent beispielsweise in Fig. 2 gezeigt und beschrieben und ermöglichen eine Vorladung der Ziffernleitungen auf das volle Drain-Versorgungspotential und eine derartige Schaltung wird auch bei der vorliegenden Erfindung für die Abgabe von Taktpotentialen verwendet, die größer als der Drainversorgungspegel sind. ² ^ preferably those shown in the cited patent. A circuit arrangement for outputting clock potentials which go beyond the drain supply potential by at least a threshold value is shown and described in the cited patent, for example in FIG used in the present invention for the delivery of clock potentials which are greater than the drain supply level.

Wie in dem Proebsting-Patent beschrieben, ermöglichen die Vorladungsschaltungen 24 ein Vorladen der Ziffernleitungen 12 und 14 auf das volle Drain-Versorgungspotential Vp-Q. Wird ein hoher Pegel in eine der mit den Leitungen 12 oder 14 verbundenen Speicherzellen eingeschrieben, dann wird diese ZelleAs described in the Proebsting patent, enable precharge circuits 24 precharge digit lines 12 and 14 to the full drain supply potential Vp-Q. Will a high level turn into a of the memory cells connected to lines 12 or 14, then that cell is

normalerweise auf einen Schwellenwert unterhalb des Drainversorgungspotentials aufgeladen. Mit der Zeit verringert sich jedoch dieses Potential zu einem gewissen Ausmaß allmählich. Deswegen wird beim Lesen einer einen hohen Pegel speichernden bestimmten Zelle das Potential etwas geringer sein als das Potential auf der betreffenden, mit dieser Zelle verbundenen Ziffernleitung 12 oder 14-. Aus verschiedenen Gründen wird in dem Lesezyklus das Potential auf der Ziffernleitung etwas unterhalb des V-Q-Q-Potentials liegen', wenn der Lesezyklus beendet ist. In dem Proebsting-Patent erfolgt das Auffrischen einer Zelle gleichzeitig mit dem Lesen dieser Zelle, so daß beim Auslesen einer Zelle mit einem hohen Pegel diese auf das Potential auf der betreffenden Ziffernleitung 12 oder 14 aufgefrischt wird, das vorhanden ist, wenn die Ablesung beendet ist oder auf ein V^-Potential, das unterhalb einem Schwellenwert liegt, je nachdem, welcher Wert niedriger ist. Pur die beste Arbeitsweise ist es vorzuziehen, die hohe Ziffernleitung auf den V-ηρ-Pegel nach dem Lesen hinaufzuziehen, um ein optimales Auffrischen zu gewährleisten.normally to a threshold value below the drain supply potential charged. Over time, however, this potential diminishes to some extent gradually. Therefore, when a certain cell storing a high level is read, the potential becomes be slightly lower than the potential on the relevant digit line 12 or connected to this cell 14-. For various reasons, the Potential on the digit line a little below the V-Q-Q potentials are 'when the read cycle is finished. In the Proebsting patent, the refresh of a cell occurs simultaneously with the reading of that cell, so that when reading out a cell with a high level, this is set to the potential on the relevant digit line 12 or 14 is refreshed, which is present when the reading is finished or to a V ^ potential, that is below a threshold, whichever is lower. Pure the best way of working it is preferable to pull the high digit line up to the V-ηρ level after reading in order to obtain an optimal Ensure freshening up.

Die Beschreibung der aktiven Auffrischschaltungen 1o und 11 gemäß der vorliegenden Erfindung erfolgt nun unter Bezugnahme auf die Schaltung 1o, die mit der Ziffernleitung 12 verbunden ist, obwohl die Schaltung 11, die mit der Leitung 1A- verbunden ist, identisch ist. Ein erster MOS-Transistor 26 besitzt eine Source-Elektrode, die mit der Ziffernleitung 12 verbunden ist sowie eine mit der positiven Spannungsversorgung V-Jy₀ verbundene Drain-Elektrode. Der Transistor 26 besitzt ferner eine Gate-Elektrode 28 zur Steuerung der Auffrischung der Zifiernleitung 12 von der V^₀- Versorgung. Ein zweiter MOE-Transistor 3o besitzt eine Source-Elektrode, die mit der Gate-Elektrode 28 verbunden ist, sowie eine Drain-Elektrode, die mit einem getakteten Bezugsspannungssignal beschickt wird, das mit ty bezeichnet ist. Der Transistor Jo besitzt eine Gate-Elektrode 32, die in der Auffrischschaltung 1o auch einen fließenden Vorladungsknoten bildet. Ein dritter Transistor 34 besitzt eine Source-Elektrode, die mit der Ziffernleitung 12 verbunden ist,sowie eine Drain-Elektrode, die an die Gate-Elektrode 32 angeschlossen ist. Der Transistor J4 hat eine Gate-Elektrode 36, die mit einem zweiten getakteten Bezugssignal beschickt wird, das mit01 bezeichnet ist. Ein vierter MOS-Transistor 38 hat seine Source-Elektrode mit der Gate-Elektrode J>2 verbunden, während seine Drain-Elektrode anThe description of the active refresh circuits 1o and 11 according to the present invention will now be made with reference to the circuit 1o connected to the digit line 12, although the circuit 11 connected to the line 1A- is identical. A first MOS transistor 26 has a source electrode which is connected to the digit line 12 and a drain electrode _{which is connected to the positive voltage supply V-Jy 0.} The transistor 26 also has a gate electrode 28 for controlling the refresh of the digit line 12 from the V ^ ₀ supply. A second MOE transistor 3o has a source electrode, which is connected to the gate electrode 28, and a drain electrode, which is supplied with a clocked reference voltage signal, which is denoted by ty. The transistor Jo has a gate electrode 32 which also forms a flowing precharge node in the refresh circuit 1o. A third transistor 34 has a source electrode which is connected to the digit line 12 and a drain electrode which is connected to the gate electrode 32. The transistor J4 has a gate electrode 36 which is supplied with a second clocked reference signal, which is designated 01. A fourth MOS transistor 38 has its source electrode connected to the gate electrode J> 2 while its drain electrode is connected to

die positive Spannungsversorgung Y^ angeschlossen ist. Die Gate-Elektrode 4o des Transistors 38 ist mit einer Quelle für ein drittes getaktetes Signal, bezeichnet mit PC, zur Vorladung verbunden. Die Auffrischschaltung 11 ist mit der Ziffernleitung 14 verbunden und ist identisch mit der Schaltung 1o, wobei ihre verschiedenen Elemente Bezugszeichen tragen, die gegenüber den Bezugszeichen der Schaltung 1o um eins erhöht sind.the positive voltage supply Y ^ is connected. The gate electrode 40 of transistor 38 is connected to a source of a third clocked signal, labeled PC, for precharge. The refresh circuit 11 is connected to the digit line 14 and is identical to the circuit 1o, its various elements having reference numerals which are increased by one compared to the reference numerals of the circuit 1o.

Die Arbeitsweise der Auffrischschaltungen gemäß Fig.- 1 wird nun unter Bezugnahme auf das Zeitdiagramm der Fig. 2 beschrieben. Der erste Schritt bei der bevorzugten Arbeitsweise der Schaltung besteht in einer Vorladung der Gate-Elektrode 32 auf eine Spannung vorzugsweise auf oder innerhalb eines Schwellwerts der Drain-Versorgungsspannung V-pjj. Dies wird durch Erzeugung eines Vorladungssignals PC ermöglicht, das in Fig. 2 als Spannungs/Zeitkurve 42 angegeben ist. Zu Beginn des Zyklus ist diese Spannung auf einem Pegel vorzugsweise gleich oder oberhalb der Drain-Versorgungsspannung plus einem Schwellwert, d.h., auf V-Jy₀ + Vm. Bei Anlegen dieser Spannung an die Gate-Elektrode 4o koppelt der Transistor 38 die volle Vjj-q-Versorgungsspannung an den Vorladungsknoten bzw. die Gate-Elektrode 32. Sind der Knoten 32 und die Ziffernleitungen 12 undi4 geeignet vorgeladen, dann kehrt das PC - Signal zum Zeitpunkt 44 auf Erdpotential zurück, wodurch der Knoten 32 isoliert wird.The operation of the refresh circuits of FIG. 1 will now be described with reference to the timing diagram of FIG. The first step in the preferred operation of the circuit is to precharge gate electrode 32 to a voltage preferably at or within a threshold of drain supply voltage V-pjj. This is made possible by generating a precharge signal PC, which is indicated in FIG. 2 as voltage / time curve 42. At the beginning of the cycle this voltage is at a level preferably equal to or above the drain supply voltage plus a threshold, ie, at V-Jy ₀ + Vm. When this voltage is applied to gate electrode 4o, transistor 38 couples the full Vjj-q supply voltage to precharge node or gate electrode 32. If node 32 and digit lines 12 and i4 are suitably precharged, the PC signal returns back to ground potential at time 44, isolating node 32.

Die zweite Spannungszeitkurve 46 der Fig. 2 ist mit LATCH bezeichnet und entspricht dem an den Halteeingang 22 des Leseverstärker 2o angelegten Signal. Das LATCH-Signal beginnt durchwegs den Zyklus mit einem Spannungspegel, der dem Vorladungsspannungspegel ^νβΤ£ΤΦ ^der Zi leitungen. Im allgemeinen ist es erwünscht, daß Vtj-i-γτφ gleich ist Vjjj,, aber in vielen Schaltungen ist dieserThe second voltage-time curve 46 of FIG. 2 is labeled LATCH and corresponds to the signal applied to the hold input 22 of the sense amplifier 2o. The LATCH signal begins the cycle with a voltage level that ^{corresponds to the} ^{precharge voltage level ν} βΤ £ ΤΦ of the Zi lines. In general, it is desirable that Vtj-i-γτφ be equal to Vjjj ,, but in many circuits it will be

Vert um einen Schwellwert niedriger als der Drainversorgungspegel, während in anderen Schaltungen dieser Wert etwa der Hälfte des Drain-Versorgungspegels entspricht. In jedem Fall wird der Leseverstärker 2o aktiviert, wenn das Haltesignal zum Zeitpunkt 48 im allgemeinen mit einer geregelten Geschwindigkeit auf den Nullspannungspegel heruntergezogen wird. Tritt dies auf, dann wird eine der Ziffernleitungen 12 oder 14 auf Erde gezogen, während die andere im wesentlichen auf dem vorgeladenen Pegel "bleibt.Vert is a threshold lower than the drain supply level, while in other circuits this value corresponds to about half the drain supply level. In any case, the sense amplifier 2o is activated when the hold signal at time 48 generally with a controlled speed is pulled down to the zero voltage level. When this occurs, one of the Digit lines 12 or 14 pulled to ground while the other remains substantially at the precharged level.

I¹Ur Zwecke der Beschreibung wird angenommen, daß die Ziffernleitung 12 auf hohem Pegel bleibt, während die Ziffernleitung 14 auf Erdpotential gezogen wird. Während bei dieser bevorzugten Ausführungsform das Vorladungssignal PC vor dem Haltesignal auf Erdpotential gebracht wird, ist ersichtlich, daß dies nicht wesentlich ist, insoweit die Gate-Elektrbde 4o des Transistros 38 betroffen ist und daß diese Reihenfolge auch umgekehrt sein kann.I ^{1 For} purposes of description, it will be assumed that digit line 12 remains high while digit line 14 is pulled to ground potential. While in this preferred embodiment the precharge signal PC is brought to ground potential before the hold signal, it can be seen that this is not essential as far as the gate electrode 40 of the transistor 38 is concerned and that this sequence can also be reversed.

Auf jeden Pail wird, nachdem die Gate-Elektrode 32 vorgeladen und dann fließen gelassen wurde und die Ziffernleitungen 12 und 14 ihre nach dem Lesen auftretende Spannungspegel erreicht haben, das Bezugssignal 1, das durch die Kurve 5o der Pig. 2 angezeigt ist, auf einen Bezugsspannungspegel zum Zeitpunkt 52 angehoben. Der Pegel ."Vütto braucht keine besondere genaue Spannung zu sein, sondern muß nur größer sein als ein Schwellwert oberhalb Erdpotential und geringer als der Vorladungsspannung spegel V-QjQjm plus einem Schwellwert. In den The gate electrode 32 is then precharged on each pail and then flowed and digit lines 12 and 14 their occurring after reading Voltage level have reached the reference signal 1, which is indicated by the curve 5o of the Pig. 2 is displayed on one Reference voltage level raised at time 52. Of the Level. "Vütto does not need a particularly precise voltage but must only be greater than a threshold value above ground potential and less than the precharge voltage level V-QjQjm plus a threshold value. In the

meisten Fällen liegt ein geeigneter Pegel in der Größenordnung zweier Schwellwerte über Erde, welcher Pegel sehr leicht auf dem Chip erzeugt werden kann. Beim Anheben des Signals 1 auf den V-n-p-o-Pegel wird der Vorladungsknoten 32 entweder unbeeinflußt gelassen oder aber auf Erdpotential entladen, abhängig von der Spannung aufIn most cases, a suitable level is on the order of two thresholds above ground, which level can be generated very easily on the chip. When signal 1 is raised to the V-n-p-o level, it becomes the precharge node 32 either left unaffected or discharged to ground potential, depending on the voltage

der betreffenden Ziffernleitung. In diesem Beispiel war angenommen worden, daß die Ziffernleitung 12 auf hohem Pegel, also VjyQ geblieben ist und somit höherliegt als das Signal an der Gate-Elektrode 36, so daß keine Entladung des Knotens 32 auftritt. Bezüglich des Knotens 33 zeigt sich, daß für die Auffrischschaltung 11 der Vorladungsknoten gegen Erde hin entladen wird, da die Ziffernleitung 14- auf einem Null-Spannungspegel liegt, wenn die Ziffernleitung 12 hohen Pegel führt.the relevant digit line. In this example, it was assumed that digit line 12 was high Level, i.e. VjyQ has remained and is therefore higher than the signal at gate electrode 36 so that discharge of node 32 does not occur. Regarding node 33 it can be seen that for the refresh circuit 11, the precharge node is discharged to earth, since the digit line 14- is at a zero voltage level when digit line 12 is high.

Der letzte Schritt in dem Auffrischzyklus tritt auf, wenn das durch Kurve ^A- in Fig. 2 dargestellte Signal 2 auf einen hohen Spannungspegel vorzugsweise zumindest V-^-Q + Vm wie beim Zeitpunkt 56 angegeben, angehoben wird.The last step in the refresh cycle occurs when the signal 2 represented by curve ^ A- in FIG. 2 is raised to a high voltage level, preferably at least V - ^ - Q + Vm as indicated at time 56.

Da bei der Auffrischschaltung 1o der Vorladungsknoten 32 zu demjenigen Zeitpunkt, zu dem das Signal 2 auf hohen Pegel ging, ein Potential bei oder nahe V^-p führte, wird. das Signal 2 über die Gate-Elektrode 28 des Transistors · 26 gekoppelt. Die Gate-Elektrode 32 ist zu diesem Zeitpunkt fließend (schwebend, ohne festes Potential) und die kapazitive Kopplung zwischen dem Kanal des Transistors 3o und der Gate-Elektrode 32 hebt das Potential an der Gate-Elektrode 32 ausreichend über die Drain-Versorgungsspannung an. Als Ergebnis dieses Anhebens wird das volle Potential dos Signals 2, das vorzugsweise zumindest einen Schwellwert um die Drainversorgungsspannung liegt, an die Gate-Elektrode 28 des Transistors 26 angelegt. Der Transistor 26 frischt somit die Ziffernleitung 12 auf den vollen V^ - Pegel auf. Bei denjenigen Anwendungen, beiSince in the refresh circuit 1o the precharge node 32 at the point in time at which the signal 2 is high Level went, a potential at or near V ^ -p led will. the signal 2 is coupled across the gate electrode 28 of the transistor x 26. The gate electrode 32 is at this time flowing (floating, without fixed potential) and the capacitive coupling between the channel of the transistor 3o and the gate electrode 32 raises the potential at the gate electrode 32 sufficiently above the drain supply voltage at. As a result of this increase, the full potential of the signal 2, which is preferably at least one Threshold value is around the drain supply voltage, applied to the gate electrode 28 of the transistor 26. The transistor 26 thus refreshes the digit line 12 on the full V ^ level. In those applications where

denen die Ziffernleitungen für ein Aufladen auf einen Wert bemessen sind,, der nur V_DD weniger einem Schwell wert beträgt, braucht der Pegel des Signals 2 nur den V-n-T-j - Pegel erreichen.where the digit lines are dimensioned for charging to a value that is only V _DD less than a threshold value, the level of signal 2 only needs to reach the VnTj level.

Vährend der Transistor 26 zur Auffrischung der Ziffernleitung 12 leitet, besteht keine Verbindung zwischen derDuring the transistor 26 to refresh the digit line 12 conducts, there is no connection between the

Leitung 12 nach Erde, so daß kein Gleichspannungsabfall stattfindet. Während die Leitung 14 durch den Leseverstärker 2o auf Erdpotential gehalten wird, wird andererseits der Transistor 27 nichtleitend geschaltet, da der Vorladungsknoten oder die Gate-Elektrode 33 über den Transistor 35 gegen Erde hin entladen wurde, so daß das Signal 2 die Gate-Elektrode 29 nicht erreichen und somit auch den Transistor 27 nicht leitend schalten kann. Da der Transistor 27 nicht leitend geschaltet ist, besteht kein Gleichstromweg in der Auffrischschaltung 11, die mit der Ziffernleitung 14 mit niedrigem Pegel verbunden ist.Line 12 to earth, so that no DC voltage drop takes place. On the other hand, while line 14 is held at ground potential by sense amplifier 2o the transistor 27 switched to non-conductive, since the precharge node or the gate electrode 33 via the Transistor 35 was discharged to ground, so that the signal 2 does not reach the gate electrode 29 and thus also the transistor 27 can not turn conductive. Since the transistor 27 is not switched on, there is no DC path in the refresh circuit 11 connected to the digit line 14 of low level is.

Während für jede der aufgeteilten Ziffernleitungen die Leitungen 1o und 14 zwei der Auffrischschaltungen verwendet werden, ist ersichtlich, daß die Arbeitsweise ,jeder Auffrischschaltung 1o und 11 voneinander unabhängig ist. Die Funktion jedes Paares ist in jedem Falle offensichtlich komplementär; dies geht jedoch auf die Tatsaehe zurück, daß die Zustände der Ziffernleitungen 12 und 14 immer komplementär zueinander während des Lesezykluses sind. Es besteht kein Erfordernis einer direkten Verbindung der Auffrischschaltungen 1o und 11 zu beiden Ziffernleitungen, um eine korrekte Arbeitsweise zu erhalten. 25While for each of the divided digit lines the Lines 1o and 14 of two of the refresh circuits are used, it can be seen that the operation of each refresh circuit 1o and 11 is independent of one another is. The function of each pair is obviously complementary in each case; however, this is a matter of fact back that the states of the digit lines 12 and 14 are always complementary to each other during the read cycle are. There is no need to directly connect the refresh circuits 1o and 11 to both digit lines, to get a correct way of working. 25th

Wie zuvor ausgeführt, werden die Vorladungsknoten 32 und 33 anfänglich auf ein Potential nahe dem Drain-Versorgungspegel V-Q-rj angehoben. Vorzugsweise werden die Knoten auf die volle Drain-Versorgungsspannung V^ vorgeladen.As previously stated, the precharge nodes 32 and 33 is initially raised to a potential near the drain supply level V-Q-rj. Preferably the knots precharged to the full drain supply voltage V ^.

Dies kann durch ein Vorladungssignal PC mit einem Pegel von zumindest V^^ plus einem Schwellwert erreicht werden. Eine Taktgeneratorschaltung mit mitlaufender Ladespannung (Bootstrapped) etwa eine Schaltung gemäß Fig. 2 der vorgenannten Patentschrift US-PS 4o 61 999 wird für diese Zwecke vorgezogen, obgleich auch andere ähnliche Schal-This can be achieved by a precharge signal PC with a level of at least V ^^ plus a threshold value. A clock generator circuit with running charging voltage (bootstrapped), for example a circuit according to FIG. 2 of the aforementioned Patent specification US-PS 4o 61 999 is preferred for these purposes, although other similar scarf

A$A $

' tungen geeignet sind. Eine ähnliche Anordnung wird vorzugsweise zur Erzeugung des Bezugssignals 2 verwendet, wo es erforderlich ist, die volle V-p-rj-VersorgungHspannung an die Ziffernleitungen 12 und 14· anzukoppeln. Hit dom Anheben (Bootstrapping) der Gate-Elektrode 3<° beim Ansteigen des Spannungspegels des Signals 2, kann die Schaltung so ausgelegt werden, daß sie richtig funktioniert, auch wenn das Vorladungssignal PC nur auf der Drain-Versorgungsspannung liegt,, so daß der Vorladungspegel an den Gate-Elektroden 32, 33 einen Schwellenwert unterhalb V^-q liegt.are suitable. A similar arrangement is preferred used to generate the reference signal 2, where required, the full V-p-rj supply Hvoltage to the digit lines 12 and 14 · to be coupled. Hit dom Raising (bootstrapping) the gate electrode 3 <° when rising the voltage level of signal 2, the circuit can be designed to work properly, even if the precharge signal PC is only at the drain supply voltage, so that the precharge level at the gate electrodes 32, 33 is a threshold value below V ^ -q.

Wenn die Vorladungsschaltungen 24 die Ziffernleitungen 12 und 14- auf die volle Drainversorgungsspannung V-^-q ^ oder auf die Drain-Versorgungsspannung minus einem Schwellenwert vorladen, dann können die Transistoren 38 und 39 aus der Auffrischschaltung 1o und 11 weggelassen werden und eine korrekte Arbeitsweise kann erzielt werden durch Modifikation des Signals 1. Diese Funktionsweise der Schaltung wird unter Bezugnahme auf das Zeitdiagramm der Figur 3 beschrieben. In Figur 3 ist das LATCH-Signal durch Kurve 4-6 und das Signal 2 durch Kurve 54- dargestellt, die identisch mit den Kurven in Figur 2 sind. Das durch Kurve 58 angezeigte Signal 1 in Figur 3 zeigt sich als die Zusammensetzung der Signale PC und 1 gemäß Figur 2. Insbesondere beginnt die Kurve 58 den Zyklus mit einem hohen Pegel vorzugsweise um einen Schwellenwert über dem Drain-Versorgungspegel. Zum Zeitpunkt 6o entsprechend dem Zeitpunkt 4-4· in. Fig. 2 fällt das Sig-When the precharge circuits 24 the digit lines 12 and 14- to the full drain supply voltage V - ^ - q ^ or precharge to the drain supply voltage minus a threshold value, then the transistors 38 and 39 can be omitted from the refresh circuits 1o and 11, and correct operation can be achieved by modifying signal 1. This operation of the circuit is illustrated with reference to the timing diagram of Figure 3 described. In Figure 3, the LATCH signal is through curve 4-6 and signal 2 is through curve 54, which are identical to the curves in FIG. Signal 1 indicated by curve 58 in FIG. 3 is shown as the composition of signals PC and 1 according to FIG. 2. In particular, curve 58 begins the cycle with a high level preferably by a threshold above the drain supply level. At the time 6o corresponding to the time 4-4 in. Fig. 2, the signal falls

nal 1 auf Erdpotential. Zum Zeitpunkt 62 entsprechend dem Zeitpunkt 52 in Figur 2, steigt das Signal 1 wiederum zurück auf ein Bezugspotential, das das gleiche sein kann wie es in Figur 2 angezeigt ist. Am Ende des Zyklus kehrt die Kurve 58 auf einen hohen Potentialpegsl zumnal 1 to earth potential. Correspondingly at time 62 At time 52 in FIG. 2, signal 1 rises again back to a reference potential, which can be the same as that indicated in FIG. At the end of the cycle the curve 58 returns to a high potential level

Zeitpunkt 64- zurück«Point in time 64- back «

Die Punktion der Schaltungen 1o und 11 ohne Transistoren 38 und 39 und gemäß dem Zeitdiagramm der Figur 3 "beginnt während des von den Schaltungen 24 in Figur 1 erzeugten Vorladungszyklus. Wenn die Schaltungen 24 die Ziffernschaltungen 12 und 14 auf oder nahe der V-^-Versorgungsspannung halten, schaltet das Signal 1 Transistoren 34 und 35 leitend, um die Gate-Elektrode 32 und 33 auf den Ziffernleitungs-Vorladungspegel vorzuladen. Wenn die Ziffernleitungen auf den vollen V^-Pegel vorgeladen werden, sollte vorzugsweise das Signal 1 zumindest einen Wert Vjyß + einem Schwellenwert erreichen. Werden die Ziffernleitungen nur auf V^_D - einem Schwellenwert vorgeladen, dann braucht das Signal 1 nur den V^-Versorgungspegel erreichen. Zum Zeitpunkt 6o geht das Signal 1 auf Erdpotential, wodurch die Vorladungsknoten 32 und 33 isoliert werden. Die Arbeitsweise nach diesem Zeitpunkt ist im wesentlichen identisch zu der vorherbeschriebenen Arbeitsweise. Das heißt, daß zum Augenblick 48 das Haltesignal gegen Erdpotential geht und bewirkt, daß der Leseverstärker 2o den Zustand der Ziffernleitung 12 oder 14 zugeordneten Speicherzelle feststellt. Hiernach kehrt das Signal 1 auf den Bezugspotentialpegel V-mrj, zurück, was bewirkt, daß der Transistor y\ oder 35 den Knoten 32 oder 33 gemäß dem Zustand der Potentiale auf den Ziffernleitungen 12 und 14 entlädt. Als nächster Punkt in dem Ablauf steigt zum Zeitpunkt 56 das Signal 2 auf den hohen Pegel an und bewirkt das "Bootstrapping" eines der vorgeladenen Knoten 32 und 33 unter leitend Schaltung entweder des Transistors 26 oder 27, wodurch die entsprechende Ziffernleitung 12 oder 14 auf den vollen Drain-Versorgungspegel V-QJ-) oder bei einigen Anwendungen auf V-q-q weniger einem Schwellenwert gezogen wird.The puncture of the circuits 1o and 11 without transistors 38 and 39 and according to the timing diagram of FIG. 3 "begins during the precharge cycle generated by the circuits 24 in FIG. Holding supply voltage, signal 1 turns on transistors 34 and 35 to precharge gate electrodes 32 and 33 to the digit line precharge level. If the digit lines are precharged to the full V ^ level, signal 1 should preferably have at least a value Vjys If the digit lines are only precharged to V ^ _D - a threshold, then signal 1 need only reach the V ^ supply level At time 60, signal 1 goes to ground potential, thereby isolating precharge nodes 32 and 33. The procedure after this point in time is essentially identical to the procedure previously described, that is to say that at moment 48 the hold design al goes to ground potential and causes the sense amplifier 2o to determine the state of the memory cell assigned to the digit line 12 or 14. After this, the signal 1 returns to the reference potential level V-mrj, which causes the transistor y 1 or 35 to discharge the node 32 or 33 according to the state of the potentials on the digit lines 12 and 14. As the next point in the sequence, signal 2 rises to the high level at time 56 and causes the "bootstrapping" of one of the precharged nodes 32 and 33 while either transistor 26 or 27 is switched on, whereby the corresponding digit line 12 or 14 is connected to the full drain supply level V-QJ-) or in some applications to Vqq less than a threshold.

In jedem Fall endet der Zyklus mit abgeschaltetem Halte-In any case, the cycle ends with the hold

signal, das auf den ν-ητ^τφ" Pegel gehalten wird, währendsignal held at the ν-ητ ^ τφ "level while

die Auffrischschaltung die hohe Ziffernleitung auf dem Drain-Versorgungspegel verriegelt hat. Hiernach kehren gemäß dem Zeitdiagramm nach Figur 2 die Signale 1 und 2 in ihren niedrigen Zustand zurück und das Vorlndungor.if;-nal geht schließlich auf seinen hohen Pegel zur Vorbereitung des nächsten Lesezyklus zurück. Bei der Ausführungsform nach Figur 3 beendet das Signal 1 den Zyklus mit einem hohen Pegel, da es tatsächlich auch das Vorladungssignal ist.the refresh circuit has locked the high digit line at the drain supply level. Then return According to the timing diagram of Figure 2, signals 1 and 2 return to their low state and the Vorlndungor.if; -nal eventually returns to its high level in preparation for the next read cycle. In the embodiment According to FIG. 3, the signal 1 ends the cycle with a high level, since it is actually also the precharge signal is.

Während die vorliegende Erfindung bisher im Zusammenhang mit ihrer Verwendung mit einem dynamischen RAM-Speicher beschrieben wurde, ist ersichtlich, daß sie auch mit anderen dynamischen Schaltungen verwendet werden kann.While the present invention has heretofore been related to its use with dynamic RAM memory it can be seen that it can be used with other dynamic circuits as well.

So gibt es zahlreiche andere Formen dynamischer MOS-Schaltungen, bei denen eine Spannung an einem kapazitiven Knoten erstellt und der Knoten dann freifließend oder schwebend gelassen wird. Derartige kapazitive Knoten werden tatsächlich dazu verwendet, die ursprünglich an ihnen aufgebaute Spannung zu speichern und es ist gewünscht, daß diese Speicherung praktisch dauerhaft ist. Wie allgemein bekannt, neigt die Ladung an derartigen kapazitiven Knoten dazu abzuklingen, so daß ein ursprünglich darauf aufgebautes Potential langsam in Richtung des Erdpotentials abfällt. Es zeigt sich somit, daß die aktiven Aufziehschaitungen 1o und 11 der Figur 1 zum Auffrischen derartiger kapazitiver Knoten in einer digitalen MOS-Schaltung nützlich sein würde.There are numerous other forms of dynamic MOS circuits in which a voltage is applied to a capacitive Node is created and then the node is left free flowing or floating. Such capacitive nodes are actually used to store the tension originally built up on them and it is desired that this storage is practically permanent. As is well known, the charge is prone to such capacitive node to decay, so that a potential originally built on it slowly in the direction of of the earth potential drops. It can thus be seen that the active Aufziehschaitungen 1o and 11 of Figure 1 to Refreshing such capacitive nodes in a digital MOS circuit would be useful.

Figur 4- zeigt ein weiteres Ausführungsbeispiel der Verwindung aktiver Aufziehschaltungen Ίο und 11 zum Auffrischer kapazitiver Speicherknoten. Figur A- zeigt eine Gegentaktausgangsstufe 66 wie sie typischerweise zum Treiben von Ausgangsstiften von digitalen MOS-Schaltungen Vorwendung findet. Diese Ausgangsstufe 66 besitzt einenFigure 4- shows another embodiment of the twist active pull-up circuits Ίο and 11 for refreshing capacitive storage nodes. Figure A- shows a Push-pull output stage 66 as typically used for Driving output pins of digital MOS circuits Finds application. This output stage 66 has one

Transistor 68, der zwischen einen Ausgang 7o und Erdpotential geschaltet ist, und einen weiteren Transistor 72, der zwischen dem Ausgang 7o und der positiven Versorgungsspannung V^-q liegt. Gate-Elektroden 7^;+ und 76 der Transistoren 68 bzw. 72 sind mit einer Ausgango-Treiber-Stufe 78 gekoppelt, die die Zustände der Transistoren 68 und 72 steuert. Bei einer echten dynamischen MOS-Schaltung erstellt der Ausgangstreiber 78 typischerweise ein Potential nahe Y^ „an einer der Gate-Elektroden 74· und 76 während die andere geerdet ist. Wurde einmal das hohe Potential an einer der Gate-Elektroden 7^·ι 76 erstellt, dann werden die Gate-Elektroden freifließen gelassen, d.h., es liegt keine feste Spannung an ihnen an, so daß der Leistungsverbrauch innerhalb des Ausgangstreibers 78 reduziert wird. Es ist durchwegs erwünscht ^ daß nach Aufbau eines bestimmten Zustandes am Ausgang 7° dieser Zustand aufrechterhalten bleibt bis der Ausgangstreiber 78 den Ausgangs-Transistor 68, which is connected between an output 7o and ground potential, and a further transistor 72, which is connected between output 7o and the positive supply voltage V ^ -q. Gate electrodes 7 ^; + and 76 of transistors 68 and 72, respectively, are coupled to an output driver stage 78 which controls the states of transistors 68 and 72. In a true dynamic MOS circuit, the output driver 78 typically creates a potential near Y ^ "on one of the gates 74 and 76 while the other is grounded. Once the high potential has been established at one of the gate electrodes 76, the gate electrodes are allowed to flow freely, that is, no fixed voltage is applied to them, so that the power consumption within the output driver 78 is reduced. It is consistently desirable that after a certain state has been established at the output 7 °, this state is maintained until the output driver 78 detects the output

··■ pegel ändert. Da zwischen normalen Änderungen des Zustands im Ausgang 7o eine beträchtliche Zeitdauer liegen kann, neigt die auf einen hohen Pegel aufgeladene Gate-Elektrode 74· oder 76 dazu, Ladung zu verlieren, so daß diese schließlich unter eine minimale erlaubte Spannung fällt, die einen hohen Verknüpfungszustand darstellt.·· ■ level changes. Because between normal changes in state may be a considerable amount of time in the output 7o, the gate electrode charged to a high level tends 74 · or 76 to lose charge, so that this eventually falls below a minimum allowable voltage, which represents a high link state.

Dieses Problem wird durch Verbindung der aktiven Aufziehschaltungen Ίο und 11 mit den Gate-Elektroden 76 bzw. 74· vermieden. Wie Figur 4· zeigt, sind die Schaltungen und 11 vorzugsweise identisch mit den entsprechenden Schaltungen gemäß Figur 1. Im allgemeinen wird es bei dieser Anwendung notwendig sein, daß die Transistoren 38 und 39 Verwendung finden und daß Signale entsprechend dem Zeitdiagramm der Figur 2 zum Betrieb der Schaltungen Io und 11 erzeugt werden.This problem is compounded by the connection of the active pull-up circuits Ίο and 11 with the gate electrodes 76 and 74 · avoided. As Figure 4 shows, the circuits are and 11, preferably identical to the corresponding circuits according to FIG. 1. In general, it is at For this application it is necessary that the transistors 38 and 39 are used and that signals are used accordingly the timing diagram of Figure 2 for the operation of the circuits Io and 11 are generated.

Zum Betreiben der Schaltungen Io und 11 in Figur 4 werdenTo operate the circuits Io and 11 in FIG

die mit PC, 1 und 2 in Figur 2 bezeichneten Signale \ so oft als notwendig zum Auffrischen der Zustände anthe signals labeled PC, 1 and 2 in Figure 2 as \ often as necessary to refresh the states at

die Gate-Elektrode 7^zi- und 76 angelegt. Während diese getakteten Steuersignale in einer Schaltung, die kein RAM-Speicher nach Figur 1 ist, mit unterschiedlichem Namen versehen sein dürften, stimmen sie dennoch mit dem Zeitdiagramm nach Figur 2 überein. Im allgemeinen ist es wichtig zu verhindern, daß die Auffrischschal-• tungen 1o und 11 während dör kurzen Zeitintervalle arbeiten, während denen der Ausgangstreiber 78 eine neue Zustandseinstellung an der Gate-Elektrode 74- und 76 erstellt. Zwischen den Operationen des Treibers 78 v/erden Taktsignale an die Schaltungen 1o und 11 zumindest ^; oft genug angelegt, um irgendeinen wesentlichen La-the gate electrode 7 ^z i- and 76 applied. While these clocked control signals may be given different names in a circuit that is not a RAM memory according to FIG. 1, they nevertheless agree with the timing diagram according to FIG. In general, it is important to prevent the refresh circuits 10 and 11 from operating during the brief time intervals during which the output driver 78 creates a new state setting on the gate electrode 74 and 76. Between the operations of the driver 78, clock signals to the circuits 1o and 11 at least ^; laid out often enough to cover some essential

dungsverlust von der Gate-Elektrode 7^ oder 76 zu vermeiden, welche auf den hohen Pegel aufgeladen ist. Sehr oft besitzt die digitale MOS-Schaltung eine Anordnung zur wiederholten Auffrischung von Speicherstufen und in einem derartigen Falle wäre es richtig, die Operation der Auffrischschaltungen 1o und 11 während jedes derartigen Auffrischzyklus zu triggern.to avoid loss of connection from the gate electrode 7 ^ or 76, which is charged to the high level. Very often, the digital MOS circuit has an arrangement for repeated refreshing of memory levels and in such a case, it would be correct to continue the operation of the refresh circuits 1o and 11 during each such Trigger refresh cycle.

Während jedes Arbeitszyklus von Schaltungen 1o und wird die entsprechende Gate-Elektrode 7'+ oder 76, die zuvor auf einen hohen Pegel aufgeladen worden ist, auf einen Pegel bei oder nahe der Drain-Versorgungsspannung aufgefrischt. Die Schaltungen 1o und 11 arbeiten in einer Weise wie sie zuvor beschrieben wurde, um wirksam festzustellen, ob die Spannung an der Gate-Elektrode 7A- und 76 oberhalb oder unterhalb des durch dos Signal 1 erstellte Bezugspotentials liegt und um das Signal aufzufrischen, welches über dem Bezugspegel liegt, während die Spannung unterhalb des Bezugspegels unverändert gelassen wird. Es zeigt sich somit, daß die Schaltungen 1o und 11 in gleicher Weise auf zahlreiche andere kapazitive Knoten in einer digitalen MOS-SchaltungDuring each duty cycle of circuits 1o and becomes the corresponding gate electrode 7 '+ or 76, the has previously been charged to a high level, to a level at or near the drain supply voltage refreshed. The circuits 1o and 11 operate in a manner as previously described to be effective determine whether the voltage on the gate electrode 7A- and 76 above or below the through dos signal 1 created reference potential is and to refresh the signal, which is above the reference level, while the voltage below the reference level is left unchanged. It can thus be seen that the circuits 10 and 11 similarly to numerous other capacitive nodes in a digital MOS circuit

angewendet werden können.can be applied.

Während die vorliegende Erfindung unter Bezugnahme auf besondere Anordnungen und Anwendungsverfahren veranschaulicht und beschrieben wurde, ist erkenntlich, daß verschiedene Modifikationen und Änderungen innerhalb des Umfangs der vorliegenden Erfindung vorgenommen werden können, wie sie durch die beigefügten Ansprüche, definiert wird. 10While the present invention is illustrated with reference to particular arrangements and methods of use and has been described, it is apparent that various modifications and changes can be made within the scope of the present invention can be made as defined by the appended claims, is defined. 10

Claims

PATENT ADVOCATES A. GRÜNECKER

Oi «t -ing

REPRESENTATIVE BEPORE THe "J EUROPEAN PATENT OPFlCE H. KINKELDEY

W. STOCKMAlR

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MAXIMILiAfMSTR / SSE

P 16 442-57 / between MOSTEK CORPORATION. 5th October

West Crosby Road
Carrollton, Texas 75oo6
United States of America

Active refresh circuit for dynamic HOS circuits ■

Claims

_k 1 .J circuitry for selectively refreshing er-ekapazitiven node to a high logic state as a function of a \ ^r oreingestellten Gpannunfy · - en level node comprising:

a first transistor having a channel coupled between a source of drain supply voltage and said node and a gate electrode;
30th

a second transistor, the one with the Gfito electrode of said first transistor: - · connected source electrode, a drain Elektroae unci has a gate electrode;

^ 5 a third transistor, the one with the said Source electrode connected to nodes, one to the gate electrode of said second transistor

connected drain electrode "and a gate electrode and

Control means for sequentially: precharging the gate electrode of said second transistor to on first potential near said drain supply voltage; Applying a reference potential to the Gate electrode of said third transistor, said reference potential being less than a threshold above a minimum voltage representing a high logic state; and Application of a second potential near said drain supply voltage to the drain electrode of said second transistor.

2. Circuit arrangement according to claim 1, wherein said first potential above the level of said drain supply voltage minus a threshold value • is.

3. Circuit arrangement according to claim 1, wherein said 'The first potential is essentially equal to the drain supply voltage mentioned.

4. Circuit arrangement according to claim 1, wherein the ge-.25 called reference potential greater than a threshold level above ground potential.

5 · Circuit arrangement according to claim 1, wherein said second potential essentially equal to that

^{OKJ is} called drain supply voltage.

6. The circuit arrangement of claim 1, wherein said second potential is above said drain-Ver supply voltage.
35

7 · Circuit arrangement according to claim 1, wherein said second potential exceeds said drain supply voltage by at least a threshold value.

8. The circuit arrangement of claim 1, wherein said control means for precharging the gate electrode of said second transistor have:

a fourth transistor, the one between the ge - '^ said drain supply voltage source and the gate electrode of said second transistor connected Channel and a gate electrode has and

Pre-charge control means for applying a third potential near said drain supply voltage to the gate electrode of said fourth transistor.

9. The circuit arrangement of claim 8, wherein said third potentini is substantially equal to that called Drain-Vereorgungsspannuhg is.

10. Circuit arrangement according to claim 8, wherein said third potential the named drain supply

voltage exceeds.

11. The circuit arrangement of claim 8, wherein said third potential is said drain supply voltage exceeds by at least one threshold value.

12. Circuit arrangement for actively refreshing digit lines in a dynamic MOS memory

with random access with:
35

a first transistor, the one between a drain supply voltage source and has a switched channel digit line and a gate electrode;

a second transistor having a source connected to the gate electrode of said first transistor, a Has a drain electrode and a gate electrode

a third transistor having a source connected to said digit line, one connected to the Gate electrode of said second transistor has a drain electrode connected to it and a gate electrode and

Control means for sequentially: precharging the gate electrode of said second transistor to on first potential near said drain supply. tension; Applying a reference potential to the gate electrode after said third transistor the state of one connected to the named digit line Memory cell was read by a sense amplifier, said first reference potential is less than a digit line precharge voltage plus a threshold, and applying a second potential near said drain supply voltage to the drain of said second transistor.

13 · Circuit arrangement according to claim 12, wherein the

. said first potential above the level of said drain supply voltage less than a threshold value is

14. Circuit arrangement according to claim 12, wherein the said first potential is substantially equal to said drain supply voltage.

15 · Circuit arrangement according to "Claim 12, wherein the Said reference potential greater than an ochwellon value level above earth int.

16. Circuit arrangement according to claim 12, wherein is; said second potential is substantially equal to said drain supply voltage.

17 · Circuit arrangement according to claim 12, wherein the said second potential is above said drain supply voltage.

18. The circuit arrangement of claim 12, wherein said second potential is said drain supply voltage exceeds by at least one threshold value.

19 · Circuit arrangement according to claim 12, wherein the said control means for precharging the gate electrode of said second transistor:

a fourth transistor, which has a twinkle <li ο named drain supply voltage source and the Gate electrode of said second transistor has a switched channel and a gate electrode and

Precharge control means for applying a third potential near said drain supply voltage to the gate electrode of said fourth transistor.

2o. Circuitry according to claim 19, wherein said third potential is substantially equal is the named drain supply voltage.

21. Circuit arrangement me "Claim 19, where that named (Latte potential exceeds the named drain supply voltage.

22. The circuit arrangement of claim 19, wherein said third potential is said drain supply voltage and exceeds at least one threshold.

Circuitry according to claim 12, wherein said memory digit line precharge means to preload the named digit line on the has said digit line precharge voltage and

said control means for precharging the gate electrode of said second transistor said third transistor and means for supplying a third potential close to said third transistor Have drain supply voltage to the gate electrode of said third transistor when the said precharging means precharging said digit line.

24. Circuit arrangement according to claim 23, wherein the said third potential said digit line precharge voltage by at least one threshold exceeds value.

25 · Circuit arrangement according to claim 23, wherein the said digit line precharge voltage is substantially equal to said drain supply voltage and said third potential by at least said drain supply voltage

exceeds a threshold. 35

26. Circuit arrangement according to 'claim 23, wherein the called digit line precharge voltage im essentially equal to the said drain supply?; - Potentia.l less a threshold and d; u; called third potential essentially equal to that called drain supply voltage.

27 · Method of selectively refreshing a capacitive node to a high logic state as a function of a preset voltage level at the node below:

Precharging the gate electrode of a first transistor to a first potential near a drain supply voltage

Applying a reference potential not greater than a threshold value above a minimum voltage, which represents a high logic state, to the gate electrode of a second transistor, which has a channel connected between the gate electrode of said first transistor and said first node, for the selective Discharging the gate electrode of said first transistor al η puncture of the node potential

Application of a second potential near said drain supply voltage to the drain electrode of said first transistor ?; and

Connecting the source of said second transistor to the gate of a third Transistor connected between a source of said drain supply voltage and said node is switched.

28. The method of claim 27, wherein said first Potential above the level of said drain supply voltage is less than a threshold value.

29. The method of claim 27, wherein said he:; uo Potential essentially equal to said drain supply voltage is.

3o. The method of claim 27, wherein said reference potential is greater than a threshold level above ground.

The method of claim 27, wherein said second Potential is essentially equal to said drain supply voltage.

32. The method of claim 27, wherein said second Potential exceeds said drain supply voltage by a threshold value. 20th

The method of claim 27, wherein said precharging the gate electrode of said first transistor comprises:
Applying a third potential near the one mentioned

"Drain supply voltage to the gate electrode of a fourth transistor connected between a supply of said drain voltage and the gate electrode of said first transistor is.

The method of claim 33 wherein said third Potential is essentially equal to said drain supply voltage.

The method of claim 33, wherein said third potential is substantially equal to said third potential Drain supply voltage plus a threshold.

srsr

36. Method for actively refreshing a digit line in a dynamic I1OSi ^r ET r memory with. random access at:

Pre-charging the gate electrode, err.ten 'j'ranrn rotors to a first potential close to a drain supply voltage

after reading the state of a memory cell connected to said digit line by a dynamic sense amplifier, applying a reference potential less than a digit line pre-loding voltage plus a threshold value to the gate electrode of a second transistor which is connected between the gate electrode of said first transistor and said digit line is for the selective discharge of the gate electrode de of said first transistor as a function of the digit line potential
20th

Applying a second potential near said drain voltage to said drain electrode first transistor

Connecting the source electrode via said second Transistor with the gate electrode of a third transistor connected between a source of said Drain potential and said digit line is connected.

The method of claim 36, wherein said first Potential above the level of the Γ / rain supply voltage mentioned is less of a threshold.

38. The method of claim 36, wherein said first potential is substantially equal to said first potential

th drain supply voltage int.

39 · The method of claim 36, wherein said Reference potential is greater than a threshold value above ground.

40. The method of claim 36, wherein said second potential is substantially the same as said Drain supply voltage is.

41. The method of claim 36, wherein said second potential is said drain supply voltage exceeds by a threshold.

42. The method of claim 36, wherein said precharging of the gate electrode of said first transistor comprises the step of:

Applying a third potential near said drain supply voltage to the gate electrode a fourth transistor connected between a supply of said drain supply voltage and the gate electrode of said first transistor is connected.

43. The method of claim 42, wherein said third te potential is essentially equal to said drain supply voltage.

44. The method of claim 42, wherein said third te potential essentially equal to said drain supply voltage plus a threshold value is.

45. The method of claim 36, wherein said Storage means for precharging said digit line to said digit line's precharge voltage has and dac standardized preloading the gate electrode of the first TransitUoro den Step has:

Applying a third potential near said drain supply voltage to the gate electrode of said second transistor during precharge of said digit line.

46. The method of claim 45, wherein said third potential is said digit line precharge voltage exceeds by at least one threshold value.

47. The method of claim 45, wherein said Digit line precharge voltage substantially equal to said drain supply voltage and said third potential is said drain supply voltage by at least one Exceeds threshold.

48. The method of claim 45, wherein said digit line precharge voltage is substantially equal to said drain supply potential less a threshold value and said third Potential itn essentially equal to that mentioned

Drain supply voltage is.